JP3273681B2 - 半導体装置の製造方法 - Google Patents
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Description
の製造方法に関し、より特定的には、電界効果トランジ
スタとバイポーラトランジスタとを有する半導体装置お
よびその製造方法に関するものである。
MOS素子の高集積特性および低消費電力特性とを兼ね
備えた素子として、BiCMOS素子が知られている。
る半導体装置を示した断面図である。図35を参照し
て、従来のBiCMOS素子を有する半導体装置では、
p- 型半導体基板101上に、PチャネルMOSトラン
ジスタと、NチャネルMOSトランジスタと、NPNバ
イポーラトランジスタとが隣接して形成されている。
p型半導体基板101上にn+ 埋込層102aが形成さ
れている。n+ 埋込層102a上にはn- 層103bが
形成されている。n- 層103bの主表面上にはチャネ
ル領域を挟むように所定の間隔を隔ててp型のソース/
ドレイン領域120aおよび120bが形成されてい
る。チャネル領域上にはゲート酸化膜110を介して多
結晶シリコン層111が形成されている。多結晶シリコ
ン層111上にはタングステンシリサイド層112が形
成されている。多結晶シリコン層111およびタングス
テンシリサイド層112によってゲート電極が構成され
ている。多結晶シリコン層111およびタングステンシ
リサイド層112の両側面部分にはサイドウォール絶縁
膜113が形成されている。ソース/ドレイン領域12
0a,120bと、多結晶シリコン層111およびタン
グステンシリサイド層112とによって、PチャネルM
OSトランジスタが形成されている。
p型半導体基板101上にp+ 層102bが形成されて
いる。p+ 層102b上にはp- 層104が形成されて
いる。p- 層104の主表面上にはチャネル領域を挟む
ように所定の間隔を隔てて高濃度ソース/ドレイン領域
108aおよび108bが形成されている。高濃度ソー
ス/ドレイン領域108aおよび108bのチャネル領
域側には、それぞれ低濃度ソース/ドレイン領域109
aおよび109bが形成されている。この高濃度ソース
/ドレイン領域108a,108bと、低濃度ソース/
ドレイン領域109a,109bとによって、LDD
(Lightly Doped Drain)構造のソース/ドレイン領域が
構成される。
p型半導体基板101上にn+ 埋込層102aが形成さ
れている。n+ 埋込層102a上にはn- コレクタ層1
03aが形成されている。n- コレクタ層103aに連
続するようにn+ コレクタ取出層105が形成されてい
る。n- コレクタ層103aの主表面上には所定の間隔
を隔てて外部ベース層114aおよび114bが形成さ
れている。外部ベース層114aと114bとによって
挟まれるように真性ベース層115が形成されている。
真性ベース層115の主表面上にはエミッタ層116が
形成されている。外部ベース層114aおよび114b
に電気的に接触するようにベース引出し電極層117が
形成されている。ベース引出し電極層117上には絶縁
膜118が形成されている。ベース引出し電極層117
および絶縁膜118の両側面部分にはサイドウォール絶
縁膜113が形成されている。エミッタ層116に電気
的に接続するようにエミッタ電極層119が形成されて
いる。
ャネルMOSトランジスタとの境界領域には、素子分離
絶縁膜107が形成されている。素子分離絶縁膜107
下には分離層106が形成されている。また、Nチャネ
ルMOSトランジスタとPチャネルMOSトランジスタ
との境界領域には、素子分離絶縁膜107が形成されて
いる。NPNバイポーラトランジスタ領域の外部ベース
層114aとn+ コレクタ取出層105との間には素子
分離絶縁膜107が形成されている。
BiCMOS素子を有する半導体装置の製造プロセスを
説明するための断面図である。図36〜図45を参照し
て、次に従来の半導体装置の製造プロセスについて説明
する。
照)上にn+ 埋込層102aおよびp + 埋込層102b
を形成する。そして、NPNバイポーラトランジスタ領
域のn + 埋込層102a上にn- コレクタ層103aを
形成する。それと同時に、PチャネルMOSトランジス
タのn+ 埋込層102a上にn- 層103bを形成す
る。p+ 埋込層102b上にはp- 層104を形成す
る。この後、図36に示すように、NPNバイポーラト
ランジスタとNチャネルMOSトランジスタとの境界領
域に分離層106を形成する。また、PチャネルMOS
トランジスタとNチャネルMOSトランジスタとの境界
領域と、NチャネルMOSトランジスタとNPNバイポ
ーラトランジスタとの境界領域と、NPNバイポーラト
ランジスタ領域のn- 層103a上の所定領域とに、L
OCOS(LOCal Oxidation of Silicon)法を用いて素子
分離絶縁膜107を形成する。全面にゲート酸化膜11
0を形成した後、NPNバイポーラトランジスタ領域の
ゲート酸化膜(図示せず)を除去する。
純物がドープされたp型多結晶シリコン層117を20
00Å程度の厚みで形成する。p型多結晶シリコン層1
17上にCVD法を用いて3000Å程度の厚みを有す
る絶縁膜118を形成する。絶縁膜118上の所定領域
にレジスト130を形成する。レジスト130をマスク
として絶縁膜118およびp型多結晶シリコン膜117
を異方性エッチングする。これにより、図37に示され
るような、p型多結晶シリコン膜からなるベース引出し
電極層117と絶縁膜118とが形成される。その後、
レジスト130を除去する。熱処理を施すことによっ
て、ベース引出し電極層(p型多結晶シリコン層)11
7からn- コレクタ層103aに向かってp型の不純物
を熱拡散させる。これにより、外部ベース層114aお
よび114bが形成される。
ーラトランジスタ領域に200Å程度の厚みを有する薄
い酸化膜132を形成する。その後、CVD法を用いて
全面に200Å程度の厚みを有するN型多結晶シリコン
層111を形成する。N型多結晶シリコン層111上に
200Å程度の厚みを有するタングステンシリサイド層
112を形成する。タングステンシリサイド層112上
の所定領域にレジスト131を形成する。レジスト13
1をマスクとしてタングステンシリサイド層112およ
びN型多結晶シリコン層111を異方性エッチングす
る。これにより、図39に示されるようなパターニング
されたN型多結晶シリコン層112およびタングステン
シリサイド層113が形成される。このN型多結晶シリ
コン層112とタングステンシリサイド層113とによ
ってゲート電極が構成される。この後、レジスト131
を除去する。
ーラトランジスタ領域以外の部分を覆うようにレジスト
133を形成する。レジスト133をマスクとしてNP
Nトランジスタの真性ベース層となる領域にp型の不純
物をイオン注入する。この後、レジスト133を除去す
る。
OSトランジスタ領域以外の領域を覆うようにレジスト
134を形成する。レジスト134をマスクとしてNチ
ャネルMOSトランジスタ領域にn型の不純物をイオン
注入する。この後、レジスト134を除去する。
ックすることによって、図42に示されるような、サイ
ドウォール絶縁膜113が形成される。
OSトランジスタ領域以外の領域を覆うようにレジスト
135を形成する。レジスト135をマスクとしてNチ
ャネルMOSトランジスタ領域にn型の不純物を高濃度
でイオン注入する。この後、レジスト135を除去す
る。
OSトランジスタ領域以外の領域を覆うようにレジスト
136を形成する。レジスト136をマスクとして、P
チャネルMOSトランジスタ領域にp型の不純物をイオ
ン注入する。この後、レジスト136を除去する。そし
て、熱処理を施すことによって、イオン注入した不純物
を電気的に活性化する。これにより、図45に示される
ような、真性ベース層115、高濃度ソース/ドレイン
領域108a,108b、低濃度ソース/ドレイン領域
109a,109b、およびソース/ドレイン領域12
0a,120bが形成される。
純物を含むN型多結晶シリコンからなるエミッタ電極1
19を形成する。そして、熱処理を施すことによってエ
ミッタ電極119からn型の不純物を真性ベース層11
5に向かって拡散させる。これにより、エミッタ層11
6が形成される。このようにして、従来のBiCMOS
素子を有する半導体装置が形成されていた。
装置の製造方法では、絶縁膜118およびP型多結晶シ
リコン層117を異方性エッチングする際に(図36参
照)、ゲート酸化膜110がそのエッチングによるダメ
ージを受けるという不都合が生じてきた。このため、N
チャネルMOSトランジスタおよびPチャネルMOSト
ランジスタを形成した場合に、ゲート電極からゲート酸
化膜110を介してチャネル領域にリーク電流が流れや
すいという不都合が生じていた。その結果、Nチャネル
MOSトランジスタとPチャネルMOSトランジスタの
電気特性が悪化するという問題点があった。
図37に示した工程において熱処理を施すことによって
外部ベース層114aおよび114bを形成し、その
後、図45に示した工程において再び熱処理を施すこと
によって真性ベース層115、高濃度ソース/ドレイン
領域108a,108b、低濃度ソース/ドレイン領域
109a,109b、ソース/ドレイン領域120a,
120bを形成していた。ここで、図45に示した真性
ベース層115などを形成するための熱処理は、外部ベ
ース層114aおよび114bにも加わる。このため、
外部ベース層114aおよび114bがさらに拡散して
その接合深さが深くなってしまうという不都合が生じて
いた。このように外部ベース層114aおよび114b
の深さが深くなると、外部ベース−コレクタ接合面積が
増加し、その結果、外部ベース−コレクタ接合容量が増
加する。また、外部ベース層114aおよび114bの
深さが深くなると、外部ベース層114aおよび114
b(図35参照)とn+ 埋込層102aとの間隔が狭く
なり、外部ベース−n+ 埋込層間の容量が大きくなって
しまうという不都合が生じる。上記のように、外部ベー
ス−コレクタ接合容量と外部ベース−n+ 埋込層間の容
量とが増加すると、寄生容量が増大してしまうという問
題点があった。寄生容量が増大するとNPNバイポーラ
トランジスタの動作速度が低下してしまうという問題点
があった。
めになされたものである。
おいて、バイポーラトランジスタ部の寄生容量の小さい
半導体装置を容易に製造することである。
製造方法において、電界効果トランジスタ部のゲート電
極からのリーク電流を低減することが可能な半導体装置
を容易に製造することである。
置の製造方法は、バイポーラトランジスタのベース領域
を覆う半導体層を形成する。この後に、電界効果トラン
ジスタが形成される領域上にゲート絶縁層を介してゲー
ト電極層を形成する。ゲート電極層をマスクとして、電
界効果トランジスタの低濃度ソース/ドレイン領域とな
る領域に不純物をイオン注入する。ゲート電極層の側表
面上にサイドウォール絶縁膜を形成する。ゲート電極層
およびサイドウォール絶縁膜をマスクとして、電界効果
トランジスタの高濃度ソース/ドレイン領域となる領域
および半導体層に不純物をイオン注入する。ゲート電極
層の形成後にバイポーラトランジスタの外部ベースとな
る領域表面上の半導体層を残して、真性ベースとなる領
域表面上の半導体層を除去することによって、外部ベー
ス電極層を形成する。外部ベース電極層に不純物を導入
する。バイポーラトランジスタの真性ベース層となる領
域に不純物をイオン注入する。熱処理を施すことによっ
て、ソース/ドレイン領域となる領域にイオン注入され
た不純物および真性ベース層となる領域にイオン注入さ
れた不純物を電気的に活性化するとともに外部ベース電
極層に導入された不純物を外部ベース層となる領域に向
かって拡散させる。この半導体装置の製造方法において
さらに好ましくは、ゲート電極層は、下から順に、不純
物を含まない多結晶シリコン膜からなる第1の層と、不
純物を含む多結晶シリコン膜からなる第2の層とを備え
ている。
ート電極層の形成後にバイポーラトランジスタの外部ベ
ース層が形成される領域上に外部ベース電極層が形成さ
れるので、外部ベース電極層のパターニング時にゲート
電極層下のゲート絶縁膜に損傷が加わることがない。こ
れにより、最終的に電界効果トランジスタを形成した場
合に、ゲート電極からゲート絶縁膜を通り抜けてチャネ
ル領域にリーク電流が流れるのが防止される。また、熱
処理を施すことによって、ソース/ドレイン領域となる
領域にイオン注入された不純物および真性ベース層とな
る領域にイオン注入された不純物が電気的に活性化され
ると同時に外部ベース電極層に導入された不純物が外部
ベース層となる領域に向かって拡散されるので、従来の
外部ベース層だけ先に形成していた場合と異なり外部ベ
ース層に2度の熱処理が加わることがない。これによ
り、外部ベース層の熱拡散が抑制され、接合深さの浅い
外部ベース層が容易に形成される。
する。
MOS素子を含む半導体装置を示した断面図である。図
1を参照して、この第1実施例の半導体装置では、NP
NバイポーラトランジスタとPチャネルMOSトランジ
スタとNチャネルMOSトランジスタとが隣接して形成
されている。
p型半導体基板1上にp- 層3が形成されている。p-
層3の主表面上にはチャネル領域を挟むように所定の間
隔を隔てて高濃度ソース/ドレイン領域8aおよび8b
が形成されている。高濃度ソース/ドレイン領域8aお
よび8bのチャネル領域側には、それぞれ低濃度ソース
/ドレイン領域9aおよび9bが形成されている。チャ
ネル領域上には、80〜200Å程度の厚みを有するゲ
ート酸化膜10を介して、1000〜3000Å程度の
厚みを有する多結晶シリコン膜からなるゲート電極11
が形成されている。ゲート電極11の両側面部分にはサ
イドウォール絶縁膜12が形成されている。
p型半導体基板1上にn+ 埋込層2が形成されている。
n+ 埋込層2上にはn- 層4bが形成されている。n-
層4bの主表面上にはチャネル領域を挟むように所定の
間隔を隔ててp型のソース/ドレイン領域13aおよび
13bが形成されている。チャネル領域上にはゲート酸
化膜10を介してゲート電極11が形成されている。ゲ
ート電極11の両側面部分にはサイドウォール絶縁膜1
2が形成されている。
p型半導体基板1上にn+ 埋込層2が形成されている。
n+ 埋込層2上にはn- コレクタ層4aが形成されてい
る。n- コレクタ層4aに隣接するようにn+ コレクタ
取出層5が形成されている。n- コレクタ層4aの主表
面上には、所定の間隔を隔てて外部ベース層14aおよ
び14bが形成されている。外部ベース層14aと14
bとによって挟まれるように真性ベース層15が形成さ
れている。真性ベース層15の主表面上にはエミッタ層
16が形成されている。外部ベース層14aおよび14
bの表面上には、1000〜3000Å程度の厚みを有
する多結晶シリコン膜からなるベース引出し電極層17
が形成されている。ベース引出し電極層17上には20
00〜4000Å程度の厚みを有する絶縁膜18が形成
されている。ベース引出し電極層17および絶縁膜18
の側部表面上にはサイドウォール絶縁膜19が形成され
ている。エミッタ層16に電気的に接続するとともにサ
イドウォール絶縁膜19の表面上に沿って延びるように
エミッタ電極層20が形成されている。
チャネルMOSトランジスタとの境界領域と、Pチャネ
ルMOSトランジスタとNPNバイポーラトランジスタ
との境界領域と、NPNバイポーラトランジスタ領域の
n- コレクタ層4aとn+ コレクタ取出層5との境界領
域とには、それぞれ素子分離絶縁膜7が形成されてい
る。NPNバイポーラトランジスタとPチャネルMOS
トランジスタとの境界領域に位置する素子分離絶縁膜7
下には素子分離溝6が形成されている。素子分離溝6の
表面に沿って絶縁膜6aが形成されている。絶縁膜6a
によって囲まれた領域には、多結晶シリコン膜または絶
縁膜からなる充填材6bが埋込まれている。また、ゲー
ト電極11、素子分離絶縁膜7を覆うように2000〜
4000Å程度の厚みを有する絶縁膜18が形成されて
いる。絶縁膜18を覆うように10000Å程度の厚み
を有する層間絶縁膜21が形成されている。
タクトホールが形成されている。そのうちの1つのコン
タクトホールを介してエミッタ電極層20に電気的に接
続するようにエミッタ配線層22が形成されている。ま
た、別のコンタクトホールを介してベース引出し電極層
17に電気的に接続するようにベース配線層23が形成
されている。さらに、別のコンタクトホールを介してn
+ コレクタ取出層5に電気的に接続するようにコレクタ
配線層24が形成されている。また、別のコンタクトホ
ールを介してソース/ドレイン領域13aおよび13b
にそれぞれ電気的に接続するようにソース/ドレイン配
線層25および26が形成されている。さらに、別のコ
ンタクトホールを介して高濃度ソース/ドレイン領域8
aおよび8bにそれぞれ電気的に接続するようにソース
/ドレイン配線層27および28が形成されている。
は、バイポーラトランジスタの外部ベース層14a,1
4bおよび真性ベース層15の接合深さが、Pチャネル
MOSトランジスタのソース/ドレイン領域13aおよ
び13bの接合深さよりも浅くなるように形成されてい
る。これにより、図35に示した従来の構造に比べて外
部ベース−コレクタ間の接合面積が小さくなり、その結
果、外部ベース−コレクタ間の接合容量が小さくなる。
それと同時に、外部ベース層14a,14bおよび真性
ベース層15とn+ 埋込層2との間の間隔が大きくな
る。それにより、外部ベース層14a,14bおよび真
性ベース層15とn+ 埋込層2との間に位置する空乏層
の幅が大きくなり、その結果、容量が小さくなる。上記
のように、外部ベース−コレクタ間の接合容量が小さく
なるとともに、外部ベース層14a,14bおよび真性
ベース層15とn+ 埋込層2との間の容量が小さくなる
ので、バイポーラトランジスタ部の寄生容量を小さくす
ることができる。その結果、バイポーラトランジスタ部
の動作速度を従来に比べて向上することができる。
ース/ドレイン領域13aおよび13bの接合深さを真
性ベース層15および外部ベース層14a,14bの接
合深さよりも深くすることによって、PチャネルMOS
トランジスタの駆動電流を増加させることができる。こ
の結果、PチャネルMOSトランジスタの動作速度を向
上させることができる。
は、NPNバイポーラトランジスタの動作速度を向上さ
せることができるとともにPチャネルMOSトランジス
タの動作速度も向上させることができるので、BiCM
OS素子全体としての動作速度を著しく向上させること
ができる。
のBiCMOS素子を含む半導体装置の製造プロセスの
第1の具体例を説明するための断面図である。図2〜図
21を参照して、次に第1実施例の半導体装置の製造プ
ロセスの第1の具体例について説明する。
1上のバイポーラトランジスタ形成領域およびPチャネ
ルMOSトランジスタ形成領域に、n+ 埋込層2を形成
する。全面にn- 型エピタキシャル層(図示せず)を形
成した後、バイポーラトランジスタ形成領域とPチャネ
ルMOSトランジスタ形成領域との境界領域に素子分離
溝6を形成する。素子分離溝6の表面に沿って絶縁膜6
aを形成する。絶縁膜6aによって囲まれた領域に絶縁
膜または多結晶シリコン膜からなる充填材6bを埋込
む。n- 型エピタキシャル層の表面上の所定領域にLO
COS法を用いて素子分離絶縁膜7を形成する。バイポ
ーラトランジスタのコレクタ電極形成領域に、n+ コレ
クタ取出層5を形成する。NチャネルMOSトランジス
タ形成領域にp型の不純物をイオン注入することによっ
て、p- 層3を形成する。
ことによって、80〜200Å程度の厚みを有するゲー
ト酸化膜10を形成する。ゲート酸化膜10および素子
分離絶縁膜7上にCVD法を用いて1000〜3000
Å程度の厚みを有するn型の不純物がドープされた多結
晶シリコン膜11を形成する。多結晶シリコン膜11上
に1000Å程度の厚みを有する窒化膜30を形成す
る。窒化膜30上の所定領域にレジスト31を形成す
る。レジスト31をマスクとして窒化膜30および多結
晶シリコン膜11を異方性エッチングすることによっ
て、図4に示されるようなパターニングされた多結晶シ
リコン膜11および窒化膜30が得られる。この後、レ
ジスト31を除去する。
て全面に1000〜3000Å程度の厚みを有する不純
物がドープされていない多結晶シリコン膜17を形成す
る。多結晶シリコン膜17上に1000Å程度の厚みを
有する酸化膜32を形成する。酸化膜32上の所定領域
にレジスト33を形成する。レジスト33をマスクとし
て酸化膜32および多結晶シリコン膜17を異方性エッ
チングする。これにより、図6に示されるようなパター
ニングされた多結晶シリコン膜17および酸化膜32が
得られる。
よび多結晶シリコン膜17の異方性エッチング時に、ゲ
ート酸化膜10は多結晶シリコン膜11および窒化膜3
0によって覆われている。このため、酸化膜32および
多結晶シリコン膜17のエッチング時にゲート酸化膜1
0が従来のように損傷を受けることがない。その結果、
最終的にPチャネルMOSトランジスタとNチャネルM
OSトランジスタとが形成された場合に、ゲート電極か
らの電流がゲート酸化膜10を通ってチャネル領域にま
でリークするのを有効に防止することができる。上記の
ように酸化膜32および多結晶シリコン膜17の異方性
エッチングを行なった後レジスト33を除去する。
ットエッチングすることにより除去する。その後、図7
に示すように、多結晶シリコン膜11上の所定領域にレ
ジスト34を形成する。レジスト34をマスクとして多
結晶シリコン膜11およびゲート酸化膜10を異方性エ
ッチングすることによって、図8に示されるようなゲー
ト酸化膜10およびゲート電極11が得られる。この
後、レジスト34を除去する。
Sトランジスタ領域以外の領域を覆うようにレジスト3
5を形成する。レジスト35をマスクとしてNチャネル
MOSトランジスタ形成領域に、リン(P)を100K
eV程度の注入エネルギーで1×1014/cm2 以下の
注入量でイオン注入する。この後、レジスト35を除去
する。
いて全面に酸化膜12aを形成した後、その酸化膜12
aの全面を異方性エッチングする。これにより、図11
に示されるようなサイドウォール絶縁膜12が形成され
る。
OSトランジスタ形成領域以外の領域を覆うようにレジ
スト36を形成する。レジスト36をマスクとして、砒
素(As)を50KeVの注入エネルギーで4×1015
/cm2 〜6×1015/cm 2 の注入量でイオン注入す
る。その後、レジスト36を除去する。そして、850
〜900℃の温度条件下で30分間熱処理を施すことに
よって、NチャネルMOSトランジスタ形成領域に導入
したリンおよび砒素を電気的に活性化させる。これによ
り、図12に示されるような高濃度ソース/ドレイン領
域8a,8bと低濃度ソース/ドレイン領域9a,9b
が形成される。
ランジスタ形成領域およびPチャネルMOSトランジス
タ形成領域以外の領域を覆うようにレジスト37を形成
する。レジスト37をマスクとして、BF2 を15Ke
Vの注入エネルギーで、4×1015/cm2 〜6×10
15/cm2 の注入量でソース/ドレイン形成領域および
多結晶シリコン膜17にイオン注入する。この後、レジ
スト37を除去する。
うにCVD法を用いて2000〜4000Å程度の厚み
を有するシリコン酸化膜からなる絶縁膜18を形成す
る。絶縁膜18上の所定領域にレジスト38を形成す
る。レジスト38をマスクとして絶縁膜18および多結
晶シリコン膜17を異方性エッチングする。これによ
り、図15に示されるようなベース引出し電極層17お
よび絶縁膜18が形成される。この後、レジスト38を
除去する。
マスクとして真性ベース層形成領域にBF2 を15〜3
0KeVの注入エネルギーで4〜8×1013/cm2 の
注入量でイオン注入する。
ず)を形成した後その酸化膜を異方性エッチングするこ
とによって、図17に示されるようなサイドウォール絶
縁膜19が形成される。その後、850℃の温度条件下
で30分間熱処理を施すことによって、真性ベース層形
成領域およびソース/ドレイン形成領域に導入された不
純物を電気的に活性化させるとともにベース引出し電極
層17内の不純物をn-コレクタ層4a内に拡散させ
る。これにより、図18に示されるような、外部ベース
層14a,14bと、真性ベース層15と、Pチャネル
MOSトランジスタのソース/ドレイン領域13a,1
3bとが形成される。ここで、この製造プロセスの第1
の具体例では、外部ベース層14a,14bとソース/
ドレイン領域13a,13bとを同一の熱処理工程によ
って形成する。さらに、ソース/ドレイン領域13aお
よび13bはn- 層4bの表面にイオン注入された不純
物を熱拡散させることによって形成するのに対し、外部
ベース層14aおよび14bはベース引出し電極層17
内の不純物をn- コレクタ層4aに向かって拡散させる
ことによって形成する。したがって、外部ベース層14
aおよび14bの接合深さはソース/ドレイン領域13
aおよび13bの接合深さよりも必然的に浅くなる。
ン注入されるため、その接合深さは外部ベース層14a
および14bの接合深さよりも浅くなる。したがって、
この製造方法によれば、ソース/ドレイン領域13aお
よび13bの接合深さよりも浅い接合深さを有する外部
ベース層14a,14bおよび真性ベース層15を容易
に形成することができる。これにより、従来に比べて外
部ベース−コレクタ間の接合面積が減少し、その結果、
接合容量が減少する。また、外部ベース層14a,14
bおよび真性ベース層15とn+ 埋込層2との間の間隔
が大きくなる。これにより、外部ベース層14a,14
bおよび真性ベース層15とn+ 埋込層2との間に位置
する空乏層の幅が大きくなり、その結果、容量が減少す
る。このようにバイポーラトランジスタ部において外部
ベース−コレクタ接合容量と外部ベース−n+ 埋込層間
の容量を低減することができるので、バイポーラトラン
ジスタの動作速度を向上させることができる。また、P
チャネルMOSトランジスタのソース/ドレイン領域1
3aおよび13bの接合深さをある程度深く形成するこ
とによって、駆動電流を増加させることができる。その
結果、PチャネルMOSトランジスタの動作速度も向上
させることができる。したがって、この製造方法では、
高速動作が可能なBiCMOS素子を容易に製造するこ
とができる。
いて1000〜3000Å程度の厚みを有する多結晶シ
リコン膜20を形成する。多結晶シリコン膜20に砒素
をイオン注入する。その後、多結晶シリコン膜20をパ
ターニングすることによって、図20に示したような多
結晶シリコン膜からなるエミッタ電極層20が形成され
る。そして、熱処理を施すことによってエミッタ電極層
20内の不純物を真性ベース層15に向かって拡散させ
る。これにより、エミッタ層16が形成される。
00Å程度の厚みを有する層間絶縁膜21をCVD法に
よって形成する。層間絶縁膜20および絶縁膜18の所
定領域に複数のコンタクトホールを形成する。
ホール内および層間絶縁膜21の上部表面上に、エミッ
タ配線層22、ベース配線層23、コレクタ配線層2
4、ソース/ドレイン配線層25,26、ソース/ドレ
イン配線層27,28をそれぞれ形成する。このように
して、第1実施例のBiCMOS素子を含む半導体装置
が完成される。
例の半導体装置の製造プロセスの第2の具体例を説明す
るための断面図である。図22〜図24を参照して、次
に第1実施例の半導体装置の製造プロセスの第2の具体
例について説明する。まず、図2〜図6に示した製造プ
ロセスの第1の具体例と同様のプロセスを用いて、図2
2に示されるように酸化膜32までを形成する。ここ
で、この製造プロセスの第2の具体例では、多結晶シリ
コン膜11aが不純物を含まないとともに500〜10
00Å程度の薄い厚みを有するように形成する。そし
て、図22に示したプロセスの後、窒化膜30を熱リン
酸などを用いたウェットエッチングによって除去する。
この第2の具体例では、窒化膜30下の多結晶シリコン
膜11aを不純物を含まないように形成するので、窒化
膜30を熱リン酸によってウェットエッチングする際に
多結晶シリコン膜11aの表面がエッチングされるのを
有効に防止することができる。すなわち、不純物を含ま
ない多結晶シリコン膜は不純物を含む多結晶シリコン膜
に比べてエッチングされにくいため、窒化膜30のウェ
ットエッチング時に多結晶シリコン膜11aの表面がエ
ッチングされるのを防止することができる。これによ
り、多結晶シリコン膜11aの表面が凹凸形状になるの
を有効に防止することができる。
に図23に示すように、CVD法を用いてn型の不純物
がドープされた500〜2000Å程度の厚みを有する
多結晶シリコン膜11bを形成する。多結晶シリコン膜
11b上の所定領域にレジスト39を形成する。レジス
ト39をマスクとして多結晶シリコン膜11bおよび1
1aを異方性エッチングする。これにより、図24に示
されるようなパターニングされた多結晶シリコン膜11
aおよび11bが形成される。その後、レジスト39を
除去する。そして、熱処理を行なうことによって、多結
晶シリコン膜11bに導入された不純物を多結晶シリコ
ン膜11aに向かって拡散させる。これにより、n型の
不純物を含む多結晶シリコン膜11aおよび11bから
なるゲート電極11を形成することができる。この後、
図9〜図21に示した第1の具体例と同様の製造プロセ
スを用いて、図1に示した第1実施例の半導体装置が完
成される。
例の半導体装置の製造プロセスの第3の具体例を説明す
るための断面図である。図25〜図30を参照して、次
に第1実施例の半導体装置の製造プロセスの第3の具体
例について説明する。
のプロセスによって、窒化膜30までを形成する。その
後、図25に示すように、CVD法を用いて全面に酸化
膜40を形成する。そして、その酸化膜40を異方性エ
ッチングすることによって、図26に示されるようなサ
イドウォール絶縁膜40aおよび40bを形成する。こ
の後、窒化膜30を熱リン酸などを用いたウェットエッ
チングにより除去する。
記した第2の具体例と同様に、多結晶シリコン膜11a
を不純物を含まないように構成する。これにより、窒化
膜30のウェットエッチング時に多結晶シリコン膜11
aの表面がエッチングされるのを有効に防止することが
できる。その結果、多結晶シリコン膜11aの表面が凹
凸形状になることもない。
法を用いて500〜2000Å程度の厚みを有するn型
の不純物がドープされた多結晶シリコン膜11bを形成
する。ここで、この製造プロセスの第3の具体例では、
多結晶シリコン膜17の側壁部分にサイドウォール絶縁
膜40aが形成される。したがって、不純物がドープさ
れた多結晶シリコン膜11bを形成した場合に、その多
結晶シリコン膜11bと多結晶シリコン膜17とが接触
することがない。これにより、多結晶シリコン膜11b
内に導入されたn型の不純物が多結晶シリコン膜17に
侵入するのを有効に防止することができる。この後、多
結晶シリコン膜11b上の所定領域にレジスト41を形
成する。レジスト41をマスクとして多結晶シリコン膜
11bおよび11aを異方性エッチングする。これによ
り、図28に示されるようなパターニングされた多結晶
シリコン膜11aと多結晶シリコン膜11bとが形成さ
れる。ここで、多結晶シリコン膜11aおよび11bの
異方性エッチング時に、多結晶シリコン膜17の側壁部
分にはサイドウォール絶縁膜40aが形成されている。
したがって、多結晶シリコン膜11aおよび11bの異
方性エッチング時に、多結晶シリコン膜17の側面部分
が削られる恐れがないという効果がある。なお、多結晶
シリコン膜11aおよび11bの異方性エッチングによ
って、多結晶シリコン膜11aの側面部分に形成されて
いた側壁絶縁膜40bは残余する。この後、レジスト4
1を除去する。
12aを形成した後、その酸化膜12aを異方性エッチ
ングする。これにより、図30に示されるようなサイド
ウォール絶縁膜12が形成される。この後、図12〜図
21に示した製造プロセスの第1の具体例と同様のプロ
セスを用いて、図1に示した第1実施例の半導体装置が
完成される。
CMOS素子を含む半導体装置を示した断面図である。
図31を参照して、この第2実施例の半導体装置では、
図1に示した第1実施例の構造と同様に、外部ベース層
14aおよび14bと真性ベース層15の接合深さが、
PチャネルMOSトランジスタのソース/ドレイン領域
13aおよび13bの接合深さよりも浅くなるように形
成されている。さらに、この第2実施例では、p型の真
性ベース層15の直下にn型層50を形成する。これに
より、真性ベース層15を形成するための熱処理の際に
真性ベース層15の深さ方向への拡散を抑制することが
できる。その結果、より接合深さの浅い真性ベース層1
5を形成することができる。これにより、真性ベース層
15とn + 埋込層2との間の間隔をより大きくすること
ができ、その結果真性ベース層15とn+ 埋込層2との
間の容量をより低減することができる。
施例の半導体装置の製造プロセスを説明するための断面
図である。図32〜図34を参照して、次に第2実施例
の半導体装置の製造プロセスについて説明する。
半導体装置の製造プロセスと同様のプロセスを用いて、
絶縁膜18までを形成する。絶縁膜18をマスクとして
まずリン(P)を120KeV程度の注入エネルギーで
1×1013〜5×1013/cm2 の注入量でイオン注入
する。これによりn型不純物注入層50aを形成する。
次に、絶縁膜18をマスクとしてBF2 を15〜30K
eVの注入エネルギーで4×1013〜8×1013/cm
2 の注入量でイオン注入する。これにより、真性ベース
注入層15aを形成する。
た後その酸化膜を異方性エッチングする。これにより、
図33に示されるようなサイドウォール絶縁膜19が形
成される。この後、850℃の温度条件下で30分程度
熱処理を施すことによって、図34に示されるような真
性ベース層15、n型層50、外部ベース層14a,1
4b、ソース/ドレイン領域13a,13bが形成され
る。この熱処理の際に、n型不純物注入層50aによっ
て真性ベース注入層15aの深さ方向の拡散が抑制され
る。これにより、より接合深さの浅い真性ベース層15
を形成することができる。この後、図19〜図21に示
した第1実施例の半導体装置の製造プロセスと同様のプ
ロセスを用いて、図31に示した第2実施例の半導体装
置が完成される。
置の製造方法によれば、電界効果トランジスタのゲート
電極層を形成した後にバイポーラトランジスタの外部ベ
ース電極層を形成することによって、外部ベース電極層
のパターニングのためのエッチング時に、ゲート電極層
下のゲート絶縁層が損傷を受けることがない。これによ
り、ゲート電極からゲート絶縁層を通り抜けてチャネル
領域にリーク電流が流れるのを有効に防止することがで
きる。また、同一の熱処理工程によってソース/ドレイ
ン領域となる領域にイオン注入された不純物が電気的に
活性化されるとともに外部ベース電極層に導入された不
純物が外部ベースとなる領域に向かって拡散されるの
で、容易にソース/ドレイン領域よりも接合深さの浅い
外部ベース層を形成することができる。
含む半導体装置を示した断面図である。
ロセスの第1の具体例の第1工程を説明するための断面
図である。
ロセスの第1の具体例の第2工程を説明するための断面
図である。
ロセスの第1の具体例の第3工程を説明するための断面
図である。
ロセスの第1の具体例の第4工程を説明するための断面
図である。
ロセスの第1の具体例の第5工程を説明するための断面
図である。
ロセスの第1の具体例の第6工程を説明するための断面
図である。
ロセスの第1の具体例の第7工程を説明するための断面
図である。
ロセスの第1の具体例の第8工程を説明するための断面
図である。
プロセスの第1の具体例の第9工程を説明するための断
面図である。
プロセスの第1の具体例の第10工程を説明するための
断面図である。
プロセスの第1の具体例の第11工程を説明するための
断面図である。
プロセスの第1の具体例の第12工程を説明するための
断面図である。
プロセスの第1の具体例の第13工程を説明するための
断面図である。
プロセスの第1の具体例の第14工程を説明するための
断面図である。
プロセスの第1の具体例の第15工程を説明するための
断面図である。
プロセスの第1の具体例の第16工程を説明するための
断面図である。
プロセスの第1の具体例の第17工程を説明するための
断面図である。
プロセスの第1の具体例の第18工程を説明するための
断面図である。
プロセスの第1の具体例の第19工程を説明するための
断面図である。
プロセスの第1の具体例の第20工程を説明するための
断面図である。
プロセスの第2の具体例の第1工程を説明するための断
面図である。
プロセスの第2の具体例の第2工程を説明するための断
面図である。
プロセスの第2の具体例の第3工程を説明するための断
面図である。
プロセスの第3の具体例の第1工程を説明するための断
面図である。
プロセスの第3の具体例の第2工程を説明するための断
面図である。
プロセスの第3の具体例の第3工程を説明するための断
面図である。
プロセスの第3の具体例の第4工程を説明するための断
面図である。
プロセスの第3の具体例の第5工程を説明するための断
面図である。
プロセスの第3の具体例の第6工程を説明するための断
面図である。
を含む半導体装置を示した断面図である。
造プロセスの第1工程を説明するための断面図である。
造プロセスの第2工程を説明するための断面図である。
造プロセスの第3工程を説明するための断面図である。
示した断面図である。
セスの第1工程を説明するための断面図である。
セスの第2工程を説明するための断面図である。
セスの第3工程を説明するための断面図である。
セスの第4工程を説明するための断面図である。
セスの第5工程を説明するための断面図である。
セスの第6工程を説明するための断面図である。
セスの第7工程を説明するための断面図である。
セスの第8工程を説明するための断面図である。
セスの第9工程を説明するための断面図である。
セスの第10工程を説明するための断面図である。
Claims (2)
- 【請求項1】 電界効果トランジスタとバイポーラトラ
ンジスタとを備えた半導体装置の製造方法であって、前記バイポーラトランジスタのベース領域を覆う半導体
層を形成するベース領域被覆工程と 、前記ベース領域被覆工程の後に、 前記電界効果トランジ
スタが形成される領域上にゲート絶縁層を介してゲート
電極層を形成する工程と、前記ゲート電極層をマスクとして、 前記電界効果トラン
ジスタの低濃度ソース/ドレイン領域となる領域に不純
物をイオン注入する工程と、前記ゲート電極層の側表面上にサイドウォール絶縁膜を
形成する工程と、 前記ゲート電極層および前記サイドウォール絶縁膜をマ
スクとして、前記電界効果トランジスタの高濃度ソース
/ドレイン領域となる領域および前記半導体層に不純物
をイオン注入する工程と、 前記ゲート電極層の形成後に、前記バイポーラトランジ
スタの外部ベースとなる領域表面上の前記半導体層を残
して、真性ベースとなる領域表面上の前記半導体層を除
去することによって、外部ベース電極層を形成する工程
と、 前記外部ベース電極層に不純物を導入する工程と、 前記バイポーラトランジスタの前記真性ベース層となる
領域に不純物をイオン注入する工程と、 熱処理を施すことによって、前記ソース/ドレイン領域
となる領域にイオン注入された不純物および前記真性ベ
ース層となる領域にイオン注入された不純物を電気的に
活性化するとともに前記外部ベース電極層に導入された
不純物を外部ベース層となる領域に向かって拡散させる
工程とを備えた、半導体装置の製造方法。 - 【請求項2】 前記ゲート電極層は、下から順に、不純
物を含まない多結晶シリコン膜からなる第1の層と、不
純物を含む多結晶シリコン膜からなる第2の層とを備え
ている、請求項1に記載の半導体装置の製造方法。
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