JP2970637B2 - 誘電体分離バイポーラ・トランジスタ - Google Patents
誘電体分離バイポーラ・トランジスタInfo
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【0001】
【発明の属する技術分野】本発明は、集積回路、具体的
にはバイポーラおよび相補形MOS(CMOS)構成部
分を含む集積回路の製造ラインに関する。この種のライ
ンは通常、BICMOSラインと呼ばれる。
にはバイポーラおよび相補形MOS(CMOS)構成部
分を含む集積回路の製造ラインに関する。この種のライ
ンは通常、BICMOSラインと呼ばれる。
【0002】
【発明が解決しようとする課題】本発明の目的は、マス
ク上にパターニングされた部品の寸法を0.4μm未
満、例えば0.2〜0.35μmとすることのできる前
記ラインを提供することにある。
ク上にパターニングされた部品の寸法を0.4μm未
満、例えば0.2〜0.35μmとすることのできる前
記ラインを提供することにある。
【0003】本発明の他の目的は、誘電体を充填したト
レンチによって一次構成部分を互いに分離することがで
きる前記ラインを提供することにある。
レンチによって一次構成部分を互いに分離することがで
きる前記ラインを提供することにある。
【0004】
【課題を解決するための手段】前記およびその他の目的
を達成するため、本発明は、BICMOS型の集積回路
中にディープ・トレンチを形成する方法を提供する。こ
の方法は、バイポーラ・トランジスタの形成が、ベース
・ポリシリコン層を付着させる段階と、保護酸化物層を
付着させる段階と、エミッタ・ポリシリコン層を付着さ
せ、この層をエッチングする段階と、バイポーラ・トラ
ンジスタの領域の外側の酸化シリコン保護層およびベー
ス・ポリシリコン層をエッチングする段階を含む。トレ
ンチの形成では、この方法は、エミッタ−ベース開口を
開けている間に、保護酸化物層およびベース・ポリシリ
コン層の厚い酸化物領域の上の部分に共通の開口を開け
る段階と、保護酸化物層をエッチングしている間に、厚
い酸化物層をエッチングする段階と、ベース・ポリシリ
コンをエッチングしている間に、厚い酸化物の下のシリ
コンをエッチングする段階を含む。
を達成するため、本発明は、BICMOS型の集積回路
中にディープ・トレンチを形成する方法を提供する。こ
の方法は、バイポーラ・トランジスタの形成が、ベース
・ポリシリコン層を付着させる段階と、保護酸化物層を
付着させる段階と、エミッタ・ポリシリコン層を付着さ
せ、この層をエッチングする段階と、バイポーラ・トラ
ンジスタの領域の外側の酸化シリコン保護層およびベー
ス・ポリシリコン層をエッチングする段階を含む。トレ
ンチの形成では、この方法は、エミッタ−ベース開口を
開けている間に、保護酸化物層およびベース・ポリシリ
コン層の厚い酸化物領域の上の部分に共通の開口を開け
る段階と、保護酸化物層をエッチングしている間に、厚
い酸化物層をエッチングする段階と、ベース・ポリシリ
コンをエッチングしている間に、厚い酸化物の下のシリ
コンをエッチングする段階を含む。
【0005】本発明の一実施形態に従って、トレンチを
画定する小さい方のマスクは、保護酸化物層およびベー
ス・ポリシリコン層の共通の開口に対応するマスクであ
る。
画定する小さい方のマスクは、保護酸化物層およびベー
ス・ポリシリコン層の共通の開口に対応するマスクであ
る。
【0006】本発明の一実施形態に従って、この方法
は、保護酸化物層およびベース・ポリシリコン層の共通
の開口を開ける前に、表面の窒化シリコン層を除去する
段階を含む。
は、保護酸化物層およびベース・ポリシリコン層の共通
の開口を開ける前に、表面の窒化シリコン層を除去する
段階を含む。
【0007】本発明の一実施形態に従って、トレンチ
は、約1〜1.5μmの深さを有する。
は、約1〜1.5μmの深さを有する。
【0008】本発明の一実施形態に従って、トレンチ
は、約0.25〜0.50μmの幅を有する。
は、約0.25〜0.50μmの幅を有する。
【0009】本発明の前記の目的、特徴および利点は、
添付の図面に関連した、具体的な実施形態の以下の非限
定的な説明において詳細に論ずる。
添付の図面に関連した、具体的な実施形態の以下の非限
定的な説明において詳細に論ずる。
【0010】
【発明の実施の形態】半導体構成部分の表示の通例どお
り、いくつかある断面図は縮尺どおりには描かれていな
い。いくつかの層および領域の横方向および断面方向の
寸法は図示を容易にするため任意に拡大または縮小され
ている。
り、いくつかある断面図は縮尺どおりには描かれていな
い。いくつかの層および領域の横方向および断面方向の
寸法は図示を容易にするため任意に拡大または縮小され
ている。
【0011】以下の説明では一般に、図1ないし図11
の左側の、CMOS構成部分が形成される部分をMOS
側と称し、NPN型バイポーラ・トランジスタが形成さ
れる図の右側の部分をバイポーラ側と称する。以下に、
NチャネルMOSトランジスタ、PチャネルMOSトラ
ンジスタ、およびNPN型バイポーラ・トランジスタの
製造について説明する。当然のことながら実際の実施に
おいては、多くの同一の構成部分を同時に形成する。他
の種類の一次構成部分も同時に形成する場合もある。
の左側の、CMOS構成部分が形成される部分をMOS
側と称し、NPN型バイポーラ・トランジスタが形成さ
れる図の右側の部分をバイポーラ側と称する。以下に、
NチャネルMOSトランジスタ、PチャネルMOSトラ
ンジスタ、およびNPN型バイポーラ・トランジスタの
製造について説明する。当然のことながら実際の実施に
おいては、多くの同一の構成部分を同時に形成する。他
の種類の一次構成部分も同時に形成する場合もある。
【0012】本発明の一態様に基づく初期の段階は、寸
法が非常に小さい(最小寸法、すなわちゲート寸法が
0.35μm未満)CMOS集積回路の周知の製造段階
に相当する。
法が非常に小さい(最小寸法、すなわちゲート寸法が
0.35μm未満)CMOS集積回路の周知の製造段階
に相当する。
【0013】図1に示すように、P型基板1を基にし、
この上にN型エピタキシャル層2を形成する。このエピ
タキシャル層は比較的薄く、例えば約1〜1.2μmの
厚さである。
この上にN型エピタキシャル層2を形成する。このエピ
タキシャル層は比較的薄く、例えば約1〜1.2μmの
厚さである。
【0014】エピタキシャル層を成長させる前に、CM
OSトランジスタのNウェルまたはPウェルを形成する
領域に該当する型の埋込み層を所望であれば形成し、バ
イポーラ側にN+ 型埋込み層3を形成する。
OSトランジスタのNウェルまたはPウェルを形成する
領域に該当する型の埋込み層を所望であれば形成し、バ
イポーラ側にN+ 型埋込み層3を形成する。
【0015】図2に示すようにMOS側に、周知の技術
で形成した厚い酸化物層5の開口によってMOSトラン
ジスタ領域を画定する。N型ウェル8およびP型ウェル
9を、厚い酸化物領域または、開口内に形成した薄い酸
化物領域6を通し従来の方法で注入する。これらのウェ
ルは例えば、うち1回が厚い酸化物5を通しマスクをし
ていない領域に達する3回の連続注入によって形成す
る。これらのNチャネルおよびPチャネルはそれぞれ、
PチャネルMOSトランジスタおよびNチャネルMOS
トランジスタに使用される。表面のドーピング濃度(約
1016原子/cm3 )がトランジスタのしきい電圧を決
定する。一般的なケースでは、Pウェルは(P+ 型埋込
み層と結びついて)P基板と電気的に接触する。しか
し、少なくともPウェルのいくつかをN型埋込み層上に
形成することもできる。NウェルはP基板中に形成さ
れ、Pウェルのように形成されたP領域によって横方向
が分離されているため、完全に分離されている。
で形成した厚い酸化物層5の開口によってMOSトラン
ジスタ領域を画定する。N型ウェル8およびP型ウェル
9を、厚い酸化物領域または、開口内に形成した薄い酸
化物領域6を通し従来の方法で注入する。これらのウェ
ルは例えば、うち1回が厚い酸化物5を通しマスクをし
ていない領域に達する3回の連続注入によって形成す
る。これらのNチャネルおよびPチャネルはそれぞれ、
PチャネルMOSトランジスタおよびNチャネルMOS
トランジスタに使用される。表面のドーピング濃度(約
1016原子/cm3 )がトランジスタのしきい電圧を決
定する。一般的なケースでは、Pウェルは(P+ 型埋込
み層と結びついて)P基板と電気的に接触する。しか
し、少なくともPウェルのいくつかをN型埋込み層上に
形成することもできる。NウェルはP基板中に形成さ
れ、Pウェルのように形成されたP領域によって横方向
が分離されているため、完全に分離されている。
【0016】同時に、コレクタ接触回復ドライブイン、
すなわち埋込み層3に結合したコレクタ・ウェル10が
形成される領域を、バイポーラ側の厚い酸化物5内に画
定する。このコレクタ・ウェルは、N型ウェル8を形成
するために実施する注入の少なくともいくつか、または
単独のN+ 型注入によって形成する。このコレクタ・ウ
ェルはまた、次に実施する、NチャネルMOSトランジ
スタのソースおよびドレインの形成と同時に形成するこ
ともできる。NPN型バイポーラ・トランジスタのベー
スおよびエミッタを形成する領域11もこの厚い酸化物
内に画定する。何回かにわたるNウェルおよびPウェル
の注入の際にはこの領域11をマスクする。
すなわち埋込み層3に結合したコレクタ・ウェル10が
形成される領域を、バイポーラ側の厚い酸化物5内に画
定する。このコレクタ・ウェルは、N型ウェル8を形成
するために実施する注入の少なくともいくつか、または
単独のN+ 型注入によって形成する。このコレクタ・ウ
ェルはまた、次に実施する、NチャネルMOSトランジ
スタのソースおよびドレインの形成と同時に形成するこ
ともできる。NPN型バイポーラ・トランジスタのベー
スおよびエミッタを形成する領域11もこの厚い酸化物
内に画定する。何回かにわたるNウェルおよびPウェル
の注入の際にはこの領域11をマスクする。
【0017】図3に示すとおり、MOS側に、MOSト
ランジスタの分離ゲート13および14を従来の方法で
形成し、第1の注入(LDD)を実施し、スペーサ15
および16を形成し、ドレインおよびソースの注入を実
施する。これらの注入は、ウェル8ではP型であり、ウ
ェル9ではN型である。Nチャネル・トランジスタのソ
ースおよびドレインのPウェルへの注入の際に、コレク
タ・ウェル10の表面に、次の結合を向上させるための
重くドープしたN型拡散18を実施する。
ランジスタの分離ゲート13および14を従来の方法で
形成し、第1の注入(LDD)を実施し、スペーサ15
および16を形成し、ドレインおよびソースの注入を実
施する。これらの注入は、ウェル8ではP型であり、ウ
ェル9ではN型である。Nチャネル・トランジスタのソ
ースおよびドレインのPウェルへの注入の際に、コレク
タ・ウェル10の表面に、次の結合を向上させるための
重くドープしたN型拡散18を実施する。
【0018】次いで、高速熱アニール(1025℃)を
実施する。
実施する。
【0019】この段階の終わりには、(結合シリサイド
化(linkup silicidation )の可能性と金属被覆を除い
て)MOSトランジスタはほとんど完成している。この
段階の後、NPN型バイポーラ・トランジスタの実施を
開始する。
化(linkup silicidation )の可能性と金属被覆を除い
て)MOSトランジスタはほとんど完成している。この
段階の後、NPN型バイポーラ・トランジスタの実施を
開始する。
【0020】図4に示す段階では、厚さが例えば約20
nmの酸化シリコン層21、およびこれに続く厚さが例
えば約30nmの窒化シリコン層22を含む二重保護層
をCVDによって構造全体の上に付着させる。この層2
1−22の、バイポーラ・トランジスタのエミッタ−ベ
ース領域を形成しようとする所望の領域11のところに
開口を開ける。この開口は、厚い酸化物領域上で止まっ
ているため、決定的なものではないことに留意された
い。
nmの酸化シリコン層21、およびこれに続く厚さが例
えば約30nmの窒化シリコン層22を含む二重保護層
をCVDによって構造全体の上に付着させる。この層2
1−22の、バイポーラ・トランジスタのエミッタ−ベ
ース領域を形成しようとする所望の領域11のところに
開口を開ける。この開口は、厚い酸化物領域上で止まっ
ているため、決定的なものではないことに留意された
い。
【0021】図5に示す段階では、厚さが例えば約20
0nmのシリコン層23、続いて厚さが例えば、約30
0nmの封入酸化物層24を構造全体の上に付着させ
る。
0nmのシリコン層23、続いて厚さが例えば、約30
0nmの封入酸化物層24を構造全体の上に付着させ
る。
【0022】シリコン層23は後述するように、NPN
トランジスタの非真性ベースのドーピング源として使用
され、ベース・ポリシリコンと呼ばれるものであるた
め、P型にドープされていなければならない。ポリシリ
コンとは呼ばれるが、アモルファス・シリコンなどの付
着させたシリコン層であればどんな種類でもよい。本発
明の態様にしたがい、ポリシリコンまたはドープされて
いないアモルファス・シリコンの層23をまず付着さ
せ、その後この層にP型ドーピングを注入により実施す
ることが好ましい。ホウ素は、BF2の形態で、非常に
高いドーズ量(1015〜1016原子/cm2)、低
いエネルギーで注入し、注入されたホウ素がこの層の上
部に集中し、領域11の下のシリコン基板にホウ素が注
入されないようにするのが好ましい。
トランジスタの非真性ベースのドーピング源として使用
され、ベース・ポリシリコンと呼ばれるものであるた
め、P型にドープされていなければならない。ポリシリ
コンとは呼ばれるが、アモルファス・シリコンなどの付
着させたシリコン層であればどんな種類でもよい。本発
明の態様にしたがい、ポリシリコンまたはドープされて
いないアモルファス・シリコンの層23をまず付着さ
せ、その後この層にP型ドーピングを注入により実施す
ることが好ましい。ホウ素は、BF2の形態で、非常に
高いドーズ量(1015〜1016原子/cm2)、低
いエネルギーで注入し、注入されたホウ素がこの層の上
部に集中し、領域11の下のシリコン基板にホウ素が注
入されないようにするのが好ましい。
【0023】図6に示す段階では、領域11の中央部分
の層24および23に開口を開ける。この開口は、幅が
0.4μmと0.8μmの間で、単結晶シリコン中に5
0nm未満の深さに達するものとする。次いで、N型ド
ーパントを注入し、NPNトランジスタのコレクタ30
を画定する。したがってこのコレクタは開口に対して自
己整合している。このN型注入は、中程度のドーズ量、
高いエネルギー(例えば、1012〜1014原子/c
m2、500keV)で実施する。こうして、横方向の
広がりの制限が後に形成する真性ベースと実質的に等し
いコレクタ有効領域が得られる。これは、コレクタと非
真性ベースの間の漂遊容量が小さいNPNトランジスタ
を得るのに役立つ。コレクタのプロファイルが、一つに
は、コレクタの抵抗とコレクタの通過時間の、他方で
は、エミッタ−コレクタ間の降伏電圧およびベース−コ
レクタ間の降伏電圧(一般に4ボルト)を十分高くする
ことと、ベース−コレクタ間の容量を小さくすることと
の最も良い可能な妥協点を与えるように、この注入を最
適化する(例えば連続注入などによる)。このコレクタ
の注入が、CMOSトランジスタを最適化し、次いでこ
れとは別にNPNトランジスタの特性を最適化するのに
適したドーピング濃度および厚さを有するエピタキシャ
ル層2をあらかじめ選択することを可能とすることに留
意されたい。特に、このエピタキシャル層を、NPNト
ランジスタのコレクタ層として直接使用しなければなら
ない場合に比べて、この層の厚さを厚くすることができ
る。
の層24および23に開口を開ける。この開口は、幅が
0.4μmと0.8μmの間で、単結晶シリコン中に5
0nm未満の深さに達するものとする。次いで、N型ド
ーパントを注入し、NPNトランジスタのコレクタ30
を画定する。したがってこのコレクタは開口に対して自
己整合している。このN型注入は、中程度のドーズ量、
高いエネルギー(例えば、1012〜1014原子/c
m2、500keV)で実施する。こうして、横方向の
広がりの制限が後に形成する真性ベースと実質的に等し
いコレクタ有効領域が得られる。これは、コレクタと非
真性ベースの間の漂遊容量が小さいNPNトランジスタ
を得るのに役立つ。コレクタのプロファイルが、一つに
は、コレクタの抵抗とコレクタの通過時間の、他方で
は、エミッタ−コレクタ間の降伏電圧およびベース−コ
レクタ間の降伏電圧(一般に4ボルト)を十分高くする
ことと、ベース−コレクタ間の容量を小さくすることと
の最も良い可能な妥協点を与えるように、この注入を最
適化する(例えば連続注入などによる)。このコレクタ
の注入が、CMOSトランジスタを最適化し、次いでこ
れとは別にNPNトランジスタの特性を最適化するのに
適したドーピング濃度および厚さを有するエピタキシャ
ル層2をあらかじめ選択することを可能とすることに留
意されたい。特に、このエピタキシャル層を、NPNト
ランジスタのコレクタ層として直接使用しなければなら
ない場合に比べて、この層の厚さを厚くすることができ
る。
【0024】図7に示すように、レジスト・マスク除去
後、熱酸化が実施され、この間に厚さが5〜10nmの
桁の熱酸化物層31が形成され、ポリシリコン層23に
含まれるホウ素が下のエピタキシャル層に拡散し始め、
接合深さが約100nmのエキストリンシック・ベース
領域32を形成する。この拡散は次いで、バイポーラ構
造の最後のアニールで完了する。次いで、酸化物31を
通してP型注入を実施し、層23および24の開口の中
央に真性ベース領域33を形成させる。この真性ベース
は、低エネルギーのホウ素(例えば、1013原子/cm
2 、5keV)で注入を実施することが好ましい。ポリ
シリコン23との接触は、このポリシリコンのホウ素を
横方向に拡散させることによって実施する。
後、熱酸化が実施され、この間に厚さが5〜10nmの
桁の熱酸化物層31が形成され、ポリシリコン層23に
含まれるホウ素が下のエピタキシャル層に拡散し始め、
接合深さが約100nmのエキストリンシック・ベース
領域32を形成する。この拡散は次いで、バイポーラ構
造の最後のアニールで完了する。次いで、酸化物31を
通してP型注入を実施し、層23および24の開口の中
央に真性ベース領域33を形成させる。この真性ベース
は、低エネルギーのホウ素(例えば、1013原子/cm
2 、5keV)で注入を実施することが好ましい。ポリ
シリコン23との接触は、このポリシリコンのホウ素を
横方向に拡散させることによって実施する。
【0025】次いで、薄い窒化シリコン層(30nm)
を均一に付着させ、ポリシリコン層(100nm)でお
おう。次いで、ポリシリコン層を異方的にエッチング
し、層23および24に掘られた開口の側面にスペーサ
43のみを残すようにする。次に、窒化シリコンを均一
にエッチングし、ポリシリコン・スペーサ43によって
エッチング(化学的エッチングまたはプラズマ・エッチ
ング)から保護されている領域44の所定の場所だけ残
す。こうして、真性ベースを画定するために層23およ
び24に当初形成された開口よりも小さな開口が窒化物
44およびスペーサ43によって画定される。このさら
に小さな開口はエミッタの開口である。スペーサがそれ
ぞれ150nmの幅を有すると、この小開口の幅は約
0.5μmになる。
を均一に付着させ、ポリシリコン層(100nm)でお
おう。次いで、ポリシリコン層を異方的にエッチング
し、層23および24に掘られた開口の側面にスペーサ
43のみを残すようにする。次に、窒化シリコンを均一
にエッチングし、ポリシリコン・スペーサ43によって
エッチング(化学的エッチングまたはプラズマ・エッチ
ング)から保護されている領域44の所定の場所だけ残
す。こうして、真性ベースを画定するために層23およ
び24に当初形成された開口よりも小さな開口が窒化物
44およびスペーサ43によって画定される。このさら
に小さな開口はエミッタの開口である。スペーサがそれ
ぞれ150nmの幅を有すると、この小開口の幅は約
0.5μmになる。
【0026】図8に示す段階では、エミッタ注入(ホウ
素)の間の保護層および窒化シリコン層のエッチング止
めとして使用した開口の底の、薄い酸化物層31を、例
えば希フッ化水素酸浴中で徹底的に清浄化する。重くド
ープしたN型ポリシリコン層を付着させ、次いでエッチ
ングして、領域46を所定の位置に残す。ドープされた
ポリシリコン層領域46を選択した場所に維持して、例
えば、このポリシリコン領域46とベース・ポリシリコ
ン領域23の間にキャパシタを形成することができる。
素)の間の保護層および窒化シリコン層のエッチング止
めとして使用した開口の底の、薄い酸化物層31を、例
えば希フッ化水素酸浴中で徹底的に清浄化する。重くド
ープしたN型ポリシリコン層を付着させ、次いでエッチ
ングして、領域46を所定の位置に残す。ドープされた
ポリシリコン層領域46を選択した場所に維持して、例
えば、このポリシリコン領域46とベース・ポリシリコ
ン領域23の間にキャパシタを形成することができる。
【0027】図9に示す段階では、バイポーラ・トラン
ジスタのエミッタ−ベース領域、およびベース・ポリシ
リコン層23の部分を使用するデバイス(レジスタ、キ
ャパシタ等)を含む領域が他にあれば、その領域を除く
部分から酸化物層24およびベース・ポリシリコン層2
3を除去する。次いで、封入酸化シリコン層47を付着
させる。
ジスタのエミッタ−ベース領域、およびベース・ポリシ
リコン層23の部分を使用するデバイス(レジスタ、キ
ャパシタ等)を含む領域が他にあれば、その領域を除く
部分から酸化物層24およびベース・ポリシリコン層2
3を除去する。次いで、封入酸化シリコン層47を付着
させる。
【0028】次いで、トランジスタのベース領域の中央
のポリシリコン層46に含まれたドーパントの浸透アニ
ールを実施して、N型エミッタ49を形成する。バイポ
ーラ・トランジスタに関連したアニールは、ドーピング
の電気的再活性化を確実にし、接合深さを約60nmに
する。このアニールは、高速熱アニール型および/また
は炉アニールである。熱処理条件(30秒、1000
℃)は、MOSトランジスタに対するものより軽いの
で、MOSトランジスタに影響を与えることはない。
のポリシリコン層46に含まれたドーパントの浸透アニ
ールを実施して、N型エミッタ49を形成する。バイポ
ーラ・トランジスタに関連したアニールは、ドーピング
の電気的再活性化を確実にし、接合深さを約60nmに
する。このアニールは、高速熱アニール型および/また
は炉アニールである。熱処理条件(30秒、1000
℃)は、MOSトランジスタに対するものより軽いの
で、MOSトランジスタに影響を与えることはない。
【0029】図10に示す段階では、例えば、Pチャネ
ルMOSトランジスタやバイポーラ・トランジスタのコ
レクタ・ウェルなどのケイ化しようとする活性領域およ
び/またはポリシリコン領域の上の封入酸化シリコン層
47、窒化シリコン層22、保護酸化シリコン層21を
除去する。金属ケイ化物50を、露出したポリシリコン
および単結晶シリコン領域上に選択的に形成する。
ルMOSトランジスタやバイポーラ・トランジスタのコ
レクタ・ウェルなどのケイ化しようとする活性領域およ
び/またはポリシリコン領域の上の封入酸化シリコン層
47、窒化シリコン層22、保護酸化シリコン層21を
除去する。金属ケイ化物50を、露出したポリシリコン
および単結晶シリコン領域上に選択的に形成する。
【0030】図11に示す段階では、平坦化分離層51
を、周知の方法、例えばホウ素およびリンをドープした
ガラス(BPSG)を付着させるなどの方法で付着さ
せ、アニールする。続いて、この層およびこの下に層が
あればその層の、接点を形成しようとする場所に開口を
開ける。いくつかの接点しか図示しなかったのは、周知
のとおり、接点は有効領域の直上にとる必要は必ずしも
なく、これらの有効領域から延びる導電性領域の横方向
の延長部分に実施することもできるからである。よって
図11では、PチャネルMOSトランジスタのドレイン
接点53、バイポーラ・トランジスタのコレクタ接点5
4、エミッタ接点55、ベース接点56のみを示した。
を、周知の方法、例えばホウ素およびリンをドープした
ガラス(BPSG)を付着させるなどの方法で付着さ
せ、アニールする。続いて、この層およびこの下に層が
あればその層の、接点を形成しようとする場所に開口を
開ける。いくつかの接点しか図示しなかったのは、周知
のとおり、接点は有効領域の直上にとる必要は必ずしも
なく、これらの有効領域から延びる導電性領域の横方向
の延長部分に実施することもできるからである。よって
図11では、PチャネルMOSトランジスタのドレイン
接点53、バイポーラ・トランジスタのコレクタ接点5
4、エミッタ接点55、ベース接点56のみを示した。
【0031】図12は、図11のバイポーラ側に対応
し、バイポーラ・トランジスタのエミッタ−ベース領域
を拡大して示したものである。
し、バイポーラ・トランジスタのエミッタ−ベース領域
を拡大して示したものである。
【0032】桁の大きさの例を与えるため示すが、具体
的な実施形態では、以下の数値データを有する構造の実
施態様を選択することができる(eは厚さ、Csは表面
濃度または均質な層の平均濃度を表す。) 基板1:Cs=1015原子/cm3 エピ層2:Cs=1016原子/cm3 、e=0.8〜
1.4μm 埋込み層3:Cs=1020原子/cm3 酸化物5:e=0.5μm N型またはP型ソースおよびドレイン:Cs=1020原
子/cm3 、e=0.15μm
的な実施形態では、以下の数値データを有する構造の実
施態様を選択することができる(eは厚さ、Csは表面
濃度または均質な層の平均濃度を表す。) 基板1:Cs=1015原子/cm3 エピ層2:Cs=1016原子/cm3 、e=0.8〜
1.4μm 埋込み層3:Cs=1020原子/cm3 酸化物5:e=0.5μm N型またはP型ソースおよびドレイン:Cs=1020原
子/cm3 、e=0.15μm
【0033】前述の製造方法は、高精細CMOSトラン
ジスタの既存の製造ラインと完全な互換性があり、同時
に、コレクタ領域、真性ベース領域、エミッタ領域が自
己整合性であるバイポーラ・トランジスタの実施を可能
とする。
ジスタの既存の製造ラインと完全な互換性があり、同時
に、コレクタ領域、真性ベース領域、エミッタ領域が自
己整合性であるバイポーラ・トランジスタの実施を可能
とする。
【0034】このバイポーラ・トランジスタは多くの利
点を有する。その性能は、CMOSトランジスタの存在
に影響されない。具体的には、これを無線周波数で使用
することができる(遮断周波数40GHz超)。このバ
イポーラ・トランジスタは、相互コンダクタンスが非常
に高く、低雑音であるため、アナログ用途に向く。具体
的には、ベース接点(P+ ポリシリコン中にある)が、
ベースの抵抗を有利に大幅に低減し、RF雑音指数を有
利に向上させる。よって、このバイポーラ・トランジス
タをある種のガリウムヒ素トランジスタの代わりに使用
して、低コスト化することができ、高性能CMOS回路
と同じチップ上に結合できる可能性がある。
点を有する。その性能は、CMOSトランジスタの存在
に影響されない。具体的には、これを無線周波数で使用
することができる(遮断周波数40GHz超)。このバ
イポーラ・トランジスタは、相互コンダクタンスが非常
に高く、低雑音であるため、アナログ用途に向く。具体
的には、ベース接点(P+ ポリシリコン中にある)が、
ベースの抵抗を有利に大幅に低減し、RF雑音指数を有
利に向上させる。よって、このバイポーラ・トランジス
タをある種のガリウムヒ素トランジスタの代わりに使用
して、低コスト化することができ、高性能CMOS回路
と同じチップ上に結合できる可能性がある。
【0035】集積回路のいくつかの一次構成部分の分離
を最適にするためには、集積回路のエピタキシャル層全
体を貫通し、誘電体を充填したトレンチによってこれら
の構成部分を分離するのが望ましいことが一般に知られ
ている。これは、一方で、非常に高い周波数で動作する
トランジスタ、他方で、高周波トランジスタが放出する
寄生キャリヤの影響を受けやすいアナログ回路を含むB
ICMOS型の回路に特に有効である。例えば、移動電
話システムなど、異なった機能が入り混じったものには
このような回路がよく見られる。しかし実際には、この
トレンチ分離は実施が極めて難しいため、普通は断念さ
れ、寄生が生じやすい構成部分は別々のチップに実施さ
れる。
を最適にするためには、集積回路のエピタキシャル層全
体を貫通し、誘電体を充填したトレンチによってこれら
の構成部分を分離するのが望ましいことが一般に知られ
ている。これは、一方で、非常に高い周波数で動作する
トランジスタ、他方で、高周波トランジスタが放出する
寄生キャリヤの影響を受けやすいアナログ回路を含むB
ICMOS型の回路に特に有効である。例えば、移動電
話システムなど、異なった機能が入り混じったものには
このような回路がよく見られる。しかし実際には、この
トレンチ分離は実施が極めて難しいため、普通は断念さ
れ、寄生が生じやすい構成部分は別々のチップに実施さ
れる。
【0036】本発明は、以前に説明したBICMOS集
積回路の製造方法と互換性のあるトレンチ分離の実施形
態を提供する。具体的には、以前に説明した段階に一切
段階を追加しないこの方法によってトレンチを作ること
ができることを示す。さらに、この方法は、以前に説明
したマスクとの自己整合によって、トレンチの位置を極
めて正確に定めることができる。
積回路の製造方法と互換性のあるトレンチ分離の実施形
態を提供する。具体的には、以前に説明した段階に一切
段階を追加しないこの方法によってトレンチを作ること
ができることを示す。さらに、この方法は、以前に説明
したマスクとの自己整合によって、トレンチの位置を極
めて正確に定めることができる。
【0037】この方法の最初の段階は、図1ないし図3
に関して以前に説明した段階、すなわち、MOSトラン
ジスタが事実上完成した製造段階からスタートする。
に関して以前に説明した段階、すなわち、MOSトラン
ジスタが事実上完成した製造段階からスタートする。
【0038】図13は、以前に説明した図4に対応す
る。酸化シリコンおよび窒化シリコンの二重層21、2
2の、バイポーラ・トランジスタのエミッタ−ベース位
置に開口を開けるのに加えて、この二重層の、厚い酸化
物領域5の上の位置101に開口を開ける。
る。酸化シリコンおよび窒化シリコンの二重層21、2
2の、バイポーラ・トランジスタのエミッタ−ベース位
置に開口を開けるのに加えて、この二重層の、厚い酸化
物領域5の上の位置101に開口を開ける。
【0039】図14の段階は、図5の段階、すなわち厚
さが例えば200nmのベース・ポリシリコン層23、
および厚さが例えば300nmの酸化シリコン層24を
連続して付着させる段階に対応する。
さが例えば200nmのベース・ポリシリコン層23、
および厚さが例えば300nmの酸化シリコン層24を
連続して付着させる段階に対応する。
【0040】図6に対応する図15に示す段階では、層
23、24のエミッタ−ベース領域の上の部分に開口を
開けるだけでなく、開口101の上にも、図13の段階
で形成した開口101よりも図15の段階で形成する開
口103が小さくなるように開口を開ける。本発明の少
なくとも一実施形態では、この開口103が、形成すべ
きトレンチの位置と幅を決定することがわかるであろ
う。したがってこの位置は、集積回路の他の構成部分の
位置に対して高い精度で画定される。層23および24
のエッチングは、以前に説明した方法の真に重要な段階
であり、対応するマスクは高い精度で画定され、配置さ
れる。
23、24のエミッタ−ベース領域の上の部分に開口を
開けるだけでなく、開口101の上にも、図13の段階
で形成した開口101よりも図15の段階で形成する開
口103が小さくなるように開口を開ける。本発明の少
なくとも一実施形態では、この開口103が、形成すべ
きトレンチの位置と幅を決定することがわかるであろ
う。したがってこの位置は、集積回路の他の構成部分の
位置に対して高い精度で画定される。層23および24
のエッチングは、以前に説明した方法の真に重要な段階
であり、対応するマスクは高い精度で画定され、配置さ
れる。
【0041】図16に示す段階は、以前に図7に示した
段階に対応する。この段階では、ポリシリコン層23の
側面上の熱酸化物層131、および窒化物層144の一
部を囲むポリシリコン・スペーサ143を開口101内
に形成する。
段階に対応する。この段階では、ポリシリコン層23の
側面上の熱酸化物層131、および窒化物層144の一
部を囲むポリシリコン・スペーサ143を開口101内
に形成する。
【0042】図8の段階で連続して実施する、エミッタ
の開口の底の熱酸化物31をエッチングする段階、エミ
ッタ・ポリシリコン層46を付着させる段階、有効領域
以外のエミッタ・ポリシリコンをマスキングおよびエッ
チングによって除去する段階については既に説明した。
の開口の底の熱酸化物31をエッチングする段階、エミ
ッタ・ポリシリコン層46を付着させる段階、有効領域
以外のエミッタ・ポリシリコンをマスキングおよびエッ
チングによって除去する段階については既に説明した。
【0043】同じ操作を、図17に示すように領域10
3で繰り返す。だだし領域103では、シリコン46、
および同時にポリシリコン・スペーサ143を完全にエ
ッチングすることが好ましい。
3で繰り返す。だだし領域103では、シリコン46、
および同時にポリシリコン・スペーサ143を完全にエ
ッチングすることが好ましい。
【0044】図9に関連して説明した段階では、保護酸
化物層24およびベース・ポリシリコン層23のエッチ
ングは、有効領域の外側について実施した。本発明にし
たがって図18に示すように、この操作のマスクとして
使用するレジスト層中に開口103に対応する開口10
5を開ける。
化物層24およびベース・ポリシリコン層23のエッチ
ングは、有効領域の外側について実施した。本発明にし
たがって図18に示すように、この操作のマスクとして
使用するレジスト層中に開口103に対応する開口10
5を開ける。
【0045】開口105を、形成すべきトレンチの寸法
を画定する開口103よりわずかに小さくすることがで
きる。
を画定する開口103よりわずかに小さくすることがで
きる。
【0046】しかし、本発明の好ましい実施例にしたが
って、図18に示すように、形成すべきトレンチの寸法
を画定する開口103より開口105を大きくする。
って、図18に示すように、形成すべきトレンチの寸法
を画定する開口103より開口105を大きくする。
【0047】図19に結果を示す段階では、窒化シリコ
ンの等方性プラズマ・エッチングを実施して、窒化物1
44を除去する。次いで、保護層24を異方性エッチン
グしている間に、開口103の下の厚い酸化物層5をエ
ッチングする。
ンの等方性プラズマ・エッチングを実施して、窒化物1
44を除去する。次いで、保護層24を異方性エッチン
グしている間に、開口103の下の厚い酸化物層5をエ
ッチングする。
【0048】図20に結果を示す段階では、ポリシリコ
ン層23をエッチングしている間に、シリコン基板上に
形成されたエピタキシャル層2を、シリコン基板1とエ
ピタキシャル層2の界面に達するまでエッチングする。
このようにして、深さ約1〜1.5μm、幅0.25〜
0.5μmまたはそれ以上の分離ディープ・トレンチ1
50を実施する。寸法は、所望の結果に基づいて選択す
る。例えばトレンチを、埋込み層3の底面より深く延ば
してもよい。
ン層23をエッチングしている間に、シリコン基板上に
形成されたエピタキシャル層2を、シリコン基板1とエ
ピタキシャル層2の界面に達するまでエッチングする。
このようにして、深さ約1〜1.5μm、幅0.25〜
0.5μmまたはそれ以上の分離ディープ・トレンチ1
50を実施する。寸法は、所望の結果に基づいて選択す
る。例えばトレンチを、埋込み層3の底面より深く延ば
してもよい。
【0049】保護酸化物層24のおよびポリシリコン層
23の前述の異方性エッチングは、特別な障害もなく実
施することができることに留意されたい。酸化シリコン
とシリコンまたはポリシリコンのエッチング選択性を確
実に良好とするプラズマ・エッチング法は当業者に周知
である。したがって、酸化物層23のエッチングを延長
して、厚い酸化物層5の層厚全体をエッチングするのは
容易である。この厚い酸化物層の厚さは約0.5μmで
あり、一方、酸化物層23の厚さは約0.3μmである
ことを思い起こされたい。トレンチを形成する領域の外
側には窒化シリコン層上に、ポリシリコン層23のエッ
チングに対する明確なエッチング止めがあるので、同様
に、厚さが約0.2μmのポリシリコン層23をエッチ
ングするのと同時に、約1μm(またはそれ以上)の厚
さのエピタキシャル層を簡単にエッチングすることがで
きる。
23の前述の異方性エッチングは、特別な障害もなく実
施することができることに留意されたい。酸化シリコン
とシリコンまたはポリシリコンのエッチング選択性を確
実に良好とするプラズマ・エッチング法は当業者に周知
である。したがって、酸化物層23のエッチングを延長
して、厚い酸化物層5の層厚全体をエッチングするのは
容易である。この厚い酸化物層の厚さは約0.5μmで
あり、一方、酸化物層23の厚さは約0.3μmである
ことを思い起こされたい。トレンチを形成する領域の外
側には窒化シリコン層上に、ポリシリコン層23のエッ
チングに対する明確なエッチング止めがあるので、同様
に、厚さが約0.2μmのポリシリコン層23をエッチ
ングするのと同時に、約1μm(またはそれ以上)の厚
さのエピタキシャル層を簡単にエッチングすることがで
きる。
【0050】保護酸化シリコン層47を従来の方法で付
着させる際に、図21に示すように、形成したディープ
・トレンチ150に酸化物を充填することができる。
着させる際に、図21に示すように、形成したディープ
・トレンチ150に酸化物を充填することができる。
【0051】図21に示す段階の後は、図10ないし図
12に関連して以前に説明した段階を一切の変更なしで
実施し、方法を継続する。
12に関連して以前に説明した段階を一切の変更なしで
実施し、方法を継続する。
【0052】このようにして、以前に説明した集積回路
の形成に必要な段階に関して、製造段階を一切追加する
ことなく、集積回路のエピタキシャル層中にディープ・
トレンチを形成した。数少ない修正には、マスクの形状
の変更および、窒化シリコンの等方性エッチング段階の
修正の可能性が含まれる。
の形成に必要な段階に関して、製造段階を一切追加する
ことなく、集積回路のエピタキシャル層中にディープ・
トレンチを形成した。数少ない修正には、マスクの形状
の変更および、窒化シリコンの等方性エッチング段階の
修正の可能性が含まれる。
【0053】本発明に基づくラインを使用することによ
って、他の構成部分を得ることができ、このラインが多
くの変更、修正、改良を有することができることに当業
者は気が付くであろう。具体的には、指摘したいくつか
の数値は例示としてのみ上げたものであり、指摘した各
材料は例示のためであり、同じ機能(例えば、他の材料
に対するエッチング選択性)を実行する他の材料で置き
換えることができるものである。さらに、各種一次構成
部分は、正または負の導電性を有する埋込み層の有無に
関わらず実施できるものである。
って、他の構成部分を得ることができ、このラインが多
くの変更、修正、改良を有することができることに当業
者は気が付くであろう。具体的には、指摘したいくつか
の数値は例示としてのみ上げたものであり、指摘した各
材料は例示のためであり、同じ機能(例えば、他の材料
に対するエッチング選択性)を実行する他の材料で置き
換えることができるものである。さらに、各種一次構成
部分は、正または負の導電性を有する埋込み層の有無に
関わらず実施できるものである。
【0054】このような変更、修正、改良は、この開示
の一部をなすものであり、本発明の趣旨および範囲に含
まれるものである。よって以上の説明は単に例示的なも
のであり、限定的なものではない。本発明は、特許請求
の範囲およびその等価物に定義されたもののみに限定さ
れるものである。
の一部をなすものであり、本発明の趣旨および範囲に含
まれるものである。よって以上の説明は単に例示的なも
のであり、限定的なものではない。本発明は、特許請求
の範囲およびその等価物に定義されたもののみに限定さ
れるものである。
【図1】NチャネルMOSトランジスタ、PチャネルM
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図2】NチャネルMOSトランジスタ、PチャネルM
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図3】NチャネルMOSトランジスタ、PチャネルM
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図4】NチャネルMOSトランジスタ、PチャネルM
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図5】NチャネルMOSトランジスタ、PチャネルM
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図6】NチャネルMOSトランジスタ、PチャネルM
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図7】NチャネルMOSトランジスタ、PチャネルM
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図8】NチャネルMOSトランジスタ、PチャネルM
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図9】NチャネルMOSトランジスタ、PチャネルM
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
OSトランジスタ、NPN型バイポーラ・トランジスタ
の実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図10】NチャネルMOSトランジスタ、Pチャネル
MOSトランジスタ、NPN型バイポーラ・トランジス
タの実施形態の製造段階を連続的に示す簡略断面図であ
る。
MOSトランジスタ、NPN型バイポーラ・トランジス
タの実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図11】NチャネルMOSトランジスタ、Pチャネル
MOSトランジスタ、NPN型バイポーラ・トランジス
タの実施形態の製造段階を連続的に示す簡略断面図であ
る。
MOSトランジスタ、NPN型バイポーラ・トランジス
タの実施形態の製造段階を連続的に示す簡略断面図であ
る。
【図12】図1ないし図11に示す方法で得られるNP
N型バイポーラ・トランジスタの拡大図である。
N型バイポーラ・トランジスタの拡大図である。
【図13】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図14】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図15】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図16】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図17】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図18】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図19】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図20】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
【図21】本発明に基づくキャパシタの製造段階を示す
図である。
図である。
1 P型基板 2 N型エピタキシャル層 3 N+ 型埋込み層 5 厚い酸化物層 8 N型ウェル 9 P型ウェル 6 薄い酸化物領域 10 コレクタ・ウェル 11 NPN型トランジスタのベースおよびエミッタを
形成する領域 13 MOSトランジスタのゲート 14 MOSトランジスタのゲート 15 スペーサ 16 スペーサ 18 重くドープしたN型拡散 21 酸化シリコン層 22 窒化シリコン層 23 シリコン層 24 封入酸化物層 30 コレクタ 31 熱酸化物層 32 外来性ベース領域 33 真性ベース領域 43 スペーサ 44 窒化シリコン層 46 重くドープしたポリシリコン層 47 封入酸化シリコン層 50 金属ケイ化物 51 平坦化分離層 53 ドレイン接点 54 コレクタ接点 55 エミッタ接点 56 ベース接点 101 開口 143 ポリシリコン・スペーサ 131 熱酸化物層 144 窒化シリコン層
形成する領域 13 MOSトランジスタのゲート 14 MOSトランジスタのゲート 15 スペーサ 16 スペーサ 18 重くドープしたN型拡散 21 酸化シリコン層 22 窒化シリコン層 23 シリコン層 24 封入酸化物層 30 コレクタ 31 熱酸化物層 32 外来性ベース領域 33 真性ベース領域 43 スペーサ 44 窒化シリコン層 46 重くドープしたポリシリコン層 47 封入酸化シリコン層 50 金属ケイ化物 51 平坦化分離層 53 ドレイン接点 54 コレクタ接点 55 エミッタ接点 56 ベース接点 101 開口 143 ポリシリコン・スペーサ 131 熱酸化物層 144 窒化シリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェルメーヌ トルワラール フランス国, 38100 グルノーブル, ガルリー ドゥ ラルルカン, 64番 地 (56)参考文献 特開 平7−169867(JP,A) 米国特許5547893(US,A) (58)調査した分野(Int.Cl.6,DB名) H01L 21/8249 H01L 21/8222 H01L 27/06
Claims (5)
- 【請求項1】 BICMOS型の集積回路中にディープ
・トレンチを形成する方法において、バイポーラ・トラ
ンジスタの形成が、 ベース・ポリシリコン層(23)を付着させる段階と、 保護酸化物層(24)を付着させる段階と、 エミッタ・ベース開口を形成する段階と、 エミッタ・ポリシリコン層(46)を付着させ、この層
をエッチングする段階と、 バイポーラ・トランジスタの領域の外側の前記保護酸化
物層(24)および前記ベース・ポリシリコン層(2
3)をエッチングする段階を含み、 トレンチの形成が、 エミッタ−ベース開口を開けている間に、厚い酸化物領
域(5)の上の前記保護酸化物層および前記ベース・ポ
リシリコン層の部分に共通の開口を開ける段階と、 前記保護酸化物層をエッチングしている間に、前記の厚
い酸化物領域(5)をエッチングする段階と、 前記ベース・ポリシリコン層をエッチングしている間
に、前記の厚い酸化物領域の下のシリコン(2)をエッ
チングする段階を含むことを特徴とする方法。 - 【請求項2】 トレンチを規定するマスクが、前記保護
酸化物層および前記ベース・ポリシリコン層の開口に対
応するマスクであることを特徴とする、請求項1に記載
の方法。 - 【請求項3】 前記保護酸化物層および前記ベース・ポ
リシリコン層の開口をエッチングする前に、露出した窒
化シリコン層(144)を除去する段階を含むことを特
徴とする、請求項1に記載の方法。 - 【請求項4】 トレンチ(150)を約1〜1.5μm
の深さまでエッチングすることを特徴とする、請求項1
に記載の方法。 - 【請求項5】 トレンチ(150)が約0.25〜0.
50μmの幅を有することを特徴とする、請求項4に記
載の方法。
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- 1997-12-26 JP JP9366609A patent/JP2970637B2/ja not_active Expired - Fee Related
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