TW382855B - State machine with dynamic interception clock function - Google Patents
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Description
3425twf.doc/005 A7 B7 五、發明説明(I) . 本發明是有關於一種狀態機器(State Machine),且特別 ’是有關於一種具有動態攔截時脈功能、低消耗功率之狀態 --1-------^II (請先閱讀背面之注意事項再填耗本頁) 機器。 傳統的狀態機器電路,主要係由一次狀態邏輯(Next State Logic)10 與一目前狀態邏輯 12(Current State Logic)所 組成,如第1圖所繪示。而目前狀態邏輯12更包括有許多 正反器(flip-flop) ’其所有正反器的時脈(clock)輸入腳位, 直接與時脈相連,所以整個電路因時脈上下波動所導致的 消耗功率,等於: ;其中CLi是電路中所有會隨著頻率fi的時脈 上下波動而進行充放電之電容的總和。 舉例而言,請參照第2圖,第2圖繪示的是習知一種可 訂 重設D型之正反器的電路結構圖。 | 首先,反相器20接收一外部時脈信號CK後,會產生丨1 一轉換控制信號CKB,再經過反相器22後,會產生一轉換 | 控制互補信號"όϋ,其中轉換控制信號CKB及其互補信 線 號CKB用以控制CMOS傳輸閘之關閉/開啓操作。 |
CMOS傳輸閘24與26之NM0S及PMOS電晶體的閘 | 極端,分別接收轉換控制信號CKB及其互補信號, I 以及CMOS傳輸閘28與30之PM0S及NMOS<電晶體的閘 | 極端,分別接收轉換控制信號CKB及其互補信號ϋ。 | 當外部時脈信號CK爲低準位(low)時,轉換控制信號 j
CKB爲”高”(high),而CKB爲”低”,使得傳輸閘24與26 I 本紙張尺度適用中囷國家標準(CNS ) A4規格(210X297公釐) 3425twf.doc/005 A7 B7 五'發明説明(>) · 爲”關”(closed) ’傳輸閘28與30爲,,開,,(open)。另—方面, 當外部時脈信號ck爲高準位時,轉換控制信號CKB爲,’ 低”’而CKB爲”高”,使得傳輸閘24與26爲,,開,,,傳輸閘 28與30爲”關”。 .. 因此’由上述可得知’當外部時脈信號CK變動例如由 低準位變爲高準位時,會隨著外部時脈信號CK上下波動, 而進行充放電之電容(亦即消耗功率)包括:反相器20、22 的輸入電容與輸出電容,以及傳輸閘24、26、28、30之輸 入電容的總和。故’不論狀態機器是處於何種狀態,即使 是閒置狀態,此消耗功率係爲固定的。也因此,造成了多 餘功率消耗的缺點。 有鑒於此’本發明的目的就是在提供一種具有動態攔截 時脈功能之狀態機器,以解決習知狀態機器造成多餘功率 消耗的缺點。 爲達成本發明之上述和其他目的,一種具有動態欄截時 脈功能之狀態機器,至少包括:一次狀態邏輯、複數個正 反器、複數個或閘及一攔截時脈控制邏輯。次狀態邏輯用 以輸出一次狀態。每一正反器之資料輸入端耦接次狀態邏 輯之輸出端,每一正反器之資料輸出端耦接次狀態邏輯之 輸入端,且正反器用以組合成一目前狀態。每一或閘之第 一輸入端耦接一外部時脈信號,每一或閘之輸出端分別耦 接對應之每一正反器之時脈輸入腳位。以及,攔截時脈控 制邏輯之輸入端耦接上述正反器之資料輸出端,攔截時脈 控制邏輯之輸出端耦接上述或閘之第二輸入端,攔截時脈 本紙張尺度適用中國囷家標準(CNS ) A4说格(210X29*7公釐) ---------餐------1Τ------^ (讀先閱讀背面之注意事項再填寫本I) 3425twf. doc/005 A7 B7 五、發明説明(今) · 控制邏輯用以根據目前狀態與次狀態,判斷是否攔截各正 反器的時脈。 因此,本發明所提供之具有動態攔截時脈功能之狀態機 器,係使用一攔截時脈控制邏輯來根據目前狀態與次狀態 之差異’將不需時脈取樣輸入之正反器的時脈輸入給予攔 截,以減少會隨著時脈上下波動而進行充放電之電容的 値,進而降低了整體電路的消耗功率。 爲讓本發明之上述和其他目的、特徵、和優點能更明顯 易懂,下文特舉一較佳實施例,並配合所附圖式,作詳細 說明如下: 圖式之簡單說明: 第1圖繪示的是習知一種狀態機器的方塊圖; 第2圖繪示的是習知一種可重設D型之正反器的電路 結構圖;以及 第3圖繪示的是依照本發明一較佳實施例的一種具有 動態攔截時脈功能之狀態機器的結構圖。 圖式之標號說明: 10、30 :次狀態邏輯 12、32 :目前狀態邏輯 20、22 :反相器 24、26、28、30 :傳輸閘 34:攔截時脈控制邏輯· 40、42、44、46 :正反器 50、52、54、56 :或閘 本紙張尺度適用中圏囤家標準(CNS ) A4^格(210X297公釐) ---------^.------IT------^ (讀先閱讀背面之注意事項再填寫本頁) 經沪部中决榀卑而5,消费合作拉印絮 3425twf.doc/005 A7 B7 五、發明説明() 實施例 • 請參照第3圖’其繪示的是依照本發明一較佳實施例的 一種具有動態攔截時脈功能之狀態機器的結構圖。 本發明之狀態機器包括一次狀態邏輯30、一目前狀態 邏輯32與一攔截時脈控制邏輯34(Gating Clock Control Logic),並假設目前狀態邏輯32包括有4個正反器40、42、 44 與 46 〇 在本實施例中,正反器40、42、44與46之資料輸入端 D都耦接至次狀態邏輯30之輸出端,其資料輸出端Q都耦 接至次狀態邏輯30與欄截時脈控制邏輯34之輸入端。或 閘(OR Gate)50與52之輸入端耦接攔截時脈控制邏輯34之 輸出端與外部時脈信號CK1,其輸出端分別耦接正反器40 與42之時脈輸入腳位CK。或閘54與56之輸入端耦接攔 截時脈控制邏輯34之輸出端與外部時脈信號CK2,其輸出 端分別耦接正反器44與46之時脈輸入腳位CK。此外,上 述之或閘可以及閘(AND Gate)來替代。 假設目前狀態邏輯32之目前狀態爲0000,亦即正反器 40、42、44與46之狀態皆爲〇,當驅動外部時脈信號CK1 與CK2時,假設目前狀態會由,,0000,,變爲”0001”,此時攔 截時脈控制邏輯34會根據目前的狀態判斷哪些正反器的時 脈可以攔截,例如正反器40、42與44之狀態仍然爲”0”, 而正反器46之狀態會變爲”1”,故正反器40、42與44之 時脈可以攔截。隨後,攔截時脈控制邏輯34會立即送”1” 的値到正反器40、42與44的控制輸出,如此正反器40、 本紙張尺度適用中囤囤家橾芈(CNS > Α4現格(210X297公釐) ---------^— (請先閱靖背面之注意事項再填寫本頁)
、1T 線- 籽"部中央^^而只工消贲合竹^印笨 3 425twt.d〇c/〇〇5
Ir 央 Μ a X 消 合 作 a 卬 t A7 B7 五、發明説明(7) : 42與44的時脈輸入將會維持在高準位,而不隨外部時脈信 號CK1與CK2波動,使得正反器4〇、42與44內部沒有功 率消耗’於是降低了整個電路的功率消耗。 另〜方面,假如目前狀態邏輯只會在,,〇〇〇〇’,與”〇q〇1” 之間作變化,我們可將目前狀態邏輯32中之或閘5〇、52 與54縮減成只使用一個或閘即可,例如去除或閘52與54 而只使用或閘50,並將或閘50之輸出端耦接至正反器42 與44之時脈輸入腳位CK即可。此時,當或閘50接收到攔 截時脈控制邏輯34之攔截信號時,或閘50將會同時控制 正反器40、42與44之時脈輸入維持在高準位,使得正反 器40、42與44內部沒有功率消耗,進而可節省成本。 因此’在大部分狀態機器的運作中,當電路由一個狀態 跳至另一個狀態時,只有一部份正反器的値會改變,所以 其他的正反器此時並不需要時脈取樣輸入,本發明利用此 特性’動態地根據目前的狀態將那些此時不需要時脈取樣 輸入之正反器的時脈輸入給予攔截(gating)。如此一來,即 可機動地減少會隨時脈上下波動而進行充放電之電容的 値,於是降低了整體電路的消耗功率。 綜上所述,本發明的特徵,係使用一攔截時脈控制邏 輯來根據目前狀態與次狀態之差異,將不需時脈取樣輸入 之正反器的時脈輸入給予攔截,以減少會隨著時脈上下波 動而進行充放電之電容的値,進而降低了整體電路的消耗 功率。 雖然本發明已以較佳實施例揭露如上,然其並非用以 本紙張尺度边用中固囷家標率(CNS ) A4说格(210X297公嫠) ---------^------1T------^ (諳先閲讀背面之注意事項再填寫本頁) ΑΊ 3425twf.doc/005 B7 五、發明説明(A ) 限定本發明,任何熟習此技藝者,在不脫離本發明之精神 '和範圍內,當可作各種之更動與潤飾,因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 辦衣 Ϊ L 訂 (讀先聞讀背面之注意事項再填寫本頁) 好浐部中央打窣而於工消费合作社印來 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
Claims (1)
- 經濟部中央揉準局貝工消費合作社印製 〇8^δ55 34 — 05 ^ C8 . D8 六、申請專利範圍 . 1.一種具有動態攔截時脈功能之狀態機器,包括: _ 一次狀態邏輯,用以輸出一次狀態; 複數個正反器,每一該些正反器之資料輸入端耦接該次 狀態邏輯之輸出端,每一該些正反器之資料輸出端耦接該 次狀態邏輯之輸入端,該些正反器用以組合成一目前狀 態; 複數個或閘,每一該些或閘之第一輸入端耦接一外部時 脈信號,每一該些或閘之輸出端分別耦接對應之每一該些 正反器之時脈輸入腳位;以及 一攔截時脈控制邏輯,該攔截時脈控制邏輯之輸入端耦 接該些正反器之資料輸出端,該攔截時脈控制邏輯之輸出 端耦接該些或閘之第二輸入端,該攔截時脈控制邏輯用以 根據該目前狀態與該次狀態,判斷是否攔截各該些正反器 的時脈。 2. 如申請專利範圍第1項所述之狀態機器,其中該些或 閘可以及閘來替代。 3. —種具有動態攔截時脈功能之狀態機器,包括: 一次狀態邏輯,用以輸出一次狀態; 複數個第一正反器,每一該些第一正反器之資料輸入端 耦接該次狀態邏輯之輸出端,每一該些第一正反器之資料 輸出端耦接該次狀態邏輯之輸入端,該些正反器用以組合 成一目前狀態; 複數個第二正反器,每一該些第二正反器之資料輸入端 耦接該次狀態邏輯之輸出端,每一該些第二正反器之資料 ---------t.------IT------# (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公釐) 經濟部中央標準局貝工消費合作社印袈 3425twf.doc/〇〇5 S8iiS55 b8 . C8 _ D8 六、申請專利範圍 .輸出端耦接該次狀態邏輯之輸入端,該些第一正反器與該 ’些第二正反器用以組合成一目前狀態; 複數個第一或閘,每一該些第一或聞之第一輸入端稱接 一第一外部時脈信號,每一該些第一或閘之輸出端分別耦 〆· - · /— 接對應之每一該些第一正反器之時脈輸入腳位; 谭數個第二或閘,每一該些第二或閘之第一輸入端耦接 一第二外部時脈信號,每一該些第二或閘之輸出端分別耦 接對應之每一該些第二正反器之時脈輸入腳位;以及 -T攔截時脈控制邏輯,該攔截時脈控制邏輯之輸入端耦 接該些第一正反器與該些第二正反器之資料輸出端,該攔 截時脈控制邏輯之輸出端耦接該些第一或閘與該些第二或 閘之第二輸入端,該攔截時脈控制邏輯用以根據該目前狀 態與該次狀態,判斷是否欄截各該些第一正反器與各該些 第二正反器的時脈。 4. 如申請專利範圍第3項所述之狀態機器,其中該些第 一或閘與該些第二或閘可以及閘來替代。 5. —種具有動態攔截時脈功能之狀態機器,包括: 一次狀態邏輯,用以輸出一次狀態; 複數個第一正反器,每一該些第一正反器之資料輸入端 耦接該次狀態邏輯之輸出端,每一該些第一正反器之資料 輸出端耦接該次狀態邏輯之輸入端,該些正反器用以組合 成一目前狀態; 複數個第二正反器,每一該些第二正反器之資料輸入端 耦接該次狀態邏輯之輸出端,每一該些第二正反器之資料 I I 訂 .11 線 (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 3425twf.doc/005 ^δ^ίδο5 μ C8 D8 六、申請專利範圍 .輸出端耦接該次狀態邏輯之輸入端,該些第一正反器與該 ’些第二正反器用以組合成一目前狀態; 至少一第一或閘,該第一或聞之第一輸入端親接一第一 外部時脈信號,該第一或閘之輸出端耦接該些第一正反器 之時脈輸入腳位; 複數個第二或閘,每一該些第二或閘之第一輸入端耦接 一第二外部時脈信號,每一該些第二或閘之輸出端分別耦 接對應之每一該些第二正反器之時脈輸入腳位;以及 一攔截時脈控制邏輯,該攔截時脈控制邏輯之輸入端耦 接該些第一正反器與該些第二正反器之資料輸出端,該攔 截時脈^制邏輯之輸出端耦接該第一或閘與該些第二或閘 之第二輸入端,該攔截時脈控制邏輯用以根據該目前狀態 與該次狀態,判斷是否欄截各該些第一正反器與各該些第 二正反器的時脈。 6.如申請專利範圍第5項所述之狀態機器,其中該第一 或閘與該些第二或閘可以及閘來替代。 I 裝 訂 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) Α4現格(210X297公釐)
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW087112423A TW382855B (en) | 1998-07-29 | 1998-07-29 | State machine with dynamic interception clock function |
US09/186,532 US6202166B1 (en) | 1998-07-29 | 1998-11-05 | State machine with a dynamic clock gating function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW087112423A TW382855B (en) | 1998-07-29 | 1998-07-29 | State machine with dynamic interception clock function |
Publications (1)
Publication Number | Publication Date |
---|---|
TW382855B true TW382855B (en) | 2000-02-21 |
Family
ID=21630849
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW087112423A TW382855B (en) | 1998-07-29 | 1998-07-29 | State machine with dynamic interception clock function |
Country Status (2)
Country | Link |
---|---|
US (1) | US6202166B1 (zh) |
TW (1) | TW382855B (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6640322B1 (en) | 2000-03-22 | 2003-10-28 | Sun Microsystems, Inc. | Integrated circuit having distributed control and status registers and associated signal routing means |
US6636074B2 (en) | 2002-01-22 | 2003-10-21 | Sun Microsystems, Inc. | Clock gating to reduce power consumption of control and status registers |
JP4388965B2 (ja) * | 2007-02-13 | 2009-12-24 | 富士通株式会社 | クロックゲーティング解析プログラム、該プログラムを記録した記録媒体、クロックゲーティング解析装置、およびクロックゲーティング解析方法 |
US10482208B2 (en) | 2018-12-31 | 2019-11-19 | Tianxiang Weng | Coding and synthesizing a state machine in state groups |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5463655A (en) * | 1993-02-17 | 1995-10-31 | National Semiconductor Corporation | Single-ended pulse gating circuit |
JP2636695B2 (ja) * | 1993-08-03 | 1997-07-30 | 日本電気株式会社 | パイプライン処理回路 |
US5461649A (en) * | 1994-05-09 | 1995-10-24 | Apple Computer Inc. | Method and apparatus for maintaining a state of a state machine during unstable clock conditions without clock delay |
US5949266A (en) * | 1997-10-28 | 1999-09-07 | Advanced Micro Devices, Inc. | Enhanced flip-flop for dynamic circuits |
JP3653170B2 (ja) * | 1998-01-27 | 2005-05-25 | 三菱電機株式会社 | ラッチ回路およびフリップフロップ回路 |
-
1998
- 1998-07-29 TW TW087112423A patent/TW382855B/zh active
- 1998-11-05 US US09/186,532 patent/US6202166B1/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
US6202166B1 (en) | 2001-03-13 |
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