JP3069329U - アップ/ダウン転換カウンタ― - Google Patents
アップ/ダウン転換カウンタ―Info
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- JP3069329U JP3069329U JP1999008122U JP812299U JP3069329U JP 3069329 U JP3069329 U JP 3069329U JP 1999008122 U JP1999008122 U JP 1999008122U JP 812299 U JP812299 U JP 812299U JP 3069329 U JP3069329 U JP 3069329U
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Abstract
(57)【要約】
【課題】 従来のアップ/ダウン転換カウンターに比べ
てゲート素子の数を減らして集積度を高めることができ
るアップ/ダウン転換カウンターを提供する。 【解決手段】 第1Dフリップ・フロップDFA〜第3
Dフリップ・フロップDFCのカウンター動作により正
論理出力端子Qからそれぞれ出力される信号が第1出力
信号状態決定部K1〜第3出力状態決定部K3のデータ
入力端子INにそれぞれ入力され、第1出力信号状態決
定部K1〜第3出力状態決定部K3は、モード選択信号
MSの状態に応じて、前記入力信号を反転又は非反転し
て出力する。
てゲート素子の数を減らして集積度を高めることができ
るアップ/ダウン転換カウンターを提供する。 【解決手段】 第1Dフリップ・フロップDFA〜第3
Dフリップ・フロップDFCのカウンター動作により正
論理出力端子Qからそれぞれ出力される信号が第1出力
信号状態決定部K1〜第3出力状態決定部K3のデータ
入力端子INにそれぞれ入力され、第1出力信号状態決
定部K1〜第3出力状態決定部K3は、モード選択信号
MSの状態に応じて、前記入力信号を反転又は非反転し
て出力する。
Description
【0001】
本考案はアップ/ダウン転換カウンターに係るもので、特に従来のアップ/ダ ウン転換カウンターに比べてゲート素子の個数を減らして集積度を高めたアップ /ダウン転換カウンターに関するものである。
【0002】
図4は、従来のアップ/ダウン転換カウンターの概略的な構成を示す。 従来のアップ/ダウン転換カウンターは、第1インバータI1〜第5インバー タI5と、第1ANDゲートA1〜第4ANDゲートA4と、第1ORゲートO R1,第2ORゲートOR2と、第1Dフリップ・フロップDF1〜第3フリッ プ・フロップDF3とを備えている。
【0003】 第1インバータI1は、アップ/ダウン転換カウンターのカウンター機能モー ドをアップ・カウンター動作又はダウン・カウンター動作のどちらかに決定する モード選択信号MSを反転して出力する。第2インバータI2は、第1Dフリッ プ・フロップDF1〜第3Dフリップ・フロップDF3の反転リセット端子RB にそれぞれ接続され、アップ/ダウン転換カウンターの動作を初期化するための リセット信号RSTを反転して出力する。第3インバータI3は、アップ/ダウ ン転換カウンターのカウンター動作の基準を提供する任意の周波数帯域を有する クロック信号CLKを反転して出力する。
【0004】 第1Dフリップ・フロップDF1は、クロック信号CLKが同期クロック端子 CKから入力され、第3インバータI3の出力信号が反転同期クロック端子CK Bから入力されて、出力信号S1を正論理出力端子Qから出力し、正論理出力端 子Qからの出力信号S1の反転信号を負論理出力端子QBから出力すると共に、 データ入力端子Dに帰還入力する。
【0005】 第1ANDゲートA1は、第1Dフリップ・フロップDF1の正論理出力端子 Qから出力される信号とモード選択信号MSとの論理積演算(AND Operation ) の結果を出力する。第2ANDゲートA2は、第1Dフリップ・フロップDF1 の負論理出力端子QBから出力される信号とインバータI1の出力信号との論理 積演算の結果を出力する。第1ORゲートOR1は、第1ANDゲートA1の出 力信号と第2ANDゲートA2の出力信号との論理和演算(Logical Sum )の結 果を出力する。第4インバータI4は、第1ORゲートOR1の出力信号を反転 して出力する。
【0006】 第2Dフリップ・フロップDF2は、第1ORゲートOR1の出力信号が同期 クロック端子CKから入力され、第4インバータI4の出力信号が反転同期クロ ック端子CKBから入力されて、出力信号S2を正論理出力端子Qから出力し、 正論理出力端子Qからの出力信号S2の反転信号を負論理出力端子QBから出力 すると共に、データ入力端子Dに帰還入力する。
【0007】 第3ANDゲートA3は、第2Dフリップ・フロップDF2の正論理出力端子 Qから出力される信号とモード選択信号MSとの論理積演算の結果を出力する。 第4ANDゲートA4は、第2Dフリップ・フロップDF2の負論理出力端子Q Bから出力される信号と第1インバータI1の出力信号との論理積演算の結果を 出力する。第2ORゲートOR2は、第3ANDゲートA3の出力信号と第4A NDゲートA4の出力信号との論理和演算の結果を出力する。第5インバータI 5は、第2ORゲートOR2の出力信号を反転出力する。
【0008】 第3Dフリップ・フロップDF3は、第2ORゲートOR2の出力信号が同期 クロック端子CKから入力され、第5インバータI5の出力信号が反転同期クロ ック端子CKBから入力されて、出力信号S3を正論理出力端子Qから出力し、 正論理出力端子Qからの出力信号S3の反転信号を負論理出力端子QBから出力 すると共に、データ入力端子Dに帰還入力する。
【0009】 図5は、図4の第1Dフリップ・フロップDF1〜第3Dフリップ・フロップ DF3の構成を示す。 第1Dフリップ・フロップDF1〜第3Dフリップ・フロップDF3は、同期 クロック端子CKと反転同期クロック端子CKBとからの信号が入力され、同期 クロック端子CKからの信号がハイ状態であり、反転同期クロック端子CKBか らの信号がロー状態である場合にターン・オン動作する第2伝送ゲートTG2及 び第3伝送ゲートTG3と、同期クロック端子CKと反転同期クロック端子CK Bとからの信号が入力され、同期クロック端子CKからの信号がロー状態であり 、反転同期クロック端子CKBからの信号がハイ状態である場合にターン・オン 動作する第1伝送ゲートTG1及び第4伝送ゲートTG4と、第1伝送ゲートT G1や第2伝送ゲートTG2がターン・オン動作することにより出力する信号と 反転リセット端子RBから入力される信号との否定論理積演算をして、その演算 値を出力する第1NANDゲートNAND1と、第1NANDゲートNAND1 の出力信号を反転し、第2伝送ゲートTG2の入力端子に出力する第6インバー タI6と、前記第3伝送ゲートTG3や第4伝送ゲートTG4がターン・オン動 作することにより出力する信号を反転して出力する第7インバータI7と、第7 インバータI7の出力信号と反転リセット端子RBから入力される信号との否定 論理積演算をして、その演算値を前記第4伝送ゲートTG4の入力端子に出力す る第2NANDゲートNAND2と、第7インバータI7の出力信号を反転して 出力する第8インバータI8とから構成される。
【0010】 このとき、第1Dフリップ・フロップDF1〜第3フリップ・フロップDF3 の正論理出力端子Qから出力される信号は第7インバータI7からの出力信号で あり、負論理出力端子QBから出力される信号は第8インバータI8からの出力 信号である。
【0011】 次に、上記のように構成されている従来のアップ/ダウン転換カウンターのカ ウンター動作を、図6及び図7を参照して説明する。 図6は、Dフリップ・フロップにおける各信号波形図であり、図7はアップ/ ダウン転換カウンターのカウンター動作における各信号波形図である。
【0012】 図5の第1Dフリップ・フロップDF1〜第3Dフリップ・フロップDF3で は、反転リセット端子RBに入力される信号がロー状態である場合に、正論理出 力端子Qから出力される信号はロー状態にリセットされる。従って、負論理出力 端子QBからの出力信号はハイ状態になる。このとき、同期クロック端子CKに 入力される信号がロー状態からハイ状態に転換されると、正論理出力端子Qから はデータ入力端子Dから出力している信号が出力される。
【0013】 また、前記負論理出力端子QBから出力される信号が、図4に示すように、前 記データ入力端子Dに入力するように構成されると、前記同期クロック端子CK に入力されるクロック信号CLKのポジティブ・エッジ(立ち上がりエッジ)に 同期して、前記負論理出力端子QBからの出力信号がデータ入力端子Dを介して 正論理出力端子Qから出力されると共に、前記正論理出力端子Qからの出力信号 が反転されて負論理出力端子QBから出力される。
【0014】 即ち、第1Dフリップ・フロップDF1〜第3Dフリップ・フロップDF3か らの出力信号は、常に同期クロック端子CKに入力されるクロック信号CLKの ポジティブ・エッジでトグル(toggle)状態となり、図7に示しているように、ポ ジティブ・エッジ型のTフリップ・フロップのように動作する。
【0015】 また、図4のモード選択信号MSがハイ状態であれば、第1インバータI1の 出力信号がロー状態であるため、第2ANDゲートA2及び第4ANDゲートA 4の出力は必ずロー状態になる。
【0016】 さらに、第1ANDゲートA1及び第3ANDゲートA3の出力は、それぞれ のデータ入力端子に接続している第1Dフリップ・フロップDF1又は第2Dフ リップ・フロップDF2の正論理出力端子Qから出力される信号によって決定さ れる。
【0017】 ここで、リセット信号RSTがハイ状態であれば、第1Dフリップ・フロップ DF1〜第3Dフリップ・フロップDF3のリセット端子RBにそれぞれ入力さ れる信号の状態はロー状態となり、前記第1Dフリップ・フロップDF1から第 3Dフリップ・フロップDF3の正論理出力端子Qからそれぞれ出力される信号 の状態はロー状態になる。
【0018】 以後、前記リセット信号RSTがロー状態になると、第1Dフリップ・フロッ プDF1の出力信号S1は、図6に示されているように、同期クロック端子CK に入力されるクロック信号CLKのポジティブ・エッジに同期してロー状態から ハイ状態に転換して出力し、次のポジティブ・エッジでは、反対に、ハイ状態か らロー状態に転換して出力する。即ち、出力信号S1は、クロック信号CLKの ポジティブ・エッジ毎にハイ状態とロー状態とが交互に転換されるトグル動作で 出力される(図7の出力信号S1の波形参照)。
【0019】 また、第2Dフリップ・フロップDF2は、同期クロック端子CKに入力され る信号のポジティブ・エッジ毎に、自らトグル動作する。このとき、同期クロッ ク端子CKに入力される信号は、前記第1Dフリップ・フロップDF1の出力信 号によって決定される。即ち、第1Dフリップ・フロップDF1の出力信号に基 づく第1ORゲートOR1の出力信号にポジティブ・エッジが発生する度に、第 2Dフリップ・フロップDF2の正論理出力端子Qからの出力信号S2は、ハイ 状態とロー状態とが転換されるトグル動作で出力される(図7の出力信号S2の 波形参照)。
【0020】 同様に、第3Dフリップ・フロップDF3も、同期クロック端子CKに入力さ れる信号のポジティブ・エッジ毎に、自らトグル動作する。このとき、同期クロ ック端子CKに入力される信号は、前記第2Dフリップ・フロップDF2の出力 信号によって決定される。即ち、第2Dフリップ・フロップDF2の出力信号に 基づく第2ORゲートOR2の出力信号にポジティブ・エッジが発生する度に、 第3Dフリップ・フロップDF3の正論理出力端子Qからの出力信号S3は、ハ イ状態とロー状態とが転換されるトグル動作で出力される(図7の出力信号S3 の波形参照)。
【0021】 尚、上述したカウンター動作は、前記モード選択信号MSがハイ状態である場 合のダウン・カウンター動作例である。反対に、前記モード選択信号MSがロー 状態である場合には、基本的なカウンター動作は上述した動作と同様であるが、 アップ・カウンター動作を行うこととなる。
【0022】
しかし、上述した従来のアップ/ダウン転換カウンターは、モジュール化、高 集積化又は多様な機能を備える単一チップ化を行う場合に問題点を含んでいる。
【0023】 具体的には、従来のアップ/ダウン転換カウンターの構成では、アップ・カウ ンターモード又はダウン・カウンターモードのどちらかを選択するために、多く の論理ゲート素子、即ちANDゲート、ORゲート及びインバータ等の論理ゲー ト素子が必要になるという問題点がある。
【0024】 また、従来のアップ/ダウン転換カウンターは、カウント量の増加に伴って、 さらに多くの論理ゲート素子が必要となる。 従って、カウント量が大きいアップ/ダウン転換カウンターを単一チップ化す る場合には、チップサイズの増加を抑制しにくいという問題点がある。
【0025】 本考案はこのような従来の課題に鑑みてなされたもので、従来のアップ/ダウ ン転換カウンターに比べて論理ゲート素子の数を減らして集積度を高めることが できるアップ/ダウン転換カウンターを提供することを目的とする。
【0026】
このため、請求項1の考案に係るアップ/ダウン転換カウンターは、任意の周 波数帯域のクロック信号を入力し、該クロック信号に同期してデータ入力端子に 入力される信号の正信号及び負信号を出力し、前記負信号を前記データ入力端子 に帰還する複数の信号遅延部を有し、最初の信号遅延部には、前記クロック信号 の正信号及び負信号が入力され、前記最初の信号遅延部に順次接続される複数の 信号遅延部には、直前に接続される信号遅延部の出力信号の正信号及び負信号が 入力されるカウンター手段と、前記複数の信号遅延部に一対一に接続され、カウ ンター動作モードをアップ・カウンターモード又はダウン・カウンターモードの どちらかに決定するモード選択信号及び前記信号遅延部の出力信号が入力され、 前記モード選択信号の状態に基づいて前記信号遅延部の出力信号を反転又は非反 転して出力する複数の出力信号状態決定部を有する出力信号状態変更手段と、を 含み、前記アップ・カウンターモードと前記ダウン・カウンターモードとの切り 換え時には、動作を初期化するリセット信号を前記複数の信号遅延部に入力し、 前記複数の信号遅延部は前記クロック信号に同期して同一論理レベルの信号を出 力し、前記複数の出力信号状態決定部は前記複数の信号遅延部からの同一論理レ ベルの出力信号に応じた同一論理レベルの信号を出力する構成である。
【0027】 請求項2に係るアップ/ダウン転換カウンターでは、前記カウンター手段は、 前記クロック信号を反転して出力する第1インバータと、前記第1インバータか らの出力信号を反転して出力する第2インバータと、前記複数の信号遅延部を構 成する第1Dフリップフロップ〜第3Dフリップ・フロップとを備え、前記第1 Dフリップ・フロップは、前記第2インバータの出力信号を同期クロック端子に 入力し、前記第1インバータの出力信号を反転同期クロック端子に入力して、デ ータ入力端子に入力される信号を正論理出力端子から出力し、前記正論理出力端 子の出力信号の反転信号を負論理出力端子から出力すると共に前記データ入力端 子に帰還入力し、前記第2Dフリップ・フロップは、前記第1Dフリップ・フロ ップの正論理出力端子の出力信号を同期クロック端子に入力し、前記第1Dフリ ップ・フロップの負論理出力端子の出力信号を反転同期クロック端子に入力して 、データ入力端子に入力される信号を正論理出力端子から出力し、前記正論理出 力端子の出力信号の反転信号を負論理出力端子を介して出力すると共に前記デー タ入力端子に帰還入力し、前記第3Dフリップ・フロップは、前記第2Dフリッ プ・フロップの正論理出力端子の出力信号を同期クロック端子に入力し、前記第 2Dフリップ・フロップの負論理出力端子の出力信号を反転同期クロック端子に 入力して、データ入力端子に入力される信号を正論理出力端子から出力し、前記 正論理出力端子の出力信号の反転信号を負論理出力端子を介して出力すると共に 前記データ入力端子に帰還入力する構成とする。
【0028】 請求項3に係るアップ/ダウン転換カウンターでは、前記カウンター手段は、 前記複数の信号遅延部の動作を初期化するリセット信号を反転して前記複数の信 号遅延部の反転リセット端子にそれぞれ出力する第3インバータをさらに含む構 成とする。
【0029】 請求項4に係るアップ/ダウン転換カウンターでは、前記複数の信号遅延部の 出力信号の転換タイミングは、前記クロック信号のポジティブ・エッジに同期す ることとする。
【0030】 請求項5に係るアップ/ダウン転換カウンターでは、前記出力信号状態変更手 段は、前記モード選択信号を反転して前記出力信号状態決定部にそれぞれ出力す る第4インバータをさらに含む構成とする。
【0031】 請求項6に係るアップ/ダウン転換カウンターでは、前記出力信号状態変更手 段は、前記モード選択信号及び前記第4インバータの出力信号を入力し、前記モ ード選択信号及び前記第4インバータの出力信号の状態に応じて、前記第1Dフ リップ・フロップの正論理出力端子の出力信号を反転又は非反転させて出力する 第1出力信号状態決定部と、前記モード選択信号及び前記第4インバータの出力 信号を入力し、前記モード選択信号及び前記第4インバータの出力信号の状態に 応じて、前記第2Dフリップ・フロップの正論理出力端子の出力信号を反転又は 非反転させて出力する第2出力信号状態決定部と、前記モード選択信号及び前記 第4インバータの出力信号を入力し、前記モード選択信号及び前記第4インバー タの出力信号の状態に応じて、前記第3Dフリップ・フロップの正論理出力端子 の出力信号を反転又は非反転させて出力する第3出力信号状態決定部と、を備え る構成とする。
【0032】 請求項7に係るアップ/ダウン転換カウンターでは、前記第1出力信号状態決 定部〜第3出力信号状態決定部は、前記モード選択信号をダウン・カウンターモ ード信号の入力端子を介して入力し、前記第4インバータの出力信号をアップ・ カウンターモード信号の入力端子を介して入力し、前記一対一に接続される第1 Dフリップ・フロップ〜第3Dフリップ・フロップの正論理出力端子の出力信号 をデータ入力端子を介してそれぞれ入力し、前記モード選択信号がロー状態であ る場合に、前記データ入力端子を介して入力した信号を反転して出力する構成と する。
【0033】 請求項8に係るアップ/ダウン転換カウンターでは、前記第1出力信号状態決 定部〜前記第3出力信号状態決定部は、前記一対一に接続される第1Dフリップ ・フロップ〜第3Dフリップ・フロップの正論理出力端子の出力信号を反転して 出力するインバータと、前記ダウン・カウンターモード信号の入力端子の入力信 号及び前記アップ・カウンターモード信号の入力端子の入力信号に応じてターン ・オン動作又はターン・オフ動作を行い、前記ダウン・カウンターモード信号の 入力端子に入力される信号がハイ状態である場合にターン・オン動作を行い、前 記データ入力端子に入力される信号を出力端子に伝送する第1伝送ゲートと、前 記ダウン・カウンターモード信号の入力端子の入力信号及び前記アップ・カウン ターモード信号の入力端子の入力信号に応じてターン・オン動作又はターン・オ フ動作を行い、前記ダウン・カウンターモード信号の入力端子に入力される信号 がロー状態である場合にターン・オン動作を行い、前記インバータの出力信号を 出力端子に伝送する第2伝送ゲートと、を含んで構成される。
【0034】
以下、本考案の実施の形態を添付図面を参照して説明する。 図1は、本考案に係るアップ/ダウン転換カウンターの一実施形態の概略的構 成を示す。
【0035】 尚、図1に示すアップ/ダウン転換カウンターは、3ビットのカウンター動作 を行い、基本的なカウンター動作としてはダウン・カウンター動作を行うもので ある。
【0036】 図1のアップ/ダウン転換カウンターは、任意の周波数帯域のクロック信号C LKを入力し、該クロック信号CLKに同期してデータ入力端子に入力される信 号の正信号及び負信号を出力し、前記負信号を前記データ入力端子に帰還する複 数の信号遅延部を有し、最初の信号遅延部には、前記クロック信号CLKの正信 号及び負信号が入力され、前記最初の信号遅延部に順次接続される複数の信号遅 延部には、直前に接続される信号遅延部の出力信号の正信号及び負信号が入力さ れるカウンター手段としてのダウン・カウンター手段30と、前記複数の信号遅 延部に一対一に接続され、カウンター動作モードをアップ・カウンターモード又 はダウン・カウンターモードのどちらかに決定するモード選択信号MS及び前記 信号遅延部の出力信号が入力され、前記モード選択信号MSの状態に基づいて前 記信号遅延部の出力信号を反転又は非反転して出力する複数の出力信号状態決定 部を有する出力信号状態変更手段40と、を含んで構成される。
【0037】 ダウン・カウンター手段30は、前記クロック信号を反転して出力する第1イ ンバータINV1と、前記第1インバータINV1からの出力信号を反転して出 力する第2インバータINV2と、前記複数の信号遅延部を構成する第1Dフリ ップフロップDFA〜第3Dフリップ・フロップDFCとを備え、前記第1Dフ リップ・フロップDFAは、前記第2インバータINV2の出力信号を同期クロ ック端子CKに入力し、前記第1インバータINV1の出力信号を反転同期クロ ック端子CKBに入力して、データ入力端子Dに入力される信号を正論理出力端 子Qから出力し、前記正論理出力端子Qの出力信号の反転信号を負論理出力端子 QBから出力すると共に前記データ入力端子Dに帰還入力し、前記第2Dフリッ プ・フロップDFBは、前記第1Dフリップ・フロップDFAの正論理出力端子 Qの出力信号を同期クロック端子CKに入力し、前記第1Dフリップ・フロップ DFAの負論理出力端子QBの出力信号を反転同期クロック端子CKBに入力し て、データ入力端子Dに入力される信号を正論理出力端子Qから出力し、前記正 論理出力端子Qの出力信号の反転信号を負論理出力端子QBを介して出力すると 共に前記データ入力端子Dに帰還入力し、前記第3Dフリップ・フロップDFC は、前記第2Dフリップ・フロップDFBの正論理出力端子Qの出力信号を同期 クロック端子CKに入力し、前記第2Dフリップ・フロップDFBの負論理出力 端子QBの出力信号を反転同期クロック端子CKBに入力して、データ入力端子 Dに入力される信号を正論理出力端子Qから出力し、前記正論理出力端子Qの出 力信号の反転信号を負論理出力端子QBを介して出力すると共に前記データ入力 端子Dに帰還入力する。
【0038】 出力信号状態変更手段40は、前記モード選択信号MSを反転して前記出力信 号状態決定部にそれぞれ出力する第4インバータINV4と、前記モード選択信 号MS及び前記第4インバータINV4の出力信号を入力し、前記モード選択信 号MS及び前記第4インバータINV4の出力信号の状態に応じて、前記第1D フリップ・フロップDFAの正論理出力端子Qの出力信号を反転又は非反転させ て出力する第1出力信号状態決定部K1と、前記モード選択信号MS及び前記第 4インバータINV4の出力信号を入力し、前記モード選択信号MS及び前記第 4インバータINV4の出力信号の状態に応じて、前記第2Dフリップ・フロッ プDFBの正論理出力端子Qの出力信号を反転又は非反転させて出力する第2出 力信号状態決定部K2と、前記モード選択信号MS及び前記第4インバータIN V4の出力信号を入力し、前記モード選択信号MS及び前記第4インバータIN V4の出力信号の状態に応じて、前記第3Dフリップ・フロップDFCの正論理 出力端子Qの出力信号を反転又は非反転させて出力する第3出力信号状態決定部 K3と、で構成される。
【0039】 また、ダウン・カウンター手段30は、前記第1Dフリップ・フロップDFA 〜第3Dフリップ・フロップDFCのカウンター動作を初期化するリセット信号 RSTを反転して前記第1Dフリップ・フロップDFA〜第3Dフリップ・フロ ップDFCの反転リセット端子RBにそれぞれ出力する第3インバータINV3 を含む。
【0040】 上記のような構成の第1の出力信号状態決定部K1〜第3の出力信号状態決定 部K3は、図2に示すように構成されている。 図2に示す出力信号状態決定部の構成では、前記モード選択信号MSはダウン ・カウンターモード信号の入力端子DOWNを介して入力し、前記第4インバー タINV4の出力信号はアップ・カウンターモード信号の入力端子UPを介して 入力し、前記一対一に接続される第1Dフリップ・フロップDFA〜第3Dフリ ップ・フロップDFCの正論理出力端子Qの出力信号をデータ入力端子INを介 してそれぞれ入力し、前記モード選択信号MSがロー状態である場合に、前記デ ータ入力端子INを介して入力した信号を反転して出力する。
【0041】 前記第1出力信号状態決定部K1〜前記第3出力信号状態決定部K3の構成は 、前記一対一に接続される第1Dフリップ・フロップDFA〜第3Dフリップ・ フロップDFCの正論理出力端子Qの出力信号を反転して出力するインバータI NV5と、前記ダウン・カウンターモード信号の入力端子DOWNの入力信号及 び前記アップ・カウンターモード信号の入力端子UPの入力信号に応じてターン ・オン動作又はターン・オフ動作を行い、前記ダウン・カウンターモード信号の 入力端子DOWNに入力される信号がハイ状態である場合にターン・オン動作を 行い、前記データ入力端子INに入力される信号を出力端子OUTに伝送する第 1伝送ゲートTGAと、前記ダウン・カウンターモード信号の入力端子DOWN の入力信号及び前記アップ・カウンターモード信号の入力端子UPの入力信号に 応じてターン・オン動作又はターン・オフ動作を行い、前記ダウン・カウンター モード信号の入力端子DOWNに入力される信号がロー状態である場合にターン ・オン動作を行い、前記インバータINV5の出力信号を出力端子OUTに伝送 する第2伝送ゲートTGBと、を含んで構成される。
【0042】 次に、上記のように構成されるアップ/ダウン転換カウンターの動作を、図3 を参照して詳細に説明する。 尚、図1の第1Dフリップ・フロップDFA〜第3Dフリップ・フロップDF Cの動作に関しては、従来の技術におけるアップ/ダウン転換カウンターのDフ リップ・フロップの動作の説明で十分に説明されているので、以下の説明では省 略する。
【0043】 上記の構成の第1Dフリップ・フロップDFA〜第3Dフリップ・フロップD FCでは、リセット信号RSTがハイ状態からロー状態に転換されて、第3イン バータINV3からハイ状態の信号が出力されるまで、正論理出力端子Qから出 力される信号はロー状態を示している。第3インバータINV3からハイ状態の 信号が出力された後は、前記各正論理出力端子Qからは、クロック信号CLKの ポジティブ・エッジ(立ち上がりエッジ)に同期して、ハイ状態の信号がそれぞ れ出力される。
【0044】 このとき、モード選択信号MSの論理状態はロー状態であるので、第1の出力 信号状態決定部K1〜第3の出力信号状態決定部K3では、データ入力端子IN にそれぞれ入力されてインバータINV5で反転出力されたロー状態の信号が第 2伝送ゲートTGBにより伝送されて、各出力端子OUTからは信号SA,SB ,SCがそれぞれ出力される。
【0045】 また、上述の動作時に、前記第1Dフリップ・フロップDFA〜第3Dフリッ プ・フロップDFCの負論理出力端子QBからは、ロー状態の信号がそれぞれ出 力されて、各データ入力端子Dにそれぞれ入力される。
【0046】 そして、次のクロック信号CLKのポジティブ・エッジで、第1Dフリップ・ フロップDFAの正論理出力端子Qから出力される信号はロー状態に転換される ので、第1出力信号状態決定部K1では、反転されてハイ状態の信号SAが出力 される。
【0047】 さらに、次のクロック信号CLKのポジティブ・エッジで、第2Dフリップ・ フロップDFBの正論理出力端子Qから出力される信号はロー状態に転換される ので、第2出力信号状態決定部K2では、反転されてハイ状態の信号SBが出力 される。
【0048】 同様にして、さらに次のクロック信号CLKのポジティブ・エッジで、第3D フリップ・フロップDFCの正論理出力端子Qから出力される信号はロー状態に 転換されるので、第3出力信号状態決定部K3では、反転されてハイ状態の信号 SCが出力される。
【0049】 このように、第1インバータINV1、第2インバータINV2、及び第1D フリップ・フロップDFA〜第3Dフリップ・フロップDFCで構成されたダウ ン・カウンターでは、リセット信号RSTがロー状態に転換された後、クロック 信号CLKのポジティブ・エッジに同期して1段階ずつダウン・カウンター動作 を行う。
【0050】 このとき、前記ダウン・カウンターは、111→110→101→100→・ ・・→000→111の値を出力するように動作するが、モード選択信号MSが ロー状態であるので、第1出力信号状態決定部K1〜第3出力信号状態決定部K 3内の第2伝送ゲートTGBのみターン・オン動作を行い、それによって前記ダ ウン・カウンターのダウン・カウンター動作によって出力される3ビット・カウ ント値はインバータINV5で反転されて出力される。
【0051】 従って、アップ/ダウン転換カウンターからの最終的な出力信号(SC,SB ,SA)は、000→001→010→011→・・・→111→000の順に 出力されて、アップ・カウンター動作と同様な動作となる。
【0052】 このように、モード選択信号MSがロー状態のとき、即ち、アップ・カウンタ ー動作時には、クロック信号CLKに同期した3ビットの最終的な出力信号(S C,SB,SA)のエッジを反転して同期させて、出力することができる。
【0053】 反対に、任意の時点で、モード選択信号MSがハイ状態に転換されると、第2 伝送ゲートTGBはターン・オフ動作を行い、第1伝送ゲートTGAがターン・ オン動作を行うようになる。従って、第1の出力信号状態決定部K1〜第3の出 力信号状態決定部K3の各データ入力端子INにそれぞれ入力される信号は、第 1伝送ゲートTGAにより伝送されて出力端子OUTからそれぞれ出力される。
【0054】 このように、モード選択信号MSがハイ状態のときには、前記ダウン・カウン ターは、上述のようにダウン・カウンター動作を行うものの、第1出力信号状態 決定部K1〜第3出力信号状態決定部K3で反転されずに出力されるため、最終 的な出力信号(SC,SB,SA)は、前記ダウン・カウンターの元のカウント 値である111→110→101→100→・・・→000→111を維持し、 アップ・ダウン転換カウンターは全体的にダウン・カウンターとして動作する。
【0055】 上述したように、本実施形態のアップ/ダウン転換カウンターは、従来のアッ プ・ダウン転換カウンターに使用される論理ゲート数よりも少ない数の論理ゲー ト素子により簡易に構成され、従来のアップ・ダウン転換カウンターと同様のア ップ・カウンター動作及びダウン・カウンター動作を行うことができる。
【0056】
以上説明したように、本考案に係るアップ/ダウン転換カウンターは、アップ ・カウントモード又はダウン・カウントモードを選択するために、多数の論理ゲ ート素子を必要としないので、単一チップ化する場合には、チップ・サイズが増 加される問題点を解消することができる。
【図1】本考案に係るアップ/ダウン転換カウンターの
一実施形態の概略的構成図
一実施形態の概略的構成図
【図2】出力信号状態決定部の一実施形態の概略的構成
図
図
【図3】図1のアップ/ダウン転換カウンターにおける
各信号波形図
各信号波形図
【図4】従来のアップ/ダウン転換カウンターの概略的
構成図
構成図
【図5】図4のDフリップ・フロップの概略的構成図
【図6】図4のDフリップ・フロップにおける各信号波
形図
形図
【図7】図4のアップ/ダウン転換カウンターにおける
各信号波形図
各信号波形図
10 アップ/ダウン転換カウンター 30 ダウン・カウンター手段 40 出力信号状態変更手段
Claims (8)
- 【請求項1】任意の周波数帯域のクロック信号を入力
し、該クロック信号に同期してデータ入力端子に入力さ
れる信号の正信号及び負信号を出力し、前記負信号を前
記データ入力端子に帰還する複数の信号遅延部を有し、
最初の信号遅延部には、前記クロック信号の正信号及び
負信号が入力され、前記最初の信号遅延部に順次接続さ
れる複数の信号遅延部には、直前に接続される信号遅延
部の出力信号の正信号及び負信号が入力されるカウンタ
ー手段と、 前記複数の信号遅延部に一対一に接続され、カウンター
動作モードをアップ・カウンターモード又はダウン・カ
ウンターモードのどちらかに決定するモード選択信号及
び前記信号遅延部の出力信号が入力され、前記モード選
択信号の状態に基づいて前記信号遅延部の出力信号を反
転又は非反転して出力する複数の出力信号状態決定部を
有する出力信号状態変更手段と、を含み、 前記アップ・カウンターモードと前記ダウン・カウンタ
ーモードとの切り換え時には、動作を初期化するリセッ
ト信号を前記複数の信号遅延部に入力し、前記複数の信
号遅延部は前記クロック信号に同期して同一論理レベル
の信号を出力し、前記複数の出力信号状態決定部は前記
複数の信号遅延部からの同一論理レベルの出力信号に応
じた同一論理レベルの信号を出力することを特徴とする
アップ/ダウン転換カウンター。 - 【請求項2】前記カウンター手段は、 前記クロック信号を反転して出力する第1インバータ
と、 前記第1インバータからの出力信号を反転して出力する
第2インバータと、 前記複数の信号遅延部を構成する第1Dフリップ・フロ
ップ〜第3Dフリップ・フロップとを備え、 前記第1Dフリップ・フロップは、前記第2インバータ
の出力信号を同期クロック端子に入力し、前記第1イン
バータの出力信号を反転同期クロック端子に入力して、
データ入力端子に入力される信号を正論理出力端子から
出力し、前記正論理出力端子の出力信号の反転信号を負
論理出力端子から出力すると共に前記データ入力端子に
帰還入力し、 前記第2Dフリップ・フロップは、前記第1Dフリップ
・フロップの正論理出力端子の出力信号を同期クロック
端子に入力し、前記第1Dフリップ・フロップの負論理
出力端子の出力信号を反転同期クロック端子に入力し
て、データ入力端子に入力される信号を正論理出力端子
から出力し、前記正論理出力端子の出力信号の反転信号
を負論理出力端子を介して出力すると共に前記データ入
力端子に帰還入力し、 前記第3Dフリップ・フロップは、前記第2Dフリップ
・フロップの正論理出力端子の出力信号を同期クロック
端子に入力し、前記第2Dフリップ・フロップの負論理
出力端子の出力信号を反転同期クロック端子に入力し
て、データ入力端子に入力される信号を正論理出力端子
から出力し、前記正論理出力端子の出力信号の反転信号
を負論理出力端子を介して出力すると共に前記データ入
力端子に帰還入力することを特徴とする請求項1記載の
アップ/ダウン転換カウンター。 - 【請求項3】前記カウンター手段は、前記リセット信号
を反転して前記複数の信号遅延部の反転リセット端子に
それぞれ出力する第3インバータをさらに含むことを特
徴とする請求項1又は請求項2に記載のアップ/ダウン
転換カウンター。 - 【請求項4】前記複数の信号遅延部の出力信号の転換タ
イミングは、前記クロック信号のポジティブ・エッジに
同期することを特徴とする請求項1〜請求項3のいずれ
か1つに記載のアップ/ダウン転換カウンター。 - 【請求項5】前記出力信号状態変更手段は、前記モード
選択信号を反転して前記出力信号状態決定部にそれぞれ
出力する第4インバータをさらに含むことを特徴とする
請求項1〜請求項4のいずれか1つに記載のアップ/ダ
ウン転換カウンター。 - 【請求項6】前記出力信号状態変更手段は、 前記モード選択信号及び前記第4インバータの出力信号
を入力し、前記モード選択信号及び前記第4インバータ
の出力信号の状態に応じて、前記第1Dフリップ・フロ
ップの正論理出力端子の出力信号を反転又は非反転させ
て出力する第1出力信号状態決定部と、 前記モード選択信号及び前記第4インバータの出力信号
を入力し、前記モード選択信号及び前記第4インバータ
の出力信号の状態に応じて、前記第2Dフリップ・フロ
ップの正論理出力端子の出力信号を反転又は非反転させ
て出力する第2出力信号状態決定部と、 前記モード選択信号及び前記第4インバータの出力信号
を入力し、前記モード選択信号及び前記第4インバータ
の出力信号の状態に応じて、前記第3Dフリップ・フロ
ップの正論理出力端子の出力信号を反転又は非反転させ
て出力する第3出力信号状態決定部と、 を備えることを特徴とする請求項5に記載のアップ/ダ
ウン転換カウンター。 - 【請求項7】前記第1出力信号状態決定部〜第3出力信
号状態決定部は、前記モード選択信号をダウン・カウン
ターモード信号の入力端子を介して入力し、前記第4イ
ンバータの出力信号をアップ・カウンターモード信号の
入力端子を介して入力し、前記一対一に接続される第1
Dフリップ・フロップ〜第3Dフリップ・フロップの正
論理出力端子の出力信号をデータ入力端子を介してそれ
ぞれ入力し、前記モード選択信号がロー状態である場合
に、前記データ入力端子を介して入力した信号を反転し
て出力することを特徴とする請求項6に記載のアップ/
ダウン転換カウンター。 - 【請求項8】前記第1出力信号状態決定部〜前記第3出
力信号状態決定部は、 前記一対一に接続される第1Dフリップ・フロップ〜第
3Dフリップ・フロップの正論理出力端子の出力信号を
反転して出力するインバータと、 前記ダウン・カウンターモード信号の入力端子の入力信
号及び前記アップ・カウンターモード信号の入力端子の
入力信号に応じてターン・オン動作又はターン・オフ動
作を行い、前記ダウン・カウンターモード信号の入力端
子に入力される信号がハイ状態である場合にターン・オ
ン動作を行い、前記データ入力端子に入力される信号を
出力端子に伝送する第1伝送ゲートと、 前記ダウン・カウンターモード信号の入力端子の入力信
号及び前記アップ・カウンターモード信号の入力端子の
入力信号に応じてターン・オン動作又はターン・オフ動
作を行い、前記ダウン・カウンターモード信号の入力端
子に入力される信号がロー状態である場合にターン・オ
ン動作を行い、前記インバータの出力信号を出力端子に
伝送する第2伝送ゲートと、を含んで構成することを特
徴とする請求項7に記載のアップ/ダウン転換カウンタ
ー。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR9722917 | 1997-06-03 | ||
KR22917/1997 | 1997-06-03 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP3069329U true JP3069329U (ja) | 2000-06-16 |
Family
ID=43202796
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1999008122U Expired - Lifetime JP3069329U (ja) | 1997-06-03 | 1999-10-25 | アップ/ダウン転換カウンタ― |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3069329U (ja) |
-
1999
- 1999-10-25 JP JP1999008122U patent/JP3069329U/ja not_active Expired - Lifetime
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