TW202234706A - 半導體裝置及其製造方法 - Google Patents

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Abstract

半導體裝置是具備： 被配置於第1導電型的半導體基板之第1導電型的第1阱； 電性分離半導體基板與第1阱之第2導電型的第2阱；及 絕緣閘極型場效電晶體。 第2阱是具有將包圍第1阱的側面的周圍的第1部分連結至覆蓋第1阱的底部的第2部分的側面之構造。 絕緣閘極型場效電晶體是具有：被形成於第1阱的第1主電極及第2主電極、以及隔著閘極絕緣膜來與第1阱對向的閘極電極。 與半導體基板接觸的第1部分的底面的位置是比與半導體基板接觸的第2部分的底面的位置更淺。 絕緣閘極型場效電晶體的第1主電極或第2主電極是連接至記憶格電晶體的閘極電極。

Description

半導體裝置及其製造方法
本發明的實施形態是關於具有2重阱構造的半導體裝置及其製造方法。 [關聯申請案] 本案是以2021年02月22日申請的日本專利申請案第2021-026139號為基礎主張優先權，且在此引用其內容全體。
具有在和半導體基板相同的導電型形成半導體元件的阱與半導體基板之間配置和半導體基板相異的導電型的阱之構造(2重阱構造)的半導體裝置被使用。在2重阱構造的半導體裝置中，為了在半導體基板的深的位置形成阱，而有晶片面積擴大或製造成本增大的問題。
本發明之一實施形態所欲解決的課題是在於提供一種具有2重阱構造，且可抑制晶片面積的擴大及製造成本的增大之半導體裝置及其製造方法。
實施形態的半導體裝置是具備： 被配置於第1導電型的半導體基板之第1導電型的第1阱； 電性分離半導體基板與第1阱之第2導電型的第2阱；及 被形成於半導體基板的上部，離開第2阱，繞著第2阱的側面，與第1阱的側面對向之第1導電型的第3阱；及 絕緣閘極型場效電晶體。 第2阱是具有將包圍第1阱的側面的周圍的第1部分連結至覆蓋第1阱的底部的第2部分的側面之構造。 與半導體基板接觸的第1部分的底面的位置是比與半導體基板接觸的第2部分的底面的位置更淺。 絕緣閘極型場效電晶體是具有：被形成於第1阱的第1主電極及第2主電極、以及隔著閘極絕緣膜來與第1阱對向的閘極電極。絕緣閘極型場效電晶體的第1主電極或第2主電極是連接至記憶格電晶體的閘極電極。
若根據上述的構成，則可提供一種具有2重阱構造，且可抑制晶片面積的擴大及製造成本的增大之半導體裝置及其製造方法。
其次，參照圖面說明有關實施形態。在以下說明的圖面的記載中，對於相同或類似的部分是附上相同或類似的符號。圖面是模式性者。又，以下所示的實施形態是舉例說明用以將技術的思想具體化的裝置或方法者，不是特定零件的材質、形狀、構造、配置等者。實施形態是可追加各種的變更。
(第1實施形態) 將第1實施形態的半導體裝置Q1的構成顯示於圖1。半導體裝置Q1是使用在半導體記憶體的周邊電路的半導體裝置。周邊電路是控制藉由複數的記憶格電晶體(在以下亦稱為「記憶格」)所構成的記憶格陣列的動作。
半導體裝置Q1是具備： 被配置於第1導電型的半導體基板10之第1導電型的第1阱11；及 被配置於半導體基板10與第1阱11之間，電性分離半導體基板10與第1阱11之第2導電型的第2阱12。 第2阱12是具有： 包圍第1阱11的側面的周圍之第1部分121；及 連結至第1部分121，覆蓋第1阱11的底部之第2部分122。 第1部分121是連結至第2部分122的側面。並且，在半導體基板10的上部，離開第2阱12而形成有第1導電型的第3阱13。第3阱13是繞著第2阱12的側面，與第1阱11的側面對向。
在此，第1導電型為P型，第2導電型為N型。因此，第1阱11及第3阱13是P型阱，第2阱12是N型阱。P型的半導體基板10是例如矽(Si)基板。半導體基板10的雜質濃度是比10 15cm -3更低。第3阱13a是亦可為筒狀。
第2阱12的第1部分121是具有： 覆蓋第1阱11的側面的上部之側面區域121a； 覆蓋第1阱11的側面的下部，連結側面區域121a與第2部分122之連結區域121b。 側面區域121a的上面是露出於半導體基板10的上面，在側面區域121a的下方配置連結區域121b。連結區域121b的上部的側面是與第1阱11連接，連結區域121b的下部的側面是與第2部分122的外緣連接。側面區域121a是亦可為筒狀。連結區域121b是亦可為筒狀。側面區域121a的端部會與連結區域121b的端部連接。
從半導體基板10的主面的面法線方向看(以下稱為「平面視」)，側面區域121a與第1阱11的境界的位置和連結區域121b與第2部分122的境界的位置是一致。又，和半導體基板10接觸的第2阱12的第1部分121的底面的位置是比和半導體基板10接觸的第2阱12的第2部分122的底面的位置更淺。
第2阱12是構成以第1部分121作為側部且以第2部分122作為底部的凹形狀。在半導體基板10的內部，第1阱11的周圍是被第2阱12的第1部分121及第2部分122所包圍。如此，半導體裝置Q1為2重阱構造，第1阱11是藉由2第2阱12來從半導體基板10電性分離。由於第1阱11從半導體基板10電性分離，因此第1阱11的電壓是可與半導體基板10的電位獨立設定。
在2重阱構造的半導體裝置Q1中，可比半導體基板10更縮小第1阱11的配置區域的範圍。因此，例如，在第1阱11施加電壓時，可比在半導體基板10施加電壓時更減少昇壓電路的負荷，抑制消費電力。
構成2重阱的第2阱12的第2部分122是需要比第1阱11更形成於半導體基板10的深的區域。又，由於例如在雜質濃度比10 15cm -3更低的P型的半導體基板10形成第2部分122，因此第2部分122的雜質濃度是比10 15cm -3更高。為了將第2阱12的電位全體設為一定及為了防止離子注入所致殘存的結晶缺陷的洩漏，例如以N型的雜質濃度的峰值濃度會比10 16cm -3更高，比10 18cm -3更低的方式，形成第2部分122。以下，亦將雜質濃度的峰值濃度簡稱為「峰值濃度」。
如圖1所示般，當第1阱11的膜厚為w2時，將第2部分122的上面的位置設為比w2更深。因此，在半導體基板10，例如，在2μm以上的深度，典型的是2μm～4μm的深度，第2阱12擴展，作為與第1阱11的PN接合境界。在半導體裝置Q1中，第2阱12的N型的峰值濃度會比第1阱11的P型的峰值濃度更高。另外，「深度」是從半導體基板10的上面至基板厚度方向的距離(以下同樣)。
半導體裝置Q1是具備被形成於第1阱11的FET50。FET50是以被形成於第1阱11的一對的第2導電型的電極擴散層51作為第1主電極及第2主電極之絕緣閘極型場效電晶體(Field effect transistor)。FET50是具有經由被配置於第1阱11的上面的閘極絕緣膜53來與第1阱11對向之閘極電極52。平面視，隔著閘極電極52，一方的電極擴散層51為源極電極，另一方的電極擴散層51為汲極電極。在位於閘極絕緣膜53的下方的第1阱11的上部形成有FET50的通道。
閘極絕緣膜53是例如膜厚為20nm～40nm的矽氧化膜或氮氧化物膜。閘極電極52是例如以10 18cm -3～10 21cm -3的範圍的濃度來添加磷或砷的導電性多晶矽膜。閘極電極52的厚度是例如10nm～500nm。亦將FET50的閘極絕緣膜53稱為「第1閘極絕緣膜」。
將複數的電晶體形成於半導體基板10的情況，電晶體的彼此間是藉由被形成於半導體基板10的表面的元件分離20或第3阱13來分離。元件分離20是例如在形成於0.1μm～0.5μm的深度的溝中埋入絕緣物的淺溝槽隔離(Shallow Trench Isolation，STI)。埋入溝的絕緣物是例如矽氧化膜。
以在0.1μm以上的深度所形成的元件分離20來彼此分離的複數的FET50會被形成於第1阱11。FET50是例如與被連接至半導體記憶體的記憶格的閘極電極之字元線的電壓導通進行遮斷的開關電晶體(以下亦稱為「字元線開關電晶體」)。
例如，在第1阱11上的全面，依次堆疊成為閘極絕緣膜53及閘極電極52的材料的膜，將該等的膜圖案化而形成閘極絕緣膜53及閘極電極52。元件分離20是藉由將第1阱11的表面的一部分蝕刻至例如0.1μm～0.5μm的深度而形成溝，以絕緣物來埋入溝而形成。埋入溝的絕緣物是例如矽氧化膜。如此一來，可在無階差的平面形成閘極電極52。
在閘極電極52的上面是配置有上面絕緣膜54。上面絕緣膜54是例如矽氧化膜或矽氮化膜。在含有閘極電極52及上面絕緣膜54的閘極構造的側面上是形成有側面絕緣膜55。側面絕緣膜55的材料例，例如膜厚為5nm～490nm的矽氮化膜或矽氧化膜。
在第1阱11是形成有成為FET50的源極電極或汲極電極之N型的電極擴散層51。以下，亦將源極電極或汲極電極稱為「主電極」。電極擴散層51是例如以表面濃度會成為10 17cm -3～10 21cm -3的方式含磷、砷或銻。電極擴散層51的深度的例子是10nm～500nm。電極擴散層51是對於閘極構造自我匹配地形成。例如，當FET50為字元線開關電晶體時，FET50的主電極是連接至記憶格的閘極電極。以下，亦將源極電極及汲極電極的任一方或雙方稱為主電極51。
閘極電極52的材料是亦可為例如磷、砷或硼以10 17～10 21cm -3的濃度添加的導電性多晶矽膜。又，閘極電極52的材料是亦可為鎢矽化物(WSi)與多晶矽的堆疊(stack)構造膜、鎢(W)與氮化鎢(TiN)的層疊膜、或W與氮化鎢(WN)的層疊膜。又，閘極電極52的材料是亦可為矽化鎳(NiSi)、矽化鉬(MoSi)、矽化鈦(TiSi)、矽化鈷(CoSi)與多晶矽的堆疊構造膜。閘極電極52的厚度的例子是10nm～500nm。
FET50的閘極長是例如2μm以下0.8μm以上。又，電極擴散層51是鄰接的FET50彼此間共有，與給予寫入電壓的共通配線連接，亦可與和記憶格連接的字元線電性連接。藉由如此地連接，可將FET50配置成陣列狀，而使縮小電極擴散層51的面積有利於半導體裝置Q1的高集成化。
以下說明將半導體裝置Q1使用於半導體記憶體的周邊電路的例子。首先，參照圖2說明半導體記憶體的電路構成之一例。圖2是表示包含非揮發性半導體記憶體的第1記憶格陣列201、第2記憶格陣列202、第1行解碼器501、第2行解碼器502的半導體記憶體的電路構成。第1行解碼器501是控制第1記憶格陣列201的動作，第2行解碼器502是控制第2記憶格陣列202的動作。在以下中，亦將第1行解碼器501與第2行解碼器502稱為「行解碼器500」。亦將第1記憶格陣列201與第2記憶格陣列202稱為「記憶格陣列200」。在圖2中，舉例表示記憶格陣列200為具有2個將記憶格串聯成NAND型的區塊(以下亦稱為「記憶格區塊」)的情況。
記憶格區塊的一方的端子是經由汲極側選擇電晶體ST1來連接至資料轉送線BL1、BL2的任一條。以下，亦將資料轉送線BL1、BL2的任意的1條或全部總稱為「位元線BL」。又，記憶格區塊的另一方的端子是經由源極側選擇電晶體ST2來連接至源極線SL。以下，亦將串聯汲極側選擇電晶體ST1、構成記憶體區塊的複數的記憶格MT、及源極側選擇電晶體ST2的構成稱為「記憶體串(memory strings)」。
第1選擇電晶體SGT1會經由汲極側選擇閘線SN1來連接至汲極側選擇電晶體ST1的閘極電極。第2選擇電晶體SGT2會經由源極側選擇閘線SN2來連接至源極側選擇電晶體ST2的閘極電極。用以從複數的記憶格區塊選擇1個的記憶格區塊的選擇訊號SGN1、SGN2會經由第1選擇電晶體SGT1及第2選擇電晶體SGT2來輸入至汲極側選擇閘線SN1與源極側選擇閘線SN2。第1選擇電晶體SGT1與第2選擇電晶體SGT2是被行解碼器500控制。
記憶格MT的閘極電極是連接資料選擇線WL1、WL2、･･･、WLn(n為16以上的整數)任一條。以下，亦將資料選擇線WL1、WL2、･･･、WLn的任意的1條或全部總稱為「字元線WL」。字元線WL的一端是分別連接驅動字元線WL的字元線開關電晶體Q11、Q12、･･･、Q1n。以下，亦將字元線開關電晶體Q11、Q12、･･･、Q1n稱為「字元線開關電晶體QT」。資料控制訊號CGN1、CGN2、･･･、CGNn會經由字元線開關電晶體QT來輸入至記憶格MT的閘極電極。亦將資料控制訊號CGN1、CGN2、･･･、CGNn稱為「資料控制訊號CGN」。資料控制訊號CGN是在記憶格陣列200共通。字元線開關電晶體QT是被行解碼器500控制。
位元線BL與字元線WL是被配置於彼此正交的方向。各個的記憶格MT是被配置於位元線BL與字元線WL的交點，與位元線BL的任一條及字元線WL的任一條建立關聯。藉此，記憶格MT是可分別獨立地保持及叫出資料。
記憶格陣列200是在資料轉送線方向及資料選擇線方向配列複數的記憶格區塊的構成。在圖2中，舉例表示半導體記憶體為具有2個記憶格陣列200，記憶格陣列200為具有2個的記憶格區塊的構成，但半導體記憶體的記憶格陣列200與記憶格區塊的個數為任意。
在圖2中，分別顯示2個的記憶格區塊的字元線開關構造。另外，有關字元線開關電晶體QT，亦可使用共有鄰接的字元線開關電晶體的源極電極或汲極電極的構造。藉由供有源極電極或汲極電極，可縮小半導體記憶體的元件面積。
行解碼器500是作為資料選擇線驅動器機能，共通連接至字元線開關電晶體QT的閘極電極。行解碼器500是藉由設定字元線開關電晶體QT的閘極電極的電壓，控制字元線開關電晶體QT的ON-OFF狀態。
在圖2所示的半導體記憶體中，包含行解碼器500、第1選擇電晶體SGT1、第2選擇電晶體SGT2及字元線開關電晶體QT的周邊電路會控制記憶格陣列200的動作。
非揮發性半導體記憶元件即記憶格MT是例如圖3所示的電荷陷阱型的記憶元件。 圖3所示的記憶格MT是具備： 具有通道區域的柱狀半導體210； 被配置於柱狀半導體210的側面的周圍之含有電荷蓄積層的閘極絕緣膜220；及 被配置於閘極絕緣膜220的周圍的電極層230。 圖3是平行於柱狀半導體210的中心軸的剖面圖。閘極絕緣膜220是例如矽氧化膜、矽氮化膜及矽氧化膜依此順序層疊的層疊膜(Oxide/Nitride/Oxide膜：ONO膜)。在閘極絕緣膜220使用ONO膜的情況，離散分佈於矽氮化膜的SiN陷阱(trap)會保持電荷。電荷陷阱(charge trap)型的記憶元件的1個為記憶格陣列200的記憶格MT的1個。電荷陷阱型的記憶元件是臨界值電壓會藉由保持於電極層230與通道區域之間的電荷而變化的非揮發性半導體記憶元件。另外，柱狀半導體210是顯示圓柱狀的形狀，但為了使電晶體的電流驅動特性提升，亦可為例如以矽氧化膜來圓狀地挖通圓柱的中央之環狀的柱狀半導體210構造。
在圖4顯示藉由圖3所示的記憶格MT來構成記憶體串250的例子。圖4所示的記憶體串250是在汲極側選擇電晶體ST1、記憶格MT1～MTn、源極側選擇電晶體ST2，柱狀半導體210為共通。亦即，複數的電極層230會沿著柱狀半導體210的中心軸方向來彼此分離配置，電極層230的各者是字元線WL、汲極側選擇閘線SN1、源極側選擇閘線SN2的任一條。而且，有相當於字元線WL的電極層230的閘極絕緣膜220鄰接的區域為記憶格MT1～MTn各個的閘極電極。亦即，電極層230是對應於記憶格MT的閘極電極。另外，在汲極側選擇閘線SN1及源極側選擇閘線SN2與柱狀半導體210之間是亦可形成不含電荷蓄積層的閘極絕緣膜來縮小臨界值變動。並且，在汲極側選擇閘線SN1及源極側選擇閘線SN2與柱狀半導體210之間是亦可形成包含與記憶格同構成的電荷蓄積層的閘極絕緣膜，控制成汲極側選擇閘線SN1及源極側選擇閘線SN2的相對於柱狀半導體210的電壓差會變小，抑制在電荷蓄積層電荷蓄積或放出所造成的臨界值變動。
記憶體串250的柱狀半導體210的下端是連接至配置於基板P-well的源極線SL。柱狀半導體210的上端是連接至位元線BL。
在圖5顯示三維配列記憶格MT的例子。圖5所示的記憶格陣列200是將圖4所示的記憶體串250平面視配置成矩陣狀的構成。圖5的Z軸方向是記憶體串250的延伸方向，X方向是位元線BL的延伸方向。字元線WL會與和Z軸方向垂直的XY平面平行地配置成板狀。
在圖5所示的記憶格陣列200中，字元線WL1～WLn、源極側選擇閘線SN2、源極線SL是在構成記憶格陣列200的記憶體串250共通，為板狀的平面構造。亦即，連接至各記憶體串250的記憶格MT的閘極電極之字元線WL的各者是相同的導電層。例如，記憶體串250的記憶格MT的閘極電極的全部會連接至相同的字元線WL。
另一方面，汲極側選擇閘線SN1是在第1記憶格陣列201與第2記憶格陣列202為獨立。亦即，第1汲極側選擇閘線SN1a會連接至第1記憶格陣列201的汲極側選擇電晶體ST1的閘極電極。第1汲極側選擇閘線SN1b會連接至第2記憶格陣列202的汲極側選擇電晶體ST1的閘極電極。位元線BL是在第1記憶格陣列201與第2記憶格陣列202共通。
在具有三維配列記憶格MT的記憶格陣列200的半導體記憶體中，例如，在記憶格陣列200的周圍形成有周邊電路。在周邊電路中所含的字元線開關電晶體QT是被施加比記憶格MT更高的電壓。因此，可在字元線開關電晶體QT適當地適用圖1所示的2重阱構造的半導體裝置Q1。
在字元線開關電晶體QT適用半導體裝置Q1時，亦可將連接至行解碼器500的字元線開關電晶體QT的全部形成於相同的2重阱構造的第1阱11內。另外，由於共通連接字元線開關電晶體QT的閘極電極、及由於可使傳送資料控制訊號CGN的訊號線在鄰接的記憶格區塊共通，因此可縮小字元線開關電晶體QT的佔有面積。
以下，針對半導體記憶體的動作說明有關在字元線開關電晶體QT適用半導體裝置Q1的情況。
半導體記憶體的資料的讀出及資料的寫入是將形成有字元線開關電晶體QT的第1阱11的電壓保持於負，使施加於電極擴散層51的電壓降低。藉由如此在字元線開關電晶體QT使用半導體裝置Q1，可轉送負的電壓至字元線WL，在複數的記憶格區塊共有電壓。因此，相較於使被連接至靜電電容大的源極線之通道電壓變動的情況，在字元線開關電晶體QT使用半導體裝置Q1的情況是可施加按每條字元線WL分割的電壓。其結果，可使半導體記憶體的動作速度高速化。
例如，在第2阱12，對於半導體基板10，在0V～4V的範圍，施加0V以上的電壓。另一方面，在第1阱11，以第1阱11會形成第2阱12的電壓以下的方式施加電壓。例如，以半導體基板10作為基準，將-1V～-4V的範圍的電壓施加於第1阱11。藉由如此在第1阱11與半導體基板10之間配置第2阱12，可對第1阱11施加比半導體基板10更低的電壓。藉此，即使被形成於第1阱11的主電極的電壓相對於半導體基板10成為負，也可將第1阱11的電壓維持比主電極的電壓更高。其結果，可一面抑制接合洩漏，一面半導體裝置Q1轉送相對於半導體基板10之負的電壓。
以下，參照圖6說明有關半導體裝置Q1的雜質濃度。圖6是沿著圖1的B-B方向的剖面的半導體裝置Q1的雜質濃度的深度方向的分佈(profile)(以下亦稱「雜質濃度分佈」)的例子。在圖6中，C11是第1阱11的雜質濃度。C121a是第2阱12的側面區域121a的雜質濃度，C121b是第2阱12的連結區域121b的雜質濃度，C122是第2阱12的第2部分122的雜質濃度。又，C121p是在後述的半導體裝置Q1的製造工程中，被注入側面區域121a的P型雜質的區域(以下亦稱「重複區域121p」)的P型雜質的濃度。重複區域121p的寬度是與連結區域121b的寬度z3相同。在此「寬度」是平面視的寬度(以下同樣)。
另外，有關半導體基板10內的雜質濃度是針對比元件分離20的底部更深的部分的雜質濃度。亦即，比元件分離20的底部的深度(例如0.5μm)更淺的部分的離子注入等所致的雜質濃度分佈的說明是省略。例如，有關起因於用以調整通道的臨界值的離子注入或用以形成電晶體的源極電極或汲極電極的離子注入之雜質濃度分佈的說明是省略。
參照圖2說明的字元線開關電晶體QT是用以從複數的記憶格區塊選擇1個的記憶格區塊的電晶體。在字元線開關電晶體QT適用半導體裝置Q1的情況，為了以複數的字元線開關電晶體QT來均一地控制臨界值，需要將在第1阱11中形成有FET50的通道之區域的電位設為均一。因此，在第1阱11需要成為低電阻的部分。進一步，字元線開關電晶體QT是例如需要將15V以上的電壓轉送至字元線，因此需要抑制半導體裝置Q1的NMOS的基板偏壓效果。為了滿足該等2個的要求，有關P型雜質濃度，將離表面1μm以內的濃度設為比10 16cm -3更低，且以在深度1.5μm～2.5μm的範圍持有比10 16cm -3更高的峰值之方式，形成第1阱11。如圖6所示般，在深度1.5μm～2.5μm的範圍，第1阱11的雜質濃度C11的峰值濃度會超過將第2阱12的側面區域121a的雜質濃度C121a與第2部分122的雜質濃度C122合成後的雜質濃度。
NAND型EEPROM (Electrically Erasable Programmable Read-Only Memory)是如以下般對通道與閘極電極施加15V以上的電壓。就NAND型EEPROM的動作而言，是在對於記憶格的電荷蓄積層之電荷的注入或放出利用隧道電流。隧道電流是經由被配置於電荷蓄積層與基板的通道之間的隧道絕緣膜而流動。在NOR型快閃記憶體中也是在資料的消去時，為了不易受到短通道效應的影響，而有利用上述隧道電流的情形。例如，為了在單位時間增加消去的記憶格的數量，而以複數的記憶格來同時進行資料的消去。因此，藉由對於閘極電極施加15V以上的正的電壓至記憶格的通道，從電荷蓄積層抽出電子，或將電洞注入至電荷蓄積層而使與電子再結合。另一方面，在寫入時是將通道的電壓保持於0V，對被連接至選擇的記憶格的閘極電極之字元線施加15V以上的電壓。藉此，從通道注入電子至電荷蓄積層，進行往記憶格的寫入。
在NAND型EEPROM中，若縮短源極電極與汲極電極的距離而使微細化進展，則構成EEPROM的MOS電晶體的臨界值會變低，臨界值會分佈於更負側。因此，為了充分地擴大作為記憶格的寫入臨界值與消去臨界值的差，而需要將消去臨界值控制成更低。為此，對選擇的記憶格的閘極電極施加比源極電極及汲極電極更例如0V～-3V的範圍的負的電壓。然後，將成為負的臨界值的情形，藉由測定源極-汲極間的電流值或汲極電導(conductance)，進行讀出判定的動作。
被連接至記憶格的閘極電極之字元線的靜電電容是連接至端子，該端子是連接至記憶格的通道。在字元線是亦可使用比在更大規模的區塊的電晶體共通使用的源極線的靜電電容更小，且低電阻的金屬反面配線。又，為了降低讀出時的消費電力使高速動作，記憶格的閘極電壓是例如可施加0V～-3V的範圍的負的電壓。在電荷蓄積層注入電子而將臨界值設為正的情況，例如，施加比汲極電極更0V～7V的範圍的正的電壓作為記憶格的閘極電壓的情形也是在讀出操作中進行。因此，成為期望對於汲極電極施加正或負的兩極性的電壓的構造。
如以上般，藉由在被連接至記憶格的閘極電極的字元線，對於記憶格的汲極電極施加正或負的電壓，相較於只能施加正的電壓的情況，對於廣範圍的臨界值可高速實現讀出動作。若將半導體裝置Q1適用於字元線開關電晶體QT，則容易對於記憶格的汲極電極，將正或負的電壓施加於字元線。
為了削減周邊電路的消費電力，例如藉由CMOS電路來構成半導體記憶體的周邊電路。CMOS電路為了防止閂鎖效應，需要比第1阱11更充分低電阻的P型阱。在圖1顯示半導體裝置Q2，作為周邊電路的CMOS電路的P通道型MOSFET(以下亦稱「PMOS」)，顯示半導體裝置Q3，作為CMOS電路的N通道型MOSFET(以下亦稱「NMOS」)。用以形成半導體裝置Q2的N阱15會被形成於半導體基板10。半導體裝置Q2的主電極是被形成於N阱15。又，用以形成半導體裝置Q3的P阱14會被形成於半導體基板10。半導體裝置Q3的主電極是被形成於P阱14。P阱14及N阱15的深度是例如0.5μm～1.6μm的範圍，例如1μm程度。第2阱12的深度是2μm以上，因此P阱14及N阱15是被形成於比第2阱12更淺的區域。P阱14及N阱15是可以比構成2重阱構造的第1阱11與第2阱12更充分地低電阻來縮小佈局。
半導體裝置Q2、Q3的閘極構造是與FET50幾乎相同。半導體裝置Q2、Q3與FET50相異的點是閘極絕緣膜53。半導體裝置Q2、Q3的閘極絕緣膜(亦稱「第2閘極絕緣膜」)是為了可CMOS電路的高速動作與低電壓動作，被形成比FET50的閘極絕緣膜更薄。在第2閘極絕緣膜使用例如膜厚為3nm～9nm的矽氧化膜或氮氧化物膜。另一方面，為了維持例如施加15V以上的電壓的FET50的可靠度，第1閘極絕緣膜是被形成比第2閘極絕緣膜更厚。第1閘極絕緣膜是例如膜厚為20nm～40nm的矽氧化膜或氮氧化物膜。
進一步，在EEPROM，例如快閃記憶體是需要從低電壓產生高電壓的高電壓產生電路。高電壓產生電路是對於半導體基板10，產生例如從10V到15V以上的電壓。因此，高電壓產生電路是具有昇壓電路。昇壓電路是例如電荷泵電路。電荷泵電路是由用以蓄積電荷的複數的電容器及控制電荷的蓄積的複數的電晶體所構成。圖1所示的半導體裝置Q4是用在高電壓產生電路的高耐壓用電晶體的例子。半導體裝置Q4是將主電極形成於半導體基板10的FET。以能耐於相對於半導體基板10的電位例如15V以上的電位差之方式形成半導體裝置Q4。因此，半導體裝置Q4的閘極絕緣膜53是比半導體裝置Q2、Q3的閘極絕緣膜53更厚。半導體裝置Q4的閘極絕緣膜53是例如膜厚為16nm以上50nm以下的矽氧化膜或氮氧化物膜。
另外，快閃記憶體是在資料的消去或資料的寫入時，對於第1阱11或FET50的閘極電極52，通常施加15V以上的正的電壓。由此觀點，亦須閘極絕緣膜比半導體裝置Q2、Q3更厚的高耐壓用電晶體。在高耐壓用電晶體的汲極電極與半導體基板之間是被施加15V以上的電壓。因此，需要維持接合耐壓，減少接合洩漏，需要雜質濃度比第1阱11更低的區域，例如比10 15cm -3更低的雜質濃度的區域。此區域，半導體裝置Q4是利用半導體基板10。在半導體裝置Q4與半導體裝置Q1之間，如圖1所示般 ，亦可配置第3阱13。此情況，為了抑制穿通，以包圍側面區域121a的方式形成第3阱13為理想。
圖1所示的電容器C1是用在電荷泵電路之用以蓄積電荷的電容器。將電容器C1與FET50形成於相同的半導體基板10的情況，亦可將電容器C1設為控制閘極電極52a與浮閘(floating-gate)52b會隔著區塊絕緣膜52c而對向的構造。藉此，亦可形成將浮閘52b設為電荷蓄積層的電容器C1。區塊絕緣膜52c是例如膜厚為5nm～30nm的矽氧化膜、或氮氧化物膜、或矽氧化膜/矽氮化膜/矽氧化膜的層疊膜等。另一方面，閘極電極52是不將區塊絕緣膜52c介於其間來層疊控制閘極電極52a與浮閘52b的構造。
為了與半導體裝置Q1作比較，在以下說明有關圖7所示的比較例。圖7所示的半導體裝置Q1M是相對於圖1所示的半導體裝置Q1的比較例。又，圖7所示的半導體裝置Q2M、半導體裝置Q3M、半導體裝置Q4M及電容器C1M的各者是相對於圖1所示的半導體裝置Q2、半導體裝置Q3、半導體裝置Q4及電容器C1的比較例。
如圖7所示般，P型阱的P阱11M是分別被N型阱的N阱15、連接阱121M及埋入阱122M包圍其周圍。N阱15是包圍P阱11M的側面的周圍。埋入阱122M是被配置於P阱11M的下方。連接阱121M是連結N阱15與埋入阱122M。連接阱121M與埋入阱122M是具有平面視寬度s2重疊的區域。連接阱121M的上面的位置是比埋入阱122M的上面的位置更淺。至連接阱121M為止的第1阱11的膜厚是w2。
P阱11M與半導體基板10是藉由N阱15、連接阱121M及埋入阱122M來電性分離。因此，可與P型的半導體基板10獨立地施加正的電壓至P阱11M。如此，半導體裝置Q1M是具有2重阱構造。
構成2重阱構造的埋入阱122M是需要形成比P阱11M更深。又，為了維持例如15V以上的接合耐壓，在比10 15cm -3更低的雜質濃度的P型的半導體基板10形成埋入阱122M。為了將埋入阱122M的電位設為一定，埋入阱122M的峰值濃度是例如10 16cm -3以上。例如在2μm以上的深度，典型的是2μm～4μm的深度，埋入阱122M會擴展。亦即，P阱11M與埋入阱122M的PN接合境界的位置是例如2μm以上的深度。就比較例的構造而言，埋入阱122M的峰值濃度是形成比P阱11M的峰值濃度更低。這是因為若以將雜質離子摻雜至半導體基板10的深的位置之方式提高離子注入的能量，則製造成本會增大。為了抑制製造成本，而降低埋入阱122M的雜質濃度。
在P阱11M配置複數的FET50。FET50的源極電極和汲極電極亦即電極擴散層51是被形成於P阱11M。
將半導體記憶體的周邊電路設為CMOS電路，且在使用於周邊電路的字元線開關電晶體QT適用FET50的情況，為了防止在CMOS電路的閂鎖效應(latch-up)，而在比埋入阱122M更淺的位置形成P阱14與N阱15。P阱14是對應於配置CMOS電路的NMOS之區域。N阱15是對應於配置CMOS電路的PMOS之區域。
P阱14的深度是例如1μm程度。N阱15是為了防止經由對向的N阱15的彼此間的半導體基板10的穿通，而在例如1.5μm程度的深度形成於半導體基板10。由於為了防止穿通，加深形成N阱15，因此無法縮小平面設計規則(Design rule)。
比較例的半導體裝置Q1M，是在P阱11M的周圍環狀地形成N阱15。N阱15是構成2重阱構造的N型阱的側面部分的上部。如上述般，為了在半導體基板10的淺的位置形成N阱15，在半導體基板10的深的位置形成的埋入阱122M是與N阱15不直接連接，在P阱11M的周圍，N型區域會分斷。若N型區域分斷，則在P阱11M與半導體基板10之間，P型區域會連續。因此，以鄰接N阱15與埋入阱122M的方式配置連接阱121M。連接阱121M是被環狀地形成於埋入阱122M的周圍。以N阱15與埋入阱122M會經由連接阱121M來確實地連接的方式，使在微影技術工程使用的連接阱121M的遮罩圖案與埋入阱122M的遮罩圖案可從容地重疊。
在圖8顯示半導體裝置Q1M的各區域的雜質濃度分佈。在圖8中，C11M是P阱11M的雜質濃度，C121M是連接阱121M的雜質濃度，C122M是埋入阱122M的雜質濃度，C15是N阱15的雜質濃度。
如圖8所示般，N阱15的雜質濃度C15的峰值濃度的深度與埋入阱122M的雜質濃度C122M的峰值濃度的深度之間的範圍，形成比P阱11M更高的雜質濃度的連接阱121M。藉此，P阱11M會與半導體基板10電性分離。
圖7所示的半導體裝置Q2M是被形成於N阱15的PMOS。半導體裝置Q3M是被形成於P阱14的NMOS。半導體裝置Q4M是使用在電荷泵電路等的高耐壓用電晶體的例子。有在電荷泵電路蓄積電荷的電容器被使用的情形。在圖7顯示電容器C1M，作為此電容器。半導體裝置Q2M～Q4M及電容器C1M是分別與半導體裝置Q2～Q4及電容器C1同樣的構成。
在此，在埋入阱122M，對於半導體基板10，在0V～4V的範圍，施加0V以上的電壓。另一方面，在P阱11M，以P阱11M會形成埋入阱122M的電壓以下之方式，例如，對於半導體基板10施加-1V～-5V的範圍的電壓。藉此，即使FET50的主電極51的電壓相對於半導體基板10為負，也可以對主電極51施加比P阱11M的電壓更正的電壓之方式維持P阱11M的電壓。藉由如此維持P阱11M的電壓，可抑制主電極51與P阱11M的接合洩漏電流，且可藉由半導體裝置Q1來將相對於半導體基板10之負的電壓轉送至記憶格陣列。
以下，參照圖9A～圖9H說明有關比較例的半導體裝置Q1M的製造方法，檢討其製造方法的問題。
首先，如圖9A所示般，將犠牲氧化膜310形成於半導體基板10上。犠牲氧化膜310的膜厚是例如10nm程度。其次，將光阻劑膜301塗佈於犠牲氧化膜310的全面。光阻劑膜301的膜厚t1是例如1.8μm以上。然後，利用微影(lithography)技術，如圖9A及圖9B所示般，形成光阻劑膜301的開口部。圖9A是沿著圖9B的A-A方向的剖面圖。另外，在說明製造方法的平面圖中，為了容易了解各阱的位置關係，透過犠牲氧化膜310及光阻劑膜來圖示各阱(以下同樣)。
其次，利用以光阻劑膜301作為遮罩的離子注入法來將N型雜質摻雜於半導體基板10，藉此形成N阱15。N型雜質是例如磷、砷、銻等。
為了將N型阱形成於半導體基板10的深的區域，需要厚的光阻劑膜，使N型雜質不會摻雜至不需要的部分。但，若將光阻劑膜形成厚，則光阻劑膜會倒塌，或因為解像度的問題，阱的平面視的寬度變寬。在圖9A，將N阱15的寬度顯示成「zn」。特別是與P阱11M的下方的埋入阱122M共通形成N阱15的情況，N阱15的寬度zn、及N阱15彼此間的間隔(在圖1及圖9A圖示成「x」)是比P阱14或第3阱13的寬度更相當地變寬。同樣，包圍P阱11M的N阱15的寬度是比P阱14的寬度更相當地變寬。若P型的阱的寬度或N型的阱的寬度寬，則在將阱形成深的情況，妨礙半導體裝置的微細化。P阱14及N阱15是為了縮小阱尺寸而寬度窄為佳。
其次，除去光阻劑膜301之後，將光阻劑膜302塗佈於犠牲氧化膜310的全面。然後，如圖9C及圖9D所示般，利用光微影蝕刻技術來形成光阻劑膜302的開口部。圖9C是沿著圖9D的C-C方向的剖面圖。
其次，利用以光阻劑膜302作為遮罩的離子注入法來將P型雜質摻雜於半導體基板10，形成P阱14或第3阱13。P型雜質是例如硼或銦等。此時形成的P型阱的深度是可比N型阱更淺。這是因為不需要以共通的製程形成P阱11M與P阱14。藉由P型阱的深度淺，可降低離子注入能量。因此，即使將光阻劑膜302的厚度設為比光阻劑膜301的厚度1.8μm更薄，被離子注入的P型雜質也不穿過光阻劑膜302。光阻劑膜302的厚度是例如1.6μm以下。藉此，可將第3阱13的寬度(在圖1及圖9C圖示為「zp」)設為比側面區域121a的寬度zn更窄。
其次，除去光阻劑膜302之後，將光阻劑膜303塗佈於犠牲氧化膜310的全面。然後，如圖9E及圖9F所示般，利用光微影蝕刻技術來形成光阻劑膜303的開口部。圖9E是沿著圖9F的E-E方向的剖面圖。然後，利用以光阻劑膜303作為遮罩的離子注入法來將N型雜質(例如磷或砷)摻雜於半導體基板10，形成埋入阱122M。進一步，利用以光阻劑膜303作為遮罩的離子注入法來將P型雜質(例如硼)摻雜於半導體基板10，形成P阱11M。此時，埋入阱122M是需要形成比P阱11M更深，典型的是在2μm～4μm的深度，埋入阱122M擴展。因此，光阻劑膜303的膜厚t2是例如4μm以上7μm以下。
光阻劑膜303的膜厚t2是比光阻劑膜301或光阻劑膜302更非常厚。因此，光阻劑構件的成本也高，且在曝光製程中為了將厚的光阻劑膜充分地曝光，費時，製造成本會增大。
如圖9E所示般，N阱15與埋入阱122M是不連接，P阱11M與半導體基板10是不被分離。在圖9E中，以「w」來表示N阱15與埋入阱122M的分離後的區域的深度。
其次，除去光阻劑膜303之後，將膜厚t3的光阻劑膜304塗佈於犠牲氧化膜310的全面。然後，如圖9G及圖9H所示般，利用光微影蝕刻技術來形成光阻劑膜304的開口部。圖9G是沿著圖9H的G-G方向的剖面圖。然後，利用以光阻劑膜304作為遮罩的離子注入法，將N型雜質(例如磷或砷)摻雜於半導體基板10，形成連接阱121M。連接阱121M是被追加形成的N型阱，與2重阱構造的側面的上部即N阱15連接，且作為2重阱構造的側面的下部，與埋入阱122M連接。連接阱121M是以和埋入阱122M的上部連接的方式形成環狀。圖9H是在連接阱121M附上剖面線顯示。
連接阱121M是在深度1.5μm～2.5μm的範圍，需要形成為N型的雜質濃度會比P型的雜質濃度為比10 16cm -3更高的P阱11M更高。例如圖8所示般，典型的是連接阱121M擴展至2μm以上的深度。即使為使用將半導體基板10的溝道效應(Channeling)等的雜質擴展至深度方向的方法，光阻劑膜304的膜厚t3也需要形成厚。例如，光阻劑膜304是以2μm以上7μm以下的膜厚形成。此膜厚t3是比光阻劑膜301或光阻劑膜302更充分地厚的膜厚。因此，光阻劑構件的成本也高，且在曝光製程中為了將厚的光阻劑膜充分地曝光，花費時間，製造成本增大。
進一步，為了在深的位置形成連接阱121M，光阻劑膜304基於光阻劑膜的解像度的問題，相較於用以形成N阱15的光阻劑膜301，最小阱寬也無法縮小。因此，以和 其他的N型阱不同的工程形成連接阱121M。其結果，比起不形成連接阱121M的工程時，藉由連接阱121M的寬度v，橫方向的佈局設計擴大。例如一般相對於寬度zn，連接阱121M的寬度v是按照光阻劑膜301與光阻劑膜304的膜厚比而擴大。其結果，在2重阱構造的設計規則的縮小產生限制。
如上述般，在比較例的半導體裝置中，藉由形成N阱15、連接阱121M及埋入阱122M，可電性分離2重阱構造的P阱11M與半導體基板10。但，為了實現比較例的半導體裝置的2重阱構造，產生為了形成連接阱121M而摻雜N型雜質的N型摻雜區域及為了形成P阱11M而摻雜P型雜質的P型摻雜區域所重疊的區域。在圖7顯示此N型摻雜區域與P型摻雜所重疊的重複區域的寬度為s2。寬度s2是例如0.1μm以上1.0μm以下。
然後，雖省略圖示，但實際藉由周知的製造方法，形成電極擴散層51或閘極電極52等，形成半導體裝置Q1M～Q4M、電容器C1M。進一步，亦可更在電晶體上形成層間絕緣膜(圖示略)。
具有上述說明的2重阱構造的比較例的半導體裝置Q1M的製造方法是有以下般的問題。
(1)連接阱121M是利用與埋入阱122M不同工程的光微影蝕刻技術來形成。因此，為了遮罩的對位餘裕，在用以形成P阱11M的P型摻雜區域的內側產生用以形成連接阱121M的摻雜N型雜質的重複區域。其結果，FET50的源極電極或汲極電極即電極擴散層51與連接阱121M的距離會比埋入阱122M與電極擴散層51的距離更近。藉此，產生耐壓降低或洩漏電流增大。為了防止此耐壓降低，需要使電極擴散層51不配置於連接阱121M的附近，牽連至半導體裝置的面積的增大。因此，在圖7所示的比較例的半導體裝置Q1M中，難以使2重阱構造的設計規則縮小。
(2)由於在與埋入阱122M不同的工程形成連接阱121M，因此光阻劑膜303的膜厚t3是例如2μm以上7μm以下。此膜厚t3是比光阻劑膜301、302更相當厚。因此，光阻劑構件的成本也高，且在曝光製程中為了將厚的光阻劑膜充分地曝光，費時，製造成本會增大。
對於上述的問題，若根據第1實施形態的半導體裝置，則如以下說明般，有關在深的位置形成N型阱的2重阱構造所必要的高耐壓用電晶體，可縮小包圍P型阱的N型阱的寬度。因此，可實現防止與鄰接元件的穿通，且有利於微細化的2重阱構造。並且，可縮短2重阱構造的外側的N型阱的製造工程來削減工程數及製造成本。
以下，參照圖10A～圖10D，說明第1實施形態的半導體裝置的製造方法之一例。
首先，與參照圖9A及圖9B說明的方法同樣，使用光阻劑膜302，在同一工程形成N型阱的側面區域121a與N阱15。側面區域121a是平面視形成環狀，包圍形成有第1阱11的區域的周圍。其次，將光阻劑膜302塗佈於犠牲氧化膜310的全面。然後，如圖10A及圖10B所示般，利用光微影蝕刻技術，形成光阻劑膜302的開口部。圖10A是沿著圖10B的A-A方向的剖面圖。
其次，利用以光阻劑膜302作為遮罩的離子注入法來將P型雜質摻雜於半導體基板10，形成P阱14及第3阱13。此時，可將P阱14與第3阱13的深度設為比側面區域121a或N阱15的深度更淺。這是因為不需要在與第1阱11同一工程形成P阱14。因此，即使光阻劑膜302的膜厚比光阻劑膜301的膜厚(例如1.8μm)更薄，被離子注入的P型雜質也不穿過光阻劑膜302。光阻劑膜302的膜厚是例如1.6μm以下。因此，可比側面區域121a的寬度zn更縮小第3阱13的寬度zp。
其次，除去光阻劑膜302之後，將膜厚t2的光阻劑膜303塗佈於犠牲氧化膜310的全面。然後，如圖10C及圖10D所示般，利用光微影蝕刻技術來形成光阻劑膜303的開口部。膜厚t2是例如4μm以上7μm以下。圖10C是沿著圖10D的C-C方向的剖面圖。
此時，如圖10C所示般，在光阻劑膜303的開口部的外緣，環狀地留下膜厚t4的外緣阻劑303A，作為光阻劑膜303的一部分。外緣阻劑303A是包圍光阻劑膜303的開口部的周圍全體。膜厚t4是例如0.2μm以上3μm以下。光阻劑膜303的開口部的寬度z4是例如1μm以上500μm以下。又，連結區域121b的寬度z3是比第2部分122的寬度更窄，例如0.1μm以上10μm以下。
為了實現光阻劑膜303的高度改變的構造，例如，亦可將光透過量不同的半透過(halftone)構造形成於光阻劑膜303的開口部的外緣。然後，藉由提高光透過量的周知的遮罩技術，以一次的曝光作成光阻劑膜303的高度改變的構造。又，例如，亦可將比光的波長更小的「線/空間」圖案形成於曝光用遮罩。亦即，亦可在光阻劑膜303的開口部的外周配置「線/空間」圖案，使光透過量變少。
其次，利用以光阻劑膜303作為遮罩的離子注入法，將N型雜質摻雜於半導體基板10，同時形成連結區域121b與2重阱構造的下部即第2部分122。進一步，利用以光阻劑膜303作為遮罩的離子注入法來將P型雜質摻雜於半導體基板10，形成2重阱構造的上部即第1阱11。藉此，在側面區域121a覆蓋側面的周圍的上部，在連結區域121b覆蓋側面的周圍的下部，底部被第2部分122覆蓋的第1阱11會被形成於半導體基板10。此時，由於第2部分122是需要比第1阱11形成更深，所以例如在2μm～4μm的深度形成第2部分122。因此，光阻劑膜303的膜厚t2是被形成厚，膜厚t2是例如4μm以上7μm以下。
在以上述的光阻劑膜303作為遮罩的離子注入工程中，比起外緣阻劑303A未配置的光阻劑膜303的開口部，在配置外緣阻劑303A的區域中，被注入於半導體基板10的內部的N型雜質的位置淺。亦即，僅膜厚t4的外緣阻劑303A所致的離子注入的阻止能部分，N型雜質會被形成於半導體基板10的淺的位置。藉此，形成連結至第2部分122的連結區域121b。如此，藉由一次的離子注入工程，同時形成第2阱12的連結區域121b與第2部分122。
另外，在形成第1阱11的離子注入工程中，在側面區域121a的與第1阱11鄰接的區域注入P型雜質，而形成重複區域121p。在外緣阻劑303A的區域中，P型雜質是僅外緣阻劑303A的離子注入的阻止能部分，被注入至半導體基板10的淺的位置。
外緣阻劑303A的寬度z3是可比以光阻劑膜303的解像度來決定的寬度zn更窄。這是因為藉由用以形成例如3μm以上的寬度的第1阱11的開口部的寬度z4、及z4+2×z3來決定光阻劑膜303的開口部的寬度所致。可比以最小線寬度來決定的尺寸更任意地縮小寬度z3的尺寸。
由於可將寬度z3設為比寬度zn更窄，因此可將第1阱11與連結區域121b的境界的位置和第2部分122與連結區域121b的境界的位置平面視維持在同一線上，比比較例更擴大連結區域121b與半導體裝置Q4的主電極51的平面視的距離y。藉由如此確保距離y，即使對於半導體基板10施加15V以上的電壓至側面區域121a的情況，也可防止從側面區域121a往半導體裝置Q4的主電極51的穿通。因此，比比較例更可抑制佈局面積的增大。又，藉由確保距離y，即使例如對於半導體基板10施加15V以上的電壓至半導體裝置Q4的主電極51，也可防止連結區域121b例如0V時的穿通。
如圖6所示般，重複區域121p的P型的雜質濃度C121p的峰值濃度是比側面區域121a的雜質濃度C121a與連結區域121b的雜質濃度C121b的同深度的和更小。藉此，形成有側面區域121a與重複區域121p的區域是作為N型區域，與連結區域121b連續地形成，可減低第2阱12的電阻。並且，側面區域121a的寬度zn會比重複區域121p的寬度z3更廣。因此，即使重複區域121p的峰值濃度比側面區域121a的雜質濃度與連結區域121b的雜質濃度的同深度的和更高，側面區域121a與連結區域121b也電性連接。藉由如此的構造，有使側面區域121a的深度形成淺的自由度，亦可抑制側面區域121a間的穿通。此情況，重複區域121p會與第1阱11連結，以P型的區域進入N型阱的區域內的形式形成。但，此P型的區域與半導體基板10是藉由N型阱來電性分離。
然後，藉由周知的製造方法，形成電極擴散層51或閘極電極52等，形成半導體裝置Q1～Q4及電容器C1。藉此，完成第1實施形態的半導體裝置。
如以上說明般，側面區域121a與連結區域121b是彼此接觸，連結區域121b與第2部分122是彼此接觸。因此，P型的第1阱11的周圍是藉由N型的第2阱12所包圍，該N型的第2阱12是藉由側面區域121a、連結區域121b及第2部分122所構成。藉由第1阱11的周圍被第2阱12包圍，第1阱11是從半導體基板10電性分離。
在第1實施形態的半導體裝置的製造方法中，與比較例的製造方法不同，第2部分122與連結區域121b會藉由相同的離子注入工程來同時形成。亦即，覆蓋第1阱11的底面與側面的下部之N型阱的凹形狀會被一體地形成。另外，藉由相同的離子注入工程，與第1阱11同時，重複區域121p會被形成於N型阱的區域內。
連結區域121b是在第2部分122與連結區域121b的境界無對準偏移，自我匹配地形成。因此，可不需要對準偏移等的餘裕，使在比較例的製造方法產生的P阱11M的N型摻雜區域進入的重複區域最小化。藉此，要比比較例更可擴大確保連結區域121b與電極擴散層51的間隔。因此，可防止連結區域121b與FET50的源極電極或汲極電極之間的耐壓降低或洩漏電流增大。又，關於在光微影蝕刻技術使用的遮罩，不需要對於對準偏移的餘裕。因此，若根據半導體裝置Q1，則要比比較例更將FET50設置於連結區域121b的附近，可縮小佈局面積。
另外，連結區域121b的N型的雜質濃度是例如比被形成於深度1.5μm～2.5μm的範圍的第1阱11的P型的雜質濃度更高。由於連結區域121b是在與第2部分122同離子注入工程形成，因此第2部分122的峰值濃度是比在第1阱11的深度1μm以下的峰值濃度更高。此點，半導體裝置Q1與比較例不同。如圖6所示般，藉由將連結區域121b形成比第2部分122更淺，及將連結區域121b的峰值濃度形成比第1阱11的峰值濃度更高，可藉由連結區域121b來將第1阱11與半導體基板10之間電性分離。
在上述說明的半導體裝置Q1的製造方法中，不需要在比較例的製造方法所必要的連接阱121M的製造工程。亦即，在比較例的製造方法中，在深度1.5μm～2.5μm的範圍，需要形成N型的雜質濃度比第1阱11的P型的雜質濃度更高的連接阱121M。相對的，在半導體裝置Q1的製造方法中，不需要用以形成連接阱121M之膜厚比光阻劑膜301、302更厚的光阻劑膜的形成與曝光工程、及追加形成N型阱的離子注入工程。因此，若根據半導體裝置Q1的製造方法，則不需要光阻劑構件的成本高且為了將厚的光阻劑膜充分地曝光的花時間的工程，可減低製造成本。
＜變形例＞ 在圖11顯示第1實施形態的變形例的半導體裝置Q1的構成。在圖11所示的半導體裝置Q1中，連結區域121b是隨著離開第1阱11而逐漸地接近半導體基板10的表面的形狀。因此，可抑制起因於電場集中在連結區域121b的側面的角部，而在第2阱12與半導體基板10的境界發生的形狀效應所致的耐壓的降低。
以下，參照圖12A～圖12B，說明圖11所示的半導體裝置Q1的製造方法之一例。圖12A是相當於圖10C的剖面圖，有關此以前的製造工程是與圖1所示的半導體裝置Q1同樣，因此省略記載。圖12A是沿著圖12B的A-A方向的剖面圖。
在犠牲氧化膜310的全面依次塗佈光阻劑膜305與光阻劑膜303之後，如圖12A及圖12B所示般，利用光微影蝕刻技術來形成光阻劑膜305與光阻劑膜303的開口部。此時，在光阻劑膜303的開口部的外緣，環狀地留下膜厚t4的光阻劑膜305。膜厚t4是例如0.2μm以上2μm以下。光阻劑膜305的開口部的寬度z4是例如1μm以上500μm以下。又，連結區域121b的寬度z3是比側面區域121a的寬度zn更窄，例如0.1μm以上10μm以下。
為了在光阻劑膜303的開口部的外緣環狀地留下光阻劑膜305，例如，使用曝光感度或顯像所致的感光之處的阻劑溶解速度會比光阻劑膜303更低的光阻劑膜305。藉此，可以一次的曝光作成在光阻劑膜303的開口部的外緣留下光阻劑膜305的構造此情況，由於藉由光阻劑膜的設法形成光阻劑膜的階差，因此可使用成本便宜的鉻遮罩等，作為微影工程的曝光用的遮罩。由於可使用解像度低的遮罩，因此可減低遮罩作成的成本。
在圖11所示的半導體裝置Q1中，隨著離開第1阱11，連結區域121b會接近半導體基板10的表面。此構造是如圖12A所示般，以在光阻劑膜303的開口部形成越接近內側，光阻劑膜303的膜厚變越薄的留末端形狀之方式，藉由調整光阻劑膜303的顯像來實現。光阻劑膜303的開口部是包含留末端形狀的部分。藉由使用開口部的外緣為留末端形狀的光阻劑膜303之離子注入，可使被摻雜的雜質的深度隨著離開第1阱11而離半導體基板的表面淺。成為連結區域121b的雜質濃度的峰值之位置是亦可隨著接近半導體基板的表面方向而移動至離開第1阱11的方向。
其次，利用以光阻劑膜305及光阻劑膜303的光阻劑層疊膜作為遮罩的離子注入法，將N型雜質摻雜於半導體基板10，而形成2重阱構造的下部即第2部分122。進一步，利用以光阻劑層疊膜作為遮罩的離子注入法，將P型雜質摻雜於半導體基板10，形成2重阱構造的上部即第1阱11。此時，第2部分122是需要形成比第1阱11更深，因此例如在2μm～4μm的深度形成第2部分122。為此，光阻劑層疊膜的膜厚t2是形成厚，膜厚t2是例如4μm以上7μm以下。
在此離子注入工程中，就光阻劑膜305被殘留於光阻劑膜303的開口部的區域而言，是僅光阻劑膜305的離子注入的阻止能部分，被注入至半導體基板10的N型雜質的位置變淺，形成連結區域121b。又，就光阻劑膜305被殘留於光阻劑膜303的開口部的區域而言，是僅光阻劑膜305的離子注入的阻止能部分，被注入至半導體基板10的P型雜質的位置會變淺。在側面區域121a的與第1阱11鄰接的區域注入P型雜質，形成重複區域121p。
然後，藉由周知的製造方法，形成電極擴散層51或閘極電極52等，形成半導體裝置Q1～Q4及電容器C1。藉此，完成圖11所示的半導體裝置Q1。另外，有關根據離子注入的雜質濃度分佈的特徵是與圖6同樣，因此省略說明。
(第2實施形態) 在圖13顯示第2實施形態的半導體裝置Q1的構成。圖13所示的半導體裝置Q1是與第1實施形態，連結區域121b及重複區域121p的形狀不同。其他則是與第1實施形態實質上同樣，省略重複的記載。
在圖13所示的半導體裝置Q1中，連結區域121b會延伸成隨著離開第1阱11而接近半導體基板10的表面。而且，連結區域121b與半導體基板10的境界為朝向半導體基板10的表面平緩地接近的傾斜面。此傾斜面是不具傾斜的角度急劇地變化的角部。因此，可比圖11所示的半導體裝置Q1更進一步抑制起因於電場集中於連結區域121b的側面的角部而在第2阱12與半導體基板10的境界產生的形狀效應所造成的耐壓的降低。
圖13所示的半導體裝置Q1的連結區域121b的深度是至與第2部分122連接為止，且朝向半導體基板10的表面平緩地變淺。又，連結區域121b是平面視未被形成於比側面區域121a更外側。因此，可將第1阱11與連結區域121b的境界的位置和第2部分122與連結區域121b的境界的位置平面視維持在同一線上，比比較例更擴大從連結區域121b到半導體裝置Q4的主電極51的距離y。藉此，對於半導體基板10施加15V以上的電壓至側面區域121a的情況，也可防止從連結區域121b往半導體裝置Q4的主電極的穿通。又，可防止從半導體裝置Q4的主電極51往連結區域121b的穿通。
在圖13所示的半導體裝置Q1中，需要形成N型的雜質濃度比第1阱11的P型的雜質濃度更高的連結區域121b。在圖14顯示圖13所示的半導體裝置Q1的雜質濃度分佈的例子。與圖6同樣，C11、C121p是分別為第1阱11、重複區域121p的P型雜質的濃度，C121a、C121b、C122是分別為側面區域121a、連結區域121b、第2部分122的N型雜質的濃度。如圖14所示般，藉由將形成比第2部分122更淺的連結區域121b的峰值濃度形成比第1阱11的峰值濃度更高，能以N型的第2阱12來覆蓋P型的第1阱11的周圍。又，成為連結區域121b的雜質濃度的峰值的位置是亦可隨著接近半導體基板的表面方向，而移動至離開第1阱11的方向。
並且，在圖13所示的半導體裝置Q1中，維持連結區域121b與重複區域121p的相對性的位置關係不變，連結區域121b是移動至半導體基板10的淺的方向，連結區域121b會延伸至到達側面區域121a的表面為止。在圖13所示的半導體裝置Q1中，連結區域121b會自我匹配地形成於重複區域121p與半導體基板10之間。因此，若根據第2實施形態的半導體裝置Q1，則與第1實施形態的半導體裝置Q1作比較，藉由側面區域121a、連結區域121b及第2部分122，可將第1阱11與半導體基板10更完全地電性分離。
以下，參照圖15A～圖15C，說明第2實施形態的半導體裝置的製造方法之一例。圖15A是相當於圖10C的剖面圖，有關此以前的製造工程是與圖1所示的半導體裝置Q1同樣，因此省略記載。圖15A是沿著圖15B的A-A方向的剖面圖。
如圖15A所示般，將膜厚t2的光阻劑膜303塗佈於犠牲氧化膜310的全面之後，利用光微影蝕刻技術，形成光阻劑膜303的開口部。膜厚t2是例如4μm以上7μm以下。如圖15A所示般，在光阻劑膜303的開口部是形成以光阻劑膜303的膜厚會隨著從開口部的中心朝向外側逐漸地變厚的方式設置傾斜(斜度(taper))的區域(以下亦稱為「斜度區域」)。光阻劑膜303的開口部的底部的寬度z4是例如0.1μm以上10μm以下。光阻劑膜303的膜厚t2是例如4μm以上7μm以下。
為了在光阻劑膜303的開口部形成斜度區域，例如，利用在厚膜的光阻劑膜的光吸收。就厚膜的光阻劑膜而言，從光阻劑膜的上部朝向下部，光的透過量減少，因此曝光量也是在光阻劑膜的下部比光阻劑膜的上部更減少。因此，可在光阻劑膜的開口部形成斜度區域。又，亦可使用使厚度方向的組成變化，越成為上部，光感度越高的光阻劑膜303。
另外，在曝光後的顯像中，也在厚膜的光阻劑膜的情況，從光阻劑膜的上部溶出的成分上昇，因此光阻劑膜容易殘留於下部。亦可利用此方法，在光阻劑膜303的開口部形成斜度區域。
又，如圖15C般，在光阻劑膜303的曝光用遮罩400中，亦可在從連結區域121b到重複區域121p的範圍，以比光波長更小的尺寸來形成「線/空間」圖案。「線/空間」圖案是交替地配置遮斷光的線部分及透過光的空間部分之圖案。隨著從連結區域121b朝向重複區域121p，增加「線/空間」圖案的空間的比率。藉由使用如此的曝光用遮罩400，也可隨著從側面區域121a朝向重複區域121p來增加曝光量。不使用部分透過材等，例如使用鉻遮罩等的價格便宜的遮罩材，作為曝光用遮罩400的遮罩材，可降低曝光用遮罩400的作成成本。又，亦可適當組合上述的方法，在光阻劑膜303的開口部形成斜度區域。
光阻劑膜303的斜度區域的寬度z5是可設為比以光阻劑膜303的解像度來決定的寬度更小的值。例如相對於第1阱11的開口部的3μm以上的寬度z4，光阻劑膜303的開口部的寬度會以z4+2×z5來決定。因此，比以最小線寬來決定的尺寸更縮小寬度z5的大小。
利用以光阻劑膜303作為遮罩的離子注入法來將N型雜質摻雜於半導體基板10，形成2重阱構造的下部即第2部分122。進一步，利用以光阻劑膜303作為遮罩的離子注入法來將P型雜質摻雜於半導體基板10，形成2重阱構造的上部即第1阱11。
在此離子注入工程中，就光阻劑膜303的斜度區域而言，是僅斜度區域的離子注入的阻止能部分，被注入於半導體基板10的N型雜質的位置會慢慢地變淺，形成連結區域121b。又，就光阻劑膜303的斜度區域而言，是僅斜度區域的離子注入的阻止能部分，被注入於半導體基板10的P型雜質的位置會變淺。在側面區域121a的與第1阱11鄰接的區域注入P型雜質，形成重複區域121p。
然後，藉由周知的製造方法，形成電極擴散層51或閘極電極52等，形成半導體裝置Q1～Q4及電容器C1。藉此，完成圖13所示的半導體裝置Q1。另外，有關根據離子注入的雜質濃度分佈的特徵是與圖6同樣，因此省略說明。
＜變形例＞ 在圖16顯示第2實施形態的變形例的半導體裝置Q1的構成。在圖16所示的半導體裝置Q1中，連結區域121b會延伸成隨著離開第1阱11而接近半導體基板10的表面。但，連結區域121b的端部是不到達半導體基板10的表面，位於側面區域121a的內部。藉由此連結區域121b的配置，即使側面區域121a的寬度被縮小，連結區域121b的寬度被縮小，也可抑制連結區域121b與半導體基板10的境界的傾斜面的角度的增大。因此，可抑制在第2阱12與半導體基板10的境界因為形狀效應而在連結區域121b產生的電場集中。
另外，連結區域121b的端部位於側面區域121a的內部之處，與半導體基板10對向的是側面區域121a。因此，即使是連結區域121b的端部位於側面區域121a的內部的構造，也不會有使第2阱12與半導體基板10的耐壓特性劣化的情形。
藉由圖16所示的半導體裝置Q1的連結區域121b的形狀，可比第1實施形態的半導體裝置Q1更進一步抑制起因於在連結區域121b的角部的電場集中之形狀效應所造成的耐壓的降低。又，與圖13所示的半導體裝置Q1作比較，圖16所示的半導體裝置Q1的連結區域121b的深度是至進入第2部分122為止，且平緩地朝向半導體基板10的表面而變淺。連結區域121b是在與第2部分122相同的離子注入工程形成。重複區域121p是在與第1阱11相同的離子注入工程被形成於側面區域121a內。
並且，在圖16所示的半導體裝置Q1中，維持連結區域121b與重複區域121p的相對性的位置關係不變，連結區域121b移動至半導體基板10的淺的方向，連結區域121b會延伸至端部到達側面區域121a的內部為止。若根據圖16所示的半導體裝置Q1，則可比圖13所示的半導體裝置Q1更縮小連結區域121b的深度方向的變化量。
在圖16所示的半導體裝置Q1中，也是連結區域121b會自我匹配地形成於重複區域121p與半導體基板10之間。因此，可藉由側面區域121a、連結區域121b及第2部分122來電性地分離第1阱11與半導體基板10。
以下，參照圖17A～圖17B，說明第2實施形態的變形例的半導體裝置Q1的製造方法之一例。圖17A是相當於圖10C的剖面圖，有關此以前的製造工程是與圖1所示的半導體裝置Q1同樣，因此省略記載。圖17A是沿著圖17B的A-A方向的剖面圖。
如圖17A所示般，將膜厚t2的光阻劑膜303塗佈於犠牲氧化膜310的全面之後，利用光微影蝕刻技術來形成光阻劑膜303的開口部。膜厚t2是例如4μm以上7μm以下。如圖17A所示般，在光阻劑膜303的開口部是形成光阻劑膜303的膜厚會隨著從開口部的中心朝向外側而逐漸地變厚的斜度區域。但，如圖17A所示般，斜度區域的傾斜面是不到達光阻劑膜303的上面，與對於上面垂直的開口部的側面的中間地點交叉。亦即，在光阻劑膜303的開口部的下部選擇性地設置斜度而形成的斜度區域會包圍開口部的全體。斜度區域的寬度z5是例如0.1μm以上10μm以下。又，斜度區域的高度t5是例如0.2μm以上3μm以下。
為了將圖17A所示般的斜度區域形成於光阻劑膜303，例如，亦可使光阻劑膜303的厚度方向的組成變化。亦即，亦可使用：在至高度t5為止的範圍，越上部，光感度越高，且在比高度t5更上面，光感度成為一定的光阻劑膜303。又，曝光後的顯像中，也是在厚膜的光阻劑膜的情況，因為從光阻劑膜的上部溶出的成分上昇，所以光阻劑膜會容易殘留於下部。亦可利用此方法，在光阻劑膜303的開口部形成斜度區域。或，亦可使用參照圖15C說明般的形成「線/空間」圖案的曝光用遮罩。
斜度區域的寬度z5是可設為比以光阻劑膜303的解像度來決定的寬度更小的值。例如，相對於持有3μm以上的寬度的連結區域121b的開口部的寬度z6，以z6+2×z5來決定光阻劑膜303的開口部的寬度。由如此以最小線寬決定的尺寸，可縮小寬度z5的大小。
利用以光阻劑膜303作為遮罩的離子注入法，將N型雜質摻雜於半導體基板10，形成2重阱構造的下部即第2部分122。進一步，利用以光阻劑膜303作為遮罩的離子注入法，將P型雜質摻雜於半導體基板10，形成2重阱構造的上部即第1阱11。
在此離子注入工程中，就光阻劑膜303的斜度區域而言，是僅斜度區域的離子注入的阻止能部分，被注入至半導體基板10的N型雜質的位置變淺，形成連結區域121b。又，就光阻劑膜303的斜度區域而言，是僅斜度區域的離子注入的阻止能部分，被注入至半導體基板10的P型雜質的位置變淺。在側面區域121a的與第1阱11鄰接的區域注入P型雜質，形成重複區域121p。
然後，藉由周知的製造方法，形成電極擴散層51或閘極電極52等，形成半導體裝置Q1～Q4及電容器C1。藉此，完成圖16所示的半導體裝置Q1。另外，有關根據離子注入的雜質濃度分佈的特徵是與圖6同樣，因此省略說明。
(其他的實施形態) 另外，本發明不是被限定於上述的實施形態。例如，元件分離或絕緣膜的形成方法是亦可使用將矽變換成矽氧化膜或矽氮化膜以外的方法，例如，將氧離子注入至堆積後的矽的方法，或將堆積後的矽氧化的方法。又，電荷蓄積層是亦可使用二氧化鈦(Ti0 2)或氧化鋁(Al 20 3)、鉭氧化膜、鈦酸鍶或鈦酸鋇、鈦酸鋯鉛、或該等的層疊膜。
又，使用P型的Si基板作為半導體基板10，但亦可將矽鍺(SiGe)混晶、矽鍺碳(SiGeC)混晶等含矽的其他的單結晶半導體基板使用在半導體基板10。又，亦可在閘極電極52使用SiGe混晶、SiGeC混晶、TiSi、NiSi、CoSi、矽化鉭(TaSi)、WSi、MoSi等的矽化物。或，亦可在閘極電極52使用多矽結構、鈦(Ti)、鋁(Al)、銅(Cu)、TiN、鎢(W)等的金屬。閘極電極52是亦可為多結晶，或亦可為上述金屬的層疊構造。又，亦可在閘極電極52使用非晶質Si、非晶質SiGe、非晶質SiGeC，或亦可使用該等的層疊構造。
又，舉NAND型記憶格為例，作為記憶格，但亦可將半導體裝置Q1使用在任何形式的記憶格的半導體記憶體的周邊電路。例如，記憶格是NOR型記憶格、AND型記憶格、假想接地型記憶格的哪個皆可。又，記憶格是亦可為在絕緣膜蓄積電荷而進行記憶的MONOS型記憶格，或亦可為閘極電極具有浮閘的記憶格。
又，為了容易了解說明，在同一剖面表示半導體裝置Q1～Q4及電容器C1，但不須在同一剖面形成所有的半導體元件，只要將各個的半導體元件形成於對應的阱上即可。例如，亦可不形成電容器C1。此情況，亦可不將半導體裝置Q1～Q4的閘極電極52分成控制閘極電極52a及浮閘52b。
又，上述是根據將半導體裝置Q1適用於半導體記憶體的周邊電路的例子進行說明，但亦可將半導體裝置Q1適用於內藏半導體記憶體的半導體積體電路裝置。例如，亦可將半導體裝置Q1適用於處理器、系統LSI等。
說明了本發明的幾個的實施形態，但該等的實施形態是作為例子提示者，不是意圖限定發明的範圍。該等實施形態是可在其他的各種的形態被實施，可在不脫離發明的主旨的範圍進行各種的省略、置換、變更。該等實施形態或其變形是與含在發明的範圍或主旨同樣，為申請專利範圍記載的發明及其均等的範圍所包含者。
Q1~Q4:半導體裝置 Q1M~Q4M:半導體裝置 10:半導體基板 11:第1阱 11M:P阱 12:第2阱 13:第3阱 14:P阱 15:N阱 20:元件分離 50:FET 51:電極擴散層 52:閘極電極 52a:控制閘極電極 52b:浮閘 52c:區塊絕緣膜 53:閘極絕緣膜 54:上面絕緣膜 55:側面絕緣膜 121:第1部分 121a:側面區域 121b:連結區域 121M:連接阱 121p:重複區域 122:第2部分 122M:埋入阱 200:記憶格陣列 201:第1記憶格陣列 202:第2記憶格陣列 210:柱狀半導體 220:閘極絕緣膜 230:電極層 250:記憶體串 301:光阻劑膜 302:光阻劑膜 303:光阻劑膜 303A:外緣阻劑 304:光阻劑膜 305:光阻劑膜 310:犧牲氧化膜 500:行解碼器 501:第1行解碼器 502:第2行解碼器 ST1:汲極側選擇電晶體 ST2:源極側選擇電晶體 BL1,BL2:資料轉送線 SL:源極線 MT:記憶格 SN1:汲極側選擇閘極線 SN2:源極側選擇閘極線 SGT1:第1選擇電晶體 SGT2:第2選擇電晶體 SGN1,SGN2:選擇訊號 WL:字元線 WL1,WL2,･･･,WLn:資料選擇線 Q11,Q12,･･･,Q1n:字元線開關電晶體 QT:字元線開關電晶體 CGN1,CGN2,･･･,CGNn:資料控制訊號 BL:位元線 C1:電容器 C1M:電容器 t1~t3:膜厚 w:深度
[圖1]是表示第1實施形態的半導體裝置的構成的模式性的剖面圖。 [圖2]是表示半導體記憶體的構成的例子的模式性的電路圖。 [圖3]是表示記憶格的構成的模式性的剖面圖。 [圖4]是記憶體串的模式性的立體圖。 [圖5]是記憶格陣列的模式性的立體圖。 [圖6]是表示第1實施形態的半導體裝置的雜質濃度分佈的圖表。 [圖7]是表示比較例的半導體裝置的構成的模式性的剖面圖。 [圖8]是表示比較例的半導體裝置的雜質濃度分佈的圖表。 [圖9A]是用以說明比較例的半導體裝置的製造方法的模式性的剖面圖(其1)。 [圖9B]是用以說明比較例的半導體裝置的製造方法的模式性的平面圖(其1)。 [圖9C]是用以說明比較例的半導體裝置的製造方法的模式性的剖面圖(其2)。 [圖9D]是用以說明比較例的半導體裝置的製造方法的模式性的平面圖(其2)。 [圖9E]是用以說明比較例的半導體裝置的製造方法的模式性的剖面圖(其3)。 [圖9F]是用以說明比較例的半導體裝置的製造方法的模式性的平面圖(其3)。 [圖9G]是用以說明比較例的半導體裝置的製造方法的模式性的剖面圖(其4)。 [圖9H]是用以說明比較例的半導體裝置的製造方法的模式性的平面圖(其4)。 [圖10A]是用以說明第1實施形態的半導體裝置的製造方法的模式性的剖面圖(其1)。 [圖10B]是用以說明第1實施形態的半導體裝置的製造方法的模式性的平面圖(其1)。 [圖10C]是用以說明第1實施形態的半導體裝置的製造方法的模式性的剖面圖(其2)。 [圖10D]是用以說明第1實施形態的半導體裝置的製造方法的模式性的平面圖(其2)。 [圖11]是表示第1實施形態的變形例的半導體裝置的構成的模式性的剖面圖。 [圖12A]是用以說明第1實施形態的變形例的半導體裝置的製造方法的模式性的剖面圖。 [圖12B]是用以說明第1實施形態的變形例的半導體裝置的製造方法的模式性的平面圖。 [圖13]是表示第2實施形態的半導體裝置的構成的模式性的剖面圖。 [圖14]是表示第2實施形態的半導體裝置的雜質濃度分佈的圖表。 [圖15A]是用以說明第2實施形態的半導體裝置的製造方法的模式性的剖面圖。 [圖15B]是用以說明第2實施形態的半導體裝置的製造方法的模式性的平面圖。 [圖15C]是表示在第2實施形態的半導體裝置的製造使用的曝光用遮罩的例子的模式性的平面圖。 [圖16]是表示第2實施形態的變形例的半導體裝置的構成的模式性的剖面圖。 [圖17A]是用以說明第2實施形態的變形例的半導體裝置的製造方法的模式性的剖面圖。 [圖17B]是用以說明第2實施形態的變形例的半導體裝置的製造方法的模式性的平面圖。
10:半導體基板
11:第1阱
12:第2阱
13:第3阱
14:P阱
15:N阱
20:元件分離
50:FET
51:電極擴散層
52:閘極電極
52a:控制閘極電極
52b:浮閘
52c:區塊絕緣膜
53:閘極絕緣膜
54:上面絕緣膜
55:側面絕緣膜
121:第1部分
121a:側面區域
121b:連結區域
121p:重複區域
122:第2部分
C1:電容器
Q1~Q4:半導體裝置
w2:膜厚
x:間隔
y:距離
z3,zn,zp:寬度

Claims (20)

  1. 一種半導體裝置，係控制藉由複數的記憶格電晶體所構成的記憶格陣列之周邊電路的半導體裝置，其特徵係具備： 第1導電型的半導體基板； 被設在前述半導體基板的表面側之第1導電型的第1阱； 包含：被設在前述第1阱的側面的第1部分、及與和前述第1部分的前述表面側相反側的端部即側底部連接，被設在前述第1阱的底部的第2部分，之第2導電型的第2阱； 被設在前述半導體基板的表面側，離開前述第1部分來包圍前述第1部分之第1導電型的第3阱；及 具有：被形成於前述第1阱的第1主電極及第2主電極、以及隔著第1閘極絕緣膜來與前述第1阱對向的閘極電極，之第1絕緣閘極型場效電晶體， 前述第1部分比和前述半導體基板接觸的前述第2部分更淺， 前述第1絕緣閘極型場效電晶體的前述第1主電極或前述第2主電極，係電性連接至前述記憶格電晶體的閘極電極。
  2. 如請求項1記載的半導體裝置，其中，前述第1部分的第2導電型的雜質濃度的峰值位置，係比前述第2部分的第2導電型的雜質濃度的峰值位置更淺。
  3. 如請求項1記載的半導體裝置，其中，前述第1部分的第2導電型的雜質濃度的峰值位置，係隨著接近前述半導體基板的表面而更離開前述第1阱。
  4. 如請求項1記載的半導體裝置，其中，前述第1阱的第1導電型的雜質濃度的峰值濃度，係在離前述半導體基板的表面深度1.5μm～2.5μm的範圍，比10 16cm -3更高，比10 18cm -3更低。
  5. 如請求項4記載的半導體裝置，其中，前述第2部分，係在離前述半導體基板的表面深度2μm～4μm的範圍，第2導電型的雜質濃度成為峰值，前述第2阱的第2導電型的雜質濃度的峰值濃度要比前述第1阱的第1導電型的雜質濃度的峰值濃度更高。
  6. 如請求項1記載的半導體裝置，其中，前述第1部分及前述第2部分為筒狀。
  7. 如請求項1記載的半導體裝置，其中，在前述第1阱，對於前述半導體基板的電位，施加-1V～-4V的範圍的電壓。
  8. 如請求項1記載的半導體裝置，其中，在前述第1阱形成有複數的前述第1絕緣閘極型場效電晶體， 在鄰接的2個的前述第1絕緣閘極型場效電晶體中，一方的前述第1絕緣閘極型場效電晶體的前述第1主電極及另一方的前述第1絕緣閘極型場效電晶體的前述第2主電極會被共有。
  9. 如請求項1記載的半導體裝置，其中，具有膜厚比前述第1閘極絕緣膜更薄的第2閘極絕緣膜之第2絕緣閘極型場效電晶體，係隔著前述第3阱來形成於前述半導體基板。
  10. 如請求項1記載的半導體裝置，其中，前述記憶格電晶體為臨界值電壓會藉由保持於電極層與通道區域之間的電荷而變化的非揮發性半導體記憶元件， 將串聯複數的前述記憶格電晶體的記憶體串配置成矩陣狀而構成前述記憶格陣列， 前述第1絕緣閘極型場效電晶體，係將特定的電壓轉送至連接至前述記憶格電晶體的字元線。
  11. 一種半導體裝置的製造方法，係控制藉由複數的記憶格電晶體所構成的記憶格陣列之周邊電路的半導體裝置的製造方法，其特徵為： 形成被埋入至第1導電型的半導體基板，從表面側朝向背面側延伸之第2導電型的第1部分， 將與前述第1部分的前述背面側的端部連接且從表面側朝向背面側延伸之第2導電型的第2部分、及與前述第2部分連接之第2導電型的第1底部，予以藉由一次的離子注入工程來形成於前述半導體基板， 將側面的上部被前述第1部分包圍，側面的下部被前述第2部分包圍，且底面被前述第1底部包圍之第1導電型的第1阱形成於前述半導體基板， 將包圍前述第1部分的第1導電型的第3阱形成於前述半導體基板， 在前述第1阱形成第1主電極及第2主電極，在前述第1阱的上面形成閘極絕緣膜，且將與前述第1阱對向的閘極電極形成於前述閘極絕緣膜上， 在此，前述第1阱與前述半導體基板，係藉由前述第1部分、前述第2部分及前述第1底部來分離， 前述第1部分或前述第2部分，係比與前述半導體基板接觸的前述第1底部更淺， 前述絕緣閘極型場效電晶體的前述第1主電極或前述第2主電極，係連接至前述記憶格電晶體的閘極電極。
  12. 如請求項11記載的半導體裝置的製造方法，其中，前述第1部分的第2導電型的雜質濃度的峰值位置，係比前述第2部分的第2導電型的雜質濃度的峰值位置更淺。
  13. 如請求項11記載的半導體裝置的製造方法，其中，前述第1部分的第2導電型的雜質濃度的峰值位置，係隨著接近前述半導體基板的表面而更離開前述第1阱。
  14. 如請求項11記載的半導體裝置的製造方法，其中，前述第1阱的第1導電型的雜質濃度的峰值濃度，係在離前述半導體基板的表面深度1.5μm～2.5μm的範圍，比10 16cm -3更高，比10 18cm -3更低。
  15. 如請求項14記載的半導體裝置的製造方法，其中，前述第2部分，係在離前述半導體基板的表面深度2μm～4μm的範圍，第2導電型的雜質濃度成為峰值，前述第2阱的第2導電型的雜質濃度的峰值濃度會比前述第1阱的第1導電型的雜質濃度的峰值濃度更高。
  16. 如請求項11記載的半導體裝置的製造方法，其中，前述第1部分及前述第2部分為筒狀。
  17. 如請求項11記載的半導體裝置的製造方法，其中，形成前述第2部分及前述第1底部時，在前述半導體基板上形成阻劑，平面視除去前述第1底部上的前述阻劑，形成第1開口，前述第2部分上的前述阻劑係使一部分殘留於膜厚方向而進行離子注入。
  18. 如請求項17記載的半導體裝置的製造方法，其中，殘留於前述第2部分上的前述阻劑係以朝向前述第1開口下降的方式傾斜。
  19. 如請求項17記載的半導體裝置的製造方法，其中，前述第2部分上的前述阻劑係使一部分殘留於膜厚方向時， 平面視在前述第1底部及前述第2部分，使照到阻劑的曝光量變化。
  20. 如請求項19記載的半導體裝置的製造方法，其中，使照到阻劑的曝光量變化時，使用半透過遮罩、或解像度以下的線&空間圖案。
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