JP5259081B2 - 単一ゲート構造を有するeeprom、該eepromの動作方法及び該eepromの製造方法 - Google Patents
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- Semiconductor Memories (AREA)
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Description
3 読み取りウェル
4 深いウェル
5 消去ウェル
11 制御活性領域
11a 制御不純物領域
11w 制御ウェルコンタクト領域
13 読み取り活性領域
13d ドレイン領域
13w 読み取りウェルコンタクト領域
13s ソース領域
15 消去活性領域
15a 消去不純物領域
15w 消去ウェルコンタクト領域
30 浮遊ゲート
31 制御ゲート部
33 読み取りゲート部
35 消去ゲート部
51 第1配線
53d 第3配線
53s 第4配線
55 第2配線
Claims (13)
- 互いに分離された第1活性領域、第2活性領域及び第3活性領域を備えるP型基板である半導体基板と、
前記活性領域の上部を横切る共通の浮遊ゲートと、
前記浮遊ゲートの両側の第1活性領域に形成された第1不純物領域と、
前記第1活性領域の半導体基板内に配置され、前記第1不純物領域を取り囲む第1ウェルと、
前記浮遊ゲートの両側の第2活性領域に形成された第2不純物領域と、
前記第2活性領域の半導体基板内に配置され、前記第2不純物領域を取り囲む第2ウェルと、
前記浮遊ゲートの両側の前記第3活性領域に形成されたソース/ドレイン領域と、
前記第1活性領域に接続する第1配線と、
前記第2活性領域に接続する第2配線と、
前記ソース/ドレイン領域のうち一つに接続する第3配線と、
前記第3活性領域の半導体基板内に配置され、前記ソース/ドレイン領域を取り囲む第3ウェルとしてのP−ウェルと、
前記第1ウェル、前記第2ウェル及び前記第3ウェルのうち前記第1ウェル及び前記第3ウェルだけを取り囲み、前記第2ウェルとは離隔されている深いN−ウェルと、
を備えることを特徴とするEEPROM。 - 前記第1配線は、前記第1ウェル及び前記第1不純物領域に共通的に接続することを特徴とする請求項1に記載のEEPROM。
- 前記第2配線は、前記第2ウェル及び前記第2不純物領域に共通的に接続することを特徴とする請求項1に記載のEEPROM。
- 前記第1ウェルと前記第2ウェルは、同じ導電型を有することを特徴とする請求項1に記載のEEPROM。
- 前記半導体基板は、P型基板であり、前記第1ウェル及び前記第2ウェルは、N−ウェルであることを特徴とする請求項4に記載のEEPROM。
- 前記ソース/ドレイン領域のうち残りの一つ及び前記第3ウェルに共通的に接続する第4配線をさらに備えることを特徴とする請求項1に記載のEEPROM。
- 前記浮遊ゲートと前記第1活性領域とが重畳する面積は、前記浮遊ゲートと前記第2活性領域とが重畳する面積及び前記浮遊ゲートと前記第3活性領域とが重畳する面積より大きいことを特徴とする請求項1に記載のEEPROM。
- 第1導電型を有する半導体基板と、
前記基板に互いに分離されて備えられた読み取り活性領域、制御活性領域及び消去活性領域と、
前記制御活性領域の基板内に配置された第2導電型を有する制御ウェルと、
前記消去活性領域の基板内に配置された第2導電型を有する消去ウェルと、
前記活性領域の上部を横切る共通の浮遊ゲートと、
前記浮遊ゲートの両側の前記読み取り活性領域に形成され、第2導電型を有するソース/ドレイン領域と、
前記読み取り活性領域の半導体基板内に配置されて前記ソース/ドレイン領域を取り囲み、第1導電型を有する読み取りウェルと、
前記読み取りウェルの下部に配置されて前記制御ウェル、前記消去ウェル及び前記読み取りウェルのうち前記制御ウェル及び前記読み取りウェルだけを取り囲み、 前記消去ウェルとは離隔されており、第2導電型を有する深いウェルと、
前記浮遊ゲートの両側の前記制御活性領域に形成され、前記制御ウェルにより取り囲まれ、第1導電型を有する制御不純物領域と、
前記浮遊ゲートの両側の前記消去活性領域に形成され、前記消去ウェルにより取り囲まれ、第1導電型を有する消去不純物領域と、
前記制御ウェル及び前記制御不純物領域に共通的に接続するワードラインと、
前記消去ウェル及び前記消去不純物領域に共通的に接続する消去ラインと、を備えることを特徴とするEEPROM。 - 前記浮遊ゲートは、線形であることを特徴とする請求項8に記載のEEPROM。
- 前記ソース/ドレイン領域のうち一つに接続するビットラインをさらに備えることを特徴とする請求項8に記載のEEPROM。
- 前記ソース/ドレイン領域のうち一つ及び前記読み取りウェルに共通的に接続するソースラインをさらに備えることを特徴とする請求項8に記載のEEPROM。
- 前記第1導電型は、P型であり、前記第2導電型は、N型であることを特徴とする請求項8に記載のEEPROM。
- ビットラインに連結されたドレイン領域、ソースラインに連結されたソース領域及び浮遊ゲートを備える読み取りトランジスタと、
一つの電極が前記浮遊ゲートを共有し、他の電極がワードラインに連結された制御MOSキャパシタと、
一つの電極が前記浮遊ゲートを共有し、他の電極が消去ラインに連結された消去MOSキャパシタと、を備え、
前記読み取りトランジスタは、前記ソース領域及び前記ドレイン領域を取り囲む読み取りウェルと、前記読み取りウェルの下部に配置されて前記読み取りウェルを取り囲む深いウェルと、を備え
前記制御MOSキャパシタの他の電極は、半導体基板に備えられた制御活性領域であり、 前記制御活性領域は、前記浮遊ゲートの両側の制御不純物領域及び前記浮遊ゲートの下部の制御ウェルを備え、
前記ワードラインは、前記制御ウェル及び前記制御不純物領域に共通的に接続し、
前記消去MOSキャパシタの他の電極は、半導体基板に備えられた消去活性領域であり、 前記消去活性領域は、前記浮遊ゲートの両側の消去不純物領域及び前記浮遊ゲートの下部の消去ウェルを備え、
前記消去ラインは、前記消去ウェル及び前記消去不純物領域に共通的に接続し、
前記深いウェルは前記読み取りウェル、前記制御ウェル及び消去ウェルのうち前記読み取りウェルと前記制御ウェルだけを取り囲み、前記消去ウェルとは離隔されている
ことを特徴とするEEPROM。
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