KR100798194B1 - 트윈-웰을 갖는 불휘발성 반도체 기억 장치 - Google Patents
트윈-웰을 갖는 불휘발성 반도체 기억 장치 Download PDFInfo
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Abstract
불휘발성 반도체 기억 장치는, 제1 도전형의 반도체 기판 내에 형성되어 있는 제1 도전형의 제1 웰, 상기 제1 웰 내에 형성되어 있는 복수의 메모리 셀 트랜지스터, 상기 제1 웰의 사이드 영역을 둘러싸는 제1 부분과 상기 제1 웰의 하부 영역을 둘러싸는 제2 부분을 포함하고, 상기 반도체 기판으로부터 상기 제1 웰을 전기적으로 절연시키는 제2 도전형의 제2 웰, 및 반도체 기판 내에 형성되어 있는 제2 도전형의 제3 웰을 포함한다. 제3 웰은 제2 웰의 제2 부분보다 얕은 깊이를 갖는다.
불휘발성 반도체 기억 장치, 반도체 기판, 메모리 셀 트랜지스터, 웰
Description
도 1은 종래 기술의 불휘발성 반도체 기억 장치를 도시하는 단면도;
도 2는 종래 기술의 불휘발성 반도체 기억 장치의 제조 단계를 나타내는 단면도;
도 3은 종래 기술의 불휘발성 반도체 기억 장치의 제조 단계를 나타내는 단면도;
도 4는 종래 기술의 불휘발성 반도체 기억 장치의 제조 단계를 나타내는 단면도;
도 5는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치를 도시하는 단면도;
도 6은 본원의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 단계를 나타내는 단면도;
도 7은 본원의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 단계를 나타내는 단면도;
도 8은 본원의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 단계를 나타내는 단면도;
도 9는 본원의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 단계를 나타내는 단면도;
도 10은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치를 도시하는 단면도;
도 11a는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치를 도시하는 평면도;
도 11b는 도 11a에서 선 11B-11B를 따라 자른 단면도;
도 12는 본원의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 단계를 나타내는 단면도;
도 13은 본원의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 단계를 나타내는 단면도;
도 14는 본원의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 단계를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판(P-sub)
7 : N-형 웰
9 : N-형 웰(deep-N-well)
10 : P-형 셀 웰(cell P-well)
11 : N-형 확산층
12 : 제어 게이트
14 : 측벽 절연막
15 : 게이트 절연막
16 : 소자 분리 영역
21 : 블록 절연막
22 : 부유 게이트
Q5-1, Q5-2 : 메모리 셀 트랜지스터
본 출원은, 2004년 10월 29일자로 출원되고 그 전체 내용이 여기 참고로서 포함된 이전의 일본 특허 출원 제2004-316704호에 근거하고 그로부터 우선권의 이익을 청구한다.
본 발명은 일반적으로 불휘발성 반도체 기억 장치에 관한 것으로, 보다 구체적으로, 동작에 따라 웰 전위가 바뀌는 트윈-웰(twin-well), 및 그 트윈-웰 내에 형성되어 있는 메모리 소자를 구비하고, 그 트윈-웰로부터 떨어져 있는 N-웰 및 P-웰도 구비한다.
EEPROM와 같은, 불휘발성 반도체 기억 장치의 메모리 셀은, 보통 전하 축적층과 제어 게이트가 반도체 기판상에 적층된 MISFET 구조를 갖는다. 메모리 셀은, 전하 축적층에 전하, 예컨대, 전자가 주입된 상태에서의 임계값과 전자가 방전된 상태에서의 임계값의 차이에 의해 불휘발성 상태에서 데이터를 기억한다. EEPROM 중, 복수의 직렬-접속된 메모리 셀과 함께 소위 NAND 셀 유닛을 갖는 NAND-형 EEPROM이 NOR-형 EEPROM보다 고 집적 밀도를 실현할 수 있는데, 이는, NAND-형 EEPROM 내의 선택 트랜지스터 수가 NOR-형 EEPROM 내의 선택 트랜지스터 수보다 적게 구성될 수 있기 때문이다.
NAND-형 EEPROM에서, 전하의 주입 및 방출은, 전하 축적층과 기판 채널 사이에 형성되어 있는 터널 절연막을 통해 터널 전류가 흐르도록 함으로써 이루어진다. NOR-형 EEPROM에서도, 역시, 데이터 소거시에 단-채널 효과를 줄이기 위해 데이터를 소거하는데 터널 전류가 사용된다.
데이터의 소거는, 예를 들어, 단위 시간당 데이터 소거를 위한 메모리 셀의 수를 증가시키기 위해, 동시에 복수의 메모리 셀에 대해 실행된다. 이를 달성하기 위해, 메모리 셀이 형성된 셀 웰에, 예컨대, 15V 이상의 양의 전압(positive voltage)이 인가되고, 이로써, 전하 축적층으로부터 전자들을 기판으로 끌어들인다. 한편, 데이터 기입/판독 시에, 셀 웰에서의 전압은 0V로 유지되고, 메모리 셀의 소스/드레인에 인가되는 전압은 낮아진다. 이로써, 셀 웰을 충전/방전하기 위한 전력은 감소하고, 동작 속도는 증가한다.
EEPROM은, P-웰이 N-웰에 의해 둘러싸이고, P-웰이 반도체 기판으로부터 전기적으로 절연된, 소위 트윈-웰 구조를 갖는다. 이로써, 셀 웰 전압은 동작에 따라 달라질 수 있다(예컨대, USP 6,411,548).
도 1은 트윈-웰을 갖는 종래 기술의 EEPROM을 도시하는 단면도이다.
도 1에 도시된 바와 같이, P-형 셀 웰(cell P-well; 10)은 P-형 반도체 기판 (P-sub; 1) 내에 형성되어 있다. N-형 웰(N-well; 7)은 P-형 셀 웰(10)의 측면에 형성된다. N-형 웰(deep-N-well; 9)은 P-형 셀 웰(10) 아래 형성된다. N-형 웰(8)은 N-형 웰(9)의 측면과 접촉하여 형성되어 있다. N-형 웰(8)의 상부(upper part)는 N-형 웰(7)의 하부(lower part)와 접촉한다.
상술한 바와 같이, P-형 셀 웰(10)은 N-형 웰(7, 8, 9)에 의해 둘러싸여 있고, P-형 기판(1)과는 전기적으로 절연되어 있다. 이는 트윈-웰 구조(twin-well architecture)이다. 트윈-웰의 P-형 셀 웰(10) 내에는 메모리 셀 트랜지스터(Q5-1 및 Q5-2)가 형성되어 있다.
P-형 셀 웰(10)은, 예컨대, 0.6㎛의 깊이를 갖는다.
N-형 웰(7, 8, 9)은 P-형 웰(10)보다 깊이 형성될 필요가 있고, 낮은 불순물 농도, 예를 들면, 1015cm-3 보다 낮은 불순물 농도를 갖는 P-형 기판(1) 내에 형성되어 있다. 또한, 전압을 일정하게 유지하기 위해, N-형 웰(7, 8, 9)은, 예컨대, 1016cm-3 이상의 최고 농도(peak concentration)로 형성된다. 결과적으로, N-형 웰(7, 8, 9)은, 예컨대, 2㎛의 깊이를 갖는 P-형 기판(1) 내에 펼쳐진다.
EEPROM은 메모리 셀 트랜지스터(Q5-1, Q5-2)는 물론, 트랜지스터(Q5-1, Q5-2)를 제어하기 위한 제어 회로 및 P-형 셀 웰(10)의 전압을 제어하기 위한 전압 제어 회로와 같은 논리 주변 회로(logic peripheral circuits)를 포함한다. EEPROM은 소거시 사용하기 위한 높은 양의 전압을 생성하기 위한 고전압 생성 회로, 및 고전압을 사용하는 장치와 회로를 더 포함한다.
이러한 회로들을 형성하기 위해, P-형 반도체 기판(1) 내에 있는 트윈-웰로부터 떨어져서 P-형 웰(2, 3, 4) 및 N-형 웰(5, 6)이 형성되어 있다.
P-형 웰(2, 3, 4)은, 예컨대, 약 1㎛의 깊이를 갖는다.
N-형 웰(5, 6)은, 예컨대, 2㎛ 이상인 N-형 웰(7, 8, 9)과 동일한 깊이를 갖는다.
논리 주변 회로는 CMOS 회로로 구성된다. CMOS 회로의 P-채널 트랜지스터(MOSFET; Q1)은 N-형 웰(5, 6) 내에 형성되어 있고, CMOS 회로의 N-채널 트랜지스터(MOSFET; Q3)는 P-형 웰(3) 내에 형성되어 있다.
고전압 생성 회로나 고전압을 사용하는 장치 혹은 회로는 논리 주변 회로를 형성하는 주변 회로 트랜지스터보다 더 우수한 전기적 내전압 특성(electrical withstand voltage characteristics)을 갖는 고-내전압 트랜지스터(high-withstand-voltage transistor)로 구성된다. P-채널 고-내전압 트랜지스터(Q2)는 N-형 웰(5, 6) 내에 형성되어 있고, N-채널 고-내전압 트랜지스터(Q4)는 P-형 기판(1) 내에 형성되어 있다.
P-형 웰(2)은, 고전압 생성 회로가 형성되어 있는 N-형 웰(5, 6)을 논리 주변 회로가 형성되어 있는 N-형 웰(5, 6)로부터 절연시키기 위한 웰이다. 유사하게, P-형 웰(4)은 트윈-웰을 고 내전압 트랜지스터(Q4)로부터 절연시키기 위한 웰이다.
도 2 ~ 4는 도 1에 도시된 EEPROM을 제조하는 방법을 나타내는 단면도이다.
우선, 희생 산화막(sacrificial oxide film; 17)이 P-형 반도체 기판(1) 상 에 형성된다. 포토레지스트막(18)이 희생막(17) 상에 형성된다. 포토레지스트막(18)의 두께는 1.8㎛와 4㎛ 사이이다. 이어서, 포토레지스트막(18)이 노출/현상되어, N-형 웰(5, 6, 7, 8)의 형성 패턴(formation pattern)에 대응하는 개구부들이 포토레지스터막(18) 내에 형성된다. 포토레지스트막(18)을 마스크로서 사용하여, N-형 웰(5, 6, 7, 8)을 형성하기 위한 인 혹은 비소 등의 불순물들을 기판(1) 내에 이온-주입한다.
다음으로, 도 3에 도시된 바와 같이, 포토레지스트막(18)이 제거되고, 절연막(17) 상에 포토레지스트가 한번 더 피복되어, 포토레지스트막(19)이 형성된다. 이 포토레지스트막(19)의 두께는 1.6㎛ 이하이다. 포토레지스트막(19)이 노출/현상되어, P-형 웰(2, 3, 4)의 형성 패턴에 대응하는 개구부들이 포토레지스트막(19) 내에 형성된다. 포토레지스트막(19)을 마스크로서 사용하여, P-형 웰(2, 3, 4)을 형성하기 위한, 붕소 혹은 인듐 등의 불순물들을 기판(1)에 이온-주입한다.
이후에, 도 4에 도시된 바와 같이, 포토레지스트막(19)이 제거되고, 절연막(17) 상에 포토레지스트가 한번 더 피복되어, 포토레지스트막(20)이 형성된다. 이 포토레지스트막(20)의 두께는 1.8㎛와 4㎛ 사이이다. 포토레지스트막(20)이 노출/현상되어, P-형 웰(10)의 형성 패턴에 대응하는 개구부가 포토레지스트막(20) 내에 형성된다. 포토레지스트막(20)을 마스크로서 이용하여, N-형 웰(9)을 형성하기 위한 인 혹은 비소 등의 불순물들을 기판(1)에 이온-주입한다. 또한, 포토레지스트막(20)을 마스크로서 사용하여, P-형 웰(10)을 형성하기 위한 붕소 혹은 인듐 등의 불순물들을 기판(1)에 이온-주입한다.
이어서, 도 1에 도시된 바와 같이, 트랜지스터(Q1 ~ Q4) 및 메모리 셀 트랜지스터(Q5-1, Q5-2)가 P-형 기판(1), P-형 웰(3), N-형 웰(5, 6) 및 P-형 셀 웰(10) 내에 각각 형성된다.
그러나, 도 1에 도시된 EEPROM에 관해서는 다음의 부대 상황들이 존재한다.
(1) N-형 웰(5, 6)의 깊이(L1)는 N-형 웰(9)의 깊이(L2)와 동일하다. 따라서, N-형 웰(5, 6)의 깊이(L1)는 통상적으로 2㎛ 이상이다.
N-형 웰(5, 6)의 깊이(L1)가 매우 깊기 때문에, P-형 웰(2)의 폭(z')은, 예컨대, 2㎛ 이하로 줄여질 수 없다. P-형 웰(2)의 폭(z')이 2㎛ 이하로 줄여진다면, 고전압 생성 회로가 형성된 N-형 웰(5, 6)과 논리 주변 회로가 형성된 N-형 웰(5, 6) 사이에 있는 P-형 웰(2) 아래의 기판(1)으로 펀치-쓰루 전류(punch-through current)가 흐른다. 이러한 현상은, P-형 기판(1)에 대하여, 예컨대, 10V ~ 15V 이상의 고전압이 고전압 생성 회로가 형성된 N-형 웰(5, 6)에 인가되는 경우에 특히 현저하다.
상기 부대 상황 하에, 도 1에 도시된 EEPROM에서는, 고전압 생성 회로가 형성된 N-형 웰(5, 6)과 논리 주변 회로가 형성된 N-형 웰(5, 6) 사이의 거리(x)를 줄이는 것이 어렵다.
고전압 생성 회로가 형성된 N-형 웰(5, 6)에 15V 이상의 고전압이 인가되는 경우에, N-형 웰(5, 6)과 P-형 웰(2) 사이의 거리를, 예컨대, 0.5㎛ 이하로 줄이는 것 역시 어렵다. 그 이유는, PN 접합의 고 불순물 농도를 갖는 영역들이 서로 가까이에 위치하기 때문에, 고 전계를 갖는 영역이 생기고, 그 결과 접합 파괴 전압 에 있어서 열화가 야기되기 때문이다.
(2) N-형 웰(5, 6)의 깊이(L1)가 매우 깊기 때문에, N-형 웰(5, 6)의 폭이 커지는 경향이 있다. 유사하게, N-형 웰(7, 8)의 폭이 커지는 경향이 있다. 그 이유는, N-형 웰(7, 8)의 깊이가 N-형 웰(9)의 깊이(L2)와 동일하기 때문이다.
부분적으로는, 매우 큰 두께인 1.8㎛를 갖는 포토레지스트막(18)이 도 2에 도시된 포토리소그래피 단계에 사용되기 때문이다. 포토레지스트막의 두께가 두껍다면, 포토레지스트의 폴-다운(fall-down)으로 인해 혹은 분해(resolution)로 인해 N-형 웰(5, 6)의 폭이 커지는 경향이 있다. 예를 들어, N-형 웰(5, 6)의 폭은 N-형 웰(5, 6)보다 얕게 형성된 P-형 웰(2)의 폭(z')보다 더 커지는 경향이 있다. 유사하게, N-형 웰(7, 8)의 폭(z)은, 예컨대, P-형 웰(2)의 폭(z')보다 더 커지는 경향이 있다.
또한, N-형 웰(5, 6)의 폭이 커지는 경향이 있다는 사실에 의해 거리(x)의 감소가 저지된다. 게다가, N-형 웰(7, 8)의 폭(z)이 증가하는 경향이 있다는 사실에 의해 N-형 웰(7, 8)과 고-내전압 트랜지스터(Q4)의 소스/드레인 확산층 간의 거리(y)의 감소도 가능한 한 저지된다.
본 발명의 일 양태에 따르면: 제1 도전형의 반도체 기판; 상기 반도체 기판 내에 형성되어 있는 제1 도전형의 제1 웰; 상기 제1 웰 내에 형성되어 있는 복수의 메모리 셀 트랜지스터; 상기 제1 웰의 사이드 영역을 둘러싸는 제1 부분과 상기 제1 웰의 하부 영역을 둘러싸는 제2 부분을 포함하고 상기 반도체 기판으로부터 상기 제1 웰을 전기적으로 절연시키는 제2 도전형의 제2 웰; 및 상기 반도체 기판 내에 형성되어 있고 상기 제2 웰의 제2 부분보다 얕은 깊이를 갖는 제2 도전형의 제3 웰을 포함하는 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 또 다른 양태에 따르면: 제1 도전형의 반도체 기판; 상기 반도체 기판 내에 형성되어 있는 제1 도전형의 제1 웰; 상기 제1 웰 내에 형성되어 있는 복수의 메모리 셀 트랜지스터; 상기 제1 웰의 사이드 영역을 둘러싸는 제1 부분과 상기 제1 웰의 하부 영역을 둘러싸는 제2 부분을 포함하고, 상기 반도체 기판으로부터 상기 제1 웰을 전기적으로 절연시키는 제2 웰; 및 상기 반도체 기판 내에 형성되어 있고 상기 제2 웰의 제2 부분보다 얕은 깊이를 갖는 제2 도전형의 제3 웰을 포함하며, 상기 제1 부분은 상기 제2 부분보다 얕은 깊이를 갖고, 상기 제1 부분의 깊이와 상기 제2 부분의 깊이 간의 변화의 영역(a region of a change)은 상기 제1 웰의 하부 영역과 상기 제2 부분 사이의 경계선의 연장선 상에 존재하는 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 또 다른 양태에 따르면: 제1 도전형의 반도체 기판; 상기 반도체 기판 내에 형성되어 있고, 상기 반도체 기판에 대하여, 15V 이상의 양의 전압이 상기 제1 웰에 인가되는 동작 모드를 갖는 제1 도전형의 제1 웰; 상기 제1 웰 내에 형성되어 있는 복수의 메모리 셀 트랜지스터; 상기 제1 웰의 사이드 영역을 둘러싸는 제1 부분과 상기 제1 웰의 하부 영역을 둘러싸는 제2 부분을 포함하고, 상기 반도체 기판으로부터 상기 제1 웰을 전기적으로 절연시키는 제2 도전형의 제2 웰; 및 상기 반도체 기판 내에 형성되어 있고, 상기 제2 웰의 제2 부분보다 얕은 깊이를 갖는 제2 도전형의 제3 웰을 포함하는 불휘발성 반도체 기억 장치가 제공된다.
이제, 첨부 도면을 참조하여 본 발명의 실시예들이 설명될 것이다. 후술하는 바와 같이, 도면 전체에 걸쳐 공통 부분들에 대해서는 동일한 참조 번호를 부여한다.
(제1 실시예)
도 5는 본 발명의 제1 실시예에 따른 불휘발성 반도체 메모리 장치의 구조의 일례를 도시하는 단면도이다.
도 5에 도시된 바와 같이, P-형 셀 웰(cell P-well; 10)은 P-형 반도체 기판(P-sub; 1) 내에 형성되어 있다. N-형 웰(7)은, 예를 들면, P-형 셀 웰(10)의 측면과 접촉하여 형성되어 있다. N-형 웰(deep-N-well; 9)은, 예를 들면, P-형 셀 웰(10)의 하부와 접촉하여 형성된다. N-형 웰(7)은 N-형 웰(9)과 접촉해 있다. 따라서, P-형 셀 웰(10)은 N-형 웰(7, 9)에 의해 둘러싸여 있고, 기판(1)으로부터 전기적으로 절연되어 있다. P-형 셀 웰(10)은 기판(1)으로부터 전기적으로 절연되어 있기 때문에, P-형 셀 웰(10)의 전압은 동작에 따라 기판(1)에 대해 독립적으로 바뀔 수 있다. 따라서, 소위, 트윈-웰 구조가 형성되어 있다. 트윈-셀 구조는, 예를 들어, 데이터 소거시에, 부스터 회로(booster circuit)에서의 부하를 줄일 수 있고, 전력 소모를 줄일 수 있다.
메모리 셀을 형성하는 메모리 셀 트랜지스터(Q5-1, Q5-2)는 P-형 셀 웰(10) 내에 형성되어 있다. 메모리 셀 트랜지스터(Q5-1, Q5-2)는 P-형 기판(1)의 표면 영역 내에 형성되어 있는 소자 분리 영역(16)에 의해 절연되어 있다. 소자 분리 영역(16)의 예로서, 예컨대, 0.1㎛ ~ 0.3㎛의 깊이를 갖는 트렌치(trench)를 형성하고, 그 트렌치를 실리콘 산화막과 같은 절연체로 채움으로써 형성되는 STI(shallow trench isolation)이 있다.
복수의 메모리 셀 내에서 균일한 소거를 실현하기 위해, P-형 셀 웰(10)의 전위는 균일해 질 필요가 있다. 이를 위해, 셀 웰(10)의 깊이, 즉, 셀 웰(10)과 N-형 웰(9) 사이의 경계의 레벨은 소자 분리 영역(16)보다 충분히 깊게 설정된다. 즉, 그 깊이는, 예컨대, 0.4㎛ ~ 0.9㎛ 사이로 설정된다. P-형 셀 웰(10)의 깊이는, 예를 들면, 0.5㎛이다. 셀 웰(10)의 불순물 농도, 예를 들면, 붕소의 농도는 1014cm-3과 1019cm-3 사이이다. N-형 웰(9)의 깊이, 즉, N-형 웰(9)과 기판(1) 사이의 경계의 레벨은 1.2㎛ ~ 4㎛ 범위로 설정된다.
P-형 셀 웰(10)의 표면 상에 게이트 절연막(15)이 형성되어 있다. 게이트 절연막(15)은, 예를 들면, 두께 3㎚ ~ 15㎚를 갖는 산질화막 혹은 실리콘 산화막으로 형성된다.
게이트 절연막(15) 상에 부유 게이트(22)가 형성되어 있다. 부유 게이트(22)는 전하를 축적하는 전하 축적층으로서 역할을 한다. 부유 게이트(22)는, 인이나 비소가 1018cm-3 ~ 1021cm-3의 농도 범위 내에서 추가되는, 예컨대, 전기적으로 도전성인 다결정 실리콘막으로 형성된다. 부유 게이트(22)는, 예컨대, 10㎚ ~ 500㎚의 두께를 갖는다. 부유 게이트(22)는 소자 분리 영역(16)에 의해 규정되는 소 자 형성 영역 내에 형성되어 있다. 부유 게이트(22)는, 예를 들어, 게이트 절연막(15)과 부유 게이트(22)가 되는 막들을 연속적으로 적층함으로써 형성된다. 이러한 막들은 패터닝되고, P-형 셀 웰(10)은, 예컨대, 0.1㎛ ~ 0.3㎛의 깊이까지 에칭되어, 이로써 트렌치를 형성한다. 홈은 실리콘 산화막과 같은 절연체로 채워진다. 따라서, 부유 게이트(22)는 단차부(stepped portion)없이 평면 형상(planar shape)으로 형성될 수 있다.
부유 게이트(22) 상에는 블록 절연막(21)이 형성되어 있다. 블록 절연막(21)은, 예를 들면, 그들 각각의 막두께가 5㎚ ~ 30㎚인, 실리콘 산화막, 산질화막, 또는 실리콘 산화막/실리 질화막/실리콘 산화막의 적층막으로 형성된다.
블록 절연막(21) 상에 제어 게이트(12)가 형성되어 있다. 제어 게이트(12)는, 예를 들면, 인, 비소 혹은 붕소가 1017cm-3 ~ 1021cm-3의 농도 범위 내에서 추가되는 전기적으로 도전성인 다결정 실리콘막, 또는 WSi(tungsten silicide)와 다결정 실리콘의 적층막, 또는 NiSi, MoSi, TiSi 혹은 CoSi와 다결정 실리콘의 적층막으로 형성된다. 제어 게이트(12)의 두께는 예컨대, 10㎚ ~ 500㎚이다.
제어 게이트(12) 상에 실리콘 산화막 또는 실리콘 질화막(13)이 형성되어 있다.
부유 게이트(22), 블록 절연막(21), 제어 게이트(12) 및 실리콘 질화막(13)을 포함하는 적층 게이트 구조의 측면에 측벽 절연막(14)이 형성되어 있다. 측벽 절연막(14)은, 예컨대, 5㎚ ~ 490㎚의 두께를 갖는 실리콘 산화막 혹은 실리콘 질 화막으로 형성된다.
P-형 셀 웰(10) 내에는, 소스 및 드레인이 되는 N-형 확산층(11)이 형성되어 있다. N-형 확산층(11)은, 예컨대, 인, 비소 혹은 안티몬을 포함하여 그의 표면 농도는 1017cm-3 ~ 1021cm-3이고, N-형 확산층(11)의 깊이는, 예를 들면, 10㎚ ~ 500㎚이다. 확산층(11)은, 적층된 게이트 구조에 대하여, 자기-정렬 방식으로 형성된다.
도 5에 도시된 바와 같은, 메모리 셀 트랜지스터(Q5-1, Q5-2)의 예는, 확산층(11), 부유 게이트(22) 및 제어 게이트(12)를 포함하고 부유 게이트(22)에 축적된 전하를 정보량(information quantity)으로서 사용하는 부유 게이트-형 EEPROM이다. 트랜지스터의 게이트 길이는, 예컨대, 0.01㎛ 이상 0.5㎛ 이하이다. 또한, 메모리 셀 트랜지스터(Q5-1, Q5-2)는 인접하는 메모리 셀과 N-형 확산층(11)을 공유하여, 이로써, 소위, NAND-형 셀 유닛을 이룬다. EEPROM들 중에서, NAND 셀 유닛을 포함하는, 소위, NAND-형 EEPROM은 NOR-형 EEPROM에 비해 선택 트랜지스터의 수가 더 적기 때문에 그보다 고 집적 밀도에 유리하다.
NAND-형 EEPROM은 데이터 소거를 달성하기 위해 부유 게이트(22)와 기판 채널 사이에 흐르는 터널 전류, 즉, 부유 게이트(22)에서/로부터 전하의 주입 혹은 방출을 이용한다. NOR-형 플래시 메모리에서도, 역시, 일부 경우에는 단-채널 효과를 억제하기 위해 데이터 소거시에 터널 전류가 이용된다.
단위 시간당 데이터 소거가 이루어지는 메모리 셀의 수를 늘리기 위해 복수의 메모리 셀 트랜지스터에 대해 동시에 데이터 소거가 수행된다. 간단히 말해, 메모리 셀 트랜지스터는 데이터의 일괄-소거(batch-erasure)를 가능하게 한다. 이를 위해, 기판(1)에 대해, 15V 이상의 양의 전압이 셀 웰(10)에 인가된다. 이로써, 전자는 부유 게이트(22)로부터 P-형 셀 웰(10)로 방출된다.
한편, 데이터 판독/기입이 수행될 때, P-형 셀 웰(10)의 전압은 0V로 유지되고 N-형 확산층(11)으로 인가되는 전압은 낮아진다. 이로써, P-형 셀 웰(10)을 충전/방전하기 위한 전력은 감소되고, 동작 속도가 증가한다.
이러한 실시예에 따른 불휘발성 반도체 기억 장치에 있어서, 데이터 소거, 데이터 판독 및 데이터 기입은 외측으로부터 제공되는 입력 신호에 의해 스위치된다. 이는, 메모리 셀 트랜지스터(Q5-1, Q5-2)를 제어하는 제어 회로, 및 입력 신호에 따라 P-형 셀 웰의 전압을 변경하는 회로와 같은 논리 주변 회로의 제공을 요구한다.
논리 주변 회로는 전력 소모를 줄이기 위해, 예컨대, CMOS 회로로 이루어 진다. CMOS 회로는 래치-업(latch-up)을 방지하기 위해 P-형 셀 웰(10)보다 충분히 낮은 저항을 갖는 P-형 웰(3)을 요구한다. 이를 위해, 기판(1)은 N-채널 MOSFET("NMOS")의 형성을 위해, P-형 셀 웰(10) 말고 P-형 웰(3)을 포함한다. N-형 웰(5) 내에는 P-채널 MOSFET("PMOS")이 형성되어 있다. P-형 웰(3)과 N-형 웰(5) 각각의 깊이는, 예컨대, 0.5㎛ ~ 1.6㎛의 범위 내에 있다. 예를 들면, 이 깊이는 약 1㎛로 설정된다. 이 깊이는 도 1에 도시된 N-형 웰(5, 6)의 깊이보다 얕고, 2㎛ 이상이다.
도 5는 트랜지스터(주변 회로 트랜지스터; Q1)를 PMOS로서 도시한다. 트랜지스터(Q1)는 N-형 웰(5) 내에 형성되어 있다. 트랜지스터(Q1)는 메모리 셀 트랜지스터(Q5-1, Q5-2)와 거의 동일한 게이트 구조를 갖는다. 차이점은, 제어 게이트(12)와 부유 게이트(22)가 블록 절연막(21) 내에 형성되어 있는 개구부를 경유하여 접속된다는 점이다. 따라서, 제어 게이트(12)와 부유 게이트(22)는 단일 게이트 전극으로서 사용될 수 있다.
도 5는 트랜지스터(주변 회로 트랜지스터; Q3)를 NMOS로서 도시한다. 트랜지스터(Q3)는 P-형 웰(3) 내에 형성되어 있다. 트랜지스터(Q3)는 트랜지스터(Q1)와 동일한 게이트 구조를 갖는다.
또한, EEPROM은 저 전압으로부터 고 전압을 생성하는 고전압 생성 회로를 요구한다. 고전압 생성 회로는, 예컨대, 기판(1)에 대해, 예컨대, 10V ~ 15V 이상의 전위차를 생성한다. 이를 위해, 고전압 생성 회로는 부스터 회로를 포함한다. 부스터 회로의 일례는 전하-펌프(charge-pump) 회로이다. 전하-펌프 회로는 전하를 축적하기 위한 복수의 커패시터와 전하의 축적을 제어하기 위한 복수의 트랜지스터로 이루어진다.
이러한 실시예에서, 트랜지스터(Q2)는 커패시터 및 트랜지스터의 일례로서 도시된다. 트랜지스터(Q2)는 고-내전압 트랜지스터(high-withstand-voltage transistor)이다. 고-내전압 트랜지스터는, 예컨대, 기판(1)의 전위에 대해 15V 이상의 전위차에 견디기 위해 주변 회로 트랜지스터(Q1, Q3)보다 더 두께운 게이트 절연막(15')을 갖는다. 트랜지스터(Q2)의 게이트 절연막은 16㎚와 50㎚ 사이의 두 께를 갖는 산질화막 혹은 실리콘 산화막으로 형성된다.
플래시 메모리에서, 데이터 소거 혹은 데이터 기입이 실행될 때, 셀 웰(10) 혹은 트랜지스터의 게이트 전극에는 보통 15V 이상의 양의 전압이 인가된다. 이러한 관점에서, 역시, 플래시 메모리는 트랜지스터(Q1, Q3)보다 더 두꺼운 게이트 절연막(15')을 갖는 고-내전압 트랜지스터(Q4)를 요구한다. 트랜지스터(Q4)의 게이트 절연막은 16㎚와 50㎚ 사이의 두께를 갖는 산질화막 혹은 실리콘 산화막으로 형성된다. 트랜지스터(Q2)와 마찬가지로, 고-내전압 트랜지스터(Q4)의 드레인과 기판 사이에는 15V 이상의 전압이 인가된다. 이는, P-형 웰(3)보다 낮은 불순물 농도, 예를 들어, 1015cm-3보다 낮은 불순물 농도를 갖는 영역을 요구한다. 이러한 실시예에서, P-형 반도체 기판(1)이 이 영역으로서 사용된다. 도 5는, 예를 들어, 기판(1) 내에 형성되는 고-내전압 트랜지스터(Q4)를 도시한다.
도 5에 도시된 바와 같이, P-형 웰(4)은 고-내전압 트랜지스터(Q4)와 N-형 웰(7) 사이에 형성될 수 있다. P-형 웰(4)은 N-형 웰(7)을 둘러싸도록 형성될 수 있다.
소위, 층간 절연막인 절연막(31)이 트랜지스터(Q1, Q4)와 메모리 셀 트랜지스터(Q5-1, Q5-2) 상에 형성되어 있다.
도 5에 도시된 불휘발성 반도체 기억 장치의 구조를 더 우수하게 만들기 위해, P-형 웰(3)과 N-형 웰(5)의 치수, 특히, N-형 웰(5)의 치수는 감소되어야 한다.
본 발명의 제1 실시예에서, 특히, N-형 웰(5)의 치수를 줄이기 위해, 도 5에 도시된 바와 같이, N-형 웰(5)의 깊이(L1)가 N-형 웰(9)의 깊이(L2)보다 얕게(L1<L2) 구성된다. N-형 웰(5)의 깊이(L1)는, 예컨대, 0.5㎛ ~ 1.6㎛의 범위 내로 설정될 수 있다. 예를 들어, 깊이(L1)는 약 1㎛로 설정될 수 있다.
그 결과, P-형 웰(2)의 폭(z')은, 예컨대, 2㎛ 이하로 감소될 수 있다. 예를 들면, P-형 웰(2)의 폭(z')은 약 1.6㎛로 설정된다. 도 5에 도시된 불휘발성 반도체 기억 장치에 있어서, P-형 웰(2)의 폭(z')이 약 1.6㎛로 감소되더라도, 고-내전압 생성 회로가 형성되어 있는 N-형 웰(5)과 논리 주변 회로가 형성되어 있는 N-형 웰 사이의 P-형 웰(2) 아래의 기판(1)을 경유하여 펀치-쓰루 전류(punch-through current)가 흐르는 것을 억제할 수 있다.
N-형 웰(5) 내에, 게이트 절연막(15)으로서 예컨대 12㎚와 50㎚ 사이의 두께를 갖는 실리콘 산화막을 포함하는 고-내전압 트랜지스터(Q2)를 형성함으로써, 또는 MOS 커패시터(예컨대, 고-내전압 트랜지스터(Q2)를 사용하여 형성됨)를 형성함으로써 전하-펌프 회로가 구성되고, 기판(1)에 대해 10V ~ 15V 이상의 전압이 N-형 웰(5)에 인가되는 경우에도 이러한 유익한 효과가 얻어질 수 있다. 또한, 그의 소스 혹은 드레인이 P-형 셀 웰(10) 혹은 메모리 셀 트랜지스터(Q5-1, Q5-2)의 게이트 전극(12)에 접속되는 고-내전압 트랜지스터(Q2)가 N-형 웰(5) 내에 형성되어 있고, 기판(1)에 대해 10V ~ 15V 이상의 전압이 N-형 웰(5)에 인가되는 경우에도 이러한 유익한 효과를 얻을 수 있다. 고-내전압 트랜지스터(Q2)가 전하-펌프 회로 혹은 회로 내의 고전압 공급 시스템에서 사용된다면, 임계값에 대응하는 감소없이 고전압이 전송될 수 있다.
따라서, 제1 실시예에서, 고전압 생성 회로가 형성되어 있는 N-형 웰(5)과 논리 주변 회로가 형성되어 있는 N-형 웰(5) 사이의 거리(x)를 줄일 수 있다.
N-형 웰(5)의 깊이(L1)는 도 1에서의 EEPROM의 깊이보다 작다. 따라서, N-형 웰(5)의 깊이가 쉽게 증가하지 않는다. 유사하게, N-형 웰(7)의 폭은 쉽게 증가하지 않는다. 그 이유는, N-형 웰(7)의 깊이가 N-형 웰(9)의 깊이(L2)보다 작기 때문이다.
제1 실시예에서, N-형 웰(5, 6)의 폭은 쉽게 증가하지 않기 때문에, 거리(x)에 있어서의 추가 감소가 가능하다. 더욱이, N-형 웰(7)의 폭(z)은 쉽게 증가하지 않기 때문에, 고-내전압 트랜지스터(Q4)의 소스/드레인이 되는 N-형 확산층(11)과 N-형 웰(7) 사이의 거리(y)에 있어서의 추가 감소도 가능하다.
상술한 바와 같이, 제1 실시예는 소형 제조(microfabrication)에 유리한 불휘발성 반도체 기억 장치를 제공할 수 있고, 트윈-웰과 그 트윈-웰에서 떨어져 위치한 웰들을 포함한다.
다음으로, 제1 실시예에 따른 불휘발성 반도체 기억 장치를 제조하는 방법의 예를 설명한다.
도 6 ~ 9는 본원의 제1 실시예에 따른 불휘발성 반도체 기억 장치를 제조하는 방법의 예를 나타내는 단면도이다.
우선, 도 6에 도시된 바와 같이, P-형 반도체 기판(예컨대, P-형 실리콘 기판) 상에, 예컨대, 약 10㎚의 두께를 갖는 절연막(예컨대, 희생 산화막)(17)이 형 성된다. 절연막(17) 상에 포토레지스트가 피복되어, 포토레지스트막(22)이 형성된다. 포토레지스트막(22)의 두께는 1.8㎛과 4㎛ 사이이다. 두께가 큰 이유는, 포토레지스트막(22)이 N-형 웰(deep-N-well; 9)을 형성하기 위해 마스크로서 사용되기 때문이다. 이어서, 포토레지스트막(22)이 노출/현상되어, N-형 웰(9)의 형성 패턴에 대응하는 개구부가 포토레지스트막(22) 내에 형성된다. 포토레지스트막(22)을 마스크로서 사용하여, N-형 웰(9)을 형성하기 위한 인 혹은 비소 등의 불순물을 기판(1)에 이온-주입한다.
다음으로, 도 7에 도시된 바와 같이, 포토레지스트막(22)이 제거되고, 포토레지스트가 절연막(17) 상에 한번 더 피복되어, 포토레지스트막(18)이 형성된다. 포토레지스트막(18)의 두께는, 예를 들면, 0.6㎛ 이상 1.6㎛ 이하이다. 이 두께는 포토레지스트막(22)의 두께보다 얇다. 보다 구체적으로, 포토레지스트막(18)의 두께는, 주입된 불순물이 포토레지스트막(18)에 침투하지 않는다면, 포토레지스트(22)의 두께, 즉, 1.8㎛ 이상보다 작을 수 있다. 포토레지스트막(18)은 포토레지스트막(22)보다 얇기 때문에, 포토레지스트막(22)의 경우에 비해, 두꺼운 포토레지스트의 분해 저하(resolution degradation)나 폴-다운을 막기 위해 웰의 폭이 커지는 경향이 있다는 문제가 개선될 수 있다. 따라서, 작은 폭을 갖는 N-형 웰(5, 7)이 얻어질 수 있다. 또한, 포토레지스트막의 두께가 작다면, 포토레지스트막의 제거가 더 쉽다. 이는 포토리소그래피를 위한 프로세스 시간을 유리하게 줄일 수 있다. 더욱이, 포토레지스트막의 두께가 작다면, 사용되는 포토레지스트막의 양이 감소될 수 있고, 따라서, 재료 비용을 줄일 수 있다. 게다가, 두께 1㎛인 딥 N-형 웰(deep N-type well)을 형성하기 위한 이온 주입 단계가 생략될 수 있다. 이어서, 포토레지스트막(18)이 노출/현상되어, N-형 웰(5, 7)의 형성 패턴에 대응하는 개구부들이 포토레지스트막(18) 내에 형성된다. 포토레지스트막(18)을 마스크로서 사용하여, N-형 웰(5, 7)을 형성하기 위한 인 혹은 비소 등의 불순물을 기판(1)에 이온-주입한다. N-형 웰(7)의 깊이는, N-형 웰(7)이 N-형 웰(9)의 상부에 도달하도록 설정되어야 한다. 따라서, N-형 웰(7)의 깊이는 N-형 웰(9)보다 얕게 만들어질 수 있다. N-형 웰(5)은 N-형 웰(7)과 동일한 제조 단계로 형성되므로, N-형 웰(5)의 깊이는 N-형 웰(7)의 깊이와 동일하게 된다. 따라서, N-형 웰(5)의 깊이는 N-형 웰(9)의 깊이보다 얕다.
다음으로, 도 8에 도시된 바와 같이, 포토레지스트막(18)이 제거되고, 포토레지스트가 절연막(17) 상에 다시 한 번 피복되어, 포토레지스트막(19)이 형성된다. 포토레지스트막(19)의 두께는, 예컨대, 포토레지스트(18)의 두께와 거의 동일하고, 0.6㎛ 이상 1.6㎛ 이하이다. 이로써, N-형 웰(5)과 마찬가지로, 좁은 P-형 웰(2, 3, 4)이 얻어질 수 있다. 이어서, 포토레지스트막(19)이 노출/현상되어, P-형 웰(2, 3, 4)의 형성 패턴에 대응하는 개구부들이 포토레지스트막(19) 내에 형성된다. 포토레지스트막(19)을 마스크로서 사용하여, P-형 웰(2, 3, 4)을 형성하기 위한 붕소 혹은 인듐 등의 불순물들을 기판(1)에 이온-주입한다.
이후에, 도 9에 도시된 바와 같이, 포토레지스트막(19)이 제거되고, 절연막(17)에 포토레지스트가 한 번 더 피복되어, 포토레지스트막(20)이 형성된다. 포토레지스트막(20)의 두께는, 예를 들면, 1.8㎛와 4㎛ 사이이다. 이 두께가 큰 이유 는, 포토레지스트막(20)이 P-형 셀 웰(cell P-well; 10)을 형성하기 위한 마스크로서 사용되기 때문이다. 포토레지스트막(20)이 노출/현상되어, P-형 웰(10)의 형성 패턴에 대응하는 개구부가 포토레지스트막(20) 내에 형성된다. 포토레지스트막(20)을 마스크로서 이용하여, P-형 웰(10)을 형성하기 위한 붕소 혹은 인듐 등의 불순물들을 기판(1)에 이온-주입한다.
이어서, 도 5에 도시된 바와 같이, 공지된 방법에 의해 트랜지스터(Q1 ~ Q4)와 메모리 셀 트랜지스터(Q5-1, Q5-2)가 기판(1), P-형 웰(3), N-형 웰(5) 및 P-형 셀 웰(10) 내에 형성된다. 따라서, 본원의 제1 실시예에 따른 불휘발성 반도체 기억 장치가 완성된다.
제조 방법에 대한 상술한 예에 따르면, N-형 웰(5, 7)과 P-형 셀 웰(10)의 제조 단계들로부터 독립적인 제조 단계에 의해 N-형 웰(9)이 형성된다. 또한, N-형 웰(7)은 N-형 웰(9)의 상부와 접촉하게 되도록 얇게 형성되고, N-형 웰(5)은 N-형 웰(7)과 동시에 형성된다. 따라서, 트랜지스터(Q1, Q2)를 위한 딥 N-형 웰(5)을 형성할 필요가 없어, 각 N-형 웰(5)의 폭을 줄일 수 있게 된다.
(제2 실시예)
도 10은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 구조에 대한 일례를 도시하는 단면도이다. 도 10에서, 도 5와 공통인 부분들에 대해서는 그와 동일한 참조 번호를 부여하고, 단지 다른 부분들에 대해서만 설명한다.
도 10에 도시된 바와 같이, 제2 실시예는, N-형 웰(deep-N-well; 9)의 깊이(L2)보다 N-형 웰(N-well; 7)의 깊이(L3)가 더 얕고, 깊이(L3)와 깊이(L2) 간의 변 화의 영역이 N-형 웰(9)과 P-형 셀 웰(cell P-well; 10)의 하부 사이의 경계 영역에 존재한다는 점에서 제1 실시예와 다르다. 다시 말해, N-형 웰(7)과 N-형 웰(9) 사이에 단차부가 존재한다. 이러한 단차부는 N-형 웰(7) 아래의 전체 영역에 걸쳐 존재한다. 도 11a는 N-형 웰(7, 9)과 P-형 셀 웰(10)의 평면도 패턴을 도시한다. 도 11b는 도 11a에서 선 11B-11B를 따라 자른 단면도이다.
도 11a 및 11b에 도시된 바와 같이, X-방향에서 N-형 웰(9)의 폭 Dx9은 X-방향에서 N-형 웰(7)의 폭 Dx7보다 작다(Dx9 < Dx7). X-방향에 수직인 Y-방향에서 N-형 웰(9)의 폭 Dy9는 Y-방향에서 N-형 웰(7)의 폭 Dy7보다 작다(Dy9 < Dy7). N-형 웰(7)은 평면도에서 링형상을 갖는다. N-형 웰(9)의 평면도에서 전체 영역은 링-형상인 N-형 웰(7)의 전체 주변부(the entire periphery)와 접촉하고, 평면도에서 N-형 웰(7)의 범위 내에 포함된다. 이로써, N-형 웰(7) 아래의 전체 영역에는 단차부가 존재한다.
제2 실시예에 따른 불휘발성 반도체 기억 장치에 있어서, 역시, N-형 웰(5)의 깊이(L1)는 N-형 웰(9)의 깊이 (L2)보다 작다. 따라서, 제1 실시예와 동일한 유익한 효과가 얻어질 수 있다.
또한, 제2 실시예에 따른 불휘발성 반도체 기억 장치에서, N-형 웰(7)의 깊이(L3)는 N-형 웰(9)의 깊이(L2)보다 작고 N-형 웰(9)의 전체 평면도 영역은 N-형 웰(7)의 평면도 영역 내에 포함된다. 이러한 구조 덕분에, 제1 실시예와 비교하여, 다음과 같은 추가적인 이점들이 얻어질 수 있다.
도 5에 도시된 바와 같이, 제1 실시예에 따른 불휘발성 반도체 기억 장치에 서, N-형 웰(9)의 폭은 N-형 웰(7)의 외측 주변부의 폭과 거의 동일하다. 결과적으로, 포토리소그래피 단계에서 마스크의 오정렬이 발생하면, 예를 들어, 도 7의 제조 단계에서는, N-형 웰(9)이 N-형 웰(7) 바깥으로 돌출한다. N-형 웰(9)이 돌출하면, 고-내전압 트랜지스터(Q4)의 N-형 확산층(11)과 N-형 웰(9) 사이의 거리 y는 아마도 줄어들 것이다. 따라서, 마스크의 정렬 마진을 고려하여 거리 y를 재설정하는 것이 필요하다.
기판(1)에 대해, 15V 이상의 전압이 고-내전압 트랜지스터(Q4)의 N-형 확산층(11)에 인가된다. N-형 확산층(11)이 N-형 웰(9) 가까이에 위치한다면, N-형 확산층(11)과 N-형 웰(9) 사이에 펀치-쓰루 전류가 흐르거나, 래치-업(latch-up)이 발생한다. 이를 막기 위해, 트랜지스터(Q4)의 N-형 확산층(11)과 N-형 웰(9) 사이의 거리 y는, 예컨대, 0.8㎛ 이상으로 설정되어야 한다.
이러한 점을 고려하면, 제2 실시예에 따른 불휘발성 반도체 기억 장치에서, N-형 웰(9)의 전체 평면도 영역은 평면도에서 N-형 웰(7)의 영역 내에 포함된다. 따라서, 마스크의 정렬 마진을 고려하여 거리 y를 설정할 필요가 없다. 따라서, 거리 y는 감소할 수 있고 이는 소형 제조에 유리하다. 통상적으로, 제2 실시예에서는, 제1 실시예에 비해, 내전압에 있어서의 열화 없이, 거리 y를 약 0.1㎛까지 줄일 수 있다.
더욱이, N-형 웰(7)의 깊이(L3)는 N-형 웰(9)의 깊이(L2)보다 작기 때문에, N-형 웰(9)의 측면과 고-내전압 트랜지스터(Q4)의 N-형 확산층(11) 사이의 거리 y는 자동적으로 증가한다. 거리 y에 있어서의 증가 덕분에, N-형 확산층(11)과 N- 형 웰(9) 간의 펀치-쓰루 전류의 흐름 및 래치-업의 발생을 제1 실시예보다 효과적으로 억제할 수 있게 된다. 이는, 불휘발성 반도체 기억 장치의 신뢰도의 개선에 있어 유리하다.
게다가, N-형 웰(9)의 측면이 P-형 기판(1)의 딥 부분(deep part), 예를 들면, 약 2㎛의 위치에 놓이는데 반해, 고-내전압 트랜지스터(Q4)의 N-형 확산층(11)은 P-형 기판(1)의 얕은 부분(shallow part)에 놓이게 된다. 또한, N-형 웰(9)의 측면은 N-형 웰(7)의 측면보다는 오히려 P-형 셀 웰(10) 상에 위치한다. 따라서, N-형 확산층(11)과 N-형 웰(9)의 측면 사이의 거리 y가 감소될 수 있음과 동시에 펀치-쓰루 전류 및 래치-업이 억제될 수 있다. 이는 소형 제조에 대해서도 유리하다. N-형 웰(7)과 N-형 확산층(11) 간의 펀치-쓰루 및 래치-업은 P-형 웰(4)에 의해 방지될 수 있다.
다음으로, 제2 실시예에 따른 불휘발성 반도체 기억 장치를 제조하는 방법의 일례가 설명된다.
도 12 ~ 도 14는 본원의 제2 실시예에 따른 불휘발성 반도체 기억 장치를 제조하는 방법의 예를 나타내는 단면도이다.
우선, 도 12에 도시된 바와 같이, 제1 실시예와 마찬가지로, 기판(1) 상에 절연막(예컨대, 희생 산화막)(17)이 형성된다. 절연막(17) 상에 포토레지스트가 피복되어, 포토레지스트막(18)이 형성된다. 포토레지스트막(18)의 두께는, 예를 들면, 0.6㎛ 이상 1.6㎛ 이하이다. 이어서, 포토레지스트막(18)이 노출/현상되어, N-형 웰(5, 7)의 형성 패턴에 대응하는 개구부들이 포토레지스트막(18) 내에 형성 된다. 포토레지스트막(18)을 마스크로서 사용하여, N-형 웰(5, 7)을 형성하기 위한 인 혹은 비소 등의 불순물들을 기판(1)에 이온-주입한다. 도 12에 도시된 제조 단계에서, N-형 웰(5, 7)을 형성하기 위한 불순물들은 이후에 형성될 P-형 셀 웰(10)의 깊이의 약 1.2 ~ 2배에 대응하는 깊이에 주입된다. 따라서, N-형 웰(7)은 이후에 형성될 N-형 웰(9)보다 얕게 형성되고, N-형 웰(9)과 접촉하도록 형성된다. N-형 웰(5)의 깊이를 깊게 형성할 필요가 없기 때문에, 포토레지스트(18)의 두께는 얇을 수 있다. 따라서, 도 7에 도시된 제1 실시예의 제조 단계와 마찬가지로, 공정 시간이 단축될 수 있고, 재료의 비용을 줄일 수 있다. 물론, 1㎛ 이상의 두께를 갖는 딥 N-형 웰을 형성하기 위한 이온 주입 단계는 생략될 수 있다. 포토레지스트의 폴-다운 혹은 분해로 인해 웰의 폭이 증가한다는 문제가 개선될 수 있다.
다음으로, 도 13에 도시된 바와 같이, 포토레지스트막(18)이 제거되고, 절연막(17) 상에 포토레지스트가 한 번 더 피복되어, 포토레지스트막(19)이 형성된다. 포토레지스트막(19)의 두께는, 예를 들면, 0.6㎛ 이상 1.6㎛ 이하이다. 포토레지스트막(19)이 노출/현상되어, P-형 웰(2, 3, 4)의 형성 패턴에 대응하는 개구부들이 포토레지스트막(19) 내에 형성된다. 포토레지스트막(19)을 마스크로서 이용하여, P-형 웰(2, 3, 4)을 형성하기 위한 붕소 혹은 인듐 등의 불순물들을 기판(1)에 이온-주입한다. N-형 웰(5)과 마찬가지로, 예를 들어, P-형 웰(2, 3, 4)은 깊이를 깊게 형성될 필요가 없다. 주입된 불순문들이 포토레지스트막(19)에 침투하지 않는다면, 포토레지스트막(19)의 두께는, 즉, 1.8㎛보다 작을 수도 있다. 예를 들어, 포토레지스트막(19)의 두께는 1.6㎛ 이하로 설정될 수 있다. 따라서, N-형 웰 (5)과 마찬가지로, 좁은 P-형 웰(2, 3, 4)를 얻을 수 있다.
이후에, 도 14에 도시된 바와 같이, 포토레지스트막(19)이 제거되고, 절연막(17) 상에 포토레지스트를 한번 더 피복하여, 포토레지스트막(20)이 형성된다. 포토레지스트막(20)의 두께는, 예를 들면, 1.8㎛와 4㎛ 사이이다. 포토레지스트막(20)은 노출/현상되어, P-형 웰(10)의 형성 패턴에 대응하는 개구부들이 포토레지스트막(20) 내에 형성된다. 포토레지스트막(20)을 마스크로서 사용하여, P-형 웰(10)의 형성 패턴에 대응하는 개구부를 이용하여, N-형 웰(deep-N-well; 9)을 형성하기 위한 인 혹은 비소 등의 불순물들을 기판(1)에 이온-주입한다. 또한, 포토레지스트막(20)을 마스크로서 이용하여, P-형 웰(10)을 형성하기 위한 붕소 혹은 인듐 등의 불순물들을 기판(1)에 이온-주입한다. N-형 웰(9)은 N-형 웰(7)에 접속되고 N-형 웰(77)보다 더 깊게 형성된다. P-형 셀 웰(10)은 N-형 웰(7, 9)로 둘러싸여 있고 P-형 기판(1)으로부터 전기적으로 절연되어 있다.
이어서, 도 10에 도시된 바와 같이, 기판(1), P-형 웰(3), N-형 웰(5) 및 P-형 셀 웰(10) 상에 트랜지스터(Q1 ~ Q4)와 메모리 셀 트랜지스터(Q5-1, Q5-2)가 형성된다. 따라서, 본원의 제2 실시예에 따른 불휘발성 반도체 기억 장치가 완성된다.
제조 방법에 대한 상술한 예에 따르면, N-형 웰(9)은 N-형 웰(5, 7)의 제조 단계와 독립적인 제조 단계에 의해 형성된다. 또한, N-형 웰(9)은 P-형 셀 웰(10)의 형성을 위해 사용되는 포토레지스트막을 사용하여 형성된다. 또한, N-형 웰(9)은, 그 상부가 상기 얕게 형성된 N-형 웰(7)과 접촉하게 놓이고, N-형 웰(9)이 N- 형 웰(7)보다 더 깊게 되도록 형성된다. 이로써, 제1 실시예와 마찬가지로, 트랜지스터(Q1, Q2)를 위한 딥 N-형 웰(5)을 형성할 필요가 없고 각 N-형 웰(5)의 폭을 줄일 수 있게 된다.
게다가, 제조 방법에 대한 상기 예에 따르면, N-형 웰(9)은 P-형 셀 웰(10)의 형성을 위해 사용되는 포토레지스트막을 이용하여 형성된다. 따라서, 제1 실시예와 관련하여 설명된 제조 방법에 비해, 포토리소그래피 단계가 생략될 수 있다.
본 발명은 제1 및 제2 실시예에 한정되지 않는다. 소자 분리 영역 및 절연막을 형성하는 방법들은, 실리콘으로 실리콘 산화막 혹은 실리콘 질화막을 만드는 것에 한정되지 않는다. 예를 들어, 퇴적된 실리콘에 산소 이온이 주입되는 방법을 채택할 수도 있고, 퇴적된 실리콘이 산화되는 방법을 채택할 수도 있다. 전하 축적층은 TiO2, Al2O3, 탄탈륨 산화물(tantalum oxide), 시트론튬 티타네이트(strontium titanate), 바륨 티타네이트(barium titanate), 지르코늄-리드 티타네이트(zirconium-lead titanate), 또는 그들의 적층막으로 형성될 수 있다.
P-형 Si 기판은 반도체 기판으로서 사용된다. 대안적으로, SiGe 혼합 결정, SiGeC 혼합 결정 등을 포함하는 그 외의 단결정 반도체 기판이 사용될 수도 있다. 게이트 전극은 SiGe 혼합 결정, SiGeC 혼합 결정, TiSi, NiSi, CoSi, TaSi, WSi 혹은 MoSi의 실리사이드나 폴리사이드, 또는 Ti, Al, Cu, TiN 혹은 W 등의 금속으로 형성될 수도 있다. 게이트 전극은 다결정층이나 이러한 재료들이 적층된 층으로 형성될 수 있다. 또한, 게이트 전극은 비정질 Si, 비정질 SiGe 혹은 비정질 SiGeC, 또는 이러한 재료들이 적층된 층으로 형성될 수 있다. 전하 축적층은 점 형상으로 형성될 수 있다. 실시예들에 있어서, 메모리 셀과 선택 트랜지스터 양측은 N-채널 유형이지만, 이들은 P-채널 유형일 수도 있다. 실시예들에 있어서, 부유-게이트 NAND 메모리 셀은 메모리 셀의 예가 된다. 대안적으로, 데이터 소거가 웰에 양의 전압을 인가함으로써 실시되는 유형의 메모리 셀의 경우, N0R-형 메모리 셀, AND-형 메모리 셀 혹은 가상-그라운드형(imaginary-ground-type) 메모리 셀이 사용될 수도 있다. 물론, 전하가 부유 게이트 전극 대신 절연막에 축적되는 MONOS(metal-oxide-nitride-oxide-silicon)형 메모리 셀을 사용할 수 있다.
트랜지스터(Q1 ~ Q5) 각각은 도면에서 단면 구조로 도시된다. 그러나, 모든 트랜지스터들이 반드시 동일한 단면 내의 위치에 형성되어야 할 필요는 없고, 관련 웰 상에 형성될 수도 있다.
상술한 실시예에 있어서, 본 발명의 불휘발성 반도체 기억 장치는, 본원이 반도체 메모리에 적용되는 예들에 기초하여 설명되어 있다. 본 발명은 프로세서, 시스템 LSI 등과 같은 상술한 반도체 메모리를 포함하는 불휘발성 반도체 기억 장치에 적용할 수 있다.
당업자에 의해 부가적인 장점들 및 변형들이 쉽게 이루어질 것이다. 따라서, 보다 넓은 견지에서의 본원은 여기 도시되고 설명된 특정한 상세 및 대표적인 실시예들에 한정되지 않는다. 따라서, 첨부된 청구 범위 및 그들의 등가물에 의해 규정되는 바와 같은 일반적인 진보적 개념의 취지 혹은 범위에서 벗어나지 않고 다양한 변형들이 실시될 수 있다.
상술한 바와 같이, 본원 발명에 따르면, 불휘발성 반도체 기억 장치의 소형화를 이룰 수 있고, N-형 확산층과 N-형 웰 간의 펀치-쓰루 전류의 흐름 및 래치-업의 발생을 효과적으로 억제하여 불휘발성 반도체 기억 장치의 신뢰도를 향상시킬 수 있으며, 공정 시간의 단축 및 재료 비용의 감축을 실현할 수 있게 된다.
Claims (18)
1015cm-3 보다 낮은 불순물 농도 영역을 갖는 제1 도전형의 반도체 기판과,
상기 반도체 기판 내에 형성되어 있는 상기 제1 도전형의 제1 웰과,
상기 제1 웰 내에 형성되어 있는 복수의 메모리 셀 트랜지스터들과,
상기 제1 웰의 사이드 영역을 둘러싸는 제1 부분과 상기 제1 웰의 하부 영역을 둘러싸는 제2 부분을 포함하고, 상기 제1 웰을 상기 반도체 기판으로부터 전기적으로 절연시키는 제2 도전형의 제2 웰과,
상기 반도체 기판 내에 형성되어 있고, 상기 제2 웰의 제2 부분보다 얕은 깊이를 갖는 상기 제2 도전형의 제3 웰과,
상기 반도체 기판 위에 형성되어 있고, 상기 메모리 셀 트랜지스터의 게이트 절연막보다 두껍고 16 nm 이상 50 nm 이하의 게이트 절연막을 갖는 제2 절연 게이트 전계 효과 트랜지스터를 포함하고,
상기 제2 절연 게이트 전계 효과 트랜지스터는, 상기 제2 웰과 상기 반도체 기판 내에 형성된 제1 도전형의 제4 웰을 개재하여 상기 메모리 셀 트랜지스터와 대향하고,
상기 제1 도전형의 제4 웰은, 상기 반도체 기판 영역을 개재하여 상기 제1 웰의 사이드 영역을 둘러싸도록 형성되고,
상기 제3 웰은, 상기 제1 웰, 상기 제2 웰 및 상기 제4 웰과는 상기 1015cm-3 보다 낮은 불순물 농도 영역을 갖는 제1 도전형의 반도체 기판을 개재하여 떨어져 형성되어 있는 불휘발성 반도체 기억 장치.
제1항에 있어서,
상기 제3 웰 내에 형성되어 있고, 상기 메모리 셀 트랜지스터의 게이트 절연막의 두께보다 두껍고 16 nm 이상 50 nm 이하의 게이트 절연막을 포함하는 제1 절연 게이트 전계 효과 트랜지스터를 더 포함하고,
상기 제1 절연 게이트 전계 효과 트랜지스터는 상기 반도체 기판에 대하여 15V 이상의 양의 전압을 발생시키는 고전압 발생 회로를 구성하는 불휘발성 반도체 기억 장치.
제1항에 있어서,
상기 제3 웰은, 상기 반도체 기판의 전위에 대하여, 15V 이상의 양의 전압이 인가되는 승압 커패시터를 구성하는 불휘발성 반도체 기억 장치.
제1항에 있어서,
상기 메모리 셀 트랜지스터는 데이터의 일괄 소거(batch-erasure)를 실행할 수 있는 메모리 셀이고, 상기 제1 웰의 전위를 데이터의 판독 및 기입시에는 0V로 유지하고, 소거시에는 15V 이상의 양의 전압을 인가하는 불휘발성 반도체 기억 장치.
제1항에 있어서,
상기 제2 절연 게이트 전계 효과 트랜지스터의 제2 도전형의 확산층으로부터, 상기 제1 웰의 사이드 영역을 둘러싸는 제1 부분과 상기 제1 웰의 하부 영역을 둘러싸는 제2 부분의 경계가 0.8 um 이상 떨어져 있는 불휘발성 반도체 기억 장치.
삭제
1015cm-3 보다 낮은 불순물 농도 영역을 갖는 제1 도전형의 반도체 기판과,
상기 반도체 기판 내에 형성되어 있는 상기 제1 도전형의 제1 웰과,
상기 제1 웰 내에 형성되어 있는 복수의 메모리 셀 트랜지스터들과,
상기 제1 웰의 사이드 영역을 둘러싸는 제1 부분과 상기 제1 웰의 하부 영역을 둘러싸는 제2 부분을 포함하고, 상기 제1 웰을 상기 반도체 기판으로부터 전기적으로 절연시키는 제2 도전형의 제2 웰과,
상기 반도체 기판 내에 형성되어 있고, 상기 제2 웰의 제2 부분보다 얕은 깊이를 갖는 상기 제2 도전형의 제3 웰과,
상기 반도체 기판 위에 형성되어 있고 상기 메모리 셀 트랜지스터의 게이트 절연막보다 두껍고 16 nm 이상 50 nm 이하의 게이트 절연막을 갖는 제2 절연 게이트 전계 효과 트랜지스터를 포함하고,
상기 제2 절연 게이트 전계 효과 트랜지스터는, 상기 제2 웰과 상기 반도체 기판 내에 형성된 제1 도전형의 제4 웰을 개재하여 상기 메모리 셀 트랜지스터와 대향하고,
상기 제1 부분은 상기 제2 부분보다 얕은 깊이를 갖고, 상기 제1 부분과 상기 제2 부분의 접합부의 경계선에 해당하는 상기 제1 부분의 깊이와 상기 제2 부분의 깊이가 변화하는 영역이 상기 제1 웰의 하부 영역과 상기 제2 부분 간의 경계선의 연장선 상에 존재하고,
상기 제1 도전형의 제4 웰은, 상기 반도체 기판 영역을 개재하여 상기 제1 웰의 사이드 영역을 둘러싸도록 형성되고,
상기 제3 웰은, 상기 제1 웰, 상기 제2 웰 및 상기 제4 웰과는 상기 1015cm-3 보다 낮은 불순물 농도 영역을 갖는 제1 도전형의 반도체 기판을 개재하여 떨어져 형성되어 있는 불휘발성 반도체 기억 장치.
제7항에 있어서,
상기 제3 웰 내에 형성되어 있고, 상기 메모리 셀 트랜지스터의 게이트 절연막의 두께보다 두껍고 16 nm 이상 50 nm 이하의 게이트 절연막을 포함하는 제1 절연 게이트 전계 효과 트랜지스터를 더 포함하는 ,
상기 제1 절연 게이트 전계 효과 트랜지스터는 상기 반도체 기판에 대하여 15V 이상의 양의 전압을 발생시키는 고전압 발생 회로를 구성하는 불휘발성 반도체 기억 장치.
제7항에 있어서,
상기 제3 웰은, 상기 반도체 기판의 전위에 대하여, 15V 이상의 양의 전압이 인가되는 승압 커패시터를 구성하는 불휘발성 반도체 기억 장치.
제7항에 있어서,
상기 메모리 셀 트랜지스터는 데이터의 일괄 소거를 실행할 수 있는 메모리 셀이고, 상기 제1 웰의 전압을 데이터의 판독 및 기입시에는 0V로 유지하고, 소거시에는 15V 이상의 양의 전압을 인가하는 불휘발성 반도체 기억 장치.
제7항에 있어서,
상기 제2 절연 게이트 전계 효과 트랜지스터의 제2 도전형의 확산층으로부터, 상기 제1 웰의 사이드 영역을 둘러싸는 제1 부분과 상기 제1 웰의 하부 영역을 둘러싸는 제2 부분의 경계가 0.8 um 이상 떨어져 있는 불휘발성 반도체 기억 장치.
삭제
1015cm-3 보다 낮은 불순물 농도 영역을 갖는 제1 도전형의 반도체 기판과,
상기 반도체 기판 내에 형성되어 있는 상기 제1 도전형의 제1 웰로서, 상기 반도체 기판에 대하여 15V 이상의 양의 전압이 자신에 인가되는 동작 모드를 갖는 제1 웰과,
상기 제1 웰 내에 형성되어 있는 복수의 메모리 셀 트랜지스터들과,
상기 제1 웰의 사이드 영역을 둘러싸는 제1 부분과 상기 제1 웰의 하부 영역을 둘러싸는 제2 부분을 포함하고, 상기 제1 웰을 상기 반도체 기판으로부터 전기적으로 절연시키는 제2 도전형의 제2 웰과,
상기 반도체 기판 내에 형성되어 있고, 상기 제2 웰의 제2 부분보다 얕은 깊이를 갖는 상기 제2 도전형의 제3 웰과,
상기 반도체 기판 위에 형성되어 있고, 상기 메모리 셀 트랜지스터의 게이트 절연막보다 두껍고 16 nm 이상 50 nm 이하의 게이트 절연막을 갖는 제2 절연 게이트 전계 효과 트랜지스터를 포함하고,
상기 제2 절연 게이트 전계 효과 트랜지스터는, 상기 제2 웰과 상기 반도체 기판 내에 형성된 제1 도전형의 제4 웰을 개재하여 상기 메모리 셀 트랜지스터와 대향하고,
상기 제1 도전형의 제4 웰은, 상기 반도체 기판 영역을 개재하여 상기 제1 웰의 사이드 영역을 둘러싸도록 형성되고,
상기 제3 웰은, 상기 제1 웰, 상기 제2 웰 및 상기 제4 웰과는 상기 1015cm-3 보다 낮은 불순물 농도 영역을 갖는 제1 도전형의 반도체 기판을 개재하여 떨어져 형성되어 있는 불휘발성 반도체 기억 장치.
제13항에 있어서,
상기 제3 웰 내에 형성되어 있고, 상기 메모리 셀 트랜지스터의 게이트 절연막의 두께보다 두껍고 16 nm 이상 50 nm 이하의 게이트 절연막을 포함하는 제1 절연 게이트 전계 효과 트랜지스터를 더 포함하고,
상기 제1 절연 게이트 전계 효과 트랜지스터는 상기 반도체 기판에 대하여 15V 이상의 양의 전압을 발생시키는 고전압 발생 회로를 구성하는 불휘발성 반도체 기억 장치.
제13항에 있어서,
상기 제3 웰은, 상기 반도체 기판의 전위에 대하여, 15V 이상의 양의 전압이 인가되는 승압 커패시터를 구성하는 불휘발성 반도체 기억 장치.
제13항에 있어서, 상기 메모리 셀 트랜지스터는 데이터의 일괄 소거를 실행할 수 있는 메모리 셀이고, 상기 제1 웰의 전위를 데이터의 판독 및 기입시에는 0V로 유지하고, 소거시에는 15V 이상의 양의 전압을 인가하는 불휘발성 반도체 기억 장치.
제13항에 있어서,
상기 제2 절연 게이트 전계 효과 트랜지스터의 제2 도전형의 확산층으로부터, 상기 제1 웰의 사이드 영역을 둘러싸는 제1 부분과 상기 제1 웰의 하부 영역을 둘러싸는제2 부분의 경계가 0.8 um 이상 떨어져 있는 불휘발성 반도체 기억 장치.
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