TW202147569A - 改良的垂直3d記憶體裝置及存取方法 - Google Patents

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Abstract

本發明提供一種記憶體裝置及其存取/取消選擇方法。該記憶體裝置包含：一記憶體層，其包括形成於其中的記憶體單元之一垂直三維(3D)記憶體陣列，其中一記憶體單元經由彼此正交之一字線及一數位線被存取，且該數位線呈垂直延伸之導電支柱的一形式；一支柱選擇層，其形成於該記憶體層下方，且其中形成有用於存取記憶體單元之薄膜電晶體(TFT)；及一周邊電路層，其形成於該支柱選擇層下方，且具有用於字線及位元線之一感測放大器及一解碼電路系統，其中針對每一支柱組態一TFT。

Description

改良的垂直3D記憶體裝置及存取方法
技術領域係關於改良垂直3D(三維)記憶體裝置結構及一相關存取方法。
電子記憶體裝置(下文中，簡稱為「記憶體裝置」)廣泛地用以將資料儲存於各種電子裝置中，該等電子裝置諸如平板電腦、電腦、無線通信裝置(例如，智慧型電話)、攝影機、數位顯示器及類似物。
記憶體裝置廣泛地用於在諸如電腦、無線通信裝置、攝影機、數位顯示器及類似者之各種電子裝置中儲存資訊。資訊藉由程式化記憶體裝置之不同狀態而進行儲存。舉例而言，二進位裝置最常儲存常常由邏輯1或邏輯0表示之兩種狀態中之一者。在其他裝置中，可儲存多於兩種狀態。為了存取所儲存資訊，裝置之組件可讀取或感測記憶體裝置中之至少一種所儲存狀態。為了儲存資訊，裝置之組件可在記憶體裝置中寫入或程式化狀態。
存在各種類型的記憶體裝置，包括磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻RAM (RRAM)、快閃記憶體、相變記憶體(PCM)、其他基於硫屬化物之記憶體及其他記憶體裝置。記憶體裝置可為揮發性的或非揮發性的。
通常，改良記憶體裝置可包括增大記憶體單元密度、提高讀取/寫入速度、增強可靠性、延長資料保持、降低功率消耗，或縮減製造成本，以及其他度量。可能需要用於節省記憶體陣列中之空間、增大記憶體單元密度，或減小具有三維垂直架構之記憶體陣列的總功率使用的解決方案。
本發明之目標為提供具有額外選擇元件的經改良記憶體裝置，及用於存取記憶體裝置之記憶體單元的高效方法。
本專利申請案主張FANTINI等人於2020年5月25日申請的題為「IMPROVED VERTICAL 3D MEMORY DEVICE AND ACCESSING METHOD」之國際專利申請案第PCT/IB2020/020028號的優先權，該申請案讓與給本受讓人且以引用的方式明確併入本文中。
本發明涉及具有NMOS TFT選擇器之垂直3D記憶體裝置，及存取彼者之方法。該記憶體裝置可包含：一記憶體層，其包括形成於其中的記憶體單元之一垂直三維(3D)記憶體陣列，其中一記憶體單元經由彼此正交之一字線及一數位線被存取，且該數位線呈垂直延伸之導電支柱的一形式；一支柱選擇層，其形成於該記憶體層下方，且其中形成有用於存取記憶體單元之薄膜電晶體(TFT)；及一周邊電路層，其形成於該支柱選擇層下方，且具有用於字線及位元線之一感測放大器及一解碼電路系統，其中針對每一支柱組態一TFT。在一些情況下，該TFT為一n型金屬氧化物半導體(NMOS)電晶體，其中一汲極區耦接至該支柱。在一些情況下，該TFT之一通道區擴展達至一第一預定值。在一些情況下，該TFT具有兩個閘極區，其平行於位於該通道區之一側的一閘極氧化物及位於該通道區之另一側的另一閘極氧化物。在一些情況下，該通道區形成於該汲極區下方，且一源極區形成於該通道區下方。在一些情況下，該通道區之一長度延長至一第二預定值。在一些情況下，該第一預定值為120 nm。在一些情況下，該第二判定值為220 nm。在一些情況下，一導電支柱進一步包括彼此分隔開的一第一子支柱及一第二子支柱，且兩個TFT經組態用於該導電支柱，其中一個用於該第一子支柱且另一個用於該第二子支柱。在一些情況下，該等TFT之一間距與該等支柱之一間距相符。
在一些實例中，薄膜電晶體(TFT)之一矩陣經提供於該等數位線下方及/或上方，其中每一數位線一個電晶體，而具有用於字線及位元線之感測放大器及解碼電路系統的一周邊電路系統形成於該矩陣下方。
因此，薄膜電晶體之該矩陣形成於一多晶矽層中，而該周邊電路層實現於一矽基板層中；在一些實例中，該周邊電路層可位於該多晶矽層下方，且該多晶矽層可位於該3D記憶體陣列下方。
在一些實例中，該記憶體裝置可包括導電接點之一配置及穿過導電材料及絕緣材料之交替層的開口，其可縮減該等記憶體單元之間的間距，同時維持一介電厚度以保持待施加至該記憶體裝置之一記憶體陣列的電壓，且該記憶體裝置亦可包括耦接至每一導電接點之一選擇電晶體，其為實現該垂直3D記憶體裝置之解碼的該NMOS TFT。
在一些實例中，該記憶體裝置可包括具有配置成一圖案(例如，一幾何圖案)之一接點集合的一基板及形成於該基板上的一第一絕緣材料(例如，一介電材料)。一導電材料之平面之一集合可藉由一第二絕緣材料(例如，一介電材料)彼此分隔開且形成於基板材料上。亦即，導電材料與絕緣材料之交替平面可形成於該基板上。導電材料之平面可為字線之實例。
在記憶體裝置之製造期間，可藉由蝕刻導電材料與絕緣材料之交替平面來形成一或多個溝槽。該等溝槽可彼此平行延伸且曝光該基板。在一些實例中，導電材料與介電材料之平面可形成溝槽之側壁。導電材料之平面可以使得介電材料與導電材料之平面形成凹部之集合的方式進行蝕刻，其中每一凹部可經組態以接納儲存元件材料(例如，硫屬化物材料)。犧牲層(例如，保形材料)可沈積於溝槽中，且在一些情況下，犧牲層填充凹部。絕緣材料可沈積於溝槽中，位於犧牲層頂部。
可移除犧牲層及絕緣材料之部分以形成第一開口。第一開口可曝光基板之部分、導電接點之集合中之至少一些，及導電材料之平面及介電材料之平面的部分。儲存元件材料(例如，硫屬化物材料)可沈積於第一開口中。儲存元件材料可填充藉由介電材料之平面及導電材料之平面形成的凹部。可自第一開口部分移除儲存元件材料從而保留凹部中之儲存元件材料。定位於凹部中之儲存元件材料可為儲存元件組件(例如，硫屬化物組件)。
可在包括凹部中之儲存組件的第一開口中形成導電支柱。導電支柱可經配置以延伸穿過導電材料之平面(例如，實質上垂直於導電材料之平面)且接觸基板。每一導電支柱可接觸兩個儲存元件組件，該等兩個儲存元件組件轉而各自接觸導電材料之同一平面。每一導電支柱可進一步與一個或兩個導電接點耦接，且因此NMOS TFT可與每一導電支柱相關聯。在一些情況下，支柱可由障壁材料及導電材料形成。在一些情況下，可針對每一支柱提供單一NMOS TFT。
可移除導電支柱之部分以形成第二開口。第二開口可將每一支柱劃分為第一支柱及第二支柱。第一及第二支柱可為數位線之實例。第一支柱可接觸耦接至導電材料之平面的第一儲存元件組件，且第二支柱可接觸耦接至導電材料之平面的第二儲存元件組件。在一些情況下，第一支柱及第二支柱中之每一者可與基板上的不同導電接點耦接。在一些其他情況下，第一支柱中之每一者可與基板上的不同導電接點耦接，且第二支柱中之每一者可與形成於第一基板上方的第二基板上之不同導電接點耦接。在一些情況下，第一支柱及第二支柱中之每一者可與各別NMOS TFT相關聯。換言之，一個支柱可耦接有單一NMOS TFT。
在一些情況下，NMOS TFT可形成於記憶體單元之陣列下方，詳言之，每一支柱下方。在一些情況下，NMOS TFT之汲極區可耦接至支柱。在一些情況下，NMOS TFT之活性區域(亦即，多晶矽通道)可擴展至預定值(例如，120 nm)。在一些情況下，NMOS TFT可具有兩個閘極區，其在通道區之一側具有閘極氧化物，且在通道區之另一側具有另一閘極氧化物，由此使得NMOS TFT之寬度倍增。在一些情況下，記憶體裝置之第一底部矽層可專用於字線及位元線的感測放大器及解碼電路系統。在一些情況下，在第一矽層上方，可提供多晶矽之磊晶生長，且在此多晶矽層中，NMOS TFT可經提供為支柱下方的一種矩陣。
本發明進一步涉及用於存取具有NMOS TFT選擇器之垂直3D記憶體裝置之記憶體單元之方法。大體而言，3D記憶體陣列之單元可藉由字線及位元線定址。為了定址目標單元，可將正偏壓電壓施加至數位線(其可為位元線之垂直部分)，且可將負偏壓電壓施加至字線板。然而，接收負偏壓電壓的字線可與相關聯於同一字線板且連結至其他支柱(亦即，位元線之垂直部分)的所有其他單元共用。因此，有必要判定所要位元線。
有可能選擇具有單一NMOS TFT之單一單元，同時根據將在下文詳細描述之存取方法取消選擇所有其他單元。因此，亦有可能偏壓設定電壓或程式及重設電壓以及讀取電壓。所揭示之解決方案亦適合於在負偏壓電壓被施加至數位線(其可為位元線之垂直部分)且正偏壓電壓被施加至字線板時選擇單一單元。
圖 1 說明根據如本文所揭示之實例的支援具有NMOS TFT選擇器之垂直3D記憶體裝置的記憶體陣列100 (例如，三維(3D)記憶體陣列)之實例。記憶體陣列100可包括定位於基板104上方之記憶體單元之第一陣列或疊組105及在第一陣列或疊組105之頂部上的記憶體單元之第二陣列或疊組108。
記憶體陣列100可包括字線110及數位線115。第一疊組105及第二疊組108之記憶體單元各自可具有一或多個自選擇記憶體單元。儘管圖1中所包括之一些元件標記為數值指示符，其他對應元件未作標記，但其係相同的或將被理解為類似的。
記憶體單元之堆疊可包括第一介電材料120、儲存元件材料125 (例如，硫屬化物材料)、第二介電材料130、儲存元件材料135 (例如，硫屬化物材料)及第三介電材料140。在一些實例中，第一疊組105及第二疊組108之自選擇記憶體單元可具有共同導電線，以使得每一疊組105及108之對應自選擇記憶體單元可共用數位線115或字線110。
在一些實例中，記憶體單元可藉由將電脈波提供至單元來程式化，該單元可包括記憶體儲存元件。脈波可經由第一存取線(例如，字線110)或第二存取線(例如，數位線115)或其組合提供。在一些情況下，在提供脈波後，取決於記憶體單元之極性，離子可在記憶體儲存元件內遷移。因此，相對於記憶體儲存元件之第一側或第二側之離子的濃度可至少部分地基於第一存取線與第二存取線之間的電壓之極性。在一些情況下，經不對稱成形之記憶體儲存元件可使離子在具有更大面積之元件的部分處更擁擠。記憶體儲存元件之某些部分可具有較高電阻率，且因此可引起比記憶體儲存元件之其他部分更高的臨限電壓。離子遷移之此描述表示用於達成本文中所描述的結果之自選擇記憶體單元之機制的實例。機制之此實例不應視為限制性的。本發明亦包括用於達成本文中所描述的結果之自選擇記憶體單元之機制之其他實例。
記憶體陣列100之架構可稱為交叉點架構，在一些情況下，在該交叉點架構中，記憶體單元形成於如字線110與數位線115之間的拓樸交叉點處。此交叉點架構可提供相較於其他記憶體架構具有較低生產成本之相對高密度資料儲存。舉例而言，交叉點架構可具有相較於其他架構具有減小的面積且因而具有增大的記憶體單元密度之記憶體單元。
雖然圖1之實例展示兩個記憶體疊組105及108，但其他組態係可能的。在一些實例中，自選擇記憶體單元之單一記憶體疊組可經建構在基板104上方，其可稱為二維記憶體。在一些實例中，記憶體單元之三個或四個記憶體疊組可以類似方式經組態於三維交叉點架構中。
記憶體陣列100可包括基板104，其具有經配置成柵格或交錯式圖案的接點集合。在一些情況下，該接點集合可延伸穿過基板，且與記憶體陣列100之存取線耦接。記憶體陣列100可包括額外基板104 (例如，其定位於兩個疊組105及108上方)。額外基板104可具有(例如，延伸穿過基板)且與記憶體陣列100之存取線耦接的一接點集合。
記憶體陣列100可包括藉由在基板材料上形成於第一絕緣材料上的第二絕緣材料彼此分隔開的導電材料之平面集合。導電材料之平面集合中之每一者可包括形成於其中的凹部之集合。可藉由在堆疊沈積處理步驟期間將犧牲層(例如，保形層)用於蝕刻、在單元界定之後移除保形層，及將保形層替換為更導電材料，藉由重置過程獲得平面集合，例如，對應於同一疊組(例如，記憶體疊組105、記憶體疊組108)上之一或多條字線110的字線板。
導電支柱集合可形成於開口中，以實質上垂直於導電材料及基板之平面集合延伸。導電支柱集合可劃分成支柱對之集合。該對支柱中的每一支柱可耦接至導電接點中之一不同者。在一些情況下，該對支柱中之每一支柱可耦接至基板104上的導電接點。另外或替代地，每對支柱之一個支柱可耦接至基板104上的導電接點，且每對支柱之另一支柱可耦接至(例如，定位於記憶體疊組105及108上方的)不同基板104上的導電接點。
在一些實例中，記憶體疊組105及108可包括經組態以儲存邏輯狀態之硫屬化物材料。舉例而言，記憶體疊組105及108之記憶體單元可為自選擇記憶體單元之實例。硫屬化物材料可形成於凹部集合中，使得凹部集合中之每一各別者中的硫屬化物材料至少部分與支柱對之集合的一個支柱接觸。
圖 2 A 至圖 2F 說明根據如本文中所揭示之實例的在可經執行以形成堆疊記憶體裝置之一系列步驟或製程期間實例記憶體陣列200-a、200-b、200-c及200-d的各種視圖。具體而言，在圖2A至圖2F中，展示形成字線平面、沈積犧牲層及絕緣材料的製程。
圖2A說明實例記憶體陣列200-a之側視圖。圖2B說明在圖2A中所說明之製程步驟之後的製程步驟期間沿圖2A之剖面線A-A'的實例記憶體陣列200-b之俯視圖。圖2C說明沿圖2B之剖面線B-B'截取的記憶體陣列200-b (例如，如圖2B中所展示)之橫截面視圖。圖2D說明在圖2B及圖2C中所說明之製程步驟之後的製程步驟期間沿圖2B之剖面線B-B'截取的記憶體陣列200-c之橫截面視圖。圖2E說明在圖2D中所說明之製程步驟之後的製程步驟期間沿圖2B之剖面線B-B'截取的記憶體陣列200-d之橫截面視圖。圖2F說明沿圖2E之剖面線A-A'的實例記憶體陣列200-d (例如，如圖2D中所展示)之俯視圖。
圖 2A 說明根據如本文所揭示之實例的實例記憶體陣列200-a之側視圖；舉例而言，記憶體陣列200-a可支援具有NMOS TFT選擇器之垂直3D記憶體裝置。記憶體陣列200-a可包括延伸穿過基板104-a或104-b之導電接點235之集合。記憶體陣列200-a可進一步包括材料240與絕緣材料245 (例如，絕緣材料層、介電層)之交替層。在一些情況下，材料240可為導電材料(例如，以形成導電層)。在其他狀況下，材料240可為犧牲絕緣材料(例如，不同於絕緣材料245)。
基板104可為介電材料，諸如介電膜。導電接點235之集合之單一導電接點可經組態以將任何單一垂直支柱(例如，數位線)與電晶體(例如，選擇電晶體或數位線選擇器)耦接。
在一些實例中，導電接點235可形成於基板104-a及104-b兩者中。舉例而言，導電接點235-a可將一對支柱之第一支柱(例如，對應於數位線)耦接至電晶體。導電接點235-c可將該對支柱之第二支柱耦接至電晶體。導電接點235-b及導電接點235-d可各自將第二對支柱之一個支柱耦接至電晶體。另外或替代地，導電接點235中之每一者可延伸穿過基板104-b (例如，導電接點235-c及235-d可形成穿過基板104-b)。舉例而言，導電接點235-a可將一對支柱之第一支柱耦接至電晶體，且接點235-b可將該對支柱之第二支柱耦接至電晶體。
導電接點235之集合可經配置為柵格圖案。在一些實例中，導電接點235之集合中之一各別者可由達至八個其他導電接點235包圍。另外或替代地，導電接點235之集合可經配置為交錯式圖案或六邊形圖案。舉例而言，導電接點235之集合中之一各別者可由達至六個其他導電接點235包圍。
記憶體陣列200-a亦可包括絕緣材料245之堆疊平面集合及材料240之堆疊平面集合(例如，字線平面或字線板)，其中材料240可為導電材料或絕緣材料(例如，將在圖2A中所說明之製程步驟之後的製程步驟期間被替換為導電材料)。材料240之堆疊平面可藉由絕緣材料245之平面集合在z方向上彼此分隔開(例如，垂直分隔開)。舉例而言，第二絕緣材料245之第一平面(例如，底部平面)可形成(例如，沈積)於基板104-b之平面上，且接著材料240之平面可形成於第二絕緣材料245之第一平面上。在一些實例中，第一絕緣材料245之層可沈積於基板104-b上。在一些實例中，材料240可為導電碳之層或與活性材料相容之其他導電層。在一些實例中，材料240可包括藉由穿過保護障壁之活性材料分隔開的導電層。材料240之各層可經組態以充當至少一個字線板。在一些實例中，材料240及絕緣材料245形成層之集合，諸如交替層。
或者，材料240可為犧牲絕緣材料。此處，記憶體陣列200-a可包括犧牲絕緣材料240之堆疊平面集合及絕緣材料245之堆疊平面集合。犧牲絕緣材料240可為不同於絕緣材料245的材料(例如，各別地，氧化物材料及氮化物材料)。在圖2A中所說明之製程步驟之後的製程步驟期間，可移除犧牲絕緣材料240且將其替換為導電材料(例如，導電碳層，或與活性材料相容的其他導電層)。
第二絕緣材料245之額外平面可以如圖2A中所說明之交替方式形成於材料240上。第二絕緣材料245可為介電材料，諸如介電膜或層。在一些實例中，第二絕緣材料245及基板104-a可為相同類型之絕緣材料。本文中所揭示之絕緣材料之實例包括(但不限於)介電材料，諸如氧化矽。
材料240之平面集合中之每一各別者可位於(例如，形成)記憶體陣列200-a之不同層級。形成記憶體單元的材料之個別平面可被稱作3D記憶體陣列200-a之疊組。材料240 (例如，導電材料)可包含(例如，由以下者形成)金屬性(或半金屬性)材料或諸如摻雜多晶矽材料之半導體材料，以及其他者。在一些實例中，材料240可為導電碳之平面。
圖2A中展示材料240之六個平面及第二絕緣材料245之七個平面。第二絕緣材料245之第七平面可為記憶體陣列200-a之最上層。材料240及第二絕緣材料245之平面的數量不限於圖2A中所說明之數量。材料240及第二絕緣材料245可經配置於超過六個疊組或小於六個疊組中。
圖 2B 說明沿圖2A之剖面線A-A'的記憶體陣列200-b之俯視圖。圖2B展示穿過記憶體陣列200-b之材料240(例如，導電材料、絕緣材料)及第二絕緣材料245之交替平面的形成物溝槽250。溝槽250可將基板104及導電接點235(先前展示於圖2A中)曝光於溝槽250之底部。溝槽250可從上至下蝕刻，且經蝕刻為線性形狀。在一些情況下，溝槽250可藉由垂直及水平蝕刻製程之組合形成，以在溝槽250內形成凹部。參考圖2C展示及描述關於蝕刻製程及凹部之額外細節。溝槽250可在材料240之每一平面(例如，字線平面、導電層)上形成在實質上並行方向中延伸的開口集合。
圖 2C 說明沿圖2B之線B-B'截取的記憶體陣列200-b之側視圖。記憶體陣列200-b說明在記憶體陣列200-b之平面中之每一者中在材料240 (例如，導電材料、絕緣材料)中形成凹部215之集合。舉例而言，可執行選擇性蝕刻操作以按等向性方式在溝槽250之側壁290及291中形成凹部215之集合。在一些實例中，溝槽250包括與第二側壁291間隔開之第一側壁290，其中藉由第一絕緣材料245形成的第一側壁290之第一部分292與藉由第一絕緣材料245形成的第二側壁291之第一部分293間隔開第一距離。藉由第一材料240形成的第一側壁290之第二部分294可與藉由第一材料240形成的第二側壁291之第二部分294間隔開大於第一距離之第二距離。在一些實例中，藉由第一材料240形成的溝槽250之側壁290及291之部分相對於藉由第一絕緣材料245形成的溝槽250之側壁290及291之部分凹陷。
蝕刻操作可包括一或多個垂直蝕刻製程(例如，異向性蝕刻製程或乾式蝕刻製程或其一組合)或水平蝕刻製程(例如，等向性蝕刻製程)或其組合。舉例而言，可執行垂直蝕刻製程以垂直地蝕刻溝槽250從而曝光基板104-b及一或多個導電接點235，且可使用水平蝕刻製程在至少一個材料240中形成至少一個凹部215。蝕刻參數可經選擇使得相比第二絕緣材料245更快地蝕刻材料240。
圖 2D 說明沿圖2B之線B-B'截取的記憶體陣列200-b之側視圖。記憶體陣列200-c說明形成保形材料220 (例如，犧牲材料或犧牲層)。保形材料220可沈積至記憶體陣列200-c之溝槽250中。保形材料220可藉由保形地沈積保形材料220來形成於如圖2C中所展示之凹部215中。保形材料220接觸每一溝槽250之第一側壁290、第二側壁291及底部壁295 (例如，接觸基板104-b及接點235)。儘管圖2D展示形成於溝槽250之側壁上的保形材料220 (例如，在面向溝槽250的不同層中的第二絕緣材料245及材料240之表面上)，但實例不限於此。舉例而言，在一些情況下，保形材料220可受限於不同層中材料240 (例如，導電材料、絕緣材料)中的凹部215之集合。在一些情況下，保形材料220可被稱作保形層或犧牲層。
在一些情況下，可在形成保形材料220之後執行蝕刻操作。在蝕刻操作中，保形材料220可經蝕刻以形成開口或溝槽250。蝕刻操作可導致保形材料220之表面(例如，面向溝槽250的表面)與第二絕緣材料245之表面(例如，面向溝槽250的表面)間隔開。在一些情況下，蝕刻操作可導致保形材料220之表面(例如，面向溝槽250的表面)與第二絕緣材料245之表面(例如，面向溝槽250的表面)大致共面，且從而形成溝槽之相連側壁。蝕刻操作可進一步導致基板104-b及接點235被曝光(例如，自溝槽250之底部壁295移除保形材料220)。本文中所描述之蝕刻操作可為垂直蝕刻製程(例如，異向性蝕刻製程或乾式蝕刻製程或其一組合)或水平蝕刻製程(例如，等向性蝕刻製程)。舉例而言，可執行垂直蝕刻製程以垂直地蝕刻溝槽250，且可使用水平蝕刻製程在第一材料240 (例如，第一導電材料240、犧牲絕緣材料240)中形成至少一個凹部。
圖 2E 說明沿圖2B之線B-B'截取的記憶體陣列200-b之側視圖。記憶體陣列200-d說明將介電材料218沈積於溝槽250中，位於記憶體陣列200-d之保形材料220頂部。介電材料218可接觸保形材料220。介電材料218可進一步接觸一或多個接點235。介電材料218及保形材料220可協作填充溝槽250。在一些情況下，介電材料218可為絕緣材料之實例。在一些實例中，保形材料220可選擇性地回蝕以運用介電材料218形成共面表面。凹口之深度可取決於所要厚度而界定。
圖 2F 說明沿圖2E之剖面線A-A'的實例記憶體陣列200-d之俯視圖。圖2F說明在介電材料218沈積至溝槽250之集合中之後的記憶體陣列200-d。記憶體陣列200-d之溝槽250中之每一者襯有保形材料220且填充有介電材料218。溝槽250可延伸穿過材料240 (例如，導電材料240、犧牲絕緣材料240)之層中之每一者，如圖2E中所展示。
圖 3A 至圖 3I 說明根據如本文所揭示之實例的在可執行以形成堆疊記憶體裝置之一系列步驟或製程期間的實例記憶體陣列200-e、200-f、200-g、200-h及200-i之各種視圖。
圖3A說明在圖2F中所說明之製程步驟之後的製程步驟期間的實例記憶體陣列200-e之俯視圖中圖2F之剖面C-C'。圖3B說明沿圖3A之剖面線B-B'的實例記憶體陣列200-e之橫截面視圖。圖3C及圖3D說明在圖3A及圖3B中所說明之製程步驟之後的製程步驟期間的實例記憶體陣列200-f。圖3C說明實例記憶體陣列200-f之俯視圖之剖面C-C' (2F圖中所說明)，且圖3D說明沿圖3C之剖面線B-B'的實例記憶體陣列200-f之橫截面視圖。圖3E、圖3F及圖3G說明在圖3C及圖3D中所說明之製程步驟之後的製程步驟期間的實例記憶體陣列200-g。圖3E說明實例記憶體陣列200-g之俯視圖(例如，沿圖3D之剖面線A-A')的(圖2F中所說明之)剖面C-C'。圖3F說明實例記憶體陣列200-g之俯視圖，且圖3G說明沿圖3E之剖面線B-B'的實例記憶體陣列200-g之橫截面視圖。圖3H說明在圖3E、圖3F及圖3G中所說明之製程步驟之後的製程步驟期間的實例記憶體陣列200-h之俯視圖中圖3F之剖面C-C'。圖3I說明根據如本文所揭示之實例的支援具有NMOS TFT選擇器之垂直3D記憶體裝置的實例記憶體陣列。
圖 3A 說明實例記憶體陣列200-e之俯視圖的圖2F之剖面C-C'。實例記憶體陣列200-e可展示在圖2E及圖2F中所說明之製程步驟之後的製程步驟期間的如圖2F中所展示之實例記憶體陣列200-d的剖面C-C'。開口360可藉由蝕刻掉介電材料218及/或保形材料220之一部分來形成於溝槽250中。開口360可經定位於接點235中之一或多者上方，從而形成該開口360曝光接點235中之一者之至少一部分。參考圖3B展示且描述關於開口360與接點235之間的關係之額外細節。在一些情況下，實例記憶體陣列200-e可包括開口360之集合。舉例而言，可沿溝槽250中之每一者按間隔形成開口之集合。溝槽250內的開口360中之每一者可藉由介電材料218與溝槽250中之其他開口分隔開。用以形成開口360之蝕刻製程可為垂直蝕刻製程。在一些實例中，蝕刻操作可能不會蝕刻掉保形材料320之所有部分，例如，其中未形成開口360之部分。
圖 3B 說明沿圖3A之線B-B'截取的記憶體陣列200-e之側視圖。如圖3B中所展示，凹部215之集合可形成於平面中之每一者中的材料240中。凹部215之集合可在形成開口360期間形成(例如，如參考圖3A所論述)。舉例而言，可執行選擇性蝕刻操作以完全或部分等向性方式形成凹部215之集合。可選擇蝕刻化學反應以選擇性地到達材料240。可藉由在溝槽250中形成開口360來曝光接點235。
圖 3C 說明根據如本文所揭示之實例的實例記憶體陣列200-f的圖2F中所說明之剖面C-C'的俯視圖。俯視圖可為沿圖3B之剖面線A-A'截取的視圖。可藉由實例記憶體陣列200-e在圖3A及圖3B中所說明之處理步驟之後形成實例記憶體陣列200-f。如圖3C中所展示，儲存元件材料365可形成於開口360中。在一些情況下，儲存元件材料365可延伸以接觸材料240之每一側壁。儲存元件材料365可進一步接觸保形材料220及介電材料218。(例如，藉由將儲存元件材料365沈積於開口360中)在開口360中形成儲存元件材料365可縮減開口360之大小。
儲存元件材料365可為可充當自選擇儲存元件材料(例如，可充當選擇裝置及儲存元件兩者之材料)的硫屬化物材料之實例，諸如硫屬化物合金及/或玻璃。舉例而言，儲存元件材料365可回應於所施加電壓，諸如程式脈衝。對於小於臨限電壓的所施加電壓，儲存元件材料365可保持非導電狀態(例如，「斷開」狀態)。或者，回應於大於臨限電壓之所施加電壓，儲存元件材料365可進入導電狀態(例如，「接通」狀態)。
圖 3D 說明沿圖3C之線B-B'截取的記憶體陣列200-f之側視圖。可藉由將儲存元件材料365保形地沈積至溝槽250來將儲存元件材料365形成於凹部215之集合中。儲存元件材料365可經沈積以接觸藉由保形材料320之蝕刻而曝光的溝槽250之側壁290及291及底部壁295。當儲存元件材料365接觸溝槽250之底部壁295時，儲存元件材料365涵蓋經曝光接點235。儲存元件材料365可包括頂部層366。
圖 3E 說明實例記憶體陣列200-g之俯視圖(例如，沿剖面線A-A')的(圖2F中所說明之)剖面C-C'。可對圖3C及圖3D中所說明之實例記憶體陣列200-f執行蝕刻操作以產生實例記憶體陣列200-g。蝕刻操作可移除儲存元件材料365之部分，以形成儲存元件組件(例如，包括儲存元件材料365)。儲存元件材料365之儲存元件組件中之每一者可與材料240 (例如，導電材料240)之一層接觸。在一些實例中，保形材料220之部分可定位於儲存元件材料365之儲存元件組件任一側上。儲存元件材料365之蝕刻可藉由開口360將儲存元件材料365之儲存元件組件分隔開。儲存元件組件可使得記憶體陣列200-g (及藉由處理步驟在記憶體陣列200-g之後形成的記憶體陣列200)能夠儲存資料。亦即，儲存元件組件可包括儲存元件材料365，且可經組態以儲存邏輯狀態(例如，邏輯值「0」或邏輯值「1」)。
資料儲存元件可藉由施加滿足程式化臨限值之脈衝(例如，程式脈衝)來程式化為目標狀態。程式脈衝之幅值、形狀或其他特性可經組態以使得儲存元件材料365呈現目標狀態。舉例而言，在施加程式脈衝之後，儲存元件組件之離子可在整個儲存元件中重新分佈，藉此改變在施加讀取脈衝時所偵測到之記憶體單元之電阻。在一些情況下，儲存元件組件之臨限電壓可基於施加程式脈衝而變化。
可藉由將讀取脈衝施加至儲存元件組件來感測、偵測或讀取由儲存元件組件儲存之狀態。讀取脈衝之幅值、形狀或其他特性可經組態以允許感測組件判定儲存元件組件上儲存何狀態。舉例而言，在一些情況下，讀取脈衝之幅值經組態以位於儲存元件組件將針對第一狀態處於「接通」狀態(例如，電流經引導經由材料)但將針對第二狀態處於「斷開」狀態(例如，極少電流或無電流經引導經由材料)的層級處。
在一些情況下，施加至儲存元件組件的脈衝之極性(程式化抑或讀取)可能影響正在執行之操作的成效。舉例而言，若儲存元件組件儲存第一狀態，則具有第一極性之讀取脈衝可能導致儲存元件組件呈現「接通」狀態，而具有第二極性之讀取脈衝可能導致儲存元件組件呈現「斷開」狀態。此可由於在儲存狀態時離子或其他材料在儲存元件組件中之非對稱分佈而出現。類似原理適用於程式脈衝及其他脈衝或電壓。
可充當儲存元件組件之硫屬化物材料之實例包括銦(In)-銻(Sb)-碲(Te)(IST)材料，諸如In2 Sb2 Te5 、In1 Sb2 Te4 、In1 Sb4 Te7 等，及鍺(Ge)-銻(Sb)-碲(Te)(GST)材料，諸如Ge8 Sb5 Te8 、Ge2 Sb2 Te5 、Ge1 Sb2 Te4 、Ge1 Sb4 Te7 、Ge4 Sb4 Te7 等，或其他硫屬化物材料，包括例如在操作期間並不改變相之合金(例如，基於硒之硫屬化物合金)。此外，硫屬化物材料可包括極少濃度的其他摻雜劑材料。硫屬化物材料之其他實例可包括碲-砷(As)-鍺(OTS)材料、Ge、Sb、Te、矽(Si)、鎳(Ni)、鎵(Ga)、As、銀(Ag)、錫(Sn)、金(Au)、鉛(Pb)、鉍(Bi)、銦(In)、硒(Se)、氧(O)、硫(S)、氮(N)、碳(C)、釔(Y)及鈧(Sc)材料，及其組合。如本文中所使用，加連字符化學組合物標記指示包括於特定混合物或化合物中的元素且意欲表示涉及所指示元素之所有化學計量。在一些實例中，硫屬化物材料可為硫屬化物玻璃或非晶硫屬化物材料。在一些實例中，主要具有硒(Se)、砷(As)及鍺(Ge)之硫屬化物材料可稱為SAG合金。在一些實例中，SAG合金可包括矽(Si)，且此類硫屬化物材料可稱為SiSAG合金。在一些實例中，硫屬化物玻璃可包括各自呈原子或分子形式的額外元素，諸如氫(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。在一些實例中，可經由使用各種化學物種之摻雜來控制導電率。舉例而言，摻雜可包括將第3族(例如，硼(B)、鎵(Ga)、銦(In)、鋁(Al)等)或第4族(錫(Sn)、碳(C)、矽(Si)等)元素併入至組合物中。
圖 3F 說明沿圖3D之剖面線A-A'的實例記憶體陣列200-g之俯視圖。圖3F包括圖3E中所說明之剖面C-C'。實例記憶體陣列200-g展示溝槽250之集合。溝槽250中之每一者包括儲存元件材料365之儲存元件組件之集合。儲存元件組件之集合可藉由開口360及介電材料218與其他儲存元件組件分隔開。儲存元件組件可與保形材料220接觸。
圖 3G 說明沿圖3F之線B-B'截取的記憶體陣列200-g之側視圖。可在形成儲存元件材料365之後執行蝕刻操作(例如，如參考圖3C及圖3D所論述)，使得儲存元件材料365之表面(例如，面向溝槽250的表面)與絕緣材料245之層之表面(例如，面向溝槽250的表面)大致共面。儲存元件材料365之蝕刻可形成相連側壁，並移除儲存元件材料365之頂部層366，如圖3D中所展示。儲存元件材料365之蝕刻亦可在基板104-b中曝光接點235。
定位於凹部中的儲存元件材料365之部分可對應於儲存元件組件。在每一凹部中，儲存元件材料365之每一儲存元件組件可接觸單一導電材料240 (例如，定位成鄰近於儲存元件材料365之單元的單一導電材料240)及至少兩個介電層(例如，定位於儲存元件材料365之儲存元件組件頂部的頂部絕緣材料245及定位於儲存元件材料365之儲存元件組件底部上的底部絕緣材料245)。在一些情況下，儲存元件材料365之每一儲存元件組件可接觸單一材料240。此處，可隨後(例如，在圖3G中所說明之製程步驟之後的製程步驟期間)移除材料240並將其替換為導電材料。儲存元件材料365之蝕刻可曝光儲存元件材料365之儲存元件組件。儲存元件材料365之蝕刻亦可在基板104-b中曝光接點235。
圖 3H 說明在圖3E、圖3F及圖3G中所說明之製程步驟之後的製程步驟期間的實例記憶體陣列200-h之俯視圖的(圖3F中所說明之)剖面C-C'。如圖3H中所展示，導電材料370沈積至開口360中。導電材料370可形成自第一基板(例如，如參考圖2C所說明之基板104-a)延伸至第二基板(例如，基板104-b)的導電支柱。在一些實施中，導電材料370接觸絕緣材料245及如圖3G中所展示之儲存元件材料365之層之至少一部分。在一些實例中，導電材料370與活性材料相容。導電材料370可為均一導電材料(例如，保形導電材料)，或具有內部材料的障壁層(例如，其中障壁層圍繞導電材料)。
在導電材料370包括障壁層及內部材料的情況下，障壁材料可沈積至開口360中。在一些實施中，障壁材料可接觸絕緣材料245及如圖3G中所展示之儲存元件材料365的至少一部分。在一些實例中，障壁材料可與活性材料相容。障壁材料可為導電材料(例如，保形導電材料)或具有導電材料之障壁層。舉例而言，障壁材料可包含氧化鋁。內部材料可沈積於開口360中(例如，以接觸障壁材料)以形成導電支柱。內部材料可為金屬性(或半金屬性)材料，或諸如摻雜多晶矽材料之半導體材料，外加其他。然而，可使用其他金屬性、半金屬性或半導體材料，金屬材料或介電材料。
導電材料370可接觸由儲存元件材料365形成之第一及第二儲存元件組件。形成於開口360之集合中之每一各別者中的(例如，具有導電材料370之)支柱可經配置以實質上正交於材料240及絕緣材料245之交替平面延伸。儲存元件材料365及形成於開口360之集合中之每一各別者中的導電支柱可形成為實質上正方形形狀。本發明之實例不限於精確或近似精確的正方形形狀。舉例而言，儲存元件材料365及導電支柱可形成於為任何形狀，包括圓形或橢圓形。
圖 3I 說明根據如本文所揭示之實例的支援具有NMOS TFT選擇器之垂直3D記憶體裝置的實例記憶體陣列200-i。在圖3I中所示之記憶體裝置之組態中，導電材料370之支柱在同一基板104-b上接觸接點235。基板104-b展示為定位於導電材料370之支柱下方，但在一些其他情況下，接點235可形成為穿過定位於導電材料370之支柱上方的基板104-a。
接點235可將由導電材料370形成之支柱耦接至諸如選擇電晶體之額外選擇元件。舉例而言，接點235可將支柱(例如，數位線)耦接至NMOS TFT 305，其形成於基板104-b下方的支柱選擇層中。在一些實例中(未圖示)，支柱選擇層可位於記憶體層上方，例如，TFT可自數位線上方接觸。兩個組態之組合亦係可能的；例如，一些TFT可位於記憶體層下方，且一些可位於記憶體層上方，使得數位線選擇可部分來自上方且部分來自下方。將在下文描述NMOS TFT 305之細節。位於支柱選擇層上方的部分可形成記憶體層，其中安置有記憶體單元之垂直3D記憶體陣列。電晶體305可為形成為規則矩陣之數位線選擇器。電晶體305可經定位以在存取操作(例如，讀取操作、寫入操作、再新操作)期間在各種時間選擇性地耦接或隔離支柱(例如，數位線)。啟動電晶體305可起始由儲存元件材料365形成之儲存元件組件中之一者的存取操作。舉例而言，啟動電晶體305且將電壓施加至材料240 (例如，藉由字線驅動器將電壓施加至導電材料)可存取由儲存元件材料365形成之儲存元件組件。
可在支柱選擇層下方形成周邊電路層，且在周邊電路層中，例如，可針對字線及位元線配置感測放大器及解碼電路系統。
圖 4A 及圖 4B 說明根據如本文所揭示之實例的在可執行以形成堆疊記憶體裝置之一系列步驟或製程期間的實例記憶體陣列200-j及200-k。
圖 4A 說明根據如本文所揭示之實例的實例記憶體陣列200-j之俯視圖。其可說明在可在圖3G之後執行之一系列步驟或製程期間的實例記憶體陣列200-j。
導電材料370可沈積至開口360中以形成導電支柱。在一些情況下，支柱可部分填充有導電材料370，且隨後填充有介電材料705。在一些情況下，介電材料705可與介電材料218相同。支柱可自第一基板(例如，基板104-a)延伸至第二基板(例如，基板104-b)。
導電材料370可接觸由儲存元件材料365形成之第一及第二儲存元件組件。形成於開口360之集合中之每一各別者中的(例如，具有導電材料370及介電材料705之)支柱可經配置以實質上正交於材料240及絕緣材料245之交替平面延伸。
圖 4B 說明根據如本文所揭示之實例的實例記憶體陣列200-k之俯視圖。可在形成第二開口，且隨後用絕緣材料710填充第二開口之後形成記憶體陣列200-k。在一些情況下，介電材料705及絕緣材料710為相同材料之實例。可藉由蝕刻掉導電材料370之一部分來在溝槽250中形成第二開口。蝕刻製程可進一步包括蝕刻掉其他材料之一部分。舉例而言，蝕刻製程可蝕刻介電材料218中之一些(或全部)。蝕刻製程可包括實質上正交於材料240及絕緣材料245之交替平面出現的垂直蝕刻製程。舉例而言，蝕刻製程可包括單閘極垂直通道(SGVC)3D not AND技術，以產生實例記憶體陣列200-k之第二開口。第二開口可延伸至底部基板(例如，104-b)以曝光一或多個接點235。第二開口可將支柱(例如，包含導電材料370及介電材料705)劃分成包括第一支柱(例如，子支柱)及第二支柱(例如，子支柱)之一對支柱。該對支柱之每一子支柱可對應於一數位線。該對支柱之每一子支柱之大小(例如，橫截面積)可能不會影響記憶體陣列200-k之操作。亦即，該對支柱之每一子支柱的高度(例如，自諸如基板104-a之第一基板延伸至諸如基板104-b之第二基板)可相對較低(例如，小於兩微米)。
在一些情況下，溝槽250可延伸並包括第二開口之集合(例如，由介電材料218分隔開)，其中每一開口將支柱劃分成支柱對。絕緣材料710可為介電材料。在一些情況下，絕緣材料710可與介電材料218為相同材料。絕緣材料710可接觸由導電材料370形成之支柱。絕緣材料710可自頂部基板(例如，圖2A中展示之基板104-a)延伸至底部基板(例如，圖2A中展示之基板104-b)，因此隔離一對支柱之每一子支柱。絕緣材料710可進一步延伸以接觸介電材料218。此處，絕緣材料(例如，絕緣材料410結合介電材料218)可延伸溝槽250之長度。
絕緣材料710可將支柱對內的支柱彼此隔離。此可在第一及第二儲存元件組件定位於同一凹部中的情況下降低存取位於第二儲存元件組件上之第一儲存元件組件的效果。絕緣材料710可將溝槽250之任一側上的儲存元件材料365分隔開。亦即，絕緣材料710可將接觸溝槽250之第一側壁的(例如，由儲存元件材料365形成之)記憶體單元與接觸溝槽250之第二側壁的記憶體單元隔離(例如，電隔離)。
圖 5 說明根據如本文所揭示之實例的支援具有NMOS TFT選擇器之垂直3D記憶體裝置的另一實例記憶體陣列200-l。具體而言，圖5說明用於將數位線耦接至數位線選擇器的組態。
圖5說明記憶體陣列200-l之橫截面視圖。該橫截面視圖可沿如圖4B中之任一者中所展示的剖面線B-B'。圖5說明記憶體裝置之組態，其中(例如，一對支柱的)具有導電材料370之每一支柱在同一基板104上接觸接點235。基板104-b展示為定位於導電材料370之支柱下方，但在一些其他情況下，接點235可形成為穿過定位於導電材料370之支柱上方的基板104-a。
記憶體陣列200-l可包括接觸基板104-b之接點235-a的由導電材料370-a形成之第一支柱(或第一子支柱)。接點235-a可將由導電材料370-a形成之支柱耦接至諸如選擇電晶體之額外選擇元件。舉例而言，接點235-a可將第一支柱(例如，數位線)耦接至NMOS TFT 505-a，其形成於基板104-b下方的支柱選擇層(圖5中未展示且類似於如圖3I中所展示)中。將在下文描述NMOS TFT 505-a之細節。位於支柱選擇層上方的部分可形成記憶體層(圖5中未展示且類似於如圖3I中所展示)，其中安置有記憶體單元之垂直3D記憶體陣列。電晶體505-a可為形成為規則矩陣之數位線選擇器。電晶體505-a可經定位以在存取操作(例如，讀取操作、寫入操作、再新操作)期間在各種時間選擇性地耦接或隔離支柱(例如，數位線)。啟動電晶體505-a可起始由儲存元件材料365形成之儲存元件組件中之一者的存取操作。舉例而言，啟動電晶體505-a且將電壓施加至材料240-a (例如，藉由字線驅動器將電壓施加至導電材料)可存取由儲存元件材料365-a形成之儲存元件組件。材料240-a可為導電材料240之實例。在一些情況下，材料240-a可經沈積至堆疊上(例如，在圖2A之前所說明的製程步驟期間)作為導電材料。在一些其他情況下，材料240-a可經沈積至堆疊上作為犧牲絕緣材料。在後續製程步驟中，可移除材料240-a並將其替換為導電材料240-a。
記憶體陣列200-l可進一步包括接觸基板104-b之接點235-b的由導電材料370-b形成之第二支柱(或第二子支柱)。由導電材料370-a形成之支柱及由導電材料370-b形成之支柱可為一對支柱。亦即，可在導電支柱藉由蝕刻製程劃分時形成由導電材料370-a形成之支柱及由導電材料370-b形成之支柱。接點235-b可將由導電材料370-b形成之第二支柱耦接至電晶體(例如，NMOS TFT)，505-b，其可為形成為規則矩陣之數位線選擇器。在一些情況下，電晶體505-b可與電晶體505-a位於同一層級(例如，同一矩陣之部分)。將在下文描述NMOS TFT 505-a及505-b之細節。
在一些實施例中，選擇器TFT 505-a及505-b可位於記憶體層之相對側，且自下方(如圖5中所描繪)及自上方(未圖示)接觸各別子支柱；在一些情況下，兩個TFT皆可位於記憶體層上方的支柱選擇層(例如，多晶矽層)中。可在支柱選擇層下方形成圖5中未展示且類似於如圖3I中所展示的周邊電路層，且在周邊電路層中，例如，可針對字線及位元線配置感測放大器及解碼電路系統。
圖 6 說明根據如本文所揭示之實例的電晶體半導體裝置之實例，例如，場效NMOS薄膜電晶體(TFT)。圖6為描繪兩個TFT選擇裝置504a及504b之一個實施例的圖解，該等選擇裝置可用於選擇經垂直定向的位元線部分或陣列數位線(未圖示)。每一TFT選擇裝置504a、504b具有兩個源極/汲極(S/D)區。源極/汲極區位於通道區之任一側上。在一個實施例中，源極/汲極區及通道區為多晶矽。TFT選擇裝置504a、504b具有介於通道區與上部D之間的上部接面及介於通道區與下部S之間的下部接面。
TFT選擇裝置504a、504b中之每一者具有兩個閘極507及將每一閘極與通道區及S/D區分隔開的介電材料505。此介電質可被稱作閘極介電質，此係因為其將閘極507與通道區及S/D區分隔開。在一個實施例中，閘極介電質505沿源極/汲極區及通道區之側或每一選擇裝置延伸。閘極介電質可沿包括通道區及S/D區的支柱結構之垂直側壁在x方向延長。
視具體情況，閘極介電質將閘極與通道區或源極/汲極區任一者分隔開。在此實例中，每一閘極507自下部接面下方垂直延伸至上部接面上方。亦即，閘極507經形成為緊鄰通道區之垂直長度，且緊鄰S/D區兩者之垂直長度之一部分。上部汲極可連接至經垂直定向的位元線部分或陣列數位線。在一些實施例中，舉例而言，可沈積閘極材料且選擇性地(例如，非等向性地)移除該閘極材料來形成閘極507，例如，沿及/或圍繞通道區，鄰近於閘極介電質形成閘極材料之隔板樣結構。
在鄰近選擇裝置之間形成諸如氧化物之間隙填充介電質520作為絕緣材料。在一些情況下，TFT選擇裝置504a及504b可共用位於其間的同一閘極507。換言之，鄰近選擇裝置504a與504b之間可能不存在間隙。
在一些情況下，可在記憶體陣列下方(具體而言，記憶體單元之支柱下方)按規則矩陣形成TFT選擇裝置。在此實例中，鄰近TFT選擇裝置在x方向上的間距可與記憶體單元之對應間距一致，其將參考圖7A至圖7C進一步解釋。
圖 7A 至圖 7C 說明根據如本文所揭示之實例的實例NMOS TFT選擇器之各種視圖。
通常，具有例如48 nm間距及100 nm通道長度的基於多晶矽之TFT可有能力支援1.5V作為最大汲極偏壓且支援3.5 v作為最大閘極偏壓，其可具有20 uA ION 。其他電壓及/或電流值係可能的。此為具有N+ S/D***物及N-通道***物的始終空乏之MOSFET。然而，在本發明中，在與V-3D MTX單元之顯著寬鬆間距一致的情況下，提議一種經組態有啟用超過ION 之因數10×的至少若干並行細長TFT的選擇器電晶體。此10×因數將由於通道長度加倍(自110至~220 nm)而變為5×因數或更大。
如圖7A至圖7C中所示，條帶710 (例如，具有絕緣材料710之條帶)可表示閘極端子。可能存在兩個閘極，其在通道區720之一側具有閘極氧化物且在另一側具有另一閘氧化物，該等閘極可由矩形邏輯框表示，且因此TFT之寬度可倍增。在通道區720下方，可能存在TFT之源極區，且矩形邏輯框可實體上對應於電晶體通道之多晶矽支柱，而汲極區連接至該支柱。
換言之，在數位線下方提供薄膜電晶體(TFT)之矩陣，其中每一數位線一個TFT電晶體。薄膜電晶體(TFT)形成於3D記憶體陣列下方的多晶矽層中，而具有用於字線及位元線之感測放大器及解碼電路系統的周邊電路系統形成於該矩陣下方。
如自此等圖7A可見，電晶體通道已經擴展達至120 nm，其中整合距離受限於50 nm。因此，電晶體之寬度已放寬或擴展，且兩個電晶體已並行配置，從而驅動能力可為大約五倍(由於更大的寬度)，因此能夠將正確電流饋入至記憶體單元。
圖7B示意性地展示替代組態，其中圍繞通道區740按正方形組態形成閘極端子之條帶730。
作為另一替代，在圖7C中，展示其中條帶750在兩個鄰接通道區720之間倍增，同時保持整合距離仍縮減為55 nm的實例。
圖 8A 至圖 8D 說明根據如本文所揭示之實例的用於存取具有NMOS TFT選擇器之垂直3D記憶體裝置之記憶體單元的各種圖解。具體而言，圖8A至圖8D展示如何實現選擇具有單一NMOS TFT之單一記憶體單元同時取消選擇所有其他者。
作為一實例，此等圖可僅展示支柱之3×3矩陣(P1, …, P9，亦即，支柱向著讀取器垂直擴展)，且更特定言之，在此等支柱底部提供九個TFT選擇電晶體之小矩陣，每一支柱一個TFT。
如圖8A中所展示，針對取消選擇，安全採用用於無法短接至GND的未選定支柱的浮動-偏置策略。保持浮動的未選定支柱之電勢將藉由支柱與WL之間的電容比來決定(經偏壓在GND--所有未選定，且在-3.5V，選定一個)，因此約為GND。
在圖8A之左側，表示支柱之實例3×3矩陣(P1, …, P9)。在一些實例中，每一支柱可對應於圖1中之數位線115，且可包含導電材料370，如上文所描述。在一些實例中，每一支柱(P1, …, P9)耦接至可對應於支柱選擇器電晶體305、505-a、505-b且可為NMOS薄膜電晶體(TFT)的各別選擇電晶體(T1, …, T9)。電晶體(T1, …, T9)可形成於記憶體層下方的支柱選擇層中；周邊電路層可形成於支柱選擇層下方。可如參考上文圖6及圖7描述的形成選擇器電晶體(T1, …, T9)。
如圖8A中所描繪，支柱(P1, …, P9)及選擇電晶體(T1, …, T9)可經組織成列及行。舉例而言，電晶體T1、T2及T3可具有耦接至共同線L0之各別端子(例如，源極端子)；電晶體T4、T5及T6可具有耦接至共同線L1之各別端子(例如，源極端子)，且電晶體T7、T8及T9可具有耦接至共同線L3之各別端子(例如，源極端子)。線L0、L1及L2可耦接(未圖示)至形成於在支柱選擇層(例如，矽基板層)下方形成之周邊電路層中的數位線驅動器，諸如陣列下方的CMOS。線L0、L1及L2經組態以偏壓至各別線電壓V_L0、V_L1及V_L2、該等線電壓可為選定數位線程式化(例如，設定/重設)或讀取電壓或未選定數位線電壓。
在所描繪列/行組織中，電晶體T1、T4及T7可具有耦接至共同列線R2之閘極端子；電晶體T2、T5及T8可具有耦接至共同列線R1之各別閘極端子，且電晶體T3、T6及T9可具有耦接至共同列線R0之各別閘極端子。線R0、R1及R2可耦接(未圖示)至形成於周邊電路層中的數位線驅動器控制電路系統。列線R0、R1及R2經組態以基於待執行之操作及定址單元或支柱而偏壓至可為導通電壓之各別列線電壓V_R0、V_R1及V_R2，或偏壓至禁止電壓。
在圖8A之右側，表示3D記憶體陣列之一部分的示意性剖面。每一記憶體單元包含儲存元件，數位線(例如，支柱Pi)與可為選定字線SWL或未選定字線UWL的字線之交叉。可藉由施加適當幅值及極性之程式脈衝在至少兩種狀態中之一者中程式化記憶體單元。舉例而言，可施加量值高於記憶體單元之臨限電壓的第一極性脈衝，在第一狀態(設定狀態)中程式化記憶體單元；第一極性可為正極性，例如，字線電壓高於數位線電壓——參見參考圖8B所論述。可施加量值高於記憶體單元之臨限電壓的第二極性脈衝，在第二狀態(重設狀態)中程式化記憶體單元；第二極性可不同於第一極性(例如，與其相反)，因此第二極性可為負極性，例如，字線電壓小於數位線電壓——參見參考圖8C所論述。在一些實施例中，程式化極性可互換；舉例而言，在一些情況下，設定狀態可運用負極性程式化，且重設狀態可運用正極性程式化。設定及重設狀態可分別對應於邏輯1及邏輯0狀態；然而，可採用不同定則。
在不同狀態(例如，設定及重設，或邏輯1及0)中之記憶體單元具有不同臨限電壓。因此，有可能在記憶體單元兩端施加感測或讀取電壓來讀取單元狀態。讀取電壓可為正電壓或負電壓；取決於讀取電壓之極性，可能出現不同情況，如下文所揭示。
一般而言，在給定極性中在程式脈衝之後，當在相同極性中實行讀取時，記憶體單元具有低臨限電壓，而當在相反極性中讀取時，記憶體單元具有高臨限電壓。因此，若設定狀態運用正極性脈衝程式化，如上文所描述，則記憶體單元當在相同(正)極性中讀取時具有低臨限電壓。相反，在設定狀態中運用正極性脈衝程式化的單元當在相反(負)極性中讀取時具有高臨限電壓。同時，若重設狀態運用負極性脈衝程式化，如上文所描述，則記憶體單元當在相反(正)極性中讀取時具有高臨限電壓。相反，在重設狀態中運用負極性脈衝程式化的單元當在相同(負)極性中讀取時具有低臨限電壓。
獨立於讀取極性，有可能區分設定與重設狀態，且因此讀取與其相關聯之單元邏輯狀態。實際上，將選定數位線端子及選定字線SWL端子偏壓至讀取電壓(其為介於記憶體單元之低臨限電壓與高臨限電壓之間的中間電壓)，並偵測哪些記憶體單元汲取大電流或已為臨限係足夠的。在上文實例中，採用負極性讀取方案，在設定狀態中運用正極性脈衝程式化的單元並未臨限，而在重設狀態中運用負極性程式化的單元臨限。如已提及，可採用不同讀取方案，例如，正極性讀取方案。
再次參看圖8A右側中所示之橫截面，在存取操作期間，在支柱為選定支柱(例如，圖8A之左部分中的支柱P5)的情況下，支柱基於正在實行之操作而經偏壓至可為程式電壓(例如，設定或重設電壓)的經定址數位線存取電壓，或偏壓至讀取電壓。耦接至選定支柱之所有單元具有偏壓至數位線存取電壓的數位線端子，但僅僅經定址單元(在所描繪之實例中，位於自底部起第四個平面上的一個單元)具有偏壓至字線存取電壓VWL之字線端子SWL——選定支柱中的所有其他單元(例如，未選定單元)具有偏壓至未選定電壓(例如，接地(GND)電壓)的未選定字線UWL端子。
在存取操作期間，在支柱為未選定支柱(例如，支柱P1, …, P4、P6, …, P9)的情況下，支柱係浮動(或接地)的，因為如下文將詳細解釋，對應選擇器電晶體(T1, …, T4、T6, …, T9)處於禁止情形中，且因此將支柱與偏壓電路系統有效地絕緣(或其正在傳遞藉由偏壓電路系統提供的禁止電壓(例如，接地電壓GND))。當未選定支柱浮動時，其電容性耦接至字線，因此實際支柱電壓取決於由各別電容比(支柱電容對藉由總電容劃分之每一WL節點，例如，支柱電容對所有WL節點)加權之字線電壓。由於所有未經定址或未選定字線UWL在存取操作期間處於接地電壓，且僅僅經定址或選定字線SWL處於存取電壓，因此支柱電壓保持接近於接地。與接地電壓之偏差隨著字線數目增大(例如，隨著3D記憶體陣列中之平面或疊組之數目增大)而減小。
儘管圖8A中展示經組織成3列及3行的支柱(P1, …, P9)及選擇器電晶體(T1, …, T9)之小矩陣，但可使用任何數目個列及行。在下文描述中，支柱P5將被視為經定址或目標支柱，例如，經定址單元耦接至選定支柱P5且耦接至選定平面或字線SWL。基於所要操作，選定字線SWL偏壓至通常相對於數位線存取電壓具有相反極性的存取字線電壓V_WL；在精確分壓方法中，數位線電壓及字線電壓相同或大致相同；然而，例如，可採用不同方法，諸如幅比並非為1。即使未明確指定，但未經定址字線UWL通常藉由對應字線電路系統(未圖示)偏壓至接地電壓。
為了簡化下文描述，將採用負電壓讀取方案；例如，在讀取存取操作期間，記憶體單元之選定字線SWL端子及選定數位線端子(支柱P5)兩端的整體電壓降為負，亦即V_WL - V_L1 ＜ 0伏特。此外，將假定處於設定狀態(例如，邏輯1狀態)的記憶體單元之臨限電壓處於介於約-6.5V至約-5.5V之範圍內的負電壓中(對應於介於約+3.5V至約+4.5V之範圍內的正電壓讀取)，而處於重設狀態(例如，邏輯0狀態)中的記憶體單元之臨限電壓處於介於約-4.5V至約-3.5V之範圍內的負電壓中(對應於介於約+5.5V至約+6.5V之範圍內的正電壓讀取)。此僅為實例，且可使用不同臨限電壓值及範圍。因此，在上文實例中，在讀取記憶體單元的存取操作期間，可在經定址記憶體單元兩端施加-5.0V讀取電壓(例如，選定字線SWL電壓對選定數位線P5電壓)，如圖8D中所描述。
如圖8B中所展示，連接至P5支柱之記憶體單元可在設定狀態中程式化。為此目的，可能需要施加約+7V之正偏壓脈衝，此係由於單元可處於臨限電壓Vt高達7V的重設狀態中(相對於目標重設程式化狀態臨限電壓範圍5.5至6.5V，考慮0.5V容限)。此可藉由將至少+3.5V施加至選定字線(而其他者處於GND——此處未圖示，參見圖8A)，且將至少-3.5V施加至位元線L1來獲得。藉由運用+1.0V之閘極導通電壓啟用扇區電晶體T5 (例如，施加至列線R1)來將電壓傳遞至陣列(支柱P5)中的經定址單元之數位線。需要取消選擇其他支柱(P1, …, P9，除了P5)，其單元可潛在地共用同一字線及/或位元線。
隨著列線R0及R2及耦接至其上的閘極的電壓增大為高於-3.5V之偏壓，電晶體T4及T6將接通，因此不合需要地偏壓耦接至經定址位元線L1之陣列數位線(例如，支柱P4及P6)。因此，可將-3.5V阻斷或禁止偏壓強加至列線R0及R2，以避免T4及T6接通；此有效地造成浮動之陣列數位線P4及P6。隨後，可將接地電壓GND施加至位元線L0及L2。
在此組態中，所有TFT T1, …, T9 (除了T5)可處於關閉狀態中，例如，耦接至位元線L0、L1及L2之各別端子處的電壓未傳遞至各別支柱P1, …, P9 (除了P5)，其因此可導致浮動。電晶體T2及T8可將或可不將GND電壓傳遞至各別支柱P2及P8，此基於其實際臨限電壓及列線R1之實際偏壓電壓(可因此得以調整)。
浮動支柱電勢將藉由支柱與WL (經偏壓於GND之所有未選定字線及經偏壓於+3.5V的選定WL)之間的電容比來決定。因此，浮動支柱可達至對於取消選擇而言很安全的微小正偏壓(例如，+1V)。
如圖8C中所展示，連接至P5支柱之記憶體單元可在重設狀態中程式化。為此目的，可能需要施加約-7V之負偏壓脈衝，此係由於處於重設狀態中之單元亦需要重新程式化及/或單元可處於臨限電壓Vt高達-7V的設定狀態中(相對於目標設定程式化狀態臨限電壓範圍-5.5至-6.5V，考慮0.5V容限)。此可藉由將-3.5V施加至選定字線(而其他者處於GND--此處未圖示，參見圖8A)，且將+3.5V施加至位元線L1來獲得。藉由運用+4.5V之閘極導通電壓啟用扇區電晶體T5 (例如，施加至列線R1)來將電壓傳遞至陣列(支柱P5)中的經定址單元之數位線。需要取消選擇其他支柱(P1, …, P9，除了P5)，其單元可潛在地共用同一字線及/或位元線。
為斷開電晶體T4及T6，且因此將支柱P4及P6與位元線L1有效地隔離，可將列線R0及R2及耦接至其上的閘極偏壓為+3.5V，使得P4及P6支柱將浮動。隨後，可將接地電壓GND施加至位元線L0及L2，使得陣列數位線支柱P1、P2、P3、P7、P8及P9將經由各別電晶體T1、T2、T3、T7、T8及T9短接於GND。
在此組態中，僅僅支柱P4及P6可導致浮動。數位線P4及P6支柱之電勢將藉由支柱與WL (經偏壓為GND之所有未選定字線及經偏壓為-3.5V之一個選定字線)之間的電容比決定。因此，浮動支柱可達至對於取消選擇而言很安全的微小負偏壓(例如，-1V)。其他未經定址支柱接地，亦即，對於取消選擇而言同樣為安全條件。
如圖8D中所展示，可讀出連接至P5支柱之記憶體單元之狀態。為此目的，可能需要施加約-5V之負偏壓脈衝。此可藉由將至少-2.5V施加至選定字線(而其他者處於GND--此處未圖示，參見圖8A)，且將至少+2.5V施加至位元線L1來獲得。藉由運用+3.5V之閘極導通電壓啟用扇區電晶體T5 (例如，施加至列線R1)來將電壓傳遞至陣列(支柱P5)中的經定址單元之數位線。需要取消選擇其他支柱(P1, …, P9，除了P5)，其單元可潛在地共用同一字線及/或位元線。
為斷開電晶體T4及T6，且因此將支柱P4及P6與位元線L1有效地隔離，可將列線R0及R2及耦接至其上的閘極偏壓為+2.5V，使得P4及P6支柱將浮動。隨後，可將接地電壓GND施加至位元線L0及L2，使得陣列數位線支柱P1、P2、P3、P7、P8及P9將經由各別電晶體T1、T2、T3、T7、T8及T9短接於GND。
在此組態中，僅僅支柱P4及P6可導致浮動。數位線P4及P6支柱之電勢將藉由支柱與WL (經偏壓為GND之所有未選定字線及經偏壓為-2.5V之一個選定字線)之間的電容比決定。因此，浮動支柱可達至對於取消選擇而言很安全的微小負偏壓(例如，-0.5V)。其他未經定址支柱接地，亦即，對於取消選擇而言同樣為安全條件。
若採用正極性讀取機制(未在任何圖式中表示)，則可如參考將記憶體單元程式化為圖8B中描繪之設定狀態而描述的彼等施加類似偏壓條件，但運用字線及位元線脈衝之較小幅值以避免定限所有單元且反而僅僅在設定單元上誘發回跳(snap-back)。舉例而言，可將+2.5V之正字線讀取電壓V_WL施加至選定字線SWL，可將-2.5V之負位元線讀取電壓施加至選定位元線L1，可將+1.0V之導通電壓施加至經由列線R1耦接至經定址數位線P5的選擇電晶體T5之閘極端子；上文所描述之偏壓條件適合於將+5.0V之讀取電壓施加至經定址單元。可使用不同幅值。另外，未經定址或未選定位元線L0及L2可經偏壓為接地電壓，且未經定址或未選定字線R0及R2可經偏壓為例如-2.5V之阻斷或禁止電壓，從而導致所有未經定址或未選定數位線浮動。
上文描述中所使用之電壓值僅為實例值，且可在維持本發明之範疇的情況下變化。在一些情況下，接地電壓(GND)可不同於0V；舉例而言，接地電壓可為正電壓或負電壓，其他正電壓或負電壓相對於該接地電壓進行評估。上文所描述之相同概念及解決方案亦可應用於不同於參考圖8A至圖8D所描繪之3D記憶體裝置組態的陣列組態；舉例而言，可以必要較小調適定址類似於參考圖4至圖7所描述的記憶體陣列中之3D子支柱。在一些情況下，對於***支柱架構，共用位元線可驅動如圖7A及圖7B中所描繪之選擇器電晶體(例如，TFT電晶體)的閘極，其中在每一疊組或平面處藉由偶數/奇數字線選擇偶數/奇數單元；或者，偶數/奇數子位元線可獨立地驅動如圖7C中所描繪之選擇器電晶體的閘極。亦可實施選擇器電晶體的其他支柱或子支柱解碼配置(例如，不同於圖8中所描繪之位元線L0至L2/列線R0至R2)。
應進一步注意(未在任何圖式中表示)，選擇器電晶體(例如，支柱選擇層)可至少部分形成於記憶體層頂部——參見圖3I，以更佳地識別所提及層。舉例而言，TFT可形成於中記憶體陣列下方(例如，字線導電材料層下方)的部分中(例如，耦接至偶數位元線/子支柱)及記憶體陣列上方的部分中(例如，耦接至奇數位元線/子支柱)。另外或替代地，各自包含記憶體層及對應支柱選擇層的複數個建置區塊可在建置區塊堆疊中配置於彼此頂部。此等配置將允許在製造期間重複同一基本建置區塊(例如，包括給定數目個記憶體疊組或層及對應支柱選擇)若干次，以獲得具有增大之高度(例如，更高，具有更多疊組及層)且因此具有增大之表面密度的3D記憶體陣列。用於解碼對應TFT選擇器電晶體的不同區塊及/或列線之位元線可藉由所有垂直堆疊之區塊共用(在此情況下，字線分開解碼)或其可針對每一堆疊區塊分隔開(在此情況下，字線可共同或個別地解碼)。至位元線、列線及/或字線之連接可自基板(諸如，適應陣列下方CMOS (CUA)電路系統之矽基板，例如，解碼與感測電路系統)中之周邊電路層延伸至鄰近於記憶體陣列垂直延行之對應建置區塊。
圖 9 展示根據如本文所揭示之實例的說明用於存取具有NMOS TFT選擇器之垂直3D記憶體裝置中之記憶體單元之方法的流程圖。方法900之操作可藉由與記憶體裝置相關聯之一或多個控制器實施。在一些實例中，一或多個控制器可執行指令集來控制記憶體裝置之一或多個功能元件以執行所描述功能。另外或可替代地，一或多個控制器可使用專用硬體來執行所描述功能之部分。
在910，方法900可包括將第一電壓施加至選定字線，而其他字線處於預定電壓。910之操作可根據本文所描述之方法來執行。
在930，方法900可包括將第二電壓施加至相關聯於與記憶體單元共用選定字線之其他記憶體單元的TFT之閘極區。930之操作可根據本文所描述之方法來執行。
在950，方法900可包括將第二電壓施加至與共用選定字線之記憶體單元相關聯的TFT之源極區，而其他TFT之源極區處於預定電壓。950之操作可根據本文所描述之方法來執行。
在970，方法900可包括將第三電壓施加至與記憶體單元相關聯的TFT之閘極區。970之操作可根據本文所描述之方法來執行。
記憶體裝置、記憶體系統、記憶體控制器或其類似者之一或多個組件可組態為或以其他方式支援一種用於以下操作之構件：將一第一電壓施加至一選定字線，而其他字線處於一預定電壓；將一第二電壓施加至相關聯於與該記憶體單元共用該選定字線的其他記憶體單元之TFT之閘極區；將該第二電壓施加至與共用該選定字線之記憶體單元相關聯的該等TFT之源極區，而其他TFT之源極區處於該預定電壓；及將一第三電壓施加至與該記憶體單元相關聯的TFT之閘極區。
該等組件可以其他方式經組態為或以其他方式支援用於存取記憶體裝置之構件，其中第一電壓為正極性程式或讀取電壓，第二電壓為負極性程式或讀取電壓，第三電壓為正極性導通電壓，且預定電壓為接地電壓。
該等組件可以其他方式經組態為或以其他方式支援用於存取記憶體裝置之構件，其中第一電壓為負極性程式或讀取電壓，第二電壓伍正極性程式或讀取電壓，第三電壓為高於第二電壓之正極性導通電壓，且預定電壓為接地電壓。
記憶體裝置、記憶體系統、記憶體控制器或其類似者之一或多個組件可組態為或以其他方式支援用於一種方法之構件，該方法用於取消選擇一3D記憶體陣列中之一未經定址記憶體單元，其中複數條字線在複數個疊組上在一水平方向上延伸且複數條陣列數位線在一垂直方向上延伸，每一記憶體單元位於一條字線與一條陣列數位線之一交叉處，該方法包括：浮動該複數條陣列數位線中耦接至該未經定址記憶體單元的一陣列數位線。
該等組件可以其他方式經組態為或以其他方式支援用於存取記憶體裝置之構件，其中浮動該陣列數位線包含將一禁止電壓施加至耦接於該陣列數位線與一位元線之間的一TFT之一閘極。
該等組件可以其他方式經組態為或以其他方式支援用於存取記憶體裝置之構件，其包括將該複數條字線中的電容性耦接至該陣列數位線之未選定字線接地。
該等組件可以其他方式經組態為或以其他方式支援用於存取記憶體裝置之構件，包括至少部分基於以下項而取消選擇該3D記憶體陣列中的耦接至一第二陣列數位線之一第二未經定址記憶體單元：將一導通電壓施加至耦接於該第二陣列數位線與一第二位元線之間的一第二TFT；將該第二位元線接地；及將該第二陣列數位線接地。
該等組件可以其他方式經組態為或以其他方式支援用於存取記憶體裝置之構件，藉由將該複數條字線中之一未選定字線接地來取消選擇一第二未經定址記憶體單元。
該等組件可以其他方式經組態為或以其他方式支援用於存取記憶體裝置之構件，包括在取消選擇該未經定址記憶體單元期間，至少部分基於以下項而選擇耦接至一選定數位線的一經定址記憶體單元：將一字線存取電壓施加至該複數條字線中之一選定字線；將一位元線存取電壓施加至耦接至該選定陣列數位線之一選定位元線；將一導通電壓施加至耦接於該選定陣列數位線與該選定位元線之間的一選定TFT之一閘極，以將該位元線存取電壓傳遞至該選定陣列數位線。
應注意，上文所描述之方法描述可能的實施方案，且操作及步驟可經重新配置或以其他方式修改，且其他實施方案係可能的。另外，可組合來自該等方法中之兩者或多於兩者的部分。
描述一種設備。該設備可包括一記憶體裝置，其包括：一記憶體層，其包括形成於其中的記憶體單元之一垂直3D記憶體陣列，其中一記憶體單元經組態以經由彼此正交之一字線及一數位線被存取，且該數位線呈垂直延伸之導電支柱的一形式；一支柱選擇層，其形成於該記憶體層下方，且其中形成有用於存取記憶體單元之至少一TFT；及一周邊電路層，其形成於該支柱選擇層下方，且具有用於字線及位元線之一感測放大器及一解碼電路系統，其中針對每一支柱組態一TFT。
在一些實例中，該設備可進一步包括該TFT為一n型金屬氧化物半導體(NMOS)電晶體，其中一汲極區耦接至該支柱。在一些實例中，該TFT具有兩個閘極區，其平行於位於一通道區之一側的一閘極氧化物及位於該通道區之另一側的另一閘極氧化物。在另外其他實例中，該設備包括該通道區形成於該汲極區下方，且一源極區形成於該通道區下方。
在一些實例中，該設備可進一步包括該導電支柱包括彼此分隔開的一第一子支柱及一第二子支柱；該薄膜電晶體(TFT)為經組態用於該第一子支柱之一第一TFT；且該記憶體裝置進一步包含經組態用於該第二子支柱的一第二薄膜電晶體(TFT)。
在一些實例中，該設備可進一步包括與該等支柱之一間距相符的該等TFT之一間距。
在一些實例中，該設備可進一步包括該等TFT形成於一多晶矽層中。
在一些實例中，該設備可進一步包括該周邊電路層實現於一矽基板層中。
描述另一種設備。該設備可包括經結構化為一垂直3D記憶體的記憶體單元之一記憶體陣列，其包括經組態為正交於複數條數位線之複數條字線；每一數位線至少與若干條字線交叉；及至少一選擇電晶體位於一對應數位線之一端；該選擇電晶體為用於選擇該對應數位線且至少存取與該對應數位線相關聯之一記憶體單元的一薄膜電晶體(TFT)。
在一些實例中，該設備可進一步包括TFT之一矩陣經提供於該等數位線下方及/或上方，其中每一數位線一個電晶體，其中在一些情況下，一周邊電路系統形成於該矩陣下方，其具有用於字線及位元線之感測放大器及解碼電路系統，且在一些情況下，該等TFT形成於一多晶矽層中。
在一些實例中，該設備可進一步包括實現於一矽基板中的具有感測放大器及解碼電路系統之一周邊電路層。
在一些實例中，該設備可進一步包括該TFT為一n型金屬氧化物半導體(NMOS)電晶體，其中一汲極區耦接至該數位線。
在一些實例中，該設備可進一步包括該TFT包含兩個閘極區，其平行於位於一通道區之一側的一閘極氧化物及位於該通道區之另一側的另一閘極氧化物。
在一些實例中，該設備可進一步包括複數個建置區塊之一堆疊，每一建置區塊包括：一各別記憶體層，其中各別複數條字線經組態為正交於各別複數條數位線，該各別複數條數位線中之每一數位線至少與該各別複數條字線中之若干條字線交叉；及一各別支柱選擇層，其具有各別複數個TFT，每一TFT用於選擇該各別複數條數位線中之該對應數位線。
在一些情況下，根據所使用之技術，該第一電壓可為+3.5V，該第二電壓可為-3.5V，該第三電壓可為+1V，且該預定電壓可為一接地電壓。
在一些情況下，根據所使用之技術，該第一電壓可為+2.5V，該第二電壓可為-2.5V，該第三電壓可為+1V，且該預定電壓可為一接地電壓。
在一些情況下，該第一電壓可為-3.5V，該第二電壓可為+3.5V，該第三電壓可為+4.5V，且該預定電壓可為一接地電壓。
在一些情況下，該第一電壓可為-2.5V，該第二電壓可為+2.5V，該第三電壓可為+3.5V，且該預定電壓可為一接地電壓。
應注意，在運用一單一NMOS TFT進行存取過程中，對於接收該3.5V之該等未選定支柱，電晶體通道可能受阻，且無電流可通過，且因此可能甚至無需在GND處置放該源極區。對應NMOS TFT可保持浮動。浮動之NMOS選擇電晶體之支柱可能對記憶體裝置之正確讀取造成危險。然而，當目標單元進行程式化時，僅將選定字線之板或平面偏壓至3.5V (如圖8A中所展示)。因此，由於經偏壓至接地的所有其他板或平面之電容性耦接，甚至浮動之支柱處於接近於接地的電壓，且並不影響記憶體裝置之功能。
本發明中所提供之存取方案可進一步展示接近於選定支柱的支柱中之至少一些保持為接近於接地的偏壓電壓，且未受到對選定支柱所執行之活動的影響。
揭示一種用於取消選擇一3D記憶體陣列中之一未經定址記憶體單元之方法，其中複數條字線在複數個疊組上在一水平方向上延伸且複數條陣列數位線在一垂直方向上延伸，每一記憶體單元位於一條字線與一條陣列數位線之一交叉處，該方法包含：浮動該複數條陣列數位線中耦接至該未經定址記憶體單元的一陣列數位線。
在一些實施例中，浮動該陣列數位線包含將一禁止電壓施加至耦接於該陣列數位線與一位元線之間的一薄膜電晶體(TFT)之一閘極。
在一些實施例中，該方法進一步包含將該複數條字線中電容性耦接至該陣列數位線的未選定字線接地。
在一些實施例中，該方法進一步包含至少部分基於以下項而取消選擇該3D記憶體陣列中的耦接至一第二陣列數位線之一第二未經定址記憶體單元：將一導通電壓施加至耦接於該第二陣列數位線與一第二位元線之間的一第二薄膜電晶體(TFT)；將該第二位元線接地；及將該第二陣列數位線接地。
在一些實施例中，該方法進一步包含藉由將該複數條字線中之一未選定字線接地來取消選擇一第二未經定址記憶體單元。
在一些實施例中，該方法進一步包含在取消選擇該未經定址記憶體單元期間，至少部分基於以下項而選擇耦接至一選定數位線的一經定址記憶體單元：將一字線存取電壓施加至該複數條字線中之一選定字線；將一位元線存取電壓施加至耦接至該選定陣列數位線之一選定位元線；將一導通電壓施加至耦接於該選定陣列數位線與該選定位元線之間的一選定TFT之一閘極，以將該位元線存取電壓傳遞至該選定陣列數位線。
舉例而言，參看參考圖8B描述之偏壓條件，記憶體單元可藉由分別將電壓GND、-3.5V (讀取-2.5V)及GND施加至L0、L1及L2，且分別將電壓-3.5V、+1.0V及-3.5V施加至R0、R1、及R2，來經程式化至設定狀態(或其可根據正電壓讀取方案讀取)。3D陣列中之經定址字線可偏壓至所要字線存取電壓(例如，設定+3.5V；或讀取+2.5V)，而未經定址WL可接地。此組態將導致耦接至經定址記憶體單元的陣列數位線P5偏壓至所要數位線存取電壓(設定-3.5V，或讀取-2.5V)，且因此在經定址記憶體單元兩端獲得整體所要電壓降。耦接至不同陣列數位線(例如，支柱P1、P2、P3、P4、P6、P7、P8及P9)之記憶體單元不受干擾，此係因為各別數位線浮動，且其電勢可藉由根據電容比加權之字線電壓判定，且可由於除偏壓為存取電壓之經定址WL之外的所有WL接地而與接地電壓相差極少量。
以類似方式，參看參考圖8C (程式化為重設狀態)及圖8D (根據負讀取方案讀取)描述之偏壓條件，記憶體單元可藉由分別將電壓GND、+3.5V (讀取+2.5V)及GND施加至L0、L1及L2，且分別將電壓+3.5V、+4.5V及+3.5V施加至R0、R1、及R2來存取。3D陣列中之經定址字線可偏壓至所要字線存取電壓(例如，設定-3.5V；或讀取-2.5V)，而未經定址WL可接地。此組態將導致耦接至經定址記憶體單元的陣列數位線P5偏壓至所要數位線存取電壓(設定+3.5V，或讀取+2.5V)，且因此在經定址記憶體單元兩端獲得整體所要電壓降。耦接至不同陣列數位線之記憶體單元不受干擾，此係因為各別數位線接地(例如，支柱P1、P2、P3、P7、P8及P9)或浮動(例如，支柱P6、P7)。
在一些實施例中，未經定址記憶體單元可耦接至不同於耦接至經定址記憶體單元之陣列數位線的陣列數位線(例如，3D記憶體陣列中之垂直支柱)。該未經定址記憶體單元可與該經定址記憶體單元共用同一字線。藉由浮動耦接至未經定址記憶體單元之數位線，在存取(例如，讀取或程式化，諸如設定或重設)經定址記憶體單元時建立安全條件，以避免或至少最小化對未經定址記憶體單元的干擾或來自該等未經定址記憶體單元的干擾。浮動數位線之實際電壓可取決於電容性耦接至浮動數位線之字線的電壓。每一字線可藉由電容性耦接浮動數位線之電壓影響，且由於所有未經定址字線可接地，而僅僅經定址字線可偏壓至讀取/程式存取電壓，因此浮動數位線之實際電壓保持接近於接地。在一些組態中耦接至未經定址單元的部分數位線可接地，因此亦提供安全且無干擾的情形。此外，包括與經定址記憶體單元共用同一數位線之記憶體單元的耦接至未經定址字線(例如，位於不同疊組或平面中的字線)之記憶體單元可藉由將其上所耦接之未經定址字線接地來保持於安全且無干擾的情形中。上文所描述之方法的步驟可以不同於所描述之次序的次序實行。可實行尚未描述之額外步驟。
提供本文中之描述以使熟習此項技術者能夠進行或使用本發明。對本發明之各種修改對於熟習此項技術者而言將顯而易見，且本文中所定義之一般原理可在不脫離本發明之範疇的情況下應用於其他變體。因此，本發明並不限於本文中所描述之實例及設計，而是應符合與本文中所揭示之原理及新穎特徵相一致之最廣範疇。
100:記憶體陣列 104:基板 104-a:基板 104-b:基板 105:第一陣列或疊組 108:第二陣列或疊組 110:字線 115:數位線 120:第一介電材料 125:儲存元件材料 130:第二介電材料 135:儲存元件材料 140:第三介電材料 200-a:記憶體陣列 200-b:記憶體陣列 200-c:記憶體陣列 200-d:記憶體陣列 200-e:記憶體陣列 200-f:記憶體陣列 200-g:記憶體陣列 200-h:記憶體陣列 200-i:記憶體陣列 200-j:記憶體陣列 200-k:記憶體陣列 215:凹部 218:介電材料 220:保形材料 235:導電接點 235-a:導電接點 235-b:導電接點 235-c:導電接點 235-d:導電接點 240:材料/第一材料/第一導電材料/犧牲絕緣材料 240-a:材料/導電材料 245:第一絕緣材料 250:溝槽 290:第一側壁 291:第二側壁 292:第一部分 293:第一部分 294:第二部分 295:底部壁 305:支柱選擇器電晶體/n型金屬氧化物半導體薄膜電晶體(NMOS TFT) 360:開口 365:儲存元件材料 365-a:儲存元件材料 370:導電材料 370-a:導電材料 370-b:導電材料 504a:薄膜電晶體(TFT)選擇裝置 504b:薄膜電晶體(TFT)選擇裝置 505:閘極介電質 505-a:支柱選擇器電晶體/n型金屬氧化物半導體薄膜電晶體(NMOS TFT) 505-b:支柱選擇器電晶體/n型金屬氧化物半導體薄膜電晶體(NMOS TFT) 507:閘極 520:間隙填充介電質 705:介電材料 710:絕緣材料 720:通道區 730:條帶 740:通道區 750:條帶 900:方法 910:步驟 930:步驟 950:步驟 970:步驟
圖1說明根據如本文所揭示之實例的支援具有NMOS TFT選擇器之垂直3D記憶體裝置的實例記憶體陣列之實例。
圖2A至圖2F說明根據如本文所揭示之實例的支援具有NMOS TFT選擇器之垂直3D記憶體裝置的實例記憶體陣列之各種視圖。
圖3A至圖3I說明根據如本文所揭示之實例的支援具有NMOS TFT選擇器之垂直3D記憶體裝置的實例記憶體陣列之各種視圖。
圖4A及圖4B說明根據如本文所揭示之實例的支援具有NMOS TFT選擇器之垂直3D記憶體裝置的另一實例記憶體陣列之各種視圖。
圖5說明根據如本文所揭示之實例的支援具有NMOS TFT選擇器之垂直3D記憶體裝置的另一實例記憶體陣列。
圖6說明根據如本文所揭示之實例的實例NMOS TFT。
圖7A至圖7C說明根據如本文所揭示之實例的實例NMOS TFT選擇器之各種視圖。
圖8A至圖8D說明根據如本文所揭示之實例的用於存取具有NMOS TFT選擇器之垂直3D記憶體裝置之記憶體單元的各種圖解。
圖9展示根據如本文所揭示之實例的說明用於存取具有NMOS TFT選擇器之垂直3D記憶體裝置之方法的流程圖。
100:記憶體陣列
104:基板
105:第一陣列或疊組
108:第二陣列或疊組
110:字線
115:數位線
120:第一介電材料
125:儲存元件材料
130:第二介電材料
135:儲存元件材料
140:第三介電材料

Claims (25)

  1. 一種記憶體裝置，其包含： 一記憶體層，其包括形成於其中的記憶體單元之一垂直三維記憶體陣列，其中一記憶體單元經組態以經由彼此正交之一字線及一數位線被存取，且該數位線呈垂直延伸之一導電支柱的一形式； 一支柱選擇層，其形成於該記憶體層下方，且其中形成有用於存取記憶體單元之一或多個薄膜電晶體(TFT)；及 一周邊電路層，其形成於該支柱選擇層下方，且具有用於字線及數位線之一感測放大器及一解碼電路系統，其中針對每一支柱組態該一或多個TFT之一TFT。
  2. 如請求項1之記憶體裝置，其中： 該TFT為一n型金屬氧化物半導體(NMOS)電晶體，其中一汲極區耦接至該導電支柱。
  3. 如請求項2之記憶體裝置，其中： 該TFT具有兩個閘極區，其平行於位於一通道區之一側的一閘極氧化物及位於該通道區之另一側的另一閘極氧化物。
  4. 如請求項2之記憶體裝置，其中： 一通道區形成於該汲極區下方，且一源極區形成於該通道區下方。
  5. 如請求項1之記憶體裝置，其中： 該導電支柱進一步包括一第一子支柱及不同於該第一子支柱之一第二子支柱； 該TFT為經組態用於該第一子支柱之一第一TFT；且 該記憶體裝置進一步包含經組態用於該第二子支柱的該一或多個TFT之一第二TFT。
  6. 如請求項1之記憶體裝置，其中： 該一或多個TFT之一間距與該導電支柱之一間距相符。
  7. 如請求項1之記憶體裝置，其中該等TFT形成於一多晶矽層中。
  8. 如請求項1之記憶體裝置，其中該周邊電路層實現於一矽基板層中。
  9. 一種記憶體裝置，其包含： 經結構化為一垂直三維記憶體的記憶體單元之一記憶體陣列，其包括經組態為正交於複數條數位線之複數條字線，每一數位線與兩條或更多條字線交叉；及 一選擇電晶體，其位於一對應數位線之一端，該選擇電晶體為用於選擇該對應數位線且至少存取與該對應數位線相關聯之一記憶體單元的一薄膜電晶體(TFT)。
  10. 如請求項9之記憶體裝置，其中TFT之一矩陣經提供於該等數位線下方或上方，其中每一數位線一個電晶體。
  11. 如請求項10之記憶體裝置，其進一步包含： 一周邊電路系統，其形成於該矩陣下方，該周邊電路系統具有用於該複數條字線及該複數條數位線之感測放大器及解碼電路系統。
  12. 如請求項10之記憶體裝置，其中該等TFT形成於一多晶矽層中。
  13. 如請求項9之記憶體裝置，其進一步包含： 一周邊電路層，其具有實現於一矽基板中的感測放大器及解碼電路系統。
  14. 如請求項9之記憶體裝置，其中： 該TFT為一n型金屬氧化物半導體(NMOS)電晶體，其中一汲極區耦接至該對應數位線。
  15. 如請求項9之記憶體裝置，其中該TFT包含兩個閘極區，其平行於鄰近於一通道區之一第一側的一第一閘極氧化物及鄰近於該通道區之一第二側的一第二閘極氧化物。
  16. 如請求項9之記憶體裝置，其進一步包含： 複數個建置區塊之一堆疊，每一建置區塊包含： 一各別記憶體層，其中各別複數條字線經組態為正交於各別複數條數位線，該各別複數條數位線中之每一數位線與該各別複數條字線中之兩條或更多條字線交叉；及 一各別支柱選擇層，其具有各別複數個TFT，每一TFT用於選擇該各別複數條數位線中之該對應數位線。
  17. 一種用於存取一記憶體裝置之一記憶體單元之方法，其包含 將一第一電壓施加至一選定字線，而其他字線處於一預定電壓； 將一第二電壓施加至相關聯於與該記憶體單元共用該選定字線之其他記憶體單元的一或多個薄膜電晶體(TFT)之閘極區； 將該第二電壓施加至與共用該選定字線之該等其他記憶體單元相關聯的該一或多個TFT之源極區，而其他TFT之源極區處於該預定電壓；及 將一第三電壓施加至與該記憶體單元相關聯的一TFT之一閘極區。
  18. 如請求項17之用於存取一記憶體單元之方法，其中： 該第一電壓為一正極性程式電壓或一正極性讀取電壓， 該第二電壓為一負極性程式電壓或一負極性讀取電壓， 該第三電壓為一正極性導通電壓，且 該預定電壓為一接地電壓。
  19. 如請求項17之用於存取一記憶體單元之方法，其中： 該第一電壓為一負極性程式電壓或負極性讀取電壓， 該第二電壓為一正極性程式電壓或一正極性讀取電壓， 該第三電壓為高於該第二電壓之一正極性導通電壓，且 該預定電壓為一接地電壓。
  20. 一種用於取消選擇一三維記憶體陣列中之一未經定址記憶體單元之方法，其中複數條字線在複數個疊組上在一水平方向上延伸且複數條數位線在一垂直方向上延伸，每一記憶體單元位於一條字線與一條數位線之一交叉處，該方法包含： 浮動該複數條數位線中耦接至該未經定址記憶體單元的一數位線。
  21. 如請求項20之方法，其中浮動該數位線包含將一禁止電壓施加至耦接於該數位線與一第二數位線之間的一薄膜電晶體(TFT)之一閘極。
  22. 如請求項20之方法，其進一步包含： 將該複數條字線中電容性耦接至該數位線的未選定字線接地。
  23. 如請求項20之方法，其進一步包含： 至少部分基於以下項而取消選擇該三維記憶體陣列中的耦接至一第三數位線之一第二未經定址記憶體單元： 將一導通電壓施加至耦接於該第三線與一第四數位線之間的一第二薄膜電晶體(TFT)； 將該第四數位線接地；及 將該第三數位線接地。
  24. 如請求項20之方法，其進一步包含： 藉由將該複數條字線中之一未選定字線接地來取消選擇一第二未經定址記憶體單元。
  25. 如請求項20之方法，其進一步包含： 在取消選擇該未經定址記憶體單元期間，至少部分基於以下項而選擇耦接至一選定數位線的一經定址記憶體單元： 將一字線存取電壓施加至該複數條字線中之一選定字線； 將一數位線存取電壓施加至耦接至該選定數位線之一選定數位線； 將一導通電壓施加至耦接於該選定數位線與該選定數位線之間的一選定TFT之一閘極，以將該數位線存取電壓傳遞至該選定數位線。
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