TWI758962B - 垂直3d記憶體裝置及其製造方法 - Google Patents

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Abstract

本發明揭示一種垂直3D記憶體裝置，其可包含：一基板，其包含各與複數條數位線之一各自者耦合的複數個導電接觸件；複數個字線板，其等運用該基板上之各自介電層彼此分離，該複數個字線板包含運用以一蛇形形狀延伸之一介電材料與至少一第二組字線分離的至少一第一組字線及運用以一蛇形形狀延伸之一介電材料與至少一第四組字線分離的至少一第三組字線；至少一個分離層，其中該至少一個分離層平行於一數位線及一字線兩者；及複數個儲存元件，其等各形成於複數個凹部之一各自者中。

Description

垂直3D記憶體裝置及其製造方法
技術領域係關於一種垂直3D記憶體裝置及其製造方法。
記憶體裝置廣泛用於將資訊儲存於各種電子裝置中，諸如電腦、無線通信裝置、相機、數位顯示器及類似者。
藉由程式化一記憶體裝置之不同狀態而儲存資訊。舉例而言，二進位裝置最常儲存兩個狀態之一者，其等通常藉由一邏輯1或一邏輯0表示。在其他裝置中，可儲存兩個以上狀態。為存取所儲存之資訊，裝置之一組件可讀取或感測記憶體裝置中之至少一個儲存狀態。為儲存資訊，裝置之一組件可將狀態寫入或程式化於記憶體裝置中。
存在各種類型之記憶體裝置，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)、其他基於硫屬化物之記憶體及其他記憶體裝置。記憶體裝置可為揮發性或非揮發性。
改良記憶體裝置通常可包含增加記憶體胞元密度、增加讀取/寫入速度、增加可靠性、增加資料保留、減少功率消耗、或減少製造成本以及其他度量。可需要用於節省記憶體陣列中之空間、增加記憶體胞元密度或減少具有三維垂直架構之記憶體陣列之總功率使用的解決方案。
本專利申請案主張Fantini等人在2019年12月18日申請之標題為「VERTICAL 3D MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME」之國際專利申請案第PCT/IB2019/001256號及Fantini等人在2020年6月10日申請之標題為「VERTICAL 3D MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME」之美國申請案第16/771,658號之優先權，該等案之各者讓渡給其受讓人，且該等案之各者之全部內容以引用之方式明確併入本文中。
本發明係關於具有一增加記憶體胞元密度及一減少功率消耗之三維(3D)垂直自選擇記憶體陣列及其製造方法。記憶體陣列可包含導電接觸件及穿過導電材料及絕緣材料之替代層之開口之一配置，其可減小記憶體胞元之間之間隔同時保持一介電厚度以維持施加至記憶體陣列之電壓。
在一些實例中，一3D記憶體陣列可包含具有配置成一圖案(例如，一幾何圖案)之複數個接觸件之一基板及形成於該基板上之一第一絕緣材料(例如，一介電材料)。一導電材料之複數個平面可藉由一第二絕緣材料(例如，一介電材料)彼此分離且形成於基板材料上。導電材料之平面可為字線之實例。
在製造此一記憶體陣列期間，一溝槽可形成為分離奇數及偶數WL線平面以產生「梳狀物」結構(例如，看似具有指狀物及該等指狀物之間之空間之一工具之結構)之一形狀。溝槽可具有任何幾何組態且包含以一固定距離面向彼此之梳狀物之奇數及偶數指狀物群組。在一些實例中，溝槽可形成為一蛇形形狀。溝槽可將導電材料之各平面劃分成兩個區段或兩個板。導電材料之各位置可為一字線板之一實例。在一些實例中，在溝槽內部，可以介電材料及導電材料形成複數個凹部的方式蝕刻導電材料之平面，其中各凹部可經組態以接收一儲存元件材料(例如，硫屬化物材料)。一犧牲層(例如，一保形材料)可經沈積於溝槽中且在一些情況中該犧牲層填充凹部。一絕緣材料可經沈積於溝槽中、犧牲層之頂部上。犧牲層及絕緣層可形成一蛇形形狀。在一些實例中，預期溝槽之其他幾何組態。在一些實例中，至少一個特定分離溝槽可形成為用一絕緣材料(例如，一介電材料)填充，使得將記憶體陣列劃分成數個部分，該等部分之各者包含隨後將形成之特定數目個數位線，且分離溝槽之一側處之字線與該分離溝槽之另一側處之字線電分離。
可移除犧牲層及絕緣層之部分以形成開口。開口可曝露基板之部分、複數個導電接觸件及導電材料及介電材料之部分。一儲存元件材料(例如，硫屬化物材料)可經沈積於開口中。儲存元件材料可填充藉由介電材料及導電材料形成之凹部。可從開口部分移除儲存元件材料使得僅保留凹部中之儲存元件材料。
導電柱可形成於包含凹部中之儲存元件材料之開口中。導電柱可為數位線之實例。導電柱可經配置以延伸至(例如，實質上垂直於)導電材料之平面及基板。各導電柱可與一不同導電接觸件耦合。柱可由一障壁材料及一導電材料形成。
相對於先前解決方案，一記憶體陣列之此等組態及製造方法可允許記憶體胞元之一較高密度及一降低功率消耗。各記憶體胞元(例如，儲存元件材料)可在導電柱之相對側內部凹入以確保胞元隔離。相對於一些先前解決方案，此一組態可允許對胞元厚度及尺寸之一更嚴格控制。與導電柱相交之導電材料之各平面可形成藉由平面中之一第一字線板及平面中之一第二字線板定址之兩個記憶體胞元。可藉由定位於記憶體陣列之底部或頂部處之一電晶體解碼各導電柱。電晶體可為形成為一規則矩陣之一數位線選擇器之一實例。
最初在如參考圖1描述之一記憶體陣列之背景內容中描述本發明之特徵。在如參考圖2A至圖8描述之製造步驟期間在實例性3D記憶體陣列之不同視圖之背景內容中描述本發明之特徵。藉由與如參考圖9及圖10描述之垂直3D記憶體陣列架構有關之流程圖進一步繪示且參考該流程圖描述本發明之此等及其他特徵。在參考圖11之一實例性3D記憶體裝置之背景內容中進一步描述本發明之此等及其他特徵。
圖1繪示根據本發明之態樣之一3D記憶體陣列100之一實例。記憶體陣列100可包含定位於一基板104上方之記憶體胞元之一第一陣列或層疊105及第一陣列或層疊105之頂部上之記憶體胞元之一第二陣列或層疊108。
記憶體陣列100可包含字線110及數位線115。第一層疊105及第二層疊108之記憶體胞元各可具有一或多個自選擇記憶體胞元。儘管用一數值指示符標記包含於圖1中之一些元件，然未標記其他對應元件，但其等相同或將被理解為類似。
一記憶體胞元堆疊可包含一第一介電材料120、一儲存元件材料125 (例如，硫屬化物材料)、一第二介電材料130、一儲存元件材料135 (例如，硫屬化物材料)及一第三介電材料140。在一些實例中，第一層疊105及第二層疊108之自選擇記憶體胞元可具有共同導電線使得各層疊105及108之對應自選擇記憶體胞元可共用數位線115或字線110。
在一些實例中，可藉由對可包含一記憶體儲存元件之一記憶體胞元提供一電脈衝而程式化該胞元。可經由一第一存取線(例如，字線110)或一第二存取線(例如，位元線115)或其等之一組合來提供脈衝。在一些情況中，在提供脈衝之後，離子可取決於記憶體胞元之極性而遷移於記憶體儲存元件內。因此，相對於記憶體儲存元件之第一側或第二側之離子之一濃度可至少部分基於第一存取線與第二存取線之間的一電壓之一極性。在一些情況中，不對稱形狀之記憶體儲存元件可引起離子更聚集於一元件之具有更多面積之部分處。記憶體儲存元件之特定部分可具有一較高電阻率且因此可產生高於記憶體儲存元件之其他部分之一臨限電壓。離子遷移之此描述表示用於達成本文中所描述之結果之自選擇記憶體胞元之一機制之一實例。一機制之此實例不應被視為限制性。本發明亦包含用於達成本文中所描述之結果之自選擇記憶體胞元之機制之其他實例。
記憶體陣列100之架構在一些情況中可被稱為一交叉點架構，其中一記憶體胞元形成於一字線110與一數位線115之間之一拓撲交叉點處。相較於其他記憶體架構，此一交叉點架構可以較低生產成本提供相對較高密度資料儲存。舉例而言，交叉點架構相較於其他架構可具有面積縮小且因此記憶體胞元密度增加之記憶體胞元。
雖然圖1之實例展示兩個記憶體層疊105及108，但其他組態亦可行。在一些實例中，自選擇記憶體胞元之一單一記憶體層疊(其可被稱為一個二維記憶體)可建構於一基板104上方。在一些實例中，可以類似於三維交叉點架構中之一方式組態記憶體胞元之三個或四個記憶體層疊。
記憶體陣列100可包含具有配置成一柵格或交錯圖案之複數個接觸件的一基板104。在一些情況中，複數個接觸件可延伸穿過基板且與記憶體陣列100之一存取線耦合。記憶體陣列100可包含一導電材料之複數個平面，該複數個平面藉由形成於基板材料上之第一絕緣材料上之一第二絕緣材料彼此分離。導電材料之複數個平面之各者可包含形成於其中之複數個凹部。可藉由憑藉以下步驟之替換程序獲得複數個平面(舉例而言，字線板)：在一堆疊沈積處理步驟期間使用一犧牲層(例如，一保形層)進行蝕刻；在胞元定義之後移除保形層且用一更導電材料替換保形層。
一絕緣材料可透過第二絕緣材料及導電材料形成為一蛇形形狀。複數個導電柱可經配置成開口以實質上垂直於導電材料之複數個平面及基板延伸。複數個導電柱之每一各自導電柱可耦合至導電接觸件之一不同者。
在一些實例中，記憶體層疊105及108可包含經組態以儲存邏輯狀態的硫屬化物材料。舉例而言，記憶體層疊105及108之記憶體胞元可為自選擇記憶體胞元之實例。硫屬化物材料可形成於複數個凹部中使得複數個凹部之每一各自者中之硫屬化物材料至少部分與複數個導電柱之一者接觸。
圖2A繪示根據如本文中揭示之實例之一實例性3D記憶體陣列200-a之一仰視圖。記憶體陣列200-a可包含形成於一基板104中且延伸穿過基板104且與記憶體陣列100之一存取線耦合的複數個導電接觸件235。舉例而言，基板104可為一介電材料，諸如一介電膜。
複數個導電接觸件235之一單一導電接觸件可經組態以將任何單一垂直柱與一電晶體(未展示)耦合。複數個導電接觸件235可經配置成一柵格圖案。在一些實例中，複數個導電接觸件235之一各自者可由至多八個其他導電接觸件235包圍。在一些實例中，複數個導電接觸件235可經配置成一交錯圖案或一六邊形圖案。舉例而言，複數個導電接觸件235之一各自者可由至多六個其他導電接觸件235包圍(參見圖6A及圖6B)。
圖2B繪示根據如本文中揭示之實例之一實例性3D記憶體陣列200-b之一側視圖。記憶體陣列200-b可包含可形成於基板104中的複數個導電接觸件235。記憶體陣列200-b亦可包含一絕緣材料240之複數個堆疊平面及一導電材料245之複數個堆疊平面(例如，字線平面或字線板)。導電材料245之堆疊平面可藉由絕緣材料240之複數個平面在一z方向上彼此分離(例如，垂直分離)。舉例而言，第二絕緣材料240之一第一平面(例如，一底部平面)可形成(例如，沈積)於基板104之平面上，且接著導電材料245之一平面可形成於第二絕緣材料240之第一平面上。在一些實例中，第一絕緣材料240之一層可經沈積於基板104上。在一些實例中，導電材料245可為一導電碳層或與活性材料相容之其他導電層。在一些實例中，導電材料245可包含藉由活性材料透過一保護障壁分離的導電層。導電材料245可經組態以用作至少一個字線板。在一些實例中，導電材料245及絕緣材料240形成複數個層，諸如交替層。
第二絕緣材料240之額外平面可以如圖2B中繪示之一交替方式形成於導電材料245上。第二絕緣材料240可為一介電材料，諸如一介電膜或層。在一些實例中，第二絕緣材料240及基板104可為相同類型之絕緣材料。本文中揭示之絕緣材料之實例包含(但不限於)介電材料，諸如氧化矽。
導電材料245之複數個平面之每一各自者可處於(例如，形成) 3D記憶體陣列200-b之一不同層級。形成記憶體胞元之材料之個別平面可被稱為3D記憶體陣列200-b之一層疊。導電材料245可包括一金屬(或半金屬)材料或一半導體材料(諸如一摻雜多晶矽材料)等等(例如，由其形成)。在一些實例中，導電材料245可為一導電碳平面。
圖2B中展示導電材料245之六個平面及第二絕緣材料240之七個平面。第二絕緣材料240之第七平面可為3D記憶體陣列200-b之一最頂層。導電材料245及第二絕緣材料240之平面之數量不限於圖2B中繪示之數量。導電材料245及第二絕緣材料240可經配置成多於六個層疊或少於六個層疊。
圖3A至圖3E繪示根據如本文中揭示之實例之在可執行以形成一堆疊記憶體裝置之一系列步驟或程序期間之實例性3D記憶體陣列200-c、200-d、200-e及200-f之各種視圖。明確言之，在圖3A至圖3E中，展示形成偶數及奇數字線平面之一程序。
圖3A繪示一實例性3D記憶體陣列200-c之一俯視圖，其可為在形成一溝槽350之後圖2B中繪示之記憶體陣列200-b之一實例。圖3B繪示在繼圖3A中所繪示者之後之一程序步驟期間沿剖面線A-A'之一實例性3D記憶體陣列200-d之一橫截面視圖。圖3C繪示在繼圖3B中所繪示者之後之一程序步驟期間沿剖面線A-A'之一實例性3D記憶體陣列200-e之一橫截面視圖。圖3D繪示在繼圖3C中所繪示者之後之一程序步驟期間沿剖面線A-A'之一實例性3D記憶體陣列200-f之一橫截面視圖。圖3E繪示在繼圖3C中所繪示者之後之一程序步驟期間之剖面線B-B'之一實例性3D記憶體陣列200-f之一俯視圖。圖3A至圖3E繪示可執行以形成一堆疊記憶體裝置之一系列步驟或程序。
圖3A繪示形成穿過記憶體陣列200-c之導電材料245 (圖3B中展示)及第二絕緣材料240 (圖3B中展示)之交替平面之溝槽350。溝槽350可在溝槽350之底部處曝露基板104 (先前在圖2A及圖2B中展示)及導電接觸件235 (先前在圖2A及圖2B中展示)。
溝槽350可從頂部至底部蝕刻且蝕刻成一蛇形形狀。例如，溝槽350可沿一第一方向(例如，從左至右)越過導電接觸件235之一列且接著沿與該第一方向相反之一第二方向(例如，從右至左)越過導電接觸件235之一鄰近列。參考圖3A之實例，溝槽350從左至右越過導電接觸件235之一第一列，接著「轉向」並從右至左越過導電接觸件235之下一(第二)列(鄰近第一列)。溝槽350再次「轉向」並從左至右越過導電接觸件235之下一(第三)列(鄰近第二列)。溝槽350再次「轉向」並從右至左越過導電接觸件235之下一(第四)列(鄰近第三列)且接著再次「轉向」並從左至右越過圖3A之底部處之導電接觸件235之下一(第五)列(鄰近第四列)。
溝槽350可將導電材料245之各平面分叉成至少兩個部分：一第一部分308及一第二部分309。導電材料245之一平面之各部分可為一層疊之一不同存取線(例如，偶數字線或奇數字線)。舉例而言，第一部分308可為3D記憶體陣列200-c之一層疊之一第一存取線且第二部分309可為3D記憶體陣列200-c之相同層疊之一第二存取線。可基於一所使用電極之電阻率且藉由所請求之電流遞送之位準而定義形成偶數或奇數平面之指狀物之延伸。具體言之，取決於記憶體胞元所需之厚度來定義凹部之深度。
圖3B繪示在記憶體陣列200-d之平面之各者中之導電材料245中形成複數個凹部315。舉例而言，可執行一選擇性蝕刻操作以依一等向性方式在溝槽350之側壁390及391中形成複數個凹部315。在一些實例中，溝槽350包含與一第二側壁391隔開之一第一側壁390，其中藉由第一絕緣材料240形成之第一側壁390之一第一部分392與藉由第一絕緣材料240形成之第二側壁391之一第一部分393隔開達一第一距離。藉由第一導電材料245形成之第一側壁390之一第二部分394可與藉由第一導電材料245形成之第二側壁391之一第二部分395隔開達大於第一距離之一第二距離。在一些實例中，藉由第一導電材料245形成之溝槽350之側壁390及391之部分相對於藉由第一絕緣材料240形成之溝槽350之側壁390及391之部分凹入。
蝕刻操作可包含一或多個垂直蝕刻程序(例如，一非等向性蝕刻程序或一乾式蝕刻程序或其等之一組合)或水平蝕刻程序(例如，一等向性蝕刻程序)或其等之組合。舉例而言，可執行一垂直蝕刻程序以垂直地蝕刻溝槽350且可使用一水平蝕刻程序以在至少一個導電材料245中形成至少一個凹部315。可選擇蝕刻參數使得舉例而言比第二絕緣材料240更快地蝕刻導電材料245。
圖3C繪示形成一保形材料320 (例如，一犧牲材料或犧牲層)。保形材料320可經沈積至記憶體陣列200-e之溝槽350中。可藉由保形地沈積保形材料320而在凹部315 (圖3B中展示)中形成保形材料320。保形材料320接觸各溝槽350之一第一側壁390、一第二側壁391及一底壁395。儘管圖3C展示在複數個凹部315中形成保形材料320期間可在溝槽350之側壁上(例如，在面向溝槽350之不同層中之第二絕緣材料240及導電材料245之表面上)形成保形材料320，然實例不限於此。舉例而言，在一些情況中，保形材料320可僅侷限於不同層中之導電材料245中之複數個凹部315。在一些情況中，保形材料320可被稱為一保形層或一犧牲層。
在一些情況中，可繼形成保形材料320之後執行一蝕刻操作。在蝕刻操作中，保形材料320可經蝕刻以形成一開口或溝槽350。蝕刻操作可導致保形材料320之表面(例如，面向溝槽350之表面)與第二絕緣材料240之表面(例如，面向溝槽350之表面)分隔開。在一些情況中，蝕刻操作可導致保形材料320之表面(例如，面向溝槽350之表面)與第二絕緣材料240之表面(例如，面向溝槽350之表面)大致共面，且藉此形成溝槽之一連續側壁。本文中描述之蝕刻操作可為垂直蝕刻程序(例如，一非等向性蝕刻程序或一乾式蝕刻程序或其等之一組合)或水平蝕刻程序(例如，一等向性蝕刻程序)。舉例而言，可執行一垂直蝕刻程序以垂直地蝕刻溝槽350且可使用一水平蝕刻程序以在第一導電材料245中形成至少一個凹部。
圖3D繪示將一介電材料318沈積於溝槽350中記憶體陣列200-f之保形材料320之頂部上。介電材料318可接觸保形材料320。介電材料318及保形材料320可協作以填充溝槽350。在一些情況中，介電材料318可為一絕緣材料之一實例。在一些實例中，保形材料320可選擇性地回蝕以與介電材料318形成一共面表面。可取決於一所要厚度來定義凹入之深度。
圖3E繪示根據本發明之一實例之在沈積介電材料318 (如圖3D中展示)之後之一實例性3D記憶體陣列200-f之一俯視圖。在圖3E中，形成於溝槽350中之保形材料320及介電材料318將導電材料245之各平面分叉成一第一部分308及一第二部分309。
圖4A至圖4E繪示根據如本文中揭示之實例之在可執行以形成一堆疊記憶體裝置之一系列步驟或程序期間之實例性3D記憶體陣列200-g、200-h、200-i及200-j之各種視圖。明確言之，圖4A至圖4E繪示用於在圖3D及圖3E中繪示之記憶體陣列200-f中形成記憶體胞元之程序。
圖4A繪示一記憶體陣列200-g之一俯視圖，其可為在形成開口360之後圖3E中繪示之記憶體陣列200-f之一實例。圖4B繪示在繼圖4A中所繪示者之後之一程序步驟期間沿剖面線A-A'之一實例性3D記憶體陣列200-h之一橫截面視圖。圖4C繪示在繼圖4B中所繪示者之後之一程序步驟期間沿剖面線A-A'之一實例性3D記憶體陣列200-i之一橫截面視圖。圖4D繪示在繼圖4C中所繪示者之後之一程序步驟期間沿剖面線A-A'之一實例性3D記憶體陣列200-j之一橫截面視圖。圖4E繪示在繼圖4C中所繪示者之後之一程序步驟期間之剖面線B-B'之實例性3D記憶體陣列200-j之一俯視圖。
圖4A繪示通過記憶體陣列200-g之導電材料245之平面之任一者之一俯視圖。可藉由蝕除介電材料318及/或保形材料320之一部分而形成一溝槽350中之複數個開口360。開口360意欲定位成與複數個導電接觸件235對準使得形成開口360曝露延伸穿過基板104 (圖4B中展示)之複數個導電接觸件235 (圖4B中展示)之至少一部分。蝕刻程序可為一垂直蝕刻程序。在一些實例中，蝕刻操作可能不會蝕除保形材料320之全部部分，舉例而言，其中未形成複數個開口360。
圖4B繪示根據本發明之一實例之一實例性3D記憶體陣列200-h之一橫截面視圖。如圖4B中展示，複數個凹部315可形成於平面之各者中之導電材料245中。舉例而言，可執行一選擇性蝕刻操作以依一完全或部分等向性方式形成複數個凹部315。可選擇蝕刻化學以選擇性地到達一導電材料245。可藉由在溝槽350中形成開口360而曝露導電接觸件235。
圖4C繪示根據本發明之一實例之一實例性3D記憶體陣列200-i之一橫截面視圖。如圖4C中展示，可藉由將一儲存元件材料465保形地沈積至溝槽350中而在複數個凹部315中形成儲存元件材料465。儲存元件材料465可經沈積以接觸藉由蝕刻保形材料320曝露之溝槽350之側壁390及391及一底壁395。當儲存元件材料465接觸溝槽350之底壁395時，儲存元件材料465覆蓋曝露導電接觸件235。
儲存元件材料465可為硫屬化物材料(諸如硫屬化物合金及/或玻璃)之一實例，其可充當一自選擇儲存元件材料(例如，可充當一選擇裝置及一儲存元件兩者之一材料)。舉例而言，儲存元件材料465可回應於一施加電壓(諸如一程式脈衝)。對於小於一臨限電壓之一施加電壓，儲存元件材料465可保持在一非導電狀態(例如，一「關斷」狀態)。替代地，回應於大於臨限電壓之一施加電壓，儲存元件材料465可進入一導電狀態(例如，一「接通」狀態)。
儲存元件材料465可藉由施加滿足一程式化臨限值之一脈衝(例如，一程式化脈衝)而程式化為一目標狀態。程式化脈衝之振幅、形狀或其他特性可經組態以引起儲存元件材料465展現目標狀態。舉例而言，在施加程式化脈衝之後，儲存元件材料465之離子可重佈於整個儲存元件中，藉此更改在施加一讀取脈衝時偵測到之記憶體胞元之一電阻。在一些情況中，儲存元件材料465之臨限電壓可基於施加程式化脈衝而變化。
可藉由將讀取脈衝施加至儲存元件材料465而感測、偵測或讀取藉由儲存元件材料465儲存之狀態。讀取脈衝之振幅、形狀或其他特性可經組態以允許一感測組件判定儲存於儲存元件材料465上之狀態。舉例而言，在一些情況中，讀取脈衝之振幅經組態為處於一位準，即儲存元件材料465針對一第一狀態將處於一「接通」狀態(例如，電流經傳導通過材料)但針對一第二狀態將處於一「關斷」狀態(例如，幾乎無電流經傳導通過材料)。
在一些情況中，施加至儲存元件材料465之脈衝之極性(程式化或讀取)可影響執行之操作之結果。舉例而言，若儲存元件材料465儲存一第一狀態，則一第一極性之一讀取脈衝可導致儲存元件材料465展現一「接通」狀態而一第二極性之一讀取脈衝可導致儲存元件材料465展現一「關斷」狀態。此可能係由於在儲存元件材料465儲存一狀態時儲存元件材料465中之離子或其他材料之不對稱分佈而發生。類似原理適用於程式化脈衝及其他脈衝或電壓。
可充當儲存元件材料465之硫屬化物材料之實例包含銦(In)-锑(Sb)-碲(Te) (IST)材料(諸如In2 Sb2 Te5 、In1 Sb2 Te4 、In1 Sb4 Te7 等)及鍺(Ge)-锑(Sb)-碲(Te) (GST)材料(諸如Ge8 Sb5 Te8 、Ge2 Sb2 Te5 、Ge1 Sb2 Te4 、Ge1 Sb4 Te7 、Ge4 Sb4 Te7 或等)以及其他硫屬化物材料，包含(例如)在操作期間不會改變相位之合金(例如，硒基硫屬化物合金)。此外，硫屬化物材料可包含較小濃度之其他摻雜劑材料。硫屬化物材料之其他實例可包含碲-砷(As)-鍺(OTS)材料、Ge、Sb、Te、矽(Si)、鎳(Ni)、鎵(Ga)、As、銀(Ag)、錫(Sn)、金(Au)、鉛(Pb)、铋(Bi)、銦(In)、硒(Se)、氧(O)、硫(S)、氮(N)、碳(C)、钇(Y)、及鈧(Sc)材料及其等之組合。如本文中使用之連字符化學組合物符號指示包含於一特定混合物或化合物中之元素，且意欲表示涉及所指示元素之全部化學計量。在一些實例中，硫屬化物材料可為硫屬化物玻璃或非晶硫屬化物材料。在一些實例中，主要具有硒(Se)、砷(As)及鍺(Ge)之硫屬化物材料可被稱為SAG合金。在一些實例中，SAG合金可包含矽(Si)且此硫屬化物材料可被稱為SiSAG合金。在一些實例中，硫屬化物玻璃可包含各呈原子或分子形式之額外元素，諸如氫(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。在一些實例中，可透過使用各種化學物種進行摻雜來控制電導率。舉例而言，摻雜可包含將第3族(例如，硼(B)、鎵(Ga)、銦(In)、鋁(Al)等)或第4族(錫(Sn)、碳(C)、矽(Si)等)元素併入組合物中。
圖4D繪示根據本發明之一實例之一實例性3D記憶體陣列200-j之一橫截面視圖。可繼形成儲存元件材料465之後執行一蝕刻操作使得儲存元件材料465之表面(例如，面向溝槽350之表面)與第二絕緣材料240之表面(例如，面向溝槽350之表面)大致共面，如圖4D中繪示。儲存元件材料465之蝕刻可形成一連續側壁且移除儲存元件材料465之頂層466 (圖4C中展示)，藉此儲存元件材料465之胞元僅形成於凹部中。在各凹部中，儲存元件材料465之各胞元可接觸一單一導電材料245 (例如，定位成鄰近儲存元件材料465之胞元之一單一導電材料245)及至少兩個介電層(例如，定位於儲存元件材料465之胞元之頂部上及儲存元件材料465之胞元之底部上之一頂部介電層及一底部介電層)，如圖4D中展示。儲存元件材料465之蝕刻可提供一組態，其中儲存元件材料465彼此分離。儲存元件材料465之蝕刻亦可曝露基板104中之導電接觸件235。在一些實例中，犧牲材料之部分可定位於儲存元件材料465之胞元之任一側上(如圖4E中展示)。
圖4E繪示根據本發明之一實例之一實例性3D記憶體陣列200-j之一俯視圖。如圖4E中繪示，形成於溝槽350中之保形材料320及儲存元件材料465可將導電材料245之各平面分叉成一第一部分308及一第二部分309。一平面之各部分可為一字線板之一實例。
圖5A至圖5C繪示根據如本文中揭示之實例之在可執行以形成一堆疊記憶體裝置之一系列步驟或程序期間之實例性3D記憶體陣列200-k、200-l及200-m之各種視圖。明確言之，圖5A至圖5C繪示在形成凹入自選擇記憶體胞元之後填充開口360之程序。
圖5A繪示一記憶體陣列200-k之一俯視圖，其可為在形成凹入自選擇記憶體胞元之後圖4E中繪示之記憶體陣列200-j之一實例。圖5B係在繼圖5A中所繪示者之後之一處理步驟期間通過圖4E中繪示之導電材料245之平面之任一者之一記憶體陣列200-l的一俯視圖。圖5C繪示在繼圖5B中所繪示者之後之一處理步驟期間沿剖面線A-A'之一實例性3D記憶體陣列200-m之一橫截面視圖。
圖5A繪示一記憶體陣列200-k之一俯視圖，其中一障壁材料570經沈積至溝槽350之開口360中。在一些實施方案中，障壁材料570接觸第一絕緣材料240 (未展示)、第二絕緣材料240 (未展示)及儲存元件材料465之至少一個部分。在一些實例中，障壁材料570與一活性材料相容。在一些實例中，障壁材料570可為一導電材料或具有一導電材料之一障壁層。舉例而言，障壁層可包括氧化鋁。在一些實例中，可執行一蝕刻操作以為將導電材料沈積至溝槽350中騰出空間。在一些情況中，障壁材料570可被稱為一障壁層。
圖5B繪示一記憶體陣列200-l之一俯視圖，其中一導電材料575經沈積至溝槽350之開口360中。一導電材料575可經沈積於開口360中以形成一導電柱580。導電柱580可包含障壁材料570及導電材料575。在一些實例中，導電柱580可形成為與溝槽350之側壁390及391 (圖4C中展示)上之儲存元件材料465接觸。在一些實例中，導電柱580可包括與導電材料575相同之材料。在一些實例中，導電柱580可為一數位線。導電柱580可為一圓柱體。儘管圖5D將導電柱580繪示為一實心柱，然在一些實例中，導電柱580可為一中空圓柱體或環形(例如，一管)。導電柱580可包括一金屬(或半金屬)材料或一半導體材料(諸如一摻雜多晶矽材料)等等。然而，可使用其他金屬、半金屬或半導體材料。
形成於複數個開口360之每一各自者中之導電柱580經配置以實質上正交於導電材料245及第二絕緣材料240之交替平面延伸(未展示)。形成於複數個開口360之每一各自者中之儲存元件材料465及導電柱580形成為一實質上正方形形狀。然而，本發明之實例不限於精確或準精確正方形形狀。例如，儲存元件材料465及導電柱580可形成為任何形狀，包含例如圓形或卵形形狀。
圖5C繪示根據本發明之一實例之一實例性3D記憶體陣列200-m之一側視圖。如圖5C中繪示，一罩蓋層585 (例如，一絕緣材料，諸如一介電層)可經沈積以罩蓋記憶體陣列200-l之導電柱580。
記憶體陣列200-m可包含複數個垂直堆疊。每一各自堆疊可包含導電柱580、耦合至導電柱580之一導電接觸件235、形成為與第一部分308及導電柱580接觸之儲存元件材料465、及形成為與第二部分309及導電柱580接觸之儲存元件材料465。
導電柱580可與導電接觸件235及第一絕緣材料240接觸，且與形成於凹部315中之儲存元件材料465接觸。在一些情況中，形成於每一各自凹部315中之儲存元件材料465部分(例如，不完全)形成於導電柱580周圍。
儘管為清楚起見且以免混淆本發明之實例而在圖5C中未展示，然其他材料可形成於儲存元件材料465及/或導電柱580之前、之後及/或之間(舉例而言)以形成黏著層或障壁以防止材料之相互擴散及/或減輕組合物混合。
圖6A至圖6B繪示根據如本文中揭示之實例之實例性3D記憶體陣列600-a及600-b之各種視圖，其等可為在圖2A至圖5C中處理之3D記憶體陣列200-a至200-m之實例。記憶體陣列600-a及600-b可包含與參考圖2A至圖5C描述之記憶體陣列200類似之特徵。複數個開口360可經形成穿過導電材料245及第二絕緣材料240 (未展示)之交替平面及溝槽350中之介電材料318。如展示，複數個開口360之直徑近似為溝槽350之相同寬度。在一些實例中，複數個開口360之直徑可大於溝槽350之寬度。
複數個開口360之各者可與導電接觸件235之一不同各自者大致同心。如圖6A及圖6B中展示，柱580係圓形的且在各自開口360中以幾何圖案形成於複數個接觸件上方且耦合至該複數個接觸件。在諸如圖2A至圖3E中繪示之一些實例中，開口360可為正方形的。
複數個開口360可具有導電接觸件235 (未展示)之交錯(例如，六邊形)配置。舉例而言，複數個導電接觸件235之一各自者可由六個其他導電接觸件235包圍。
一交錯圖案可係指其中一第一列中之物件(例如，接觸件、開口或柱)之位置在一給定方向上偏離鄰近該第一列之一第二列中之物件(例如，接觸件、開口或柱)之位置的任何圖案。舉例而言，一交錯圖案可具有在x方向(例如，列)上而非在y方向(例如，行)上彼此鄰近之物件(例如，接觸件、開口或柱)。例如，如圖6A及圖6B中繪示，複數個導電接觸件235彼此鄰近且在一x方向上彼此成一直線。然而，複數個導電接觸件235在y方向上並非彼此鄰近。複數個導電接觸件235在x方向上彼此成一直線且複數個導電接觸件235在y方向上交替(例如，略過)列。儘管圖6A及圖6B展示貫穿基板104在導電接觸件235之間大致相同之間隔，然根據本發明之實例不限於此。舉例而言，導電接觸件235之間之間隔可貫穿基板104而變化。
圖6B展示3D記憶體陣列可包含複數個儲存元件材料465，其等各包括定位於字線板之至少一者、至少一個圓形柱580與至少一個介電材料318之間的硫屬化物材料。在一些實例中，取決於解碼最佳化，柱580可耦合至定位於3D記憶體陣列600之一頂部、一底部、或一頂部及一底部兩者處(例如，在複數個字線板下方或上方)之複數個選擇器。
圖7A至圖7C繪示根據如本文中揭示之實例之實例性3D記憶體陣列700-a、700-b及700-c之各種視圖，其等可為在圖2A至圖5C中處理之3D記憶體陣列200-a至200-m及在圖6A至圖6B中處理之3D記憶體陣列600-a至600-b之實例。記憶體陣列700-a、700-b及700-c可包含與參考圖2A至圖5C描述之記憶體陣列200及參考圖6A至圖6B描述之記憶體陣列600類似之特徵。用一絕緣材料或一介電材料填充之一特定分離溝槽350'可形成於兩個子陣列(例如，一第一子陣列700-a1及一第二子陣列700-a2)之間，使得第一子陣列700-a1及第二子陣列700-a2可彼此電分離。在一些實例中，記憶體陣列700-a可包含運用各自介電層彼此分離的複數個字線板(參考圖7C中展示之記憶體陣列之側視圖)。複數個字線板可包含數組字線。在第一子陣列700-a1中，一第一組字線運用以一蛇形形狀延伸之一介電材料與一第二組字線分離。在第二子陣列700-a2中，一第三組字線運用以一蛇形形狀延伸之一介電材料與一第四組字線分離。第一組字線及第二組字線藉由特定分離溝槽350'與第三組字線及第四組字線分離。圖7A至圖7C中僅展示一個特定分離溝槽350'，此用於一圖解目的。特定分離溝槽350'及子陣列700-a1及700-a2之數量不限於圖7A至圖7C中繪示之數量。數個分離溝槽350'可根據需要形成於一3D記憶體陣列中。
運用用一絕緣材料或一介電材料填充之分離溝槽350' (其亦可被稱為一分離層)，可在符合一儲存類記憶體(SCM)規範時進一步降低一3D記憶體陣列之一功率消耗。與其中複數個子陣列彼此耦合之一3D記憶體陣列相比，***數個分離層之一3D記憶體陣列，一對應電容值可下降且亦可進一步降低功率消耗而不會增加解碼負擔。
如圖7A中展示，在一些實例中，在3D記憶體陣列700-a中以一蛇形形狀形成溝槽350之後，可選擇溝槽350之一特定部分作為特定分離溝槽350'，其用於將3D記憶體陣列700-a劃分成第一子陣列700-a1及第二子陣列700-a2。在一些實例中，特定分離溝槽350'可經受一進一步蝕刻操作使得特定分離溝槽350'之兩側上之兩個子陣列完全分離。在一些實例中，在後續處理步驟期間，特定分離溝槽350'可僅填充有絕緣材料或介電材料，而無形成於其中之任何其他材料(諸如一儲存元件材料或一導電材料)。在一些實例中，可根據每特定數目個字線從蛇形溝槽350判定一特定部分作為分離溝槽350'。
除分離溝槽350' (或分離層350')之形成方法以外，亦可使用兩個其他差異方法。在一個實例中，複數個子陣列可藉由參考圖2A至圖5C描述之處理步驟形成於一相同基板中，且其中數個分離層350'可沿蛇形溝槽350之一延伸方向沈積於一子陣列之一側或兩側上使得複數個子陣列彼此電分離。在另一實例中，在形成如在參考圖5A至圖5C描述之實施例中提及之一3D記憶體陣列之後，根據記憶體陣列之尺寸，可沿平行於一數位線及一字線兩者之一平面形成特定數目個分離溝槽350'以將記憶體陣列切割成複數個子陣列，且其中可對記憶體陣列執行一蝕刻操作以形成分離溝槽350'。
圖7B及圖7C繪示可根據3D記憶體陣列之尺寸來調整形成一特定溝槽350' (或一分離層350')之一位置。舉例而言，圖7B中展示之記憶體陣列之一橫截面積可為120 um × 120 um。當基於繪示根據如本文中揭示之實例之與一實例性3D記憶體陣列有關之例示性尺寸之圖8中展示之鄰近柱之實例性間距(例如，x方向上之約100 nm之一間距及y方向上之約100 nm之一間距)而形成3D記憶體陣列時，3D記憶體陣列可含有1024 × 1024個柱。在此情況中，八個分離層350'可形成於3D記憶體陣列中以將該3D記憶體陣列劃分成八個部分，各部分可含有1024 × 128個柱。
在一些實例中，由於***分離層350'，故對應電容值可下降至2 pF，且對字線充電所需之能量(
Figure 02_image001
)之一階運算係約15 pF/位元。另外，在其柱上劃分3D記憶體陣列可允許陣列下解碼電路系統(CuA)最佳化，舉例而言最小化柱解碼器、感測放大器或類似者之數目，同時歸因於一較高位準之記憶體陣列分段，可符合SCM要求(即，歸因於***分離層之字線切割)。
在一些實例中，取決於解碼最佳化，柱580可耦合至定位於3D記憶體陣列之一頂部、一底部、或一頂部及一底部兩者處(例如，在複數個字線板下方或上方)之複數個選擇器。包含(但不限於) 「頂部」、「底部」、「下」、「上」、「在…下面」、「在…下方」、「在…上方」等之空間相關術語(若在本文中使用)為便於描述用於描述一(些)元件與另一(些)元件之空間關係。此等空間相關術語涵蓋裝置之除在圖中描繪且在本文中描述之特定定向以外之不同定向。舉例而言，若圖中描繪之一結構顛倒或翻轉，則先前描述為在其他元件下方或下面之部分接著將位於該等其他元件上方或上。
圖9展示繪示根據本發明之態樣之用於製造一3D記憶體陣列之一方法900之一流程圖。可藉由一製造系統或與一製造系統相關聯之一或多個控制器實施方法900之操作。在一些實例中，一或多個控制器可執行一指令集以控制製造系統之一或多個功能元件以執行所描述功能。額外地或替代地，一或多個控制器可使用專用硬體來執行所描述功能之態樣。
在S905，方法900可包含形成延伸穿過一基板之複數個導電接觸件，且各接觸件與複數條數位線之一各自者相關聯。可根據本文中描述之方法來執行S905之操作。
在S910，方法900可包含形成運用複數個介電層之一各自者彼此分離開的複數個導電層，且其中該複數個導電層經組態為字線。可根據本文中描述之方法來執行S910之操作。
在S915，方法900可包含形成穿過複數個導電層及複數個介電層之一蛇形溝槽，該蛇形溝槽曝露基板且將該複數個導電層劃分成一第一組字線及一第二組字線。可根據本文中描述之方法來執行S915之操作。
在S920，方法900可包含處理蛇形溝槽之至少一個特定部分以形成至少一個分離溝槽使得該至少一個分離溝槽之兩側上之記憶體陣列之部分彼此分離。可根據本文中描述之方法來執行S920之操作。
在S925，方法900可包含用一絕緣材料填充至少一個分離溝槽以將該至少一個分離溝槽之一側處之字線與該至少一個分離溝槽之另一側處之字線電分離。可根據本文中描述之方法來執行S925之操作。
在S930，方法900可包含在蛇形溝槽之剩餘部分中形成一保形材料、一介電材料、一儲存元件材料及數位線使得一各自儲存元件由一各自字線、一各自數位線、保形材料及各自介電層包圍。可根據本文中描述之方法來執行S930之操作。
此外，在蛇形溝槽之剩餘部分中形成一保形材料、一介電材料、一儲存元件材料及數位線的步驟可進一步包括：將該保形材料沈積於該蛇形溝槽之剩餘部分中；將該介電材料沈積於該保形材料上；藉由蝕刻該保形材料及該介電材料之一部分而在一各自導電接觸件上方形成一開口；將該儲存元件材料沈積至該開口中；處理該儲存元件材料使得複數個介電層及該儲存元件材料之側壁共面；及將一導電材料沈積至該開口中以形成該數位線。
在一些實例中，如本文中描述之一設備可執行一方法(諸如方法900)。設備可包含用於形成延伸穿過一基板之複數個導電接觸件的特徵、構件或指令(例如，儲存可由一處理器執行之指令之一非暫時性電腦可讀媒體)，且各接觸件與複數條數位線之一各自者相關聯。
本文中描述之設備之一些實例可進一步包含用於形成運用複數個介電層之一各自者彼此分離之複數個導電層的操作、特徵、構件或指令，且其中該複數個導電層經組態為字線。
本文中描述之設備之一些實例可進一步包含用於形成穿過複數個導電層及複數個介電層之一蛇形溝槽的操作、特徵、構件或指令，該蛇形溝槽曝露基板且將該複數個導電層劃分成一第一組字線及一第二組字線。
本文中描述之設備之一些實例可進一步包含用於處理蛇形溝槽之至少一個特定部分以形成至少一個分離溝槽使得該至少一個分離溝槽之兩側上之記憶體陣列之部分彼此分離的操作、特徵、構件或指令。
本文中描述之設備之一些實例可進一步包含用於用一絕緣材料填充至少一個分離溝槽以將該至少一個分離溝槽之一側處之字線與該至少一個分離溝槽之另一側處之字線電分離的操作、特徵、構件或指令。
本文中描述之設備之一些實例可進一步包含用於在蛇形溝槽之剩餘部分中形成一保形材料、一介電材料、一儲存元件材料及數位線使得一各自儲存元件由一各自字線、一各自數位線、該保形材料及各自介電層包圍的操作、特徵、構件或指令。
本文中描述之設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：將保形材料沈積於蛇形溝槽之剩餘部分中；將介電材料沈積於該保形材料上；藉由蝕刻該保形材料及該介電材料之一部分而在一各自導電接觸件上方形成一開口；將儲存元件材料沈積至該開口中；處理該儲存元件材料使得該複數個介電層及該儲存元件材料之側壁共面；及將一導電材料沈積至該開口中以形成數位線。
圖10展示繪示根據本發明之態樣之用於製造一3D記憶體陣列之一方法1000之一流程圖。可藉由一製造系統或與一製造系統相關聯之一或多個控制器實施方法1000之操作。在一些實例中，一或多個控制器可執行一指令集以控制製造系統之一或多個功能元件以執行所描述功能。額外地或替代地，一或多個控制器可使用專用硬體來執行所描述功能之態樣。
在S1010，方法1000可包含形成延伸穿過一基板之複數個導電接觸件，且其中各導電接觸件與複數條數位線之一各自者相關聯。可根據本文中描述之方法來執行S1010之操作。
在S1030，方法1000可包含形成運用複數個介電層之一各自者彼此分離的複數個導電層，且其中該複數個導電層經組態為字線。可根據本文中描述之方法來執行S1030之操作。
在S1050，方法1000可包含形成穿過複數個導電層及複數個介電層之一蛇形溝槽，該蛇形溝槽曝露基板且將該複數個導電層劃分成一第一組字線及一第二組字線。可根據本文中描述之方法來執行S1050之操作。
在S1070，方法1000可包含在蛇形溝槽中形成一保形材料、一介電材料、一儲存元件材料及數位線使得一各自儲存元件由一各自字線、一各自數位線、該保形材料及各自介電層包圍。可根據本文中描述之方法來執行S1070之操作。
在S1090，方法1000可包含在沿平行於一字線及一數位線兩者之一平面之一特定位置處切割垂直3D記憶體陣列使得將該垂直3D記憶體陣列劃分成彼此電分離之數個部分，且其中該等部分之各者包含特定數目個數位線。可根據本文中描述之方法來執行S1090之操作。
此外，在蛇形溝槽中形成一保形材料、一介電材料、一儲存元件材料及數位線的步驟可包括：將該保形材料沈積於該蛇形溝槽中；將該介電材料沈積於保形層上；藉由蝕刻該保形材料及該介電材料之一部分而在一各自導電接觸件上方形成一開口；將該儲存元件材料沈積至該開口中；處理該儲存元件材料使得複數個介電層及該儲存元件材料之側壁共面；及將一導電材料沈積至該開口中以形成該數位線。
應注意，上文描述之方法描述可能實施方案，且操作及步驟可經重新配置或以其他方式經修改且其他實施方案係可能的。此外，可組合來自兩個或兩個以上方法之部分。
圖11係根據如本文中揭示之實例之呈一記憶體裝置1100之形式之一設備之一方塊圖。如本文中使用，一「設備」可係指(但不限於)各種結構或結構組合之任一者，諸如(舉例而言)一電路或電路系統、一或若干晶粒、一或若干模組、一或若干裝置、或一或若干系統。如圖11中展示，記憶體裝置1100可包含一3D記憶體陣列1110。3D記憶體陣列1110可類似於先前分別結合圖5B、圖6B及圖7A描述之3D記憶體陣列200、600及/或700。儘管為清楚起見且以免混淆本發明之實施例，圖11展示一單一3D記憶體陣列1110，然記憶體裝置1100可包含任何數目個3D記憶體陣列1110。
如圖11中展示，記憶體裝置1100可包含耦合至3D記憶體陣列1110的解碼電路系統1120。解碼電路系統1120可包含於與3D記憶體陣列1110相同之實體裝置(例如，相同晶粒)上。解碼電路系統1120可包含於通信耦合至包含3D記憶體陣列1110之實體裝置之一單獨實體裝置上。
解碼電路系統1120可在對3D記憶體陣列1110執行之程式化及/或感測操作期間接收且解碼位址信號以存取3D記憶體陣列1110之如上文參考圖1提及之記憶體胞元。舉例而言，解碼電路系統1120可包含用於在一程式化或感測操作期間選擇3D記憶體陣列1110之一特定記憶體胞元以存取的解碼器電路系統之部分。例如，可使用解碼器電路系統之一第一部分來選擇一字線且可使用解碼器電路系統之一第二部分來選擇一數位線。
圖11中繪示之實施例可包含未繪示以免混淆本發明之實施例之額外電路系統、邏輯及/或組件。舉例而言，記憶體裝置1100可包含用以發送命令以對3D記憶體陣列1110執行操作(諸如感測(例如，讀取)、程式化(例如，寫入)、移動及/或擦除資料之操作以及其他操作)的一控制器。此外，記憶體裝置1100可包含用以鎖存透過輸入/輸出(I/O)電路系統經由I/O連接器提供之位址信號的位址電路系統。此外，記憶體裝置1100可包含與記憶體陣列1110分離及/或除記憶體陣列1110以外的一主記憶體，諸如(例如)一DRAM或SDRAM。
可使用各種不同科技及技術之任一者來表示本文中描述之資訊及信號。舉例而言，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。
可運用經設計以執行本文中描述之功能之一通用處理器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合來實施或執行結合本文中之揭示內容描述之各種闡釋性方塊及模組。一通用處理器可為一微處理器，但在替代例中，處理器可為任何處理器、控制器、微控制器或狀態機。一處理器亦可實施為運算裝置之一組合(例如，一DSP及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態)。
可在硬體、由一處理器執行之軟體、韌體或其任何組合中實施本文中描述之功能。若在由一處理器執行之軟體中實施，則可將功能作為一或多個指令或碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。舉例而言，歸因於軟體之性質，可使用由一處理器執行之軟體、硬體、韌體、硬接線或此等之任一者之組合來實施上文描述之功能。實施功能之特徵亦可實體上定位在各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。再者，如本文中使用，包含在發明申請專利範圍中，如一物項清單(舉例而言，以諸如「至少一者」或「一或多者」之一片語開始之一物項清單)中使用之「或」指示一包含清單，使得(舉例而言) A、B或C之至少一者之一清單意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。再者，如本文中使用，片語「基於」不應被解釋為對一條件閉集之一參考。舉例而言，在不脫離本發明之範疇的情況下，被描述為「基於條件A」之一例示性步驟可基於一條件A及一條件B兩者。換言之，如本文中使用，片語「基於」應以與片語「至少部分基於」相同之方式進行解釋。
提供本文中之描述以使熟習此項技術者能夠進行或使用本發明。熟習此項技術者將明白本發明之各種修改，且本文中定義之通用原理可應用於其他變動而不脫離本發明之範疇。因此，本發明不限於本文中描述之實例及設計而應符合與本文中揭示之原理及新穎特徵一致之最寬範疇。
100:三維(3D)記憶體陣列 104:基板 105:第一陣列或層疊/記憶體層疊 108:第二陣列或層疊/記憶體層疊 110:字線 115:數位線/位元線 120:第一介電材料 125:儲存元件材料 130:第二介電材料 135:儲存元件材料 140:第三介電材料 200-a:三維(3D)記憶體陣列 200-b:三維(3D)記憶體陣列 200-c:三維(3D)記憶體陣列 200-d:三維(3D)記憶體陣列 200-e:三維(3D)記憶體陣列 200-f:三維(3D)記憶體陣列 200-g:三維(3D)記憶體陣列 200-h:三維(3D)記憶體陣列 200-i:三維(3D)記憶體陣列 200-j:三維(3D)記憶體陣列 200-k:三維(3D)記憶體陣列 200-l:三維(3D)記憶體陣列 200-m:三維(3D)記憶體陣列 235:導電接觸件 240:第一絕緣材料 245:第一導電材料 308:第一部分 309:第二部分 315:凹部 318:介電材料 320:保形材料 350:溝槽 350':分離溝槽 360:開口 390:第一側壁 391:第二側壁 392:第一部分 393:第一部分 394:第二部分 395:第二部分 465:儲存元件材料 466:頂層 570:障壁材料 575:導電材料 580:導電柱 585:罩蓋層 600-a:三維(3D)記憶體陣列 600-b:三維(3D)記憶體陣列 700-a:三維(3D)記憶體陣列 700-a1:第一子陣列 700-a2:第二子陣列 700-b:三維(3D)記憶體陣列 700-c:三維(3D)記憶體陣列 900:方法 1000:方法 1100:記憶體裝置 1110:三維(3D)記憶體陣列 1120:解碼電路系統 S905:操作 S910:操作 S915:操作 S920:操作 S925:操作 S930:操作 S1010:操作 S1030:操作 S1050:操作 S1070:操作 S1090:操作
圖1繪示根據如本文中揭示之實例之一垂直3D記憶體陣列之一實例。
圖2A繪示根據如本文中揭示之實例之一實例性3D記憶體陣列之一仰視圖。
圖2B繪示根據如本文中揭示之實例之一實例性3D記憶體陣列之一側視圖。
圖3A至圖3E繪示根據如本文中揭示之實例之實例性3D記憶體陣列之各種視圖。
圖4A至圖4E繪示根據如本文中揭示之實例之實例性3D記憶體陣列之各種視圖。
圖5A至圖5C繪示根據如本文中揭示之實例之實例性3D記憶體陣列之各種視圖。
圖6A至圖6B繪示根據如本文中揭示之實例之實例性3D記憶體陣列之各種視圖。
圖7A至圖7C繪示根據如本文中揭示之實例之實例性3D記憶體陣列之各種視圖。
圖8繪示根據如本文中揭示之實例之與一實例性3D記憶體陣列有關之例示性尺寸。
圖9展示繪示根據如本文中揭示之實例之製造一3D記憶體陣列之一方法之一流程圖。
圖10展示繪示根據如本文中揭示之實例之製造一3D記憶體陣列之一方法之一流程圖。
圖11係根據如本文中揭示之實例之呈一記憶體裝置之形式之一設備之一方塊圖。
100:三維(3D)記憶體陣列
104:基板
105:第一陣列或層疊/記憶體層疊
108:第二陣列或層疊/記憶體層疊
110:字線
115:數位線/位元線
120:第一介電材料
125:儲存元件材料
130:第二介電材料
135:儲存元件材料
140:第三介電材料

Claims (20)

  1. 一種垂直3D記憶體裝置，其包括：一基板，其包含各與複數條數位線之一各自(respective)者耦合的複數個導電接觸件；複數個字線板，其等運用該基板上之各自介電層彼此分離，該複數個字線板包含運用以一蛇形形狀延伸之一介電材料與至少一第二組字線分離的至少一第一組字線及運用以一蛇形形狀延伸之一介電材料與至少一第四組字線分離的至少一第三組字線；至少一個分離層，其將該第一組字線及該第二組字線與該第三組字線及該第四組字線分離，其中該至少一個分離層平行於一數位線及一字線兩者；及複數個儲存元件，其等各形成於複數個凹部之一各自者中使得一各自儲存元件由一各自字線、一各自數位線、各自介電層及形成於一字線面向一各自數位線之一側壁上之一保形材料包圍。
  2. 如請求項1之垂直3D記憶體裝置，其中該至少一個分離層包含一絕緣材料。
  3. 如請求項2之垂直3D記憶體裝置，其中該絕緣材料係一介電材料。
  4. 如請求項1之垂直3D記憶體裝置，其中該至少一個分離層經組態以將該第一組字線及該第二組字線與該第三組字線及該第四組字線電分離。
  5. 如請求項1之垂直3D記憶體裝置，其中該至少一個分離層之一厚度與其中形成該數位線之一介電材料之一厚度相同。
  6. 如請求項1之垂直3D記憶體裝置，其中該至少一個分離層經組態以將該記憶體裝置劃分成數個部分使得各部分包含特定數目個該等數位線。
  7. 如請求項6之垂直3D記憶體裝置，其中該至少一個分離層與特定數目個該等字線相關聯。
  8. 如請求項1之垂直3D記憶體裝置，其中該複數個導電接觸件經配置成一交錯圖案。
  9. 如請求項1之垂直3D記憶體裝置，其中該複數個導電接觸件經配置成一柵格圖案。
  10. 如請求項1之垂直3D記憶體裝置，其進一步包括經組態以在對該垂直3D記憶體裝置執行之一程式化操作或感測操作期間選擇一各自字線及一各自數位線的電路系統。
  11. 一種製造一垂直3D記憶體陣列之方法，其包括：形成延伸穿過一基板之複數個導電接觸件，其等各與複數條數位線之一各自者相關聯； 形成運用複數個介電層之一各自者彼此分離之複數個導電層，該複數個導電層經組態為字線；形成穿過該複數個導電層及該複數個介電層之一蛇形溝槽，該蛇形溝槽曝露該基板且將該複數個導電層劃分成一第一組字線及一第二組字線；處理該蛇形溝槽之至少一個特定部分以形成至少一個分離溝槽使得該至少一個分離溝槽之兩側上之該記憶體陣列之部分彼此分離；用一絕緣材料填充該至少一個分離溝槽以將該至少一個分離溝槽之一側處之字線與該至少一個分離溝槽之另一側處之字線電分離；及在該蛇形溝槽之剩餘部分中形成一保形材料、一介電材料、一儲存元件材料及該等數位線使得一各自儲存元件由一各自字線、一各自數位線、該保形材料及各自介電層包圍。
  12. 如請求項11之方法，其進一步包括在該蛇形溝槽之剩餘部分中形成該保形材料、該介電材料、該儲存元件材料及該等數位線時：將該保形材料沈積於該蛇形溝槽之剩餘部分中；將該介電材料沈積於該保形材料上；藉由蝕刻該保形材料及該介電材料之一部分而在一各自導電接觸件上方形成一開口；將該儲存元件材料沈積至該開口中；處理該儲存元件材料使得該複數個介電層及該儲存元件材料之側壁共面；且將一導電材料沈積至該開口中以形成該數位線。
  13. 如請求項11之方法，其中用該絕緣材料填充之該至少一個分離溝槽經組態以將該記憶體陣列劃分成數個部分使得各部分包含特定數目個該等數位線。
  14. 如請求項13之方法，其中用該絕緣材料填充之該至少一個分離溝槽與特定數目個該等字線相關聯。
  15. 如請求項11之方法，其中該絕緣材料係一介電材料。
  16. 如請求項11之方法，其中該複數個導電接觸件之各者與該複數條數位線之一各自者電耦合。
  17. 如請求項11之方法，其中該複數個導電接觸件經配置成一交錯圖案。
  18. 如請求項11之方法，其中該複數個導電接觸件經配置成一柵格圖案。
  19. 一種製造一垂直3D記憶體陣列之方法，其包括：形成延伸穿過一基板之複數個導電接觸件，其等各與複數條數位線之一各自者相關聯；形成運用複數個介電層之一各自者彼此分離之複數個導電層，該複 數個導電層經組態為字線；形成穿過該複數個導電層及該複數個介電層之一蛇形溝槽，該溝槽曝露該基板且將該複數個導電層劃分成一第一組字線及一第二組字線；在該蛇形溝槽中形成一保形材料、一介電材料、一儲存元件材料及該等數位線使得一各自儲存元件由一各自字線、一各自數位線、該保形材料及各自介電層包圍；及在沿平行於一字線及一數位線兩者之一平面之一特定位置處切割該記憶體陣列使得將該記憶體陣列劃分成彼此電分離之數個部分，其中該等部分之各者包含特定數目條數位線。
  20. 如請求項19之方法，其進一步包括在該蛇形溝槽中形成一保形材料、一介電材料、一儲存元件材料及該等數位線時：將該保形材料沈積於該蛇形溝槽中；將該介電材料沈積於該保形材料上；藉由蝕刻該保形材料及該介電材料之一部分而在一各自導電接觸件上方形成一開口；將該儲存元件材料沈積至該開口中；處理該儲存元件材料使得該複數個介電層及該儲存元件材料之側壁共面；且將一導電材料沈積至該開口中以形成該數位線。
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