KR101965686B1 - 수직형 저항 메모리 장치의 읽기 방법 - Google Patents

수직형 저항 메모리 장치의 읽기 방법 Download PDF

Info

Publication number
KR101965686B1
KR101965686B1 KR1020120019764A KR20120019764A KR101965686B1 KR 101965686 B1 KR101965686 B1 KR 101965686B1 KR 1020120019764 A KR1020120019764 A KR 1020120019764A KR 20120019764 A KR20120019764 A KR 20120019764A KR 101965686 B1 KR101965686 B1 KR 101965686B1
Authority
KR
South Korea
Prior art keywords
lines
resistance
voltage
read
bit lines
Prior art date
Application number
KR1020120019764A
Other languages
English (en)
Other versions
KR20130098003A (ko
Inventor
박진택
박영우
최정달
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120019764A priority Critical patent/KR101965686B1/ko
Priority to US13/708,018 priority patent/US9036398B2/en
Publication of KR20130098003A publication Critical patent/KR20130098003A/ko
Application granted granted Critical
Publication of KR101965686B1 publication Critical patent/KR101965686B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/78—Array wherein the memory cells of a group share an access device, all the memory cells of the group having a common electrode and the access device being not part of a word line or a bit line driver

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 워드라인들에 대응하는 수평 전극들과 수직 전극 사이에 연결된 복수의 저항 셀들, 상기 수직 전극을 비트라인에 연결하는 스트링 선택 트랜지스터를 갖는 복수의 스트링들을 포함하는 수직형 저항 메모리 장치의 읽기 방법은, 선택된 워드라인으로 읽기 전압을 제공하는 단계, 비선택된 워드라인들로 읽기 금지 전압을 제공하거나 플로팅시키는 단계, 및 선택된 비트라인들로 0V를 제공하는 단계를 포함한다.

Description

수직형 저항 메모리 장치의 읽기 방법{READ METHOD OF VERTICAL RESISTANCE MEMORY DEVICE}
본 발명은 수직형 저항 메모리 장치의 읽기 방법에 관한 것이다.
이동 통신 및 컴퓨터 등과 같은 전자 산업의 발전에 따라, 빠른 읽기/프로그램 동작 속도, 비휘발성 및 낮은 동작 전압 등의 특성을 갖는 반도체 장치가 요구되고 있다. 하지만, 현재 사용되는 에스램(static random access memory; SRAM), 디램(Dynamic Random Access Memory; DRAM) 및 플래시 메모리(FLASH memory) 등과 같은 메모리 장치는 이러한 특성들을 모두 충족시키지 못하고 있다.
예를 들면, 상기 디램의 단위 셀은 한 개의 커패시터와 이를 제어하기 위한 한 개의 트랜지스터를 구비하기 때문에, 낸드 플래시 메모리에 비해 상대적으로 큰 단위 셀 면적을 갖는다. 또한, 디램은 커패시터에 정보를 저장하기 때문에, 알려진 것처럼, 리프레쉬 동작이 필요한 휘발성 메모리 장치이다. 상기 에스램은 빠른 동작 속도를 갖지만, 마찬가지로 휘발성 메모리 장치의 하나이며, 특히 단위 셀은 여섯 개의 트랜지스터들로 구성되기 때문에 단위 셀 면적이 매우 큰 단점을 갖는다. 상기 플래시 메모리는 비휘발성 메모리 장치이면서, (특히 낸드형 플래시 메모리 장치의 경우) 현존하는 메모리 장치들 중의 가장 높은 집적도를 제공하지만, 알려진 것처럼 동작 속도가 느린 단점을 갖는다.
이에 따라, 최근에는 빠른 읽기/프로그램 동작이 가능하며, 비휘발성을 갖고, 리프레쉬 동작이 불필요하며, 동작 전압이 낮은, 차세대 메모리 장치들에 대한 연구가 활발하게 진행되고 있다. 상변화 랜덤 억세스 메모리(phase random access memory; PRAM), 자기 RAM(Magnetic RAM; MRAM) 또는 저항 RAM(resistance RAM; ReRAM) 등은 이러한 기술적 요구들을 충족시킬 수 있을 것으로 기대되는 차세대 메모리 장치들이다. 그럼에도 불구하고, 이러한 차세대 메모리 장치들이 양산 단계로 진입하기 위해서는, 시장이 요구하는 메모리 용량을 구현할 수 있는 기술이 준비돼야 한다.
본 발명의 목적은 수직형 저항 메모리 장치의 읽기 방법을 제공한다.
본 발명의 실시 예에 따른 워드라인들에 대응하는 수평 전극들과 수직 전극 사이에 연결된 복수의 저항 셀들; 상기 수직 전극을 비트라인에 연결하는 스트링 선택 트랜지스터를 갖는 복수의 스트링들을 포함하는 수직형 저항 메모리 장치의 읽기 방법은, 선택된 워드라인으로 읽기 전압을 제공하는 단계; 비선택된 워드라인들로 읽기 금지 전압을 제공하거나 플로팅시키는 단계; 및 선택된 비트라인들로 0V를 제공하는 단계를 포함한다.
실시 예에 있어서, 상기 복수의 저항 셀들 각각은 스트링 선택 트랜지스터를 통해 공급되는 전류의 양에 따라 셋 상태 혹은 리셋 상태가 결정되는 가변 저항 소자를 갖는다.
실시 예에 있어서, 상기 복수의 저항 셀들 각각은, 상기 가변 저항 소자와 상기 수직 전극 사이에 다이오드를 더 포함한다.
실시 예에 있어서, 상기 수평 전극들은 복수의 층들에 배치되고, 상기 수직 전극은 상기 복수의 층들에 수직한 방향으로 배치된다.
실시 예에 있어서, 상기 수직형 저항 메모리 장치는, 상기 수직형 저항 메모리 장치는 상기 비트라인들을 공유하는 복수의 블록들을 포함하고, 그리고, 페이지 단위로 읽기 동작을 수행하고, 상기 페이지는 하나의 워드라인에 연결되고 그리고 상기 비트라인들에 연결된 복수의 저항 셀들로 구성된다.
실시 예에 있어서, 상기 복수의 블록들 중 비선택된 블록에서는, 스트링 선택 트랜지스터들이 턴오프된다.
실시 예에 있어서, 상기 비선택 블록에서 모든 워드라인들이 플로팅된다.
실시 예에 있어서, 상기 읽기 동작이 스트링 방향으로 순차적으로 진행된다.
실시 예에 있어서, 상기 읽기 동작이 워드라인 방향으로 순차적으로 진행된다.
실시 예에 있어서, 상기 읽기 금지 전압은 상기 읽기 전압의 절반이다.
실시 예에 있어서, 상기 복수의 블록들 중 선택된 블록에서 비선택된 워드라인들이 플로팅된다.
실시 예에 있어서, 상기 수직형 저항 메모리 장치는, 상기 수직형 저항 메모리 장치는 상기 비트라인들을 공유하는 복수의 블록들을 포함하고, 그리고, 페이지 단위로 읽기 동작을 수행하고, 상기 페이지는 하나의 워드라인에 연결되고 그리고 상기 비트라인들 중 소정의 개수의 비트라인들에 연결된 복수의 저항 셀들로 구성된다.
실시 예에 있어서, 비선택된 비트라인들로 상기 읽기 금지 전압을 제공하는 단계를 더 포함한다.
본 발명의 다른 실시 예에 따른 워드라인들에 대응하는 수평 전극들과 수직 전극 사이에 연결된 복수의 저항 셀들; 상기 수직 전극을 비트라인에 연결하는 스트링 선택 트랜지스터를 갖는 복수의 스트링들을 포함하는 수직형 저항 메모리 장치의 읽기 방법은, 선택된 워드라인으로 읽기 전압을 제공하고, 비선택된 워드라인들 및 비트라인들로 읽기 금지 전압을 제공함으로써 워드라인과 비트라인을 설정하는 단계; 읽혀질 저항 셀을 갖는 스트링 선택 트랜지스터를 턴온시킴으로써 스트링을 선택하는 단계; 및 선택된 비트라인들로 0V를 제공함으로써 감지동작을 실행하는 단계를 포함한다.
실시 예에 있어서, 상기 스트링을 선택하는 단계는, 상기 선택된 스트링의 스트링 선택 트랜지스터에 연결된 스트링 선택 라인으로 스트링 선택 전압을 제공하는 단계를 포함한다.
상술한 바와 같이 본 발명에 따른 수직형 저항성 메모리 장치는 선택된 워드라인으로 읽기 전압을 제공하고, 선택된 비트라인으로 0V를 제공함으로써, 읽기 동작을 수행한다.
도 1은 본 발명에 따른 수직형 저항 메모리 장치를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 저항 셀의 가변 저항 소자를 예시적으로 보여주는 도면이다.
도 3a 내지 도 3d는 도 1에 도시된 저항 셀의 구조를 예시적으로 보여주는 회로도들이다.
도 4a 내지 도 4b는 스트링 방향으로 진행되는 읽기 동작을 예시적으로 보여주는 도면들이다.
도 5a 내지 도 5b는 워드라인 방향으로 진행되는 읽기 동작을 예시적으로 보여주는 도면들이다.
도 6은 본 발명의 실시 예에 따른 읽기 동작시 바이어스 조건을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 읽기 동작의 바이어스 조건을 예시적으로 보여주는 도면이다.
도 8은 본 발명의 읽기 동작의 타이밍도를 예시적으로 보여주는 도면이다.
도 9는 본 발명에 따른 메모리 시스템을 예시적으로 보여주는 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명에 따른 수직형 저항 메모리 장치를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 수직형 저항 메모리 장치(100)는 메모리 셀 어레이(110), X-디코더(120), 및 페이지 버퍼 및 Y-디코더(130)를 포함한다.
메모리 셀 어레이(110)는 복수의 블록들(BLK1, BLK2)을 포함한다. 복수의 블록들(BLK1, BLK2)은 비트라인들(BLs)을 공유한다. 도 1에서는 설명의 편의를 위하여 두 개의 블록들(BLK1, BLK2)만 도시된다. 본 발명의 블록들의 개수는 3개이상 일 수 있다. 블록들(BLK1, BLK2) 각각은 X-Y 평면에서 수직 방향(예를 들어, z)으로 형성된 복수의 스트링들을 포함한다. 방향들(X, Y, Z)은 서로 교차한다. 도 1에서는 하나의 블록에서 하나의 비트라인에 4개의 스트링들이 연결된다. 그러나 본 발명이 여기에 제한되지 않을 것이다. 본 발명은 하나의 블록에서 하나의 비트라인에 복수의 스트링들이 연결될 수 있다.
아래에서는 스트링을 설명하도록 하겠다. 스트링은 복수의 수평 전극(horizontal electronode; HN)들과 하나의 수직 전극(vertical electronode; VN) 사이에 연결된 복수의 저항 셀(RC)을 포함한다. 복수의 수평 전극(HN)들은 각각 워드라인들(WLs)에 대응되고, 각각 서로 다른 층에 존재한다. 수평 전극(HN)들 각각은 제 1 방향(X)으로 연장된다. 수직 전극(VN)은 스트링 선택 트랜지스터(SST)를 통하여 비트라인들(BLs) 중 대응하는 비트라인에 연결된다. 수직 전극(VN)은 수직한 제 3 방향(Z)으로 존재한다.
저항 셀(RC)들 각각은 가변 저항 소자를 포함한다. 여기서, 가변 저항 소자는, 예를 들어, 상변화 물질(phase-change materials), 전이 금속 산화막, 강유전체 물질(ferroelectric materials) 혹은 자성체 물질(magnetic materials)을 포함할 수 있다. 가변 저항 소자의 물질 종류에 따라, 본 발명에 따른 수직형 저항 메모리 장치(100)는 PRAM(Phase-change Random Access Memory), RRAM(Resistance Random Access Memory), FRAM(Ferroelectric RAM) 또는 MRAM(Magnetic RAM)도 적용될 수 있다. 가변 저항 소자는 스트링 선택 트랜지스터(SST)을 통해 공급되는 전류의 양에 따라 그것의 상태(셋 상태 혹은 리셋 상태)가 결정될 수 있다.
스트링 선택 트랜지스터(SST)는 비트라인(BL)을 수직 전극(VN)에 연결할지를 결정한다. 다른 말로, 스트링 선택 트랜지스터(SST)는 비트라인(BL)에 제공된 전압을 수직 전극(VN)에 전송할지 여부를 결정한다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)이 연결된 게이트를 포함한다.
X-디코더(120)는 블록들(BLK1, BLK2) 각각의 워드라인들(WLs)과 스트링 선택 라인들(SSL)에 연결된다. X-디코더(120)는 어드레스를 입력받아 복수의 블록들(BLK1, BLK2)을 어느 하나를 선택한다. 여기서 블록을 선택한다는 것은, 블록에 연결된 워드라인들(WLs)로 구동에 필요한 워드라인 전압들 및 스트링 선택 라인들(SSL)에 스트링을 선택하기 위한 전압(예를 들어, 스트링 선택 전압(Vssl))을 제공한다는 의미이다. 여기서, 스트링을 선택한다는 것은, 스트링에 대응하는 스트링 선택 라인으로 스트링 선택 전압(Vssl)을 제공하는 것을 의미한다. 스트링 선택 전압(Vssl)은 스트링 선택 트랜지스터를 턴온시키는 전압이다.
페이지 버퍼 및 Y-디코더(130)는 비트라인들(BLs)에 연결된다. 페이지 버퍼 및 Y-디코더(130)는 프로그램 동작시 외부에서 메모리 셀 어레이(110)에 쓰여질 데이터를 입력받아 임시로 저장하거나 혹은 읽기 동작시 메모리 셀 어레이(110)로부터 읽혀진 데이터를 임시로 저장한다. 또한, 페이지 버퍼 및 Y-디코더(130)는 입력된 어드레스를 근거로 하여 비트라인들(BLs) 중 임의의 개수를 선택할 수 있다.
도 1에 도시되지 않았지만, 수직형 저항 메모리 장치(100)는 프로그램 동작과 읽기 동작을 위하여 X-디코더(120) 및 페이지 버퍼 및 Y-디코더(130)를 제어하는 제어 로직을 더 포함한다. 제어 로직은 페이지 단위로 프로그램 동작을 수행하도록, X-디코더(120) 및 페이지 버퍼 및 Y-디코더(130)을 제어한다.
실시 예에 있어서, 페이지는 어느 하나의 워드라인에 연결되고 그리고 모든 비트라인들에 연결된 복수의 저항 셀들로 구성될 수 있다. 다른 실시 예에 있어서, 페이지는 어느 하나의 워드라인에 연결되고 그리고 소정 개수의 비트라인들에 연결된 복수의 저항 셀들로 구성될 수 있다.
제어 로직은 페이지 단위로 읽기 동작을 수행하도록, X-디코더(120) 및 페이지 버퍼 및 Y-디코더(130)을 제어한다. 실시 예에 있어서, 읽기 동작은 스트링 방향으로 순차적으로 진행하거나 혹은 워드라인 방향으로 순차적으로 진행될 수 있다.
본 발명의 수직형 저항 메모리 장치(100)는 복수의 층들에 존재하는 수평 전극(VN)들과 수직 전극(VN) 사이에 연결된 저항 셀(RC)들을 갖는 복수의 스트링들을 포함한다.
도 2는 도 1에 도시된 저항 셀(RC)의 가변 저항 소자를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 가변 저항 소자는 한 쌍의 전극들(10, 15), 그리고 전극들 사이에 형성되는 데이터 저장막(20)을 포함한다.
가변 저항 소자를 구성하는 전극들(10, 15)은 다양한 금속, 금속 산화물이나 금속 질화물들로 형성될 수 있다. 전극들(10, 15)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 등을 들 수 있다.
데이터 저장막(20)은 쌍극성(Bipolar) 저항 기억 재료 또는 단극성(Unipolar) 저항 기억 재료로 형성될 것이다. 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램된다. 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있다. 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 단일의 천이 금속의 산화물(Metal Oxide) 등이 포함된다. 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다.
도 3a 내지 도 3d는 도 1에 도시된 저항 셀(RC)의 구조를 예시적으로 보여주는 회로도들이다. 도 3a는 선택 소자가 없는 저항 셀을 보여준다. 그리고 도 3b 내지 도 3d는 선택 소자를 포함하는 저항 셀을 보여준다.
도 3a를 참조하면, 저항 셀은 비트라인(BL)과 워드라인(WL)에 연결되는 저항 소자(R)를 포함한다. 선택 소자가 없는 이러한 구조의 저항 셀에는 비트라인(BL)과 워드라인(WL) 사이에 인가되는 전압에 의해서 데이터의 저장이 이루어질 것이다.
도 3b를 참조하면, 저항 셀은 저항 소자(R)와 다이오드(D)를 포함한다. 저항 소자(R)는 데이터를 저장하기 위한 저항 물질을 포함한다. 다이오드(D)는 워드라인(WL) 및 비트라인(BL)의 바이어스에 따라 저항 소자(R)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 다이오드(D)는 저항 소자(R)와 워드라인(WL) 사이에 연결되며, 저항 소자(R)는 비트라인(BL)과 다이오드(D) 사이에 연결된다. 다이오드(D)와 저항 소자(R)의 위치는 서로 바뀔 수도 있다. 워드라인(WL) 전압에 따라 다이오드(D)가 턴온 또는 턴오프 된다. 따라서, 비선택된 워드라인(WL)에 일정 레벨 이상의 전압을 제공하면, 저항 셀은 구동될 수 없다.
도 3c를 참조하면, 저항 셀은 저항 소자(R)와 양방향 다이오드(BD)를 포함한다. 저항 소자(R)는 데이터를 저장하기 위한 저항 물질을 포함한다. 양방향 다이오드(BD)는 저항 소자(R)와 워드라인(WL) 사이에 연결되며, 저항 소자(R)는 비트라인(BL)과 다이오드(BD) 사이에 연결된다. 양방향 다이오드(BD)와 저항 소자(R)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(BD)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 3d를 참조하면, 저항 셀은 저항 소자(R)와 트랜지스터(T)를 포함한다. 트랜지스터(T)는 워드라인(WL)의 전압에 따라 저항 소자(R)에 전류를 공급 또는 차단하는 선택 소자(또는, 스위칭 소자)이다. 트랜지스터(T)는 저항 소자(R)와 워드라인(WL) 사이에 연결되며, 저항 소자(R)는 비트라인(BL)과 트랜지스터(T) 사이에 연결된다. 트랜지스터(T)와 저항 소자(R)의 위치는 서로 바뀔 수도 있다. 저항 셀은 워드라인(WL)에 의해서 구동되는 트랜지스터(T)의 온-오프 여부에 따라 선택 또는 비선택될 수 있을 것이다.
도 3a 내지 도 3에서는 저항 셀(RC)의 예시들이 개시되었다. 하지만 저항 셀(RC)은 상술 한 예시들에만 제한되지 않을 것이다.
아래에서는 본 발명의 수직형 저항 메모리 장치(100)의 읽기 동작을 설명하도록 하겠다. 읽기 동작은 페이지 단위로 수행된다. 여기서 페이지 단위는 크게 올 비트라인 구조(all bitline architecture)와 파셜 비트라인 구조(partial bitline architecture)로 구분될 수 있다. 올-비트라인 구조의 페이지는, 모든 비트라인들에 연결되고 하나의 워드라인에 연결된 복수의 저항 셀들을 의미한다. 반면, 파셜-비트라인 구조의 페이지는, 소정의 개수의 비트라인들에 연결되고 하나의 워드라인에 연결된 복수의 저항 셀들을 의미한다. 또한, 페이지 단위의 읽기 동작은, 스트링 방향(도 1에서 제 1 방향(X))으로 진행되거나 혹은 워드라인 방향(도 1에서 제 3 방향(Z))으로 진행될 수 있다.
올 비트라인 구조의 읽기 동작
도 4a 내지 도 4b는 스트링 방향으로 진행되는 읽기 동작을 예시적으로 보여주는 도면들이다. 읽기 동작의 기본적인 바이어스 조건은 다음과 같다. 저항 셀(RC)의 상태를 읽기 위한 기본적인 스킴(scheme)은, 선택된 블록의 선택된 워드라인(수평전극)에 읽기 전압(Vread)을 제공하고, 선택된 블록의 나머지 워드라인들에 읽기 금지 전압(Vinhibit)을 제공하고, 모든 비트라인들로 감지 기준 전압(예를 들어, 0V)을 제공한다. 이때, 비선택된 블록의 모든 워드라인들은 플로팅된다.
실시 예에 있어서, 읽기 금지 전압(Vinhibit)은 대략 읽기 전압(Vread)의 절반일 수 있다.
실시 예에 있어서, 감기 기준 전압은 0V일 수 있다.
실시 예에 있어서, 읽기 전압(Vread)은 0V 내지 3V일 수 있다. 하지만 본 발명의 읽기 전압(Vread)이 반드시 여기에 제한되지 않을 것이다.
또한, 스트링 선택 라인에 스트링 선택 전압(Vssl)이 제공됨으로써, 대응하는 스트링 선택 트랜지스터들이 턴온된다. 따라서, 읽기 전압(Vread)이 제공된 수평 전극(HN)의 전류가 저항 셀(RC)을 통하여 수직 전극(VN)으로 흐르게 되고, 스트링 선택 트랜지스터(SST)를 통하여 흐른 전류는 비트라인(BL)을 통하여 페이지 버퍼(도 1 참조, 130)에서 감지된다.
실시 예에 있어서, 스트링 선택 전압(Vssl)은 1V 내지 10V 일 수 있다. 하지만, 본 발명의 스트링 선택 전압(Vssl)이 반드시 여기에 제한되지 않을 것이다.
페이지 버퍼에서 전류를 감지하기 위하여 선택된 비트라인에 0V를 제공한다. 이로써 저항 셀(RC)을 통해 흐르는 전류가 페이지 버퍼(130)로 잘 빠진다. 저항 셀(RC)의 상태가 고저항 상태(high resistance state; HRS)일 때는 적은 량의 전류가 흐르고, 저항 셀(RC)의 상태가 저저항 상태I(low resistance state; LRS)일 때는 많은 전류가 흐르게 될 것이다.
도 4a 내지 도 4b를 참조하면, 스트링 방향으로 읽기 동작이 수행됨을 알 수 있다. 도 4a을 참조하면, 제 1 스트링 선택 라인(SSL1)에 연결된 스트링들 중에서 워드라인(WLn)에 연결된 저항 셀들의 읽기 동작이 수행된다. 도 4b을 참조하면, 제 2 스트링 선택 라인(SSL2)에 연결된 스트링들 중에서 워드라인(WLn)에 연결된 저항 셀들의 읽기 동작이 수행된다.
도 4a 및 도 4b에서 선택된 블록에서 비선택된 워드라인들(WLn-1, WLn-2)에 읽기 금지 전압(Vinhibit)이 제공되었다. 하지만 본 발명이 반드시 여기에 제한될 필요는 없다. 선택된 블록에서 비선택된 워드라인들(WLn-1, WLn-2)에 0V가 제공되거나 비선택된 워드라인들(WLn-1, WLn-2)을 플로팅시킬 수 있다.
도 4a 및 도 4b에서는 설명의 편의를 위하여 3개의 워드라인들(WLn, WLn-1, WLn-2)이 도시되었다. 하지만 본 발명의 워드라인들의 개수가 반드시 여기에 제한되지 않을 것이다.
도 5a 내지 도 5b에서는 워드라인 방향으로 진행되는 읽기 동작을 도시한다. 기본적인 읽기 바이어스 조건은, 도 4a 내지 도 4b에 도시된 바와 동일하다.
도 5a 내지 도 5b를 참조하면, 워드라인 방향으로 읽기 동작이 수행된다. 도 5a에서는, 제 1 스트링 선택 라인(SSL1)에 연결된 스트링들 중에서 제 1 워드라인(WLn)에 연결된 저항 셀들의 읽기 동작이 수행된다. 이후, 도 5b에서는, 제 1 스트링 선택 라인(SSL1)에 연결된 스트링들 중에서 제 2 워드라인(WLn-1)에 연결된 저항 셀들의 읽기 동작이 수행된다. 여기서 제 2 워드라인(WLn-1)은 제 1 워드라인(WLn) 아래에 위치한다.
정리하면, 본 발명의 읽기 동작은 스트링 방향으로 진행되거나 워드라인 방형으로 진행될 수 있다. 실시 예에 있어서, 읽기 동작은 스트링 방향으로 진행한 뒤, 워드라인 방향으로 진행될 수 있다. 다른 실시 예에, 읽기 동작은 워드라인 방향으로 진행한 뒤, 스트링 방향으로 진행될 수 있다.
파셜 비트라인 구조의 읽기 동작
도 6은 본 발명의 실시 예에 따른 읽기 동작시 바이어스 조건을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 읽기 동작의 바이어스 조건은, 비선택된 비트라인에 읽기 금지 전압(Vinhibit)을 제공하는 것을 제외하고, 올 비트라인 구조의 읽기 동작의 그것들과 동일하다.
비선택된 비트라인의 경우 읽기 금지 전압(Vinhibit)이 제공되고, 비선택된 워드라인의 읽기 금지 전압(Vinhibit)이 제공됨으로써, 비선택된 비트라인으로는 읽기 전류가 흐르지 않는다.
도 4a 내지 도 6에서는 읽기 동작시 선택된 블록의 비선택된 워드라인들에 읽기 금지 전압(Vinhibit)이 제공되었다. 그러나 본 발명의 읽기 동작이 반드시 여기에 제한될 필요는 없다.
도 7은 본 발명의 실시 예에 따른 또 다른 읽기 동작의 바이어스 조건을 예시적으로 보여주는 도면이다. 도 7를 참조하면, 읽기 동작시 선택된 블록에서 비선택된 워드라인들이 플로팅된다. 이때, 스트링 선택 전압(Vssl)은 조절될 수 있다. 나머지 바이어스 조건들은, 도 4a에 도시된 그것들과 동일하다.
도 8은 본 발명의 읽기 동작의 타이밍도를 예시적으로 보여주는 도면이다. 도 8을 참조하면, 읽기 동작은 워드라인/비트라인 설정 구간, 스트링 선택 구간, 감지 실행 구간을 포함한다.
워드라인/비트라인 설정 구간에서, 선택된 비트라인으로 0V가 제공되고, 비선택된 비트라인으로 읽기 금지 전압(Vinhibit)이 제공되고, 선택된 스트링 선택 라인 및 비선택된 스트링 선택 라인으로 0V가 제공되고, 선택된 워드라인(WL)으로 읽기 전압(Vread)이 제공되고, 비선택된 워드라인으로 읽기 금지 전압(Vinhibit)이 제공된다.
스트링 선택 구간에서, 선택된 스트링 선택 라인들으로 스트링 선택 전압(Vssl)이 제공됨으로써, 스트링들이 선택된다.
감지 실행 구간에서, 선택된 스트링들과 선택된 워드라인에 연결된 저항 셀들로부터 흐르는 읽기 전류가 감지된다.
본 발명의 읽기 동작은, 선택된 워드라인에 읽기 전압(Vread)을 제공하고, 비선택된 워드라인에 읽기 금지 전압(Vinhibit≒1/2Vread)을 제공하고, 선택된 비트라인에 0V를 제공하고, 비선택된 비트라인에 읽기 금지 전압(Vinhibit)을 제공한다.
도 9는 본 발명에 따른 메모리 시스템을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 메모리 시스템(1000)은 적어도 하나의 비휘발성 메모리 장치(1100) 및 메모리 제어기(1200)를 포함한다. 메모리 시스템(1100)은 도 1에 도시된 수직형 저항 메모리 장치(100)와 동일하게 구현될 수 있다.
비휘발성 메모리 장치(1100)는 외부로부터 고전압(Vpp)을 옵션적으로 제공받을 수 있다. 메모리 제어기(1200)는 복수의 채널들을 통하여 비휘발성 메모리 장치(1100)에 연결된다. 메모리 제어기(1200)는 적어도 하나의 중앙처리장치(1210), 버퍼 메모리(1220), 에러 정정회로(1230), 코드(1240), 호스트 인터페이스(1250) 및 메모리 인터페이스(1260)를 포함한다. 도시되지 않았지만, 메모리 제어기(1200)는 데이터를 랜덤화시키거나 디랜덤화시키는 랜덤화 회로를 더 포함할 수 있다. 본 발명의 메모리 시스템(1000)은 PPN(Perfect Page New)에 적용가능하다. 비휘발성 메모리 장치(1110)는 도시되지 않았지만, 외부의 고전압을 선택적으로 입력받을 수 있다.
한편, 메모리 시스템에 대한 좀더 자세한 것은 삼성전자에서 출원하였으며 참고 문헌으로 결합된 미국 등록 특허 번호 US 8,027,194, 미국 공개 번호 US 2010-0082890에서 설명될 것이다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 수직형 저항 메모리 장치
110: 메모리 셀 어레이
120: X-디코더
130: 페이지 버퍼
HN: 수평 전극
VN: 수직 전극
RC: 저항 셀

Claims (10)

  1. 3-차원으로 배열된 저항 셀들을 포함하는 수직형 저항 메모리 장치의 읽기 방법에 있어서:
    비트라인들을 공유하는 블록들 중 블록을 선택하는 단계;
    상기 선택된 블록의 워드라인들 중 선택된 워드라인으로 읽기 전압을 제공하는 단계;
    상기 워드라인들 중 비선택된 워드라인들로 읽기 금지 전압을 제공하거나 상기 비선택된 워드라인들을 플로팅시키는 단계;
    상기 비트라인들 또는 상기 비트라인들 중 선택된 비트라인으로 감지 기준 전압을 제공하는 단계;
    상기 선택된 블록의 스트링 선택 라인들 중 선택된 스트링 선택 라인에 연결된 스트링 선택 트랜지스터로 스트링 선택 전압을 제공하는 단계; 및
    상기 저항 셀들 중에서 상기 선택된 스트링 선택 라인, 상기 선택된 워드라인 및 상기 선택된 비트라인에 의해 선택된 저항 셀의 상태를 상기 선택된 저항 셀에 흐르는 전류의 양에 기초하여 결정하는 단계를 포함하되,
    상기 선택된 저항 셀은 상기 선택된 비트라인에 연결된 수직 전극과 상기 선택된 워드라인에 연결된 수평 전극 사이에 위치하고,
    상기 읽기 금지 전압은 상기 읽기 전압의 절반인 읽기 방법.
  2. 제 1 항에 있어서,
    상기 워드라인들에 대응하는 수평 전극들은 층들에 배치되고,
    상기 수직 전극은 상기 층들에 수직한 방향으로 배치되는 읽기 방법.
  3. 제 1 항에 있어서,
    상기 수직형 저항 메모리 장치는 페이지의 단위로 읽기 동작을 수행하고,
    상기 페이지는 상기 블록들 중 하나에 포함되고, 상기 워드라인들 중 하나의 워드라인 및 상기 비트라인들에 연결된 저항 셀들로 구성되는 읽기 방법.
  4. 제 3 항에 있어서,
    상기 블록들 중 비선택된 블록에 포함된 스트링 선택 트랜지스터들은 턴오프되는 읽기 방법.
  5. 제 3 항에 있어서,
    상기 읽기 동작은 상기 워드라인들이 나열된 워드라인 방향 또는 상기 스트링 선택 라인들이 나열된 스트링 방향으로 순차적으로 진행되는 읽기 방법.
  6. 제 1 항에서,
    상기 선택된 저항 셀은 상기 스트링 선택 트랜지스터를 통해 공급되는 상기 전류의 양에 따라 셋(set) 상태 혹은 리셋(reset) 상태가 결정되는 가변 저항 소자를 포함하는 읽기 방법.
  7. 제 6 항에 있어서,
    상기 선택된 저항 셀은 상기 가변 저항 소자와 상기 수직 전극 사이에 다이오드를 더 포함하는 읽기 방법.
  8. 제 1 항에 있어서,
    상기 수직형 저항 메모리 장치는 페이지의 단위로 읽기 동작을 수행하고,
    상기 페이지는 상기 블록들 중 하나에 포함되고, 상기 워드라인들 중 하나의 워드라인 및 상기 비트라인들 중 소정의 개수의 비트라인들에 연결된 저항 셀들로 구성되는 읽기 방법.
  9. 제 8 항에 있어서,
    상기 비트라인들 중 상기 페이지의 상기 저항 셀들에 연결되지 않은 비선택된 비트라인들로 상기 읽기 금지 전압을 제공하는 단계를 더 포함하는 읽기 방법.
  10. 3-차원으로 배열된 저항 셀들을 포함하는 수직형 저항 메모리 장치의 읽기 방법에 있어서:
    비트라인들을 공유하는 블록들 중 블록을 선택하는 단계;
    상기 선택된 블록의 워드라인들 중 선택된 워드라인으로 읽기 전압을 제공하는 단계;
    상기 워드라인들 중 비선택된 워드라인들로 읽기 금지 전압을 제공하거나 상기 비선택된 워드라인들을 플로팅시키는 단계;
    상기 비트라인들 또는 상기 비트라인들 중 선택된 비트라인으로 감지 기준 전압을 제공하는 단계;
    상기 비트라인들 중 비선택된 비트라인들로 상기 읽기 금지 전압을 제공하는 단계;
    상기 선택된 블록의 스트링 선택 라인들 중 선택된 스트링 선택 라인을 통해 상기 선택된 스트링 선택 라인에 연결된 스트링 선택 트랜지스터로 스트링 선택 전압을 제공하는 단계; 및
    상기 저항 셀들 중에서 상기 선택된 스트링 선택 라인, 상기 선택된 워드라인 및 상기 선택된 비트라인에 의해 선택된 저항 셀의 상태를 상기 선택된 저항 셀에 흐르는 전류의 양에 기초하여 결정하는 단계를 포함하되,
    상기 선택된 저항 셀은 상기 선택된 비트라인에 연결된 수직 전극과 상기 선택된 워드라인에 연결된 수평 전극 사이에 위치하고,
    상기 읽기 금지 전압은 상기 읽기 전압의 절반이고,
    상기 감지 기준 전압은 0V인 읽기 방법.
KR1020120019764A 2012-02-27 2012-02-27 수직형 저항 메모리 장치의 읽기 방법 KR101965686B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120019764A KR101965686B1 (ko) 2012-02-27 2012-02-27 수직형 저항 메모리 장치의 읽기 방법
US13/708,018 US9036398B2 (en) 2012-02-27 2012-12-07 Vertical resistance memory device and a read method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120019764A KR101965686B1 (ko) 2012-02-27 2012-02-27 수직형 저항 메모리 장치의 읽기 방법

Publications (2)

Publication Number Publication Date
KR20130098003A KR20130098003A (ko) 2013-09-04
KR101965686B1 true KR101965686B1 (ko) 2019-04-04

Family

ID=49002701

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120019764A KR101965686B1 (ko) 2012-02-27 2012-02-27 수직형 저항 메모리 장치의 읽기 방법

Country Status (2)

Country Link
US (1) US9036398B2 (ko)
KR (1) KR101965686B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9208833B2 (en) 2013-04-23 2015-12-08 Micron Technology Sequential memory operation without deactivating access line signals
US9343164B2 (en) * 2014-03-07 2016-05-17 Sandisk Technologies Inc. Compensating source side resistance versus word line
KR102204389B1 (ko) 2015-01-06 2021-01-18 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US10879902B2 (en) * 2017-03-17 2020-12-29 Nec Corporation Reconfigurable circuit using nonvolatile resistive switches
JP2018163716A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 抵抗変化型メモリ
US10541031B2 (en) * 2018-06-15 2020-01-21 Sandisk Technologies Llc Single pulse SLC programming scheme
US11244721B2 (en) 2019-07-26 2022-02-08 Samsung Electronics Co., Ltd. Memory device for controlling unselected memory cells in accordance with adjacency to selected memory cell, and method for operating the same
JP2021036483A (ja) * 2019-08-30 2021-03-04 ソニーセミコンダクタソリューションズ株式会社 メモリチップ及びメモリチップの制御方法
CN115669263A (zh) * 2020-05-25 2023-01-31 美光科技公司 改进的竖直3d存储器装置及存取方法
DE102021106752B4 (de) * 2020-05-29 2023-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Speichervorichtung, integrierte schaltungsvorrichtung und verfahren
US11450362B2 (en) 2020-05-29 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit device and method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110299314A1 (en) * 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Efficient Decoding of Vertical Bit Lines and Word Lines

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8027194B2 (en) 1988-06-13 2011-09-27 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
JP3821066B2 (ja) * 2002-07-04 2006-09-13 日本電気株式会社 磁気ランダムアクセスメモリ
US7408212B1 (en) * 2003-07-18 2008-08-05 Winbond Electronics Corporation Stackable resistive cross-point memory with schottky diode isolation
US7009278B2 (en) 2003-11-24 2006-03-07 Sharp Laboratories Of America, Inc. 3d rram
KR100827697B1 (ko) * 2006-11-10 2008-05-07 삼성전자주식회사 3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이구조
US7755922B2 (en) * 2006-12-29 2010-07-13 Spansion Llc Non-volatile resistance changing for advanced memory applications
KR100855965B1 (ko) 2007-01-04 2008-09-02 삼성전자주식회사 서브 셀 어레이를 구비하는 양방향성 ｒｒａｍ 및 이를이용하는 데이터 기입 방법
KR100881292B1 (ko) 2007-01-23 2009-02-04 삼성전자주식회사 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및그의 제어방법
JP2009117003A (ja) 2007-11-09 2009-05-28 Toshiba Corp 不揮発性メモリ装置のデータ読み出し方法
KR100974069B1 (ko) 2008-06-02 2010-08-04 한국과학기술원 저항변화메모리 및 제조방법
US7826255B2 (en) 2008-09-15 2010-11-02 Seagate Technology Llc Variable write and read methods for resistive random access memory
US8327066B2 (en) 2008-09-30 2012-12-04 Samsung Electronics Co., Ltd. Method of managing a solid state drive, associated systems and implementations
JP4908555B2 (ja) * 2009-08-05 2012-04-04 株式会社東芝 情報記録再生装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110299314A1 (en) * 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Efficient Decoding of Vertical Bit Lines and Word Lines

Also Published As

Publication number Publication date
KR20130098003A (ko) 2013-09-04
US9036398B2 (en) 2015-05-19
US20130223127A1 (en) 2013-08-29

Similar Documents

Publication Publication Date Title
KR101965686B1 (ko) 수직형 저항 메모리 장치의 읽기 방법
KR102159258B1 (ko) 메모리 장치 및 상기 메모리 장치의 동작 방법
JP5100554B2 (ja) 半導体記憶装置
KR101591940B1 (ko) 비휘발성 메모리 장치
JP4398945B2 (ja) 不揮発性半導体記憶装置及びデータ書き換え方法
KR102140786B1 (ko) 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법
US11017853B2 (en) Cross point resistive memory device with compensation for leakage current in read operation
JP5072564B2 (ja) 半導体記憶装置及びメモリセル電圧印加方法
US20150243355A1 (en) Variable resistance memory device and related programming method designed to reduce peak current
US8451647B2 (en) Resistance control method for nonvolatile variable resistive element
US9183932B1 (en) Resistive memory device and method of operating the same
KR102179275B1 (ko) 불휘발성 메모리 장치 및 그것의 리셋 방법
KR102347180B1 (ko) 저항성 메모리 장치
US20100238708A1 (en) Nonvolatile semiconductor memory device
KR20130098021A (ko) 저항성 메모리 장치 및 그것을 포함하는 메모리 시스템
JP2011198430A (ja) 不揮発性半導体記憶装置
JP2011253595A (ja) 不揮発性半導体記憶装置
JP6457792B2 (ja) 半導体記憶装置
US9361974B2 (en) Resistive memory device and method of operating the same to reduce leakage current
KR20130098002A (ko) 수직형 저항 메모리 장치의 프로그램 방법
JP5908423B2 (ja) 半導体記憶装置
KR20230013524A (ko) 저항 메모리 장치 및 이의 동작 방법
JP5665717B2 (ja) 不揮発性半導体記憶装置
JP2014049175A (ja) 不揮発性半導体記憶装置、及びそのフォーミング方法
KR20230000055A (ko) 저항 메모리 장치 및 이의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right