TW201946241A - 包含與半導體晶粒分隔開的橋式晶粒之半導體封裝 - Google Patents

包含與半導體晶粒分隔開的橋式晶粒之半導體封裝 Download PDF

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Abstract

一種半導體封裝包括半導體晶粒和橋式晶粒。所述橋式晶粒包括通孔，並且所述通孔連接到柱凸塊。所述通孔通過再分配線電連接到所述半導體晶粒。

Description

包含與半導體晶粒分隔開的橋式晶粒之半導體封裝
本公開的各個實施方式總體上涉及半導體封裝技術，並且更具體地，涉及包括與半導體晶粒間隔開的橋式晶粒(bridge die)的半導體封裝。
相關申請的交叉引用
本申請案主張於2018年4月30日提交的韓國專利申請第10-2018-0050264號的優先權，該韓國專利申請案的全部內容以引用方式併入本文中。
最近，已經在各種電子系統中需要具有高密度並且能夠高速操作的半導體封裝。另外，已經開發出具有相對小的形狀因數的結構的半導體封裝。為了實現這些半導體封裝，已經對覆晶堆疊技術集中投入了大量努力。此外，為了實現厚度減小的半導體封裝，已經對晶圓級封裝技術集中投入了大量努力。
根據一實施方式，一種半導體封裝包括：半導體晶粒，該半導體晶粒上設置有接觸襯墊；橋式晶粒，該橋式晶粒被設置成與所述半導體晶粒間隔開；通孔，所述通孔穿透所述橋式晶粒；柱凸塊，所述柱凸塊連接到所述通孔的第一端，以從所述橋式晶粒的頂表面突出；以及模塑層(mold layer)， 該模塑層被設置成覆蓋所述橋式晶粒，以包圍所述柱凸塊的第一側表面。所述模塑層露出所述柱凸塊的頂表面。所述再分配線包括與所述通孔的第二端連接的通孔襯墊和與所述通孔襯墊連接的延伸線。所述通孔襯墊被佈置成第一行、第二行和第三行。所述延伸線包括：第一延伸線，所述第一延伸線將所述第一行中的所述通孔襯墊連接到所述接觸襯墊當中的第一組接觸襯墊；第二延伸線，所述第二延伸線將所述第二行中的所述通孔襯墊連接到所述接觸襯墊當中的第二組接觸襯墊；以及第三延伸線，所述第三延伸線將所述第二行中的所述通孔襯墊連接到所述第三行中的所述通孔襯墊。
根據一實施方式，一種半導體封裝包括半導體晶粒、橋式晶粒、柱凸塊、模塑層和再分配線。所述半導體晶粒包括上面設置有接觸襯墊的第一表面、位於所述接觸襯墊對面的第二表面以及從所述第一表面的邊緣延伸到所述第二表面的邊緣的第二側表面。所述橋式晶粒包括與所述第一表面共平面的第三表面、與所述第三表面相對並且位於與所述第二表面不同的高度處的第四表面、面向所述第二側表面中的一個的第三側表面以及從所述第三表面延伸到所述第四表面的通孔。所述柱凸塊連接到所述通孔的第一端，以從所述橋式晶粒的所述第四表面突出並且具有面向所述第二側表面中的一個的第一側表面。所述模塑層被設置成覆蓋所述橋式晶粒的所述第四表面，以包圍所述柱凸塊的所述第一側表面，填充所述半導體晶粒的所述第二側表面和所述柱凸塊的所述第一側表面之間的空間，並且露出所述柱凸塊的頂表面。所述再分配線將所述接觸襯墊電連接到所述通孔的第二端。
根據一實施方式，一種半導體封裝包括：半導體晶粒，該半導體晶粒上設置有接觸襯墊；橋式晶粒，該橋式晶粒與所述半導體晶粒間隔開並且被配置為包括穿透所述橋式晶粒的主體的通孔；柱凸塊，所述柱凸塊連接到所述通孔的第一端，以從所述橋式晶粒的頂表面突出；以及模塑層，該模塑層 填充所述橋式晶粒和所述半導體晶粒之間的空間。所述模塑層延伸以包圍所述柱凸塊的側表面，並且露出所述柱凸塊的頂表面。再分配線被設置成將所述通孔的第二端電連接到所述接觸襯墊。
根據一實施方式，一種半導體封裝包括垂直堆疊的多個子封裝。所述多個子封裝中的每一個包括：半導體晶粒，該半導體晶粒上設置有接觸襯墊；橋式晶粒，該橋式晶粒被設置成與所述半導體晶粒間隔開；通孔，所述通孔穿透所述橋式晶粒；柱凸塊，所述柱凸塊連接到所述通孔的第一端，以從所述橋式晶粒的頂表面突出；以及第一模塑層，該第一模塑層被設置成覆蓋所述橋式晶粒並且包圍所述柱凸塊的第一側表面。所述第一模塑層露出所述柱凸塊的頂表面。再分配線被設置成包括與所述通孔的第二端連接的通孔襯墊和與所述通孔襯墊連接的延伸線。所述通孔襯墊被佈置成第一行、第二行和第三行。所述延伸線包括：第一延伸線，所述第一延伸線將所述第一行中的所述通孔襯墊連接到所述接觸襯墊當中的第一組接觸襯墊；第二延伸線，所述第二延伸線將所述第二行中的所述通孔襯墊連接到所述接觸襯墊當中的第二組接觸襯墊；以及第三延伸線，所述第三延伸線將所述第二行中的所述通孔襯墊連接到所述第三行中的所述通孔襯墊。
10‧‧‧半導體封裝
10-1‧‧‧第一子封裝
10-2‧‧‧第二子封裝
10-3‧‧‧第三子封裝
10-4‧‧‧第四子封裝
11‧‧‧半導體封裝
12‧‧‧半導體封裝
12-1‧‧‧第一子封裝
12-2‧‧‧第二子封裝
12-S‧‧‧半導體封裝
13‧‧‧半導體封裝
100‧‧‧半導體晶粒
101‧‧‧第一表面
102‧‧‧第二表面
103‧‧‧第二側表面
110‧‧‧接觸襯墊
121‧‧‧中心區域
123‧‧‧邊緣區域
200‧‧‧橋式晶粒
200-2‧‧‧橋式晶粒
201‧‧‧第三表面
202‧‧‧第四表面
203‧‧‧第三側表面
204‧‧‧第四側表面
210‧‧‧通孔
212‧‧‧第一通孔
213‧‧‧第二通孔
215‧‧‧第一虛設通孔
250‧‧‧虛設晶粒
250-1‧‧‧虛設晶粒
250-2‧‧‧虛設晶粒
300‧‧‧再分配線
300-2‧‧‧再分配線
310‧‧‧第一組襯墊交疊部分
320‧‧‧第一延伸線
330‧‧‧第二延伸線
340‧‧‧第三延伸線
370‧‧‧通孔襯墊
370-2‧‧‧通孔襯墊
370-5‧‧‧第二虛設襯墊
371‧‧‧通孔襯墊
372‧‧‧通孔襯墊
373‧‧‧通孔襯墊
375‧‧‧通孔襯墊
377‧‧‧通孔襯墊
390‧‧‧介電層
400‧‧‧柱凸塊
400-1‧‧‧柱凸塊
400-5‧‧‧第二虛設柱凸塊
401‧‧‧第一側表面
401-1‧‧‧第一側表面
402‧‧‧頂表面
402-1‧‧‧頂表面
413‧‧‧第一虛設柱凸塊
500‧‧‧模塑層
500-1‧‧‧模塑層
500-3‧‧‧第二模塑層
501‧‧‧頂表面
600‧‧‧連接器
600-2‧‧‧連接器
600-5‧‧‧虛設連接器
700‧‧‧封裝基板
750‧‧‧外部連接器
7800‧‧‧記憶卡
7810‧‧‧記憶體
7820‧‧‧記憶體控制器
7830‧‧‧主機
8710‧‧‧電子系統
8711‧‧‧控制器
8712‧‧‧輸入/輸出裝置
8713‧‧‧記憶體
8714‧‧‧介面
8715‧‧‧匯流排
D1‧‧‧第一直徑
D2‧‧‧第二直徑
D3‧‧‧第三直徑
H‧‧‧高度差
L‧‧‧長度
S‧‧‧距離
T1‧‧‧第一厚度/厚度
T2‧‧‧厚度
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧總寬度
X1-X1’‧‧‧線
X2-X2’‧‧‧線
圖1、圖2和圖3是例示根據實施方式的半導體封裝的截面圖。
圖4和圖5是例示根據實施方式的半導體封裝的平面圖。
圖6是例示根據實施方式的半導體封裝的截面圖。
圖7是例示根據實施方式的半導體封裝的截面圖。
圖8是例示根據實施方式的半導體封裝的截面圖。
圖9是例示根據實施方式的半導體封裝的截面圖。
圖10是例示採用包括根據各個實施方式的半導體封裝中的至少一個的記憶卡的電子系統的方塊圖。
圖11是例示包括根據各個實施方式的半導體封裝中的至少一個的另一電子系統的方塊圖。
本文中使用的術語可以對應於考慮到它們在本公開的實施方式中的功能而選擇的詞語，並且術語的含義可以被解釋為根據本公開的實施方式所屬的領域中的通常技術人士是不同的。如果被詳細地定義，則術語可以根據所述定義來解釋。除非另有定義，否則本文中使用的術語(包括技術術語和科學術語)具有本公開的實施方式所屬的領域中的通常技術人士通常理解的相同的含義。
應該理解，雖然在本文中可以使用術語“第一”、“第二”、“第三”等來描述各種元件，但是這些元件不應該受這些術語限制。這些術語僅用於將一個元件與另一個元件區分開，而不是用於僅定義元件本身或意指特定的順序。
還應該理解，當一元件或層被稱為在另一元件或層“上”、“上方”、“下”、“下方”或“外部”時，該元件或層可以直接與另一元件或層接觸，或者可以存在中間元件或層。用於描述元件或層之間的關係的其它詞語應該以類似的樣式來解釋(例如，“在...之間”與“直接在...之間”或者“相鄰”與“直接相鄰”)。
可以使用諸如“在...下方”、“在...下面”、“在...之下”、“在...上方”、“在...之上”、“頂”、“底”等這樣的空間相對術語來描述如例如圖中例示的一個元件和/或特徵與另一元件和/或特徵的關係。應該理解，空間上相對的術 語旨在除了附圖中描繪的方位之外還涵蓋使用和/或操作中裝置的不同方位。例如，當將附圖中的裝置進行翻轉時，被描述為在其它元件或特徵下方或之下的元件隨後將被定向為在所述其它元件或特徵上方。裝置可以按其它方式來定向(旋轉90度或處於其它方位)，並且相應解釋本文中使用的空間上相對的描述符。
半導體封裝可以包括諸如半導體晶粒或半導體晶粒這樣的電子裝置。可以通過使用晶粒鋸切處理將諸如晶圓這樣的半導體基板分成多個件來獲得半導體晶粒或半導體晶粒。半導體晶粒可以對應於存儲晶粒、邏輯晶粒(包括特定應用積體電路(ASIC)晶粒)或晶片上系統(SoC)。存儲晶粒可以包括整合在半導體基板上的動態隨機存取記憶體(DRAM)電路、靜態隨機存取記憶體(SRAM)電路、NAND型快閃記憶體電路、NOR型快閃記憶體電路、磁性隨機存取記憶體(MRAM)電路、電阻式隨機存取記憶體(ReRAM)電路、鐵電隨機存取記憶體(FeRAM)電路或相變隨機存取記憶體(PcRAM)電路。邏輯晶粒可以包括整合在半導體基板上的邏輯電路。可以在諸如行動電話、與生物技術或健康護理關聯的電子系統或者可穿戴電子系統這樣的通訊系統中採用半導體封裝。
在整篇說明書中，相同的參考標號指代相同的元件。即使沒有參照一幅圖提及或描述一參考標號，也可以參照另一幅圖提及或描述該參考標號。另外，即使在一幅圖中沒有示出一參考標號，也可以參照另一幅圖提及或描述該參考標號。
圖1、圖2和圖3是例示根據實施方式的半導體封裝10的截面圖。圖4和圖5是例示圖1至圖3的半導體封裝10的平面圖。圖1是沿著圖4和圖5的線X1-X1’截取的截面圖。圖2是沿著圖4和圖5的線X1-X1’的部分截取的放大截面圖。圖3是沿著圖4和圖5的線X2-X2’的部分截取的放大截面圖。圖4是在包括在 圖1的半導體封裝10中的半導體晶粒100的第一表面101的高度處截取的平面圖。為了容易和方便說明的目的，在圖4中省略了圖1中例示的介電層390和連接器600。圖5是在包括在圖1的半導體封裝10中的半導體晶粒100的第二表面102的高度處截取的平面圖。
參照圖1，半導體封裝10可以被配置為包括半導體晶粒100、橋式晶粒200和再分配線300。在平面圖中，橋式晶粒200可以與半導體晶粒100間隔開地設置。橋式晶粒200可以包括僅設置在半導體晶粒100的一側的一個晶粒，或者可以包括分別設置在半導體晶粒100的兩側的兩個晶粒。再分配線300中的每一條可以被配置為包括將半導體晶粒100電連接到橋式晶粒200的導電圖案。半導體封裝10還可以包括附接到橋式晶粒200的導電的柱凸塊400和模塑層500。另外，半導體封裝10還可以包括連接器600，連接器600中的每一個連接到再分配線300中的每一條的一部分。介電層390可以被設置成覆蓋再分配線300，以將再分配線300彼此電絕緣。
參照圖1和圖2，半導體晶粒100可以具有其上設置有介電層390的第一表面101、位於介電層390對面的第二表面102以及從第一表面101的邊緣延伸到第二表面102的邊緣的第二側表面103。半導體晶粒100的第一表面101可以對應於其上設置有積體電路的作用表面。半導體晶粒100的第二表面102可以對應於半導體晶粒100的與作用表面相對的底表面或背面表面。第一表面101和第二表面102中的術語“第一”和“第二”僅用於將表面彼此區分開，而不是用於意指表面的特定順序。
可以在半導體晶粒100的第一表面101上設置接觸襯墊110。接觸襯墊110可以是用作將半導體晶粒100電連接到外部裝置或系統的路徑的導電圖案。接觸襯墊110可以是佈置在半導體晶粒100的中心區域121中的中心襯墊，如圖4中例示的。接觸襯墊110可以在中心區域121的第一表面101上被佈置成兩 行。半導體晶粒100可以包括中心區域121和分別位於中心區域121兩側的兩個邊緣區域123。
參照圖2，橋式晶粒200可以被設置成與半導體晶粒100的第二側表面103間隔開。橋式晶粒200可以具有彼此相對的第三表面201和第四表面202以及彼此相對的第三側表面203和第四側表面204。橋式晶粒200可以被設置成使得橋式晶粒200的第三表面201面向與半導體晶粒100的第一表面101相同的方向。橋式晶粒200的第三表面201可以與半導體晶粒100的第一表面101共平面。也就是說，橋式晶粒200的第三表面201可以位於與半導體晶粒100的第一表面101基本上相同的高度處。
參照圖2和圖4，橋式晶粒200可以設置在半導體晶粒100旁邊，使得橋式晶粒200的第三側表面203面向半導體晶粒100的第二側表面103。橋式晶粒200可以與半導體晶粒100間隔開一定距離S。
參照圖2，在橋式晶粒200的第四表面202和半導體晶粒100的第二表面102之間可以存在高度差H。橋式晶粒200可以設置在半導體晶粒100旁邊，使得橋式晶粒200的第四表面202和半導體晶粒100的第二表面102構成臺階結構。橋式晶粒200可以比半導體晶粒100薄。與橋式晶粒200的第三表面201和第四表面202之間的距離對應的厚度T1(也被稱為第一厚度)可以小於與半導體晶粒100的第一表面101和第二表面102之間的距離對應的厚度T2(也被稱為第二厚度)。在一實施方式中，橋式晶粒200的厚度T1可以是半導體晶粒100的厚度T2的大致一半。
橋式晶粒200可以包括通孔210，通孔210穿透橋式晶粒200的主體，以從第三表面201延伸到第四表面202。橋式晶粒200的主體可以包含諸如矽材料這樣的半導體材料。如果橋式晶粒200的主體包含矽材料，則可以使用矽加工技術來形成通孔210。在這種情況下，通孔210可以是具有相對細小直徑 D1的矽通孔(TSV)(在本說明書中也被稱為第一直徑)。通孔210可以由導電金屬材料(例如，包括銅材料的金屬材料)形成。
由於與半導體晶粒100的厚度T2相比，橋式晶粒200的厚度T1相對較小，因此通孔210的長度(對應於高度)可以相對短。例如，如果用厚度與半導體晶粒100基本上相同的厚橋式晶粒替換橋式晶粒200，則穿透厚橋式晶粒的通孔的長度可以大於通孔210的長度。然而，根據一實施方式，可以形成通孔210以穿透比半導體晶粒100薄的橋式晶粒200。因此，通孔210可以被形成為具有相對短的長度。為了形成穿透厚橋式晶粒並具有細小直徑的通孔，可能有必要增大通孔的全通孔的寬高比。在不增加全通孔的直徑的情況下增大全通孔的寬高比可能存在限制。也就是說，如果通孔的長度增大，則通孔的直徑也可以增大。然而，根據所描述的實施方式，橋式晶粒200的厚度T1可以具有相對小的值。因此，穿透橋式晶粒200的通孔210可以被形成為具有相對短的長度，具有細小的直徑D1。因此，能夠增加設置在橋式晶粒200中的通孔210的數目，因為通孔210被形成為具有細小的直徑D1。
參照圖2，導電的柱凸塊400可以被設置成從橋式晶粒200的第四表面202突出。導電的柱凸塊400可以分別與通孔210電連接。在平面圖中，導電的柱凸塊400可以被設置成分別與通孔210交疊。導電的柱凸塊400可以從橋式晶粒200的第四表面202突出，使得導電的柱凸塊400中的每一個的第一側表面401的側表面面向半導體晶粒100的第二側表面103的上部。
半導體封裝10可以包括覆蓋橋式晶粒200的第四表面202的模塑層500。模塑層500可以被形成為覆蓋橋式晶粒200的第四表面202。模塑層500可以被形成為包圍導電的柱凸塊400的側表面。模塑層500可以被形成為直接覆蓋導電的柱凸塊400的第一側表面401。模塑層500可以被形成為露出導電的柱凸塊400的頂表面402。導電的柱凸塊400的頂表面402可以與模塑層500的頂表 面501共平面。
其它連接器(未例示)可以附接或連接到導電的柱凸塊400的頂表面402，以將導電的柱凸塊400電連接到另一半導體封裝或外部裝置。導電的柱凸塊400可以被模塑層500包圍。導電的柱凸塊400可以基本上穿透覆蓋橋式晶粒200的第四表面202的模塑層500的部分。因此，導電的柱凸塊400可以充當用於將通孔210的電路徑延伸直至模塑層500的頂表面501的延伸線。
儘管通孔210之間的空間被填充有諸如矽材料這樣的半導體材料，但是導電的柱凸塊400之間的空間可以被填充有諸如包含環氧塑模塑(EMC)材料的模塑層500這樣的介電層。
由於通孔210穿透包含半導體材料的橋式晶粒200的主體，因此與通孔210穿透絕緣基板的情況相比，通孔210中的每一個的阻抗分量可以增加。另外，如果通孔210被設置在有限的區域或有限的空間中，則通孔210之間的距離可以減小，從而造成由於雜訊信號更頻繁地出現而導致的串擾現象。當半導體封裝在高頻下操作時，串擾現象會影響半導體封裝的信號傳輸特性或信號完整性特性。根據所描述的實施方式，柱凸塊400之間的空間可以被填充有介電材料，例如，環氧塑模塑(EMC)材料。因此，即使通孔210被設置成穿透包含半導體材料的橋式晶粒200，由於存在填充柱凸塊400之間的空間的介電材料(即，模塑層500)，也能夠改善對半導體封裝10的總體串擾現象的抑制。例如，矽材料在室溫且在1.0kHz的頻率下可以具有約11.68的介電常數，而EMC材料在室溫且在1.0kHz的頻率下可以具有約3.7的介電常數。橋式晶粒200和模塑層500之間的這種介電常數差異會影響諸如半導體封裝10的信號傳輸特性或信號完整性特性這樣的電特性。
柱凸塊400中的每一個可以具有比通孔210中的每一個的第一直徑D1大的第二直徑D2。由於通孔210中的每一個的第一直徑D1小於連接到通孔 210的柱凸塊400中的每一個的第二直徑D2，因此通孔210之間的距離可以相對大於柱凸塊400之間的距離。也就是說，柱凸塊400可以被設置成使得柱凸塊400之間的距離小於通孔210之間的距離。例如，相鄰的柱凸塊之間的距離可以小於對應的相鄰通孔之間的距離。另外，柱凸塊400之間的空間可以被填充有介電材料，並且通孔210之間的空間可以被填充有半導體材料。由於通孔210之間的距離可以相對大於柱凸塊400之間的距離，因此能夠減少由於通過相鄰的通孔210傳輸的信號之間的干擾而產生的雜訊。
如上所述，為了減少由於通過相鄰的通孔210傳輸的信號之間的干擾而產生的雜訊，可能有必要增大通孔210之間的距離。為了在不改變通孔210的間距尺寸的情況下增大通孔210之間的距離，可能需要減小第一直徑D1。為了形成具有與比穿透橋式晶粒200的第二直徑D2小的細小直徑對應的第一直徑D1的通孔210，可能需要減小橋式晶粒200的厚度T1。根據一實施方式，橋式晶粒200可以被設置成具有比半導體晶粒100的厚度T2小的厚度T1。因此，通孔210中的每一個可以被形成為具有矽通孔(TSV)形狀。結果，可以增大通孔210之間的距離，以抑制由於通過相鄰的通孔210傳輸的信號之間的干擾而產生的雜訊。
柱凸塊400中的每一個可以具有包含銅材料的金屬柱的形狀。柱凸塊400的長度L(即，高度)可以小於柱凸塊400的第二直徑D2。例如，柱凸塊400中的每一個的長度L可以為約60微米。柱凸塊400的長度L可以與橋式晶粒200的第一厚度T1大致相同。例如，橋式晶粒200的第一厚度T1可以為約50微米。柱凸塊400中的每一個可以具有約100微米的第二直徑D2。相比之下，通孔210中的每一個的第一直徑D1可以為約0.5微米。由於柱凸塊400被形成為具有與通孔210相比相對大的直徑(即，第二直徑D2)，因此諸如焊料凸塊這樣的連接器(未例示)可以直接連接到柱凸塊400的各個頂表面402。因此，不需要 用於增加連接器(未例示)和柱凸塊400的頂表面402之間的接觸區域的額外導電襯墊。
模塑層500可以延伸以填充半導體晶粒100的第二側表面103和柱凸塊400的第一側表面401之間的空間。模塑層500可以延伸以基本上覆蓋半導體晶粒100的第二側表面103的整個部分。模塑層500還可以延伸以覆蓋橋式晶粒200的面向半導體晶粒100的第二側表面103的第三側表面203。模塑層500還可以延伸以填充半導體晶粒100的第二側表面103和橋式晶粒200的第三側表面203之間的空間。
參照圖2和圖5，模塑層500可以被形成為露出半導體晶粒100的第二表面102。半導體晶粒100的第二表面102可以與模塑層500的頂表面501共平面。也就是說，模塑層500的頂表面501可以位於與半導體晶粒100的第二表面102基本上相同的高度處。柱凸塊400的頂表面402可以與半導體晶粒100的第二表面102共平面。由於模塑層500被形成為露出半導體晶粒100的第二表面102，因此與模塑層500被形成為覆蓋半導體晶粒100的整個部分的情況相比，半導體封裝10的總厚度可以具有減小的厚度。
模塑層500可以被形成為露出橋式晶粒200的與半導體晶粒100相對的第四側表面204。可以通過將模塑層500形成為露出橋式晶粒200的第四側表面204來提高半導體封裝10的熱輻射效率。被模塑層500露出的橋式晶粒200的第四側表面204和半導體晶粒100的第二表面102可以充當半導體封裝10的熱輻射路徑。
模塑層500可以覆蓋橋式晶粒200的第三側表面203和半導體晶粒100的第二側表面103，並且可以延伸以覆蓋橋式晶粒200的第四表面202和柱凸塊400的第一側表面401。因此，能夠提高模塑層500與橋式晶粒200的接合力，因為柱凸塊400與通孔210結合並且模塑層500延伸以包圍柱凸塊400的第一側表 面401。
再次參照圖2和圖4，半導體封裝10還可以包括再分配線300。再分配線300可以被設置成將半導體晶粒100電連接到通孔210。再分配線300中的每一條可以包括將半導體晶粒100的接觸襯墊110中的一個電連接到通孔210中的任一個的導電圖案。再分配線300可以被形成為包含諸如鋁(Al)材料、銅(Cu)材料、金(Au)材料等這樣的金屬材料。
再分配線300中的每一條可以包括襯墊交疊部分310、延伸線320或330+340以及通孔襯墊370。延伸線320和330+340可以包括第一延伸線320、第二延伸線330和第三延伸線340。襯墊交疊部分310可以接合到半導體晶粒100的接觸襯墊110中的任一個。襯墊交疊部分310可以與半導體晶粒100的接觸襯墊110中的一個接觸，以將接觸襯墊110中的一個電連接到延伸線320、330和340中的任一條。襯墊交疊部分310可以與半導體晶粒100的接觸襯墊110中的任一個交疊，以具有襯墊形狀。再分配線300的通孔襯墊370可以被佈置成具有比接觸襯墊110的間距尺寸還大的間距尺寸。
通孔襯墊370可以是與橋式晶粒200的通孔210中的任一個連接的導電圖案。通孔210的第一端可以分別連接到柱凸塊400，並且通孔210的第二端可以分別連接到再分配線300的通孔襯墊370。再分配線300的通孔襯墊370可以設置在橋式晶粒200的與柱凸塊400相對的第三表面201上，並且柱凸塊400可以設置在橋式晶粒200的與通孔襯墊370相對的第四表面202上。通孔210可以對應於將通孔襯墊370電連接到相應的柱凸塊400的導電圖案。通孔襯墊370可以被設置成在平面圖中與相應的通孔210交疊，並且柱凸塊400可以被設置成在平面圖中與相應的通孔210交疊。因此，當從平面圖觀看時，通孔襯墊370也可以被設置成分別與柱凸塊400交疊。通孔襯墊370可以是具有與柱凸塊400的第二直徑D2基本上相等或大致相同的第三直徑D3的導電圖案。通孔襯墊370可以具 有比通孔210的第一直徑D1大的第三直徑D3。
再分配線300的通孔襯墊370可以在橋式晶粒200的第三表面201上被佈置成多行。如圖4的平面圖中例示的，通孔襯墊370可以包括佈置在第一行的通孔襯墊371、佈置在第二行的通孔襯墊372、佈置在第三行的通孔襯墊373、佈置在第四行的通孔襯墊375和佈置在第五行的通孔襯墊377。可以將第一行至第五行順序定位成逐漸遠離半導體晶粒100。如圖4中例示的，通孔襯墊370可以被佈置成棋盤形狀(即，矩陣形式)。然而，圖4中例示的實施方式可以僅僅是本公開的各個實施方式中的一個。例如，在一些其它實施方式中，當從平面圖觀看時，每行中的通孔襯墊370可以沿著行方向以Z字形方式佈置。
再分配線300的第一延伸線320可以對應於將佈置在第一行的通孔襯墊371電連接到第一組襯墊交疊部分310的延伸線。也就是說，第一延伸線320可以將佈置在第一行的通孔襯墊371電連接到第一組接觸襯墊110。通孔210中的一些可以通過佈置在第一行的通孔襯墊371、第一延伸線320和第一組襯墊交疊部分310電連接到半導體晶粒100的接觸襯墊110中的一些。第一延伸線320可以是從半導體晶粒100的第一表面101跨越模塑層500延伸到橋式晶粒200的第三表面201上的導電圖案。
參照圖3和圖4，再分配線300的第二延伸線330可以對應於將佈置在第二行的通孔襯墊372電連接到第二組襯墊交疊部分310的延伸線。也就是說，第二延伸線330可以將佈置在第二行的通孔襯墊372電連接到第二組接觸襯墊110。通孔210中的一些可以通過佈置在第二行的通孔襯墊372、第二延伸線330和第二組襯墊交疊部分310電連接到半導體晶粒100的接觸襯墊110中的一些。第二延伸線330可以是從半導體晶粒100的第一表面101跨越模塑層500延伸到橋式晶粒200的第三表面201上的導電圖案。如圖4中例示的，第一延伸線320和第二延伸線330可以交替地設置。
再分配線300的第三延伸線340可以對應於將佈置在第二行的通孔襯墊372電連接到佈置在第三行的通孔襯墊373的延伸線。由於第三延伸線340將佈置在第二行的通孔襯墊372電連接到佈置在第三行的通孔襯墊373，因此通孔210當中的與第二行的通孔襯墊372耦接的第一通孔212可以電連接到通孔210當中的與第三行的通孔襯墊373耦接的第二通孔213。第三延伸線340可以將第一通孔212電連接到與第一通孔212相鄰的第二通孔213。第三延伸線340可以設置在橋式晶粒200的第三表面201上。
第一通孔212中的一個和第二通孔213中的一個可以通過第三延伸線340中的任一條電連接到第二延伸線330中的任一條。即使通過第一通孔212異常地傳輸信號，信號也可以通過第二通孔213正常地傳輸到第二延伸線330。因此，能夠實現半導體封裝10中包括的半導體晶粒100的可靠信號路徑。儘管第二延伸線330提供了資料信號路徑，但是第一延伸線320可以被用作包括電力電壓線和接地電壓線的電源線。
佈置在第四行的通孔襯墊375和佈置在第五行的通孔襯墊377可以設置在橋式晶粒200的第三表面201上，以充當第一虛設襯墊。也就是說，第四行中的通孔襯墊375和第五行中的通孔襯墊377可以與第一延伸線320、第二延伸線330和第三延伸線340電斷開和隔離。由於第四行中的通孔襯墊375和第五行中的通孔襯墊377對應於第一虛設襯墊，因此與第四行中的通孔襯墊375和第五行中的通孔襯墊377連接的通孔210也可以對應於電絕緣的第一虛設通孔215。連接到第一虛設通孔215的柱凸塊400也可以對應於電絕緣的第一虛設柱凸塊413。第一虛設襯墊375和377、第一虛設通孔215和第一虛設柱凸塊413可以被提供作為冗餘預備構件。
再次參照圖2，半導體封裝10可以包括介電層390，介電層390露出通孔襯墊370而覆蓋第一延伸線320、第二延伸線330和第三延伸線340以及襯 墊交疊部分310，以將延伸線320、330和340彼此電絕緣。介電層390可以被形成為覆蓋半導體晶粒100的第一表面101、橋式晶粒200的第三表面201以及半導體晶粒100和橋式晶粒200之間的模塑層500。介電層390可以包括露出通孔襯墊370的阻焊層。
連接器600可以附接到露出的通孔襯墊370，以將半導體封裝10電連接到外部裝置或另一半導體封裝。可以使用焊料凸塊或焊料球來實現連接器600。
圖6是例示根據實施方式的半導體封裝11的截面圖。在圖6中，具有與圖1至圖5中例示相同的形狀的構件表示基本上相同的元件。在圖6中，與圖1至圖5中使用的相同的元件符號表示基本上相同的元件。
參照圖6，半導體封裝11可以包括模塑層500-1，模塑層500-1具有包括在圖2的半導體封裝10中的模塑層500的擴展形狀。模塑層500-1可以包圍柱凸塊400-1的第一側表面401-1，並且可以露出柱凸塊400-1的頂表面402-1。柱凸塊400-1可以穿透模塑層500-1，以具有與圖2中例示的柱凸塊400相同的功能。模塑層500-1可以覆蓋橋式晶粒200的第四表面202，並且可以延伸以覆蓋橋式晶粒200的與半導體晶粒100相對的第四側表面204。由於模塑層500-1覆蓋橋式晶粒200的第四表面202以保護橋式晶粒200，因此橋式晶粒200不會暴露於外部環境。因此，模塑層500-1可以抑制因外部環境造成的橋式晶粒200的損壞或者在橋式晶粒200中形成裂縫。另外，模塑層500-1可以延伸以覆蓋半導體晶粒100的與接觸襯墊110相對的第二表面102。
圖7是例示根據實施方式的半導體封裝12的截面圖。圖8是例示根據實施方式的半導體封裝12-S的截面圖。圖8中例示的半導體封裝12-S可以對應於包括垂直堆疊的一對半導體封裝12的堆疊封裝。在圖7和圖8中，具有與圖1至圖5中例示相同的形狀的構件表示基本上相同的元件。在圖7和圖8中，與圖 1至圖5中使用的相同的參考標號表示基本上相同的元件。
參照圖7，半導體封裝12可以包括位於半導體晶粒100一側的橋式晶粒200-2。半導體封裝12還可以包括將橋式晶粒200-2的通孔210電連接到半導體晶粒100的接觸襯墊110的再分配線300-2。虛設晶粒250可以位於半導體晶粒100的與橋式晶粒200-2相對的另一側。
與橋式晶粒200-2不同，虛設晶粒250可以沒有通孔。但是，可以在虛設晶粒250上設置第二虛設襯墊370-5。當連接器600-2附接到與穿透橋式晶粒200-2的主體的通孔210連接的通孔襯墊370-2時，虛設連接器600-5可以附接到第二虛設襯墊370-5。第二虛設襯墊370-5可以與半導體晶粒100電絕緣。設置在虛設晶粒250上的第二虛設柱凸塊400-5也可以與半導體晶粒100電絕緣。
虛設晶粒250可以對應於具有小於橋式晶粒200-2的寬度W1的寬度W2的半導體晶粒。因此，與虛設晶粒250具有與橋式晶粒200-2相同的寬度的情況相比，能夠減小半導體封裝12的總寬度W3。在平面圖中，虛設晶粒250和橋式晶粒200-2可以在垂直於寬度方向的方向上具有基本上相同的長度。在其它實施方式中，虛設晶粒250可以具有與橋式晶粒200-2基本上相同的尺寸。另選地，虛設晶粒250的尺寸可以是與橋式晶粒200-2大致相同的尺寸。
參照圖7和圖8，由於虛設晶粒250和橋式晶粒200-2分別位於半導體晶粒100的兩側，因此半導體封裝12可以由於虛設晶粒250的凸塊連接結構而具有穩定的結構。因此，當具有與半導體封裝12相同配置的第一子封裝12-1和具有與半導體封裝12相同配置的第二子封裝12-2垂直地堆疊以提供半導體封裝12-S時，半導體封裝12-S可以被很好地平衡。
第一子封裝12-1和第二子封裝12-2可以彼此物理地接合，並且可以通過連接器600-2彼此電連接。在這種情況下，設置在第一子封裝12-1的虛設晶粒250-1上的第二虛設柱凸塊400-5可以使用虛設連接器600-5接合到設置在 第二子封裝12-2的虛設晶粒250-2上的第二虛設襯墊370-5。虛設連接器600-5、第二虛設柱凸塊400-5、第二虛設襯墊370-5以及虛設晶粒250-1和250-2可以充當用於防止第二子封裝12-2傾斜的平衡器件。也就是說，可以引入虛設連接器600-5、第二虛設柱凸塊400-5、第二虛設襯墊370-5以及虛設晶粒250-1和250-2，以在第二子封裝12-2堆疊在第一子封裝12-1上時保持平衡。因此，虛設連接器600-5、第二虛設柱凸塊400-5、第二虛設襯墊370-5以及虛設晶粒250-1和250-2可以提供半導體封裝12-S的對稱結構，以防止由於半導體封裝12-S的不對稱結構而產生半導體封裝12-S的物理缺陷。
圖9是例示根據實施方式的半導體封裝13的截面圖。在圖9中，具有與圖1至圖5中例示相同的形狀的構件表示基本上相同的元件。在圖9中，與圖1至圖5中使用的相同的元件符號表示基本上相同的元件。
參照圖9，半導體封裝13可以被配置為包括垂直堆疊在封裝基板700上的多個子封裝(即，第一子封裝10-1、第二子封裝10-2、第三子封裝10-3和第四子封裝10-4)。封裝基板700可以包括具有電路互連線的互連結構層，例如，印刷電路板(PCB)或中介層。雖然圖9例示了半導體封裝13包括第一子封裝10-1、第二子封裝10-2、第三子封裝10-3和第四子封裝10-4的示例，但是可以根據各個實施方式將子封裝的數目設置成不同。外部連接器750可以附接到封裝基板700，以將半導體封裝13電連接到另一電子系統。
第一子封裝10-1、第二子封裝10-2、第三子封裝10-3和第四子封裝10-4中的每一個可以具有與參照圖1至圖5描述的半導體封裝10基本上相同的配置。第一子封裝10-1、第二子封裝10-2、第三子封裝10-3和第四子封裝10-4中的每一個可以被配置為包括半導體晶粒100、分別設置在半導體晶粒100兩側的一對橋式晶粒200、柱凸塊400、模塑層500(下文中，被稱為第一模塑層)和再分配線300。第一子封裝10-1、第二子封裝10-2、第三子封裝10-3和第四子封 裝10-4可以通過連接器600彼此電連接。連接器600可以將上子封裝(例如，第二子封裝10-2)的通孔襯墊370電連接到下子封裝(例如，第一子封裝10-1)的柱凸塊400。連接器600可以直接接合到下子封裝(例如，第一子封裝10-1)的柱凸塊400。柱凸塊400中的每一個的頂表面402可以具有足以與連接器600中的任一個接觸的面積。因此，在柱凸塊400上可以不需要額外的導電襯墊。
半導體封裝13還可以包括覆蓋並保護第一子封裝10-1、第二子封裝10-2、第三子封裝10-3和第四子封裝10-4的堆疊結構的第二模塑層500-3。第二模塑層500-3可以延伸以填充第一子封裝10-1、第二子封裝10-2、第三子封裝10-3和第四子封裝10-4之間的空間。第二模塑層500-3可以包含諸如環氧塑模塑(EMC)材料這樣的囊封材料。
圖9中的半導體封裝13例示了圖1的半導體封裝10被用在模組封裝中或者用作堆疊封裝中的能夠堆疊的子封裝的示例。半導體封裝(圖1中的10)的橋式晶粒(圖1中的200)可以提供用於將垂直堆疊的第一子封裝10-1、第二子封裝10-2、第三子封裝10-3和第四子封裝10-4彼此電連接的垂直互連結構。圖6或圖7中例示的半導體封裝11或12也可以被用作構成諸如圖9中的半導體封裝13這樣的堆疊封裝的子封裝。
如上所述，圖9中的半導體封裝13可以採用圖1的半導體封裝10作為垂直堆疊以構成半導體封裝13的子封裝中的每一個。因此，半導體封裝13可以提供具有大容量的緊湊封裝。
根據各個實施方式，半導體封裝10可以被設置成包括半導體晶粒100和與半導體晶粒100間隔開的橋式晶粒200。另外，包括半導體晶粒100和與半導體晶粒100間隔開的橋式晶粒200的半導體封裝10可以被用作垂直堆疊的多個子封裝中的每一個，以提供與堆疊封裝對應的半導體封裝13。
圖10是例示包括採用根據本公開的實施方式的至少一個半導體 封裝的記憶卡7800的電子系統的方塊圖。記憶卡7800可以包括諸如非揮發性記憶體裝置這樣的記憶體7810和記憶體控制器7820。記憶體7810和記憶體控制器7820可以存儲資料或者讀出已存儲的資料。記憶體7810和記憶體控制器7820中的至少一個可以包括根據本公開的實施方式的至少一個半導體封裝。
記憶體7810可以包括根據本公開的實施方式製造的非揮發性記憶體裝置。記憶體控制器7820可以控制記憶體7810，使得回應於來自主機7830的讀/寫請求而讀出已存儲的資料或者存儲資料。
圖11是例示包括根據本公開的實施方式的至少一個半導體封裝的電子系統8710的方塊圖。電子系統8710可以包括控制器8711、輸入/輸出裝置8712和記憶體8713。控制器8711、輸入/輸出裝置8712和記憶體8713可以通過提供供資料移動的路徑的匯流排8715彼此耦接連接。
在一實施方式中，控制器8711可以包括一個或更多個微處理器、數位訊號處理器、微控制器和/或能夠執行與這些元件相同的功能的邏輯裝置。控制器8711或記憶體8713可以包括根據本公開的實施方式的一個或更多個半導體封裝。輸入/輸出裝置8712可以包括從鍵區、鍵盤、顯示裝置、觸控式螢幕等當中選擇的至少一個。記憶體8713是用於存儲資料的裝置。記憶體8713可以存儲將由控制器8711執行的資料和/或命令等。
記憶體8713可以包括諸如DRAM這樣的揮發性記憶體裝置和/或諸如快閃記憶體這樣的非揮發性記憶體裝置。例如，可以將快閃記憶體安裝到諸如移動終端或臺式電腦這樣的資訊處理系統。快閃記憶體可以構成固態磁碟(SSD)。在這種情況下，電子系統8710可以將大量資料穩定地存儲在快閃記憶體系統中。
電子系統8710還可以包括介面8714，介面8714被配置成向通訊網路發送資料和從通訊網路接收資料。介面8714可以是有線或無線類型。例 如，介面8714可以包括天線或者有線或無線收發器。
電子系統8710可以被實現為移動系統、個人電腦、工業電腦或執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理(PDA)、可攜式電腦、平板電腦、行動電話、智慧型電話、無線電話、膝上型電腦、記憶卡、數位音樂系統和資訊發送/接收系統中的任一個。
如果電子系統8710是能夠執行無線通訊的設備，則電子系統8710可以用於使用碼分多重存取(code division multiple access，CDMA)、全球行動通訊系統(global system for mobile communications，GSM通訊)、北美數位行動電話(north American digital cellular，NADC)、增強時分多重存取(enhanced-time division multiple access，E-TDMA)、寬頻碼分多重存取(wideband code division multiple access，WCDAM)、CDMA2000、長期演進(long term evolution，LTE)或無線寬頻網際網路(wireless broadband Internet，Wibro)的技術的通訊系統。
已經出於例示目的公開了本公開的實施方式。本領域的技術人士將領會的是，能夠在不脫離本公開和所附的申請專利範圍的範疇和精神的情況下進行各種修改、添加和替換。

Claims (29)

  1. 一種半導體封裝，該半導體封裝包括：半導體晶粒，該半導體晶粒上設置有接觸襯墊；橋式晶粒，該橋式晶粒被設置成與所述半導體晶粒間隔開；通孔，所述通孔穿透所述橋式晶粒；柱凸塊，所述柱凸塊連接到所述通孔的第一端，以從所述橋式晶粒的頂表面突出；模塑層，該模塑層被設置成覆蓋所述橋式晶粒，以包圍所述柱凸塊的第一側表面並且露出所述柱凸塊的頂表面；以及再分配線，所述再分配線包括與所述通孔的第二端連接的通孔襯墊和與所述通孔襯墊連接的延伸線，其中，所述通孔襯墊被佈置成第一行、第二行和第三行，並且其中，所述延伸線包括：第一延伸線，所述第一延伸線將所述第一行中的所述通孔襯墊連接到所述接觸襯墊當中的第一組接觸襯墊；第二延伸線，所述第二延伸線將所述第二行中的所述通孔襯墊連接到所述接觸襯墊當中的第二組接觸襯墊；以及第三延伸線，所述第三延伸線將所述第二行中的所述通孔襯墊連接到所述第三行中的所述通孔襯墊。
  2. 根據請求項1所述的半導體封裝，其中，所述通孔襯墊中的每一個的直徑大於所述通孔中的每一個的直徑。
  3. 根據請求項1所述的半導體封裝，其中，所述通孔襯墊被佈置在所述橋式晶粒上，以具有比所述半導體晶粒上的所述接觸襯墊的間距尺寸還大的間距尺寸。
  4. 根據請求項1所述的半導體封裝，其中，所述橋式晶粒的厚度小於所述半導體晶粒的厚度。
  5. 根據請求項4所述的半導體封裝，其中，所述橋式晶粒的厚度是所述半導體晶粒的厚度的大致一半。
  6. 根據請求項1所述的半導體封裝，其中，所述橋式晶粒被設置在所述半導體晶粒的一側，使得所述半導體晶粒的第二側表面面向所述橋式晶粒的第三側表面；並且其中，所述模塑層延伸以覆蓋所述半導體晶粒的所述第二側表面和所述橋式晶粒的所述第三側表面並且填充所述半導體晶粒和所述橋式晶粒之間的空間。
  7. 根據請求項6所述的半導體封裝，其中，所述模塑層露出所述橋式晶粒的與所述半導體晶粒相對的第四側表面。
  8. 根據請求項6所述的半導體封裝，其中，所述模塑層延伸以覆蓋所述橋式晶粒的與所述半導體晶粒相對的第四側表面。
  9. 根據請求項6所述的半導體封裝，其中，所述柱凸塊被設置成使得所述柱凸塊的所述第一側表面面向所述半導體晶粒的所述第二側表面；並且其中，所述模塑層填充所述半導體晶粒的所述第二側表面和所述柱凸塊的所述第一側表面之間的空間。
  10. 根據請求項9所述的半導體封裝，其中，所述模塑層露出所述半導體晶粒的與所述接觸襯墊相對的表面；並且其中，所述柱凸塊的頂表面位於與所述半導體晶粒的與所述接觸襯墊相對的表面基本上相同的高度處。
  11. 根據請求項9所述的半導體封裝，其中，所述模塑層延伸以覆蓋所述半導體晶粒的與所述接觸襯墊相對的表面。
  12. 根據請求項1所述的半導體封裝，該半導體封裝還包括：第一虛設襯墊，所述第一虛設襯墊被設置在所述橋式晶粒上，以與所述通孔襯墊相鄰並且與所述第一延伸線、所述第二延伸線和所述第三延伸線電斷開；第一虛設通孔，所述第一虛設通孔穿透所述橋式晶粒，以連接到所述第一虛設襯墊；以及第一虛設柱凸塊，所述第一虛設柱凸塊連接到所述第一虛設通孔。
  13. 根據請求項1所述的半導體封裝，該半導體封裝還包括與所述通孔襯墊連接的連接器。
  14. 根據請求項1所述的半導體封裝，該半導體封裝還包括附加橋式晶粒，該附加橋式晶粒被設置在所述半導體晶粒的與所述橋式晶粒相對的一側。
  15. 根據請求項1所述的半導體封裝，該半導體封裝還包括：虛設晶粒，該虛設晶粒被設置在所述半導體晶粒的與所述橋式晶粒相對的一側；以及第二虛設襯墊，所述第二虛設襯墊被設置在所述虛設晶粒上並且與所述半導體晶粒電絕緣。
  16. 根據請求項15所述的半導體封裝，其中，所述虛設晶粒的寬度小於所述橋式晶粒的寬度。
  17. 根據請求項1所述的半導體封裝，其中，所述柱凸塊中的每一個的直徑大於所述通孔中的每一個的直徑；其中，所述柱凸塊之間的距離小於所述通孔之間的距離。
  18. 根據請求項1所述的半導體封裝，其中，所述柱凸塊之間的空間被填充有絕緣材料；並且其中，所述通孔之間的空間被填充有構成所述橋式晶粒的主體的半導體材料。
  19. 一種半導體封裝，該半導體封裝包括：半導體晶粒，該半導體晶粒具有設置有接觸襯墊的第一表面、位於所述接觸襯墊對面的第二表面以及從所述第一表面的邊緣延伸到所述第二表面的邊緣的第二側表面；橋式晶粒，該橋式晶粒具有與所述第一表面共平面的第三表面、與所述第三表面相對並且位於與所述第二表面不同的高度處的第四表面、面向所述第二側表面中的一個的第三側表面以及從所述第三表面延伸到所述第四表面的通孔；柱凸塊，所述柱凸塊連接到所述通孔的第一端，以從所述橋式晶粒的所述第四表面突出並且具有面向所述第二側表面中的一個的第一側表面；模塑層，該模塑層被設置成覆蓋所述橋式晶粒的所述第四表面，以包圍所述柱凸塊的所述第一側表面，填充所述半導體晶粒的所述第二側表面和所述柱凸塊的所述第一側表面之間的空間，並且露出所述柱凸塊的頂表面；以及再分配線，所述再分配線將所述接觸襯墊電連接到所述通孔的第二端。
  20. 根據請求項19所述的半導體封裝，其中，所述再分配線包括：通孔襯墊，所述通孔襯墊連接到所述通孔的第二端並且被佈置成第一行、第二行和第三行，其中，所述通孔襯墊中的每一個的直徑大於所述通孔中的每一個的直徑；第一延伸線和第二延伸線，所述第一延伸線和所述第二延伸線從所述半導體晶粒的所述第一表面延伸到所述橋式晶粒的所述第三表面上，以將所述接觸 襯墊電連接到佈置在所述第一行和所述第二行的所述通孔襯墊；以及第三延伸線，所述第三延伸線被設置在所述橋式晶粒的所述第三表面上，以將佈置在所述第三行的所述通孔襯墊電連接到佈置在所述第二行的所述通孔襯墊，其中，所述再分配線中的每一條包括所述第一延伸線和所述第二延伸線中的一條以及佈置在所述第一行和所述第二行的所述通孔襯墊中的一個。
  21. 根據請求項19所述的半導體封裝，其中，所述模塑層延伸以覆蓋所述半導體晶粒的所述第二表面；並且其中，所述半導體晶粒的所述第二表面上的所述模塑層的厚度小於所述橋式晶粒的所述第四表面上的所述模塑層的厚度。
  22. 一種半導體封裝，該半導體封裝包括：半導體晶粒，該半導體晶粒上設置有接觸襯墊；橋式晶粒，該橋式晶粒與所述半導體晶粒間隔開並且被配置為包括穿透所述橋式晶粒的主體的通孔；柱凸塊，所述柱凸塊連接到所述通孔的第一端，以從所述橋式晶粒的頂表面突出；模塑層，該模塑層填充所述橋式晶粒和所述半導體晶粒之間的空間，延伸以包圍所述柱凸塊的側表面，並且露出所述柱凸塊的頂表面；以及再分配線，所述再分配線將所述通孔的第二端電連接到所述接觸襯墊。
  23. 根據請求項22所述的半導體封裝，其中，所述模塑層露出所述橋式晶粒的與所述半導體晶粒相對的側表面。
  24. 根據請求項22所述的半導體封裝，其中，所述模塑層延伸以覆蓋所述橋式晶粒的與所述半導體晶粒相對的側表面。
  25. 根據請求項22所述的半導體封裝， 其中，所述模塑層延伸以覆蓋所述半導體晶粒的與所述再分配線相對的表面；其中，所述半導體晶粒的與所述再分配線相對的表面上的所述模塑層的厚度小於包圍所述柱凸塊的側表面的所述模塑層的厚度。
  26. 根據請求項22所述的半導體封裝，該半導體封裝還包括與所述再分配線連接的連接器。
  27. 一種半導體封裝，該半導體封裝包括垂直堆疊的多個子封裝，所述多個子封裝中的每一個包括：半導體晶粒，該半導體晶粒上設置有接觸襯墊；橋式晶粒，該橋式晶粒被設置成與所述半導體晶粒間隔開；通孔，所述通孔穿透所述橋式晶粒；柱凸塊，所述柱凸塊連接到所述通孔的第一端，以從所述橋式晶粒的頂表面突出；第一模塑層，該第一模塑層被設置成覆蓋所述橋式晶粒，以包圍所述柱凸塊的第一側表面並且露出所述柱凸塊的頂表面；以及再分配線，所述再分配線包括與所述通孔的第二端連接的通孔襯墊和與所述通孔襯墊連接的延伸線，其中，所述通孔襯墊被佈置成第一行、第二行和第三行，並且其中，所述延伸線包括：第一延伸線，所述第一延伸線將所述第一行中的所述通孔襯墊連接到所述接觸襯墊當中的第一組接觸襯墊；第二延伸線，所述第二延伸線將所述第二行中的所述通孔襯墊連接到所述接觸襯墊當中的第二組接觸襯墊；以及第三延伸線，所述第三延伸線將所述第二行中的所述通孔襯墊連接到 所述第三行中的所述通孔襯墊。
  28. 根據請求項27所述的半導體封裝，該半導體封裝還包括設置在所述子封裝之間的連接器，其中，所述多個子封裝包括下子封裝和堆疊在所述下子封裝上的上子封裝，並且其中，所述連接器將所述上子封裝的所述通孔襯墊連接到所述下子封裝的所述柱凸塊。
  29. 根據請求項27所述的半導體封裝，該半導體封裝還包括第二模塑層，該第二模塑層覆蓋所述多個子封裝並且延伸以填充所述多個子封裝之間的空間。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI732517B (zh) * 2020-04-09 2021-07-01 矽品精密工業股份有限公司 電子封裝件及其製法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102556517B1 (ko) * 2018-08-28 2023-07-18 에스케이하이닉스 주식회사 브리지 다이를 포함하는 스택 패키지
KR20210027703A (ko) * 2019-09-02 2021-03-11 삼성디스플레이 주식회사 표시 장치
KR102674087B1 (ko) * 2019-09-06 2024-06-12 에스케이하이닉스 주식회사 전자기간섭 차폐층을 포함하는 반도체 패키지
US11239217B2 (en) * 2020-03-30 2022-02-01 Nanya Technology Corporation Semiconductor package including a first sub-package stacked atop a second sub-package
KR20220028741A (ko) * 2020-08-31 2022-03-08 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
TWI807420B (zh) * 2021-09-15 2023-07-01 大陸商青島新核芯科技有限公司 電子裝置及其製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW462120B (en) * 2000-11-10 2001-11-01 Siliconware Precision Industries Co Ltd Tape carrier type semiconductor package structure
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
KR101236798B1 (ko) 2011-02-16 2013-02-25 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨 적층형 반도체 패키지 제조 방법
KR101874803B1 (ko) 2012-01-20 2018-08-03 삼성전자주식회사 패키지 온 패키지 구조체
US9502391B2 (en) * 2012-05-25 2016-11-22 Nepes Co., Ltd. Semiconductor package, fabrication method therefor, and package-on package
US9449943B2 (en) * 2013-10-29 2016-09-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of balancing surfaces of an embedded PCB unit with a dummy copper pattern
US9768090B2 (en) * 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US20170263546A1 (en) * 2014-03-07 2017-09-14 Bridge Semiconductor Corporation Wiring board with electrical isolator and base board incorporated therein and semiconductor assembly and manufacturing method thereof
US10453785B2 (en) * 2014-08-07 2019-10-22 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming double-sided fan-out wafer level package
KR102352677B1 (ko) * 2014-08-27 2022-01-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160122022A (ko) * 2015-04-13 2016-10-21 에스케이하이닉스 주식회사 인터포저를 갖는 반도체 패키지 및 제조 방법
US20160365334A1 (en) * 2015-06-09 2016-12-15 Inotera Memories, Inc. Package-on-package assembly and method for manufacturing the same
TWI611534B (zh) * 2015-09-03 2018-01-11 鈺橋半導體股份有限公司 適用於可堆疊式半導體組體之具有凹穴的互連基板、其製作方法及垂直堆疊式半導體組體
US10529666B2 (en) 2016-11-29 2020-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10546817B2 (en) * 2017-12-28 2020-01-28 Intel IP Corporation Face-up fan-out electronic package with passive components using a support

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI732517B (zh) * 2020-04-09 2021-07-01 矽品精密工業股份有限公司 電子封裝件及其製法

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