CN111613601B - 包括桥接晶片的半导体封装件 - Google Patents

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Abstract

包括桥接晶片的半导体封装件。一种半导体封装件包括外部再分配线(RDL)结构、设置在外部RDL结构上的第一半导体芯片、层叠在第一半导体芯片上的层叠模块以及层叠在外部RDL结构上的桥接晶片。层叠模块的一部分从第一半导体芯片的侧表面横向突出。桥接晶片支撑层叠模块的突出部。层叠模块包括内部RDL结构、设置在内部RDL结构上的第二半导体芯片、设置在内部RDL结构上的电容器晶片以及内部密封剂。电容器晶片用作第二半导体芯片的去耦电容器。

Description

包括桥接晶片的半导体封装件
技术领域
本公开涉及半导体封装技术，更具体地，涉及一种包括桥接晶片的半导体封装件。
背景技术
近来，已经将许多努力付诸于将多个半导体芯片集成到单个半导体封装件中。也就是说，已经尝试了增加封装件集成密度来实现通过多功能操作来高速处理大量数据的高性能半导体封装件。例如，***级封装(SiP)技术可以被认为是用于实现高性能半导体封装的有吸引力的候选。每个SiP中包括的多个半导体芯片并排设置。然而，这可能导致难以减小SiP的宽度。因此，已经提出了用于将多个半导体芯片设置在SiP封装件中的各种技术来减小SiP的尺寸。
发明内容
根据一个实施方式，一种半导体封装件包括：外部再分配线(RDL)结构；第一半导体芯片，该第一半导体芯片设置在外部RDL结构上；层叠模块，该层叠模块层叠在第一半导体芯片上，使得在平面图中层叠模块的一部分从第一半导体芯片的侧表面横向突出；以及桥接晶片，该桥接晶片层叠在外部RDL结构上以支撑层叠模块的突出部，并且被配置为包括将层叠模块电连接到外部RDL结构的导电通孔。层叠模块包括：内部RDL结构；第二半导体芯片，该第二半导体芯片设置在内部RDL结构上，使得第二半导体芯片的芯片焊盘电连接到内部RDL结构；电容器晶片，该电容器晶片与第二半导体芯片间隔开地设置在内部RDL结构上，并且被配置为包括通过内部RDL结构电连接至芯片焊盘的电容器；以及内部密封剂，该内部密封剂形成在内部RDL结构上，以覆盖第二半导体芯片和所述电容器晶片。
附图说明
图1是例示了根据一个实施方式的***级封装件(SiP)的截面图。
图2是例示了图1的一部分(包括桥接晶片)的放大截面图。
图3是例示了将图2所示的半导体芯片彼此连接的电路径的立体图。
图4是聚焦于图1的桥接晶片的放大截面图。
图5是例示了图4的桥接晶片中所包括的柱状凸块的阵列的平面图。
图6是例示了图1所示的半导体芯片之间的连接部的放大截面图。
图7是例示了根据另一实施方式的SiP的截面图。
图8是例示了根据又一实施方式的SiP的截面图。
图9是例示了图8的一部分(包括通模孔(through mold vias))的截面图。
图10是例示了根据一个实施方式的半导体封装件的截面图。
图11是例示了根据一个实施方式的半导体封装件的电容器晶片的截面图。
图12是例示了根据一个实施方式的设置在半导体封装件的层叠模块中的内部再分配线的平面图。
图13是例示了采用包括根据一个实施方式的至少一个SiP或至少一个半导体封装件的存储卡的电子***的框图。
图14是例示了包括根据一个实施方式的至少一个SiP或至少一个半导体封装件的另一电子***的框图。
具体实施方式
本文所使用的术语可以对应于考虑到它们在实施方式中的功能而选择的词，并且根据实施方式所属领域的普通技术人员，术语的含义可以被解释为不同。如果进行了详细定义，则可以根据定义来解释术语。除非另有定义，否则本文所使用的术语(包括技术术语和科学术语)具有与实施方式所属领域的普通技术人员通常所理解的含义相同的含义。
将理解的是，尽管在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开，而不用于仅限定元件本身或者表示特定顺序。
还应理解，当元件或层被称为在另一元件或层“上”、“上方”、“下方”、“下面”或“外部”时，该元件或层可以与另一元件或层直接接触，或者可以存在中间元件或层。用于描述元件或层之间的关系的其它词语(例如，“在…之间”与“直接在…之间”或“与…相邻”与“与…直接相邻”)应该以类似的方式来解释。
可以使用诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”、“顶部”、“底部”之类的空间相对术语来描述元件和/或特征与另一元件和/或特征的关系，例如，如附图中示出的。将理解的是，除了附图中描绘的方向性之外，空间相对术语还旨在涵盖装置在使用和/或操作中的不同方向。例如，当附图中的装置被翻转时，被描述为在其它元件或特征下方和/或之下的元件将被定向为在其它元件或特征上方。装置可以以其它方式(旋转90度或其它方向)来定向，并据此解释本文使用的空间相对描述语。
***级封装件(SiP)可以对应于半导体封装件，并且半导体封装件可以包括诸如半导体芯片或半导体晶片之类的电子装置。半导体芯片或半导体晶片可以通过使用晶片锯切工艺将诸如晶圆的半导体基板分成多片来获得。半导体芯片可以对应于存储器芯片、逻辑芯片、专用集成电路(ASIC)芯片、应用处理器(AP)、图形处理单元(GPU)、中央处理单元(CPU)或片上***(SoC)。存储器芯片可以包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、NAND型闪存电路、NOR型闪存电路、磁随机存取存储器(MRAM)电路、电阻随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。逻辑芯片可以包括集成在半导体基板上的逻辑电路。半导体封装件可用于诸如移动电话、与生物技术或医疗保健相关联的电子***或可穿戴电子***之类的通信***中。半导体封装件可以适用于物联网(IoT)。
在整个说明书中，相同的附图标记指代相同的元件。即使参照一附图未提及或描述一附图标记，也会参照另一附图提及或描述该附图标记。另外，即使在附图中未示出一附图标记，也会参照另一附图来提及或描述附图标记。
图1是例示了根据一个实施方式的***级封装件(SiP)10的截面图。
参照图1，SiP 10可以被配置为包括再分配线(RDL)结构100、第一半导体芯片300、第二半导体芯片400和桥接晶片500。
第一半导体芯片300可以设置在RDL结构100上。第二半导体芯片400可以层叠在第一半导体芯片300的与RDL结构100相对的表面上，以与第一半导体芯片300交叠。第二半导体芯片400可以层叠在第一半导体芯片300上，以具有与悬突部相对应的突出部435，所述悬突部从与第一半导体芯片300的侧表面对齐的垂直线起横向突出。桥接晶片500可以设置在RDL结构100上以支撑第二半导体芯片400的突出部435。桥接晶片500可以设置在第二半导体芯片400的突出部435与RDL结构100之间，并且可以设置成在与突出部435相同的方向上与第一半导体芯片300横向间隔开。
SiP 10还可以包括形成在RDL结构100上的模制层700。模制层700可以形成为覆盖第一半导体芯片300和桥接晶片500。模制层700可以延伸以覆盖第二半导体芯片400。模制层700可以形成为围绕并保护第二半导体芯片400，并露出第二半导体芯片400的与第一半导体芯片300相对的第二表面402。在模制层700被形成为使第二半导体芯片400的第二表面402露出的情况下，通过SiP 10的操作产生的来自第二半导体芯片400和第一半导体芯片300的热可以通过第二半导体芯片400的第二表面402更容易地散发到外部空间。模制层700可以由各种模制材料或封装材料中的任何一种形成。例如，模制层700可以由环氧模塑料(EMC)材料形成。
图2是例示了图1的一部分(包括桥接晶片500)的放大截面图。
参照图1和图2，RDL结构100可以包括第一RDL图案120。第一RDL图案120可以是具有与第一半导体芯片300的一部分交叠的第一端和与桥接晶片500的一部分交叠的第二端的导电图案。
第一半导体芯片300可以包括第一组芯片焊盘310。第一半导体芯片300可以设置在RDL结构100上，使得第一半导体芯片300的第一芯片焊盘312电连接到第一RDL图案120的第一端。第一芯片焊盘312可以是第一组芯片焊盘310中的任何一个。第一半导体芯片300可以以倒装芯片形式安装在RDL结构100上，使得第一半导体芯片300的第一组芯片焊盘310面对RDL结构100。
第一组内部连接器610可以设置在第一半导体芯片300和RDL结构100之间，以将第一半导体芯片300电连接到RDL结构100。第一组内部连接器610可以是导电凸块或焊料凸块。第五内部连接器612可以接合到第一RDL图案120的一部分，以将第一芯片焊盘312电连接到第一RDL图案120。第五内部连接器612可以是第一组内部连接器610中的任何一个。
第二半导体芯片400可以包括设置在第二半导体芯片400的突出部435上的第二组芯片焊盘410。第二半导体芯片400可以以倒装芯片的形式安装在第一半导体芯片300上。因此，设置在突出部435上的第二芯片焊盘412可以面对RDL结构100。因为第二芯片焊盘412被设置在突出部435上，所以第二芯片焊盘412不可能与第一半导体芯片300垂直交叠，从而暴露于第一半导体芯片300的外部区域中。第二芯片焊盘412可以是第二组芯片焊盘410中的任何一个。
桥接晶片500可以设置在RDL结构100上以与第二半导体芯片400的突出部435交叠。桥接晶片500可以被配置为包括主体510和贯穿主体510的多个通孔520。虽然在附图中未示出，但是绝缘层可以附加地设置在主体510与每个通孔520之间，以使通孔520与主体510电绝缘。第一通孔522可以被设置为与第二半导体芯片400的第二芯片焊盘412交叠并且可以电连接到第二芯片焊盘412。第一通孔522可以是通孔520中的任何一个。第一通孔522可以设置为与第一RDL图案120的第二端交叠，并且可以电连接到与第一通孔522交叠的第一RDL图案120。第一通孔522可以设置为在垂直方向上将第二芯片焊盘412电连接到第一RDL图案120。
桥接晶片500还可以包括多个柱状凸块530。第一柱状凸块532可以设置在主体510上以从主体510的顶表面突出。第一柱状凸块532可以连接至第一通孔522的顶部。第一柱状凸块532可以是柱状凸块530中的任何一个。
第三组内部连接器630可以设置在桥接晶片500与第二半导体芯片400之间，以将桥接晶片500电连接至第二半导体芯片400。桥接晶片500可以通过第三组内部连接器630接合至第二半导体芯片400，并且可以通过第三组内部连接器630电连接到第二半导体芯片400。第二内部连接器632可以将第二芯片焊盘412电连接到第一柱状凸块532。第二内部连接器632可以是第三组内部连接器630中的任何一个。桥接晶片500还可以包括设置在主体510的底表面上的过孔焊盘540。第一过孔焊盘542可以连接至第一通孔522的底部。第一过孔焊盘542可以是过孔焊盘540中的任何一个。
第二组内部连接器620可以设置在桥接晶片500和RDL结构100之间，以将桥接晶片500电连接到RDL结构100。桥接晶片500可以通过第二组内部连接器620接合到RDL结构100，并且可以通过第二组内部连接器620电连接到RDL结构100。第一内部连接器622可以接合并电联接到第一过孔焊盘542。第一内部连接器622可以是第二组内部连接器620的任何一个。第一内部连接器622可以接合到第一RDL图案120的一部分，以将第一过孔焊盘542电连接到第一RDL图案120。
图3是例示了图2所示的将第一半导体芯片300和第二半导体芯片400彼此电连接的第一电路径P1的立体图。
参照图2和图3，桥接晶片500在结构上支撑第二半导体芯片400的突出部435，并且还提供将第二半导体芯片400电连接至第一半导体芯片300的第一电路径P1的一部分。第一电路径P1可以被配置为包括第二半导体芯片400的第二芯片焊盘412、第二内部连接器632、第一柱状凸块532、第一通孔522、第一过孔焊盘542、第一内部连接器622、第一RDL图案120、第五内部连接器612和第一半导体芯片300的第一芯片焊盘312。
第一半导体芯片300可以是执行数据的逻辑操作的处理器。例如，第一半导体芯片300可以包括诸如执行逻辑操作的应用处理器之类的片上***(SoC)。第二半导体芯片400可以是存储数据的存储器半导体芯片。存储器半导体芯片可以用作临时存储并提供在SoC的逻辑操作中使用的数据的高速缓存存储器芯片。第二半导体芯片400可以被配置为包括DRAM装置。
如图3所示，第一半导体芯片300的第一组芯片焊盘310可以均匀地设置在第一半导体芯片300的第一表面301的整个区域上。第二半导体芯片400的第二组芯片焊盘410可以设置在第二半导体芯片400的突出部435上。第二半导体芯片400的第二组芯片焊盘410可以设置在第二半导体芯片400的悬突出第一半导体芯片300(未与第一半导体芯片300交叠)的一部分(即，突出部435)上。第二半导体芯片400的第二组芯片焊盘410可以设置在第二半导体芯片400的***区域430上。其上设置有第二组芯片焊盘410的***区域430可以位于第二半导体芯片400的突出部435的第一表面401上。
第二半导体芯片400可以与第一半导体芯片300部分地交叠。第二半导体芯片400的除了突出部435之外的其它区域可以与第一半导体芯片300交叠。第二半导体芯片400的其它区域可以被第一半导体芯片300遮盖。因此，第二半导体芯片400的第二组芯片焊盘410不可以设置在第二半导体芯片400的其它区域上。
第一芯片焊盘312可以通过第一电路径P1电连接到第二半导体芯片400的第二芯片焊盘412。第一芯片焊盘312可以是第一组芯片焊盘310中的一个。尽管图3将第一电路径P1例示为单个路径，但是SiP 10可以包括多个第一电路径P1。在这种情况下，第一组芯片焊盘310可以分别通过多个第一电路径P1电连接到第二组芯片焊盘410。在实施方式中，多个第一电路径P1中的每一个可以被配置为包括第二半导体芯片400的第二组芯片焊盘410中的一个、第三组内部连接器630中的一个、柱状凸块530中的一个、通孔520中的一个、过孔焊盘540中的一个、第二组内部连接器620中的一个、第一RDL图案120中的一个、第一组内部连接器610中的一个以及第一半导体芯片300的第一组芯片焊盘310中的一个。因为第二半导体芯片400通过多个第一电路径P1电连接至第一半导体芯片300，因此可以在第一半导体芯片300和第二半导体芯片400之间设置多个输入/输出(I/O)路径。也就是说，因为相邻的两个半导体芯片通过与I/O路径相对应的多个短信号路径彼此电连接，所以可以在两个相邻的半导体芯片之间通过多条路径而不是通过单条路径同时发送相对多的数据。因此，可以使用并行路径以给定的速度从第一半导体芯片300向第二半导体芯片400传输更大量的数据，反之亦然。如果第一半导体芯片300是逻辑芯片(例如，处理器芯片)，并且第二半导体芯片400是存储器芯片，则第一半导体芯片300可以与用作高性能高速缓冲存储器的第二半导体芯片400一起操作。因此，可以提高包括第一半导体芯片300和第二半导体芯片400的SiP10的操作速度和性能。
再次参照图2，第二半导体芯片400还可以包括在突出部435上与第二芯片焊盘412间隔开地设置的第三芯片焊盘411。桥接晶片500还可以包括设置为与第三芯片焊盘411基本交叠的第二柱状凸块531。桥接晶片500还可以包括第二通孔521，第二通孔521电连接到第二柱状凸块531并且被设置为与第一通孔522间隔开。桥接晶片500还可以包括电连接到第二通孔521的第二过孔焊盘541。
RDL结构100还可以包括设置为与第一RDL图案120间隔开的第二RDL图案110。第二RDL图案110可以设置为具有与第二过孔焊盘541交叠的部分。第二RDL图案110可以通过第五RDL图案140电连接到第一外部连接器210。第一外部连接器210可以是连接到RDL结构100的多个外部连接器200中的一个。外部连接器200可以用作将SiP 10电连接到外部装置的连接端子或连接引脚。外部连接器200可以是诸如焊球之类的连接构件。
RDL结构100还可以包括设置在第五RDL图案140和第二RDL图案110之间的第一介电层191。第一RDL图案120和第二RDL图案110可以设置在第一介电层191的顶表面上，并且第五RDL图案140可以设置在第一介电层191的底表面上。第五RDL图案140可以基本上贯穿第一介电层191以连接到第二RDL图案110。RDL结构100还可以包括第二介电层193，第二介电层193设置在第一介电层191的与外部连接器200相对的顶表面上，以将第二RDL图案110与第一RDL图案120电隔离。RDL结构100还可以包括第三介电层195，第三介电层195设置在第一介电层191的与第一半导体芯片300相对的底表面上，以将第五RDL图案140与SiP 10的外部空间电隔离。第一外部连接器210可以基本上贯穿第三介电层195，以连接到第五RDL图案140。
第六内部连接器621可以接合到第二RDL图案110，以将第二过孔焊盘541电连接到第二RDL图案110。第六内部连接器621可以是将桥接晶片500电连接到RDL结构100的第二组内部连接器620中的任何一个。第七内部连接器631可以将第二柱状凸块531电连接到第三芯片焊盘411。第七内部连接器631可以是将桥接晶片500电连接到第二半导体芯片400的第三组内部连接器630中的任何一个。
参照图2和图3，可以提供第二电路径P2以包括第一外部连接器210、第五RDL图案140、第二RDL图案110、第六内部连接器621、第二过孔焊盘541、第二通孔521、第二柱状凸块531、第七内部连接器631和第三芯片焊盘411。第二电路径P2可以是将第二半导体芯片400电连接到第一外部连接器210的路径。与第一电路径P1不同，第二电路径P2不可以电连接到第一半导体芯片300。第一电路径P1可以将第一半导体芯片300和第二半导体芯片400彼此电连接，使得第一半导体芯片300和第二半导体芯片400彼此通信。相反，第二电路径P2可以用作用于向第二半导体芯片400供应电源电压或接地电压的电路径。
再次参照图2，RDL结构100还可以包括设置为与第一RDL图案120和第二RDL图案110间隔开的第三RDL图案130。第三RDL图案130可以被定位为与第一半导体芯片300交叠。第三RDL图案130可以通过第六RDL图案150电连接到第二外部连接器230。第一半导体芯片300还可以包括设置为与第一芯片焊盘312间隔开的第四芯片焊盘313。第三内部连接器613可以设置为将第四芯片焊盘313电连接到第三RDL图案130。第三内部连接器613可以是将第一半导体芯片300电连接到RDL结构100的第一组内部连接器610中的任何一个。
第三电路径P3可以设置为包括第四芯片焊盘313、第三内部连接器613、第三RDL图案130、第六RDL图案150和第二外部连接器230。第三电路径P3可以是将第一半导体芯片300电连接至第二外部连接器230的电路径。第一半导体芯片300可以通过第三电路径P3与外部装置通信，或者可以通过第三电路径P3从外部装置接收电力。
图4是例示了图1的一部分(包括桥接晶片500)的放大截面图。图5是例示了图4所示的桥接晶片500的柱状凸块530的平面图。
参照图1和图4，桥接晶片500的主体510可以对应于诸如硅基板之类的半导体基板。当桥接晶片500的主体510由硅材料制成时，可以使用应用于硅晶圆的光刻工艺来形成通孔520。桥接晶片500的通孔520可以对应于具有直径D1的硅通孔(TSV)。直径D1可以小于贯穿模制层的通模孔(TMV)的直径。因此，可以增加在具有有限尺寸的主体510中所形成的通孔520的数量。
如图3所示，第二组芯片焊盘410可以密集地设置在第二半导体芯片400的突出部435上。桥接晶片500的电连接到第二组芯片焊盘410的柱状凸块530可以包括至少两个凸块，如图5所示。在这种情况下，桥接晶片500的通孔520可以与第二组芯片焊盘410对齐以交叠，使得柱状凸块530与第二半导体芯片400的第二组芯片焊盘410交叠。因为桥接晶片500的通孔520是使用TSV工艺形成的，所以通孔520可以形成为例如与TMV的直径相比具有相对小的值的直径D1。因此，可以使得桥接晶片500的与多个I/O端子、电源端子和接地端子分别对应的通孔520的数量最大化。也就是说，即使第二组芯片焊盘410被密集地设置，也可以形成桥接晶片500的通孔520，以使得通孔520被定位为具有与第二组芯片焊盘410相同的节距尺寸。因此，即使第二组芯片焊盘410被密集地设置，也可以将第二组芯片焊盘410垂直地连接到桥接晶片500的相应通孔520，而无需在第二半导体芯片400上形成任何再分配线。
如果通孔520的直径D1减小，则通孔520的垂直长度也可以减小。当形成通孔520以贯穿具有厚度T3的主体510时，由于填充有通孔520的导通孔的纵横比的限制，在减小通孔520的直径D1方面可能存在限制。为了减小桥接晶片500的通孔520的直径D1，可能需要减小主体510的厚度T3以满足通孔520所形成于的导通孔的纵横比的限制。为了增加形成于主体510中的通孔520的数量，可能需要将主体510的厚度T3减小为比第一半导体芯片300的厚度T1小。在这种情况下，可以减小桥接晶片500的通孔520的直径D1。
为了使桥接晶片500在结构上支撑第二半导体芯片400，将桥接晶片500的总厚度T2设置为等于第一半导体芯片300的厚度T1可以是有效的。例如，比第一半导体芯片300的厚度T1小的主体510的厚度T3可以由桥接晶片500的柱状凸块530的厚度T4和桥接晶片500的过孔焊盘540的厚度T5来补偿。也就是说，通过适当地调整桥接晶片500的柱状凸块530的厚度T4，可以将桥接晶片500的总厚度T2调整为等于第一半导体芯片300的厚度T1。桥接晶片500的总厚度T2可以包括桥接晶片500的柱状凸块530的厚度T4、桥接晶片500的过孔焊盘540的厚度T5以及主体510的厚度T3。
柱状凸块530可以分别直接接合到第三组内部连接器630。第一柱状凸块532的直径D2可以大于通孔520的直径D1。因此，用作第三组内部连接器630的焊料凸块可以分别直接接合到桥接晶片500的柱状凸块530。为了使桥接晶片500的过孔焊盘540直接接合到第二组内部连接器620，过孔焊盘540的直径D3可以大于通孔520的直径D1。
图6是例示了图1所示的第一半导体芯片300和第二半导体芯片400之间的连接部的放大截面图。
参照图1和图6，第二半导体芯片400可以与第一半导体芯片300部分地交叠，并且第二半导体芯片400的突出部435可以由桥接晶片500支撑。第二半导体芯片400的突出部435通过第三组内部连接器630接合至桥接晶片500，并且可以使用虚设凸块690来支撑第二半导体芯片400的与突出部435相对的边缘436。因为虚设凸块690支撑第二半导体芯片400的边缘436，所以可以防止第二半导体芯片400倾斜。因为在第二半导体芯片400的突出部435接合到桥接晶片500时虚设凸块690设置在第一半导体芯片300和第二半导体芯片400之间，所以第二半导体芯片400可以保持水平。
虚设凸块690可以是焊料凸块。虚设凸块690可以附接到第二半导体芯片400的第一表面401。虚设接合焊盘691可以形成在第二半导体芯片400的第一表面401上。在这种情况下，虚设凸块690可以接合至虚设接合焊盘691。虚设接合焊盘691可以形成在设置于第二半导体芯片400的第一表面401上的钝化层425上。虚设接合焊盘691可以使用金属溅射工艺形成在钝化层425上。钝化层425可以形成为覆盖第二半导体芯片400的主体420(由硅材料制成)并使其电绝缘。因此，虚设凸块690可以与第二半导体芯片400的内部电路电绝缘。虚设凸块690可以与第一半导体芯片300的与RDL结构100相对的第二表面302接触。
图7是例示了根据另一实施方式的SiP 11的截面图。
参照图7，SiP 11可以被配置为包括RDL结构100、第一半导体芯片300、第二半导体芯片400、桥接晶片500和模制层700。第二半导体芯片400可以与第一半导体芯片300部分地交叠，并且第二半导体芯片400的突出部435可以由桥接晶片500支撑。粘合层690L可以设置在第一半导体芯片300和第二半导体芯片400之间。粘合层690L可以支撑第二半导体芯片400。当第二半导体芯片400的突出部435接合至桥接晶片500并由桥接晶片500支撑时，粘合层690L可以防止第二半导体芯片400倾斜。粘合层690L可以帮助第二半导体芯片400保持水平。
粘合层690L可以附接到第二半导体芯片400的第一表面401和第一半导体芯片300的第二表面302。粘合层690L可以将第二半导体芯片400接合至第一半导体芯片300。
图8是例示了根据又一实施方式的SiP 12的截面图。图9是例示了图8的一部分(包括通模孔(TMV)2800)的截面图。
参照图8，SiP 12可以实现为具有封装体叠层(PoP)形状。SiP 12可以被配置为包括第一子封装件SP1和安装在第一子封装件SP1上的第二子封装件SP2。第一子封装件SP21可以被配置为包括RDL结构2100、第一半导体芯片2300、第二半导体芯片2400、桥接晶片2500、模制层2700和TMV 2800。
RDL结构2100可以被配置为包括第一RDL图案2120、第二RDL图案2110、第三RDL图案2130、第四RDL图案2170、第五RDL图案2140、第六RDL图案2150、第七RDL图案2180以及第八RDL图案2190。RDL结构2100还可以包括第一介电层2191、第二介电层2193和第三介电层2195。第一RDL图案2120、第二RDL图案2110、第三RDL图案2130、第四RDL图案2170和第七RDL图案2180可以设置在第一介电层2191的顶表面上。第二介电层2193可以设置在第一介电层2191的顶表面上以使第一RDL图案2120、第二RDL图案2110、第三RDL图案2130、第四RDL图案2170和第七RDL图案2180彼此电绝缘。第五RDL图案2140、第六RDL图案2150和第八RDL图案2190可以设置在第一介电层2191的与第二介电层2193相对的底表面上。第三介电层2195可以形成在第一介电层2191的底表面上，以使第五RDL图案2140、第六RDL图案2150和第八RDL图案2190彼此电绝缘。
RDL结构2100可以对应于电连接到第一半导体芯片2300和第二半导体芯片2400的互连结构。在另一实施方式中，印刷电路板(PCB)可以用作互连结构。
外部连接器2200可以附接到RDL结构2100。外部连接器2200可以包括彼此间隔开并且彼此电绝缘的第一外部连接器2210、第二外部连接器2230和第三外部连接器2270。
第一半导体芯片2300可以包括片上***(SoC)，并且第二半导体芯片2400可以包括第一存储器半导体芯片。第二子封装件SP2可以包括连接到与第一半导体芯片2300相对应的SoC的第二存储器半导体芯片。第二存储器半导体芯片可以包括NAND型闪存装置或DRAM装置。第一存储器半导体芯片可以充当临时存储器装置或缓冲存储器装置，并且第二存储器半导体芯片可以充当主存储器装置。
第一半导体芯片2300可以包括多个芯片焊盘2310。第一半导体芯片2300的芯片焊盘2310可以包括第一芯片焊盘2312、第四芯片焊盘2313和第五芯片焊盘2317。
第一半导体芯片2300可以通过多个内部连接器2610电连接到RDL结构2100。内部连接器2610可以包括第三内部连接器2613、第四内部连接器2617和第五内部连接器2612。
第二半导体芯片2400可以包括与悬突部相对应的突出部2435，该悬突部从与第一半导体芯片2300的侧表面对齐的垂直线起横向突出。第二半导体芯片2400包括设置在突出部2435上的多个芯片焊盘2410。
桥接晶片2500可以在结构上支撑第二半导体芯片2400的突出部2435。桥接晶片2500可以被配置为包括主体2510、通孔2520、柱状凸块2530和过孔焊盘2540。
桥接晶片2500可以通过内部连接器2620电连接到RDL结构2100。桥接晶片2500可以通过其它内部连接器2630电连接到第二半导体芯片2400。
多个虚设凸块2690可以设置在第一半导体芯片2300和第二半导体芯片2400之间，以保持第二半导体芯片2400的水平。
TMV 2800可以基本上贯穿模制层2700以电连接到RDL结构2100。第二子封装件SP2可以设置在模制层2700上，并且可以通过互连器2250电连接到TMV 2800。互连器2250可以是诸如焊球之类的连接构件。尽管在附图中未示出，但是第二子封装件SP2可以设置为包括含有集成电路的半导体晶片、用于在半导体晶片中的组件之间进行电连接的内部互连线以及保护半导体晶片的模制层。
参照图9，与TMV 2800中的任何一个对应的第一TMV 2817可以连接到第四RDL图案2170的一端。第四RDL图案2170的另一端可以通过第四内部连接器2617电连接到第一半导体芯片2300的第五芯片焊盘2317。第一TMV 2817可以通过与互连器2250中的任何一个相对应的第一互连器2257电连接到第二子封装件SP2。第一互连器2257、第一TMV 2817、第四RDL图案2170、第四内部连接器2617和第五芯片焊盘2317可以组成第四电路径P4。第四电路径P4可以是将第二子封装件SP2连接到第一半导体芯片2300的信号路径。
与TMV 2800中的任何一个对应的第二TMV 2818可以将第七RDL图案2180电连接到与互连器2250中的任何一个对应的第二互连器2258。第七RDL图案2180可以连接到第八RDL图案2190，并且第八RDL图案2190可以连接至第三外部连接器2270。因此，第二互连器2258、第二TMV 2818、第七RDL图案2180、第八RDL图案2190和第三外部连接器2270可以组成第五电路径P5。第五电路径P5可以是向第二子封装件SP2提供电源电压或接地电压的电路径。
如上所述，根据实施方式，第二半导体芯片400(或2400)可以层叠在第一半导体芯片300(或2300)上以减小SiP 10、11或12的宽度或尺寸。根据SiP 10、11或12，因为第二半导体芯片400(或2400)使用桥接晶片500(或2500)电连接至第一半导体芯片300(或2300)，所以可以将第二半导体芯片400(或2400)层叠在第一半导体芯片300(或2300)上。
向半导体芯片施加热的工序会使半导体芯片(特别是存储芯片)的特性劣化。例如，当热被施加到DRAM装置时，DRAM装置的存储器单元的数据保持时间缩短，减小了DRAM装置的刷新周期。另外，如果热被施加到NAND型闪存装置，则NAND型闪存装置的存储器单元的数据保持时间也会被缩短。
根据本教导的实施方式的SiP 10、11和12可以实现为包括附接到RDL结构100的内部连接器，以用于半导体芯片之间的互连以及外部装置和半导体芯片之间的互连。因此，可以省略或减少用于使用来形成再分配线的聚合物层固化的热处理(或退火工艺)。结果，可以提高SiP 10、11和12的性能。例如，如果在形成RDL结构100之后，将第一半导体芯片300和第二半导体芯片400层叠在RDL结构100上以形成SiP 10、11或12，则可以防止在执行热处理(或退火工艺)以使用于形成RDL图案的聚合物层固化时热被施加到第一半导体芯片300和第二半导体芯片400。
图10是例示了根据一个实施方式的半导体封装件30的截面图。
参照图10，半导体封装件30可以被配置为包括外部RDL结构3100、第一半导体芯片3300、包括第二半导体芯片3400的层叠模块3400S、桥接晶片3500和外部密封剂3700。半导体封装件30可以对应于***级封装件(SiP)。例如，第一半导体芯片3300可以被配置为包括片上***(SoC)，并且第二半导体芯片3400可以被配置为包括存储器半导体芯片。存储器半导体芯片可以是存储数据的存储器芯片，例如，DRAM芯片，并且SoC可以是与第二半导体芯片3400通信以执行各种逻辑操作的逻辑芯片。
第一半导体芯片3300可以设置在外部RDL结构3100上。第一半导体芯片3300可以设置在外部RDL结构3100上，使得第一半导体芯片3300的与连接端子相对应的第一组芯片焊盘3310面对外部RDL结构3100。第一组内部连接器3610可以将第一组芯片焊盘3310电连接到外部RDL结构3100。
外部RDL结构3100可以用作将半导体封装件30电连接到外部装置或外部***的互连构件。外部RDL结构3100可以被配置为包括设置在第一介电层3191的表面上的第一RDL图案3110和设置在第一介电层3191的与第一RDL图案3110相对的另一表面上的第二RDL图案3140。第二介电层3193可以形成在第一介电层3191上，以使第一RDL图案3110彼此电隔离或绝缘。第三介电层3195可以形成在第一介电层3191的底表面上，以使第二RDL图案3140彼此电隔离或绝缘。第二RDL图案3140可以贯穿第一介电层3191以电连接到第一RDL图案3110。外部连接器3200可以附接到第二RDL图案3140。
第一组内部连接器3610可以将第一半导体芯片3300的第一组芯片焊盘3310电连接到第一RDL图案3110中的一些。第二组内部连接器3620可以将桥接晶片3500的导电通孔3520电连接到第一RDL图案3110中的另一些。像图1所示的第一RDL图案120那样，第一RDL图案3110中的又一些可以将桥接晶片3500的导电通孔3520电连接至第一半导体芯片3300。第一RDL图案3110中的再一些可以通过第二RDL图案3140将桥接晶片3500的导电通孔3520电连接到外部连接器3200。
再次参照图10，层叠模块3400S可以垂直层叠在第一半导体芯片3300上。粘合层3340可以设置在层叠模块3400S和第一半导体芯片3300之间，以将层叠模块3400S附接到第一半导体芯片3300。粘合层3340可以将层叠模块3400S固定到第一半导体芯片3300。
层叠模块3400S可以层叠在第一半导体芯片3300上，使得从平面图观察时，层叠模块3400S的边缘从第一半导体芯片的侧表面3301横向突出，以提供与悬突部相对应的突出部3435。桥接晶片3500可以设置在外部RDL结构3100上以支撑层叠模块3400S的突出部3435。桥接晶片3500可以被配置为包括将层叠模块3400S电连接到外部RDL结构3100的导电通孔3520。导电通孔3520可以垂直地贯穿桥接晶片3500的主体3510。
第三组内部连接器3630可以设置在桥接晶片3500与层叠模块3400S的突出部3435之间。第三组内部连接器3630可以将桥接晶片3500的通孔3520电连接到层叠模块3400S的第二半导体芯片3400的第二组芯片焊盘3410。因此，层叠模块3400S的突出部3435可以通过第二组内部连接器3620和第三组内部连接器3630支撑并且可以被稳定地固定。
与图1中示出的桥接晶片500类似，桥接晶片3500可以被配置为进一步包括柱状凸块(图1的530)。
层叠模块3400S被配置为包括内部RDL结构3900、第二半导体芯片3400、电容器晶片3800和内部密封剂3750。内部密封剂3750可以形成在内部RDL结构3900上以覆盖第二半导体芯片3400和电容器晶片3800。内部密封剂3750可以用作用于保持内部RDL结构3900、第二半导体芯片3400和电容器晶片3800以提供一个模块的基础层。内部密封剂3750可以由各种模制材料中的至少一种形成。内密封剂3750可以由包括环氧模塑料(EMC)材料的模制层形成。
第二半导体芯片3400可以设置在内部RDL结构3900上，使得第二组芯片焊盘3410电连接到内部RDL结构3900。电容器晶片3800可以与第二半导体芯片3400间隔开地设置在内部RDL结构3900上。电容器晶片3800可以被配置为包括由硅材料构成的主体3890和形成于主体3890中的电容器3830。内部RDL结构3900可以设置为将电容器晶片3800的电容器3830电连接到第二半导体芯片3400的第二组芯片焊盘3410的互连结构。
图11是例示了电容器晶片3800的截面图。图11是例示了图10所示的电容器晶片3800的一些组件的截面图。
参照图10和图11，电容器晶片3800可以包括形成于电容器晶片3800的主体3890的表面上的电容器3830。电容器3830可以被配置为包括第一电极板3832、介电层3833和第二电极板3834。第一电极板3832可以形成于电容器晶片3800的主体3890上，介电层3833可以形成在第一电极板3832上，并且第二电极板3834可以形成在介电层3833上。电容器晶片3800的主体3890可以具有提供凹形沟槽3839的表面。第一电极板3832、介电层3833和第二电极板3834可以进一步延伸到沟槽3839中。第一电极板3832和第二电极板3834之间的有效交叠面积可以由于沟槽3839的存在而增加，从而增加电容器3830的电容值。
第一绝缘层3831可以设置在电容器晶片3800的主体3890与第一电极板3832之间，以使主体3890与第一电极板3832绝缘。此外，可以附加地形成第二绝缘层3837以覆盖电容器3830。电容器3830还可以包括贯穿第二绝缘层3837以电连接至第一电极板3832的第一电极3835。此外，电容器3830还可包括贯穿第二绝缘层3837以电连接到第二电极板3834的第二电极3836。
图12是例示了层叠模块3400S的第一内部RDL图案3910和第二内部RDL图案3920的平面图。图12是例示了构成图10的内部RDL结构3900的第一内部RDL图案3910和第二内部RDL图案3920的平面图。出于容易和便于说明的目的，图12中的第一内部RDL图案3910和第二内部RDL图案3920被例示为仅包括将第二组芯片焊盘3410连接至第一电极3835和第二电极3836的部分，而没有覆盖第二组芯片焊盘3410以及第一电极3835和第二电极3836的部分。
参照图10、图11和图12，内部RDL结构3900可以包括第一RDL图案3910和第二RDL图案3920。第一内部RDL图案3910可以是延伸以将电容器3830的第一电极3835连接到第二组芯片焊盘3410中的第一芯片焊盘3411的导电图案。第二内部RDL图案3920可以是延伸以将电容器3830的第二电极3836连接到第二组芯片焊盘3410中的第二芯片焊盘3413的导电图案。第一芯片焊盘3411可以被设置为用于向第二半导体芯片3400施加电源电压的电源端子。第二芯片焊盘3413可以被设置为用于向第二半导体芯片3400提供接地电压的接地端子。
根据以上描述，电容器3830的第一电极3835可以连接到用于向第二半导体芯片3400施加电源电压的电路径，并且电容器3830的第二电极3836可以连接到用于将接地电压提供给第二半导体芯片3400的另一电路径。这样，因为电容器3830联接在电源端子和接地端子之间，所以电容器3830可以用作第二半导体芯片3400的去耦电容器。因此，当第二半导体芯片3400操作时，电容器3830可以减少噪声。
当形成第一RDL图案3910和第二RDL图案3920时，交叠焊盘3930可以形成为与第三芯片焊盘3412交叠。交叠焊盘3930可以是与第一内部RDL图案3910和第二内部RDL图案3920同时形成的导电焊盘。内部RDL结构3900还可以包括第一绝缘层3941，第一绝缘层3941设置在第二半导体芯片3400与第一RDL图案3910和第二RDL图案3920之间，以使第一RDL图案3910和第二RDL图案3920与第二半导体芯片3400绝缘。内部RDL结构3900还可以包括形成为覆盖第一RDL图案3910和第二RDL图案3920的第二绝缘层3942。
再次参照图10，电容器晶片3800可以设置在第一半导体芯片3300上以与第一半导体芯片3300的一部分完全交叠。层叠模块3400S可以设置在第一半导体芯片3300上。如果层叠模块3400S不包括电容器晶片3800，则电容器晶片3800所占据的空间可以填充有密封剂材料，例如，内部密封剂3750或外部密封剂3700。在这种情况下，当半导体封装件30被加热或冷却时，与第一半导体芯片3300和第二半导体芯片3400相比，填充电容器晶片3800的空间的密封剂材料可以相对更大地膨胀或收缩。这是因为密封剂材料包括聚合物组分，而聚合物组分与对应于第一半导体芯片3300和第二半导体芯片3400的主要组分的硅材料相比具有相对高的热膨胀系数。因此，如果层叠模块3400S包括密封剂材料而不是电容器晶片3800，则半导体封装件30可能容易翘曲。然而，根据本实施方式，层叠模块3400S包括电容器晶片3800，以减少密封剂材料的量。因此，可以抑制或防止半导体封装件30的翘曲。
图13是例示了包括采用根据实施方式的***级封装件(SiP)和半导体封装件中的至少一个的存储卡7800的电子***的框图。存储卡7800包括诸如非易失性存储器装置之类的存储器7810以及存储器控制器7820。存储器7810和存储器控制器7820可以存储数据并读出所存储的数据。存储器7810和存储器控制器7820中的至少一个可以包括根据实施方式的至少一个SiP或至少一个半导体封装件。
存储器7810可以包括应用了本公开的实施方式的技术的非易失性存储器装置。存储器控制器7820可以控制存储器7810，使得响应于来自主机7830的读/写请求而读出存储的数据或存储数据。
图14是例示了包括根据实施方式的SiP和半导体封装件中的至少一个的电子***8710的框图。电子***8710可以包括控制器8711、输入/输出单元8712和存储器8713。控制器8711、输入/输出单元8712和存储器8713可以通过提供数据移动路径的总线8715彼此联接。
在实施方式中，控制器8711可以包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑装置。控制器8711或存储器8713可以包括根据本公开的实施方式的SiP和半导体封装件中的至少一个。输入/输出单元8712可以包括从小键盘、键盘、显示装置、触摸屏等中选择的至少一个。存储器8713是用于存储数据的装置。存储器8713可以存储要由控制器8711执行的数据和/或命令等。
存储器8713可以包括诸如DRAM之类的易失性存储器装置和/或诸如闪存之类的非易失性存储器装置。例如，可以将闪存安装到诸如移动终端或台式计算机之类的信息处理***。闪存可以构成固态盘(SSD)。在这种情况下，电子***8710可以在闪存***中稳定地存储大量数据。
电子***8710还可以包括被配置为向通信网络发送数据和从通信网络接收数据的接口8714。接口8714可以是有线类型或无线类型。例如，接口8714可以包括天线、或者有线收发器或无线收发器。
电子***8710可以被实现为执行各种功能的移动***、个人计算机、工业计算机或逻辑***。例如，移动***可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐***和信息发送/接收***中的任何一种。
如果电子***8710是能够执行无线通信的设备，则电子***8710可以用在使用CDMA(码分多址)、GSM(全球移动通信***)、NADC(北美数字蜂窝)、E-TDMA(增强型时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信***中。
已经出于例示的目的公开了本公开的实施方式。本领域技术人员将理解，在不脱离本公开和所附权利要求的范围和精神的情况下，可以进行各种变型、添加和替换。
相关申请的交叉引用
本申请是2019年10月28日提交的美国专利申请No.16/665970的部分继续申请，并且要求于2019年2月22日提交的韩国专利申请No.10-2019-0021453的优先权，以及于2020年2月4日提交的韩国专利申请No.10-2020-0013339的优先权。

Claims (7)

1.一种半导体封装件，该半导体封装件包括：
外部再分配线RDL结构；
第一半导体芯片，该第一半导体芯片被设置在所述外部RDL结构上；
层叠模块，该层叠模块层叠在所述第一半导体芯片上，使得在平面图中，所述层叠模块的一部分从所述第一半导体芯片的侧表面横向突出；
粘合层，该粘合层被设置在所述层叠模块与所述第一半导体芯片之间，以将所述层叠模块附接到所述第一半导体芯片；以及
桥接晶片，该桥接晶片层叠在所述外部RDL结构上以支撑所述层叠模块的突出部，并且被配置为包括将所述层叠模块电连接到所述外部RDL结构的导电通孔，
其中，所述层叠模块包括：
内部RDL结构；
第二半导体芯片，该第二半导体芯片被设置在所述内部RDL结构上，使得所述第二半导体芯片的芯片焊盘电连接到所述内部RDL结构，其中，所述芯片焊盘设置在所述第二半导体芯片的突出部上；
电容器晶片，该电容器晶片与所述第二半导体芯片间隔开地设置在所述内部RDL结构上，并且被配置为包括通过所述内部RDL结构电连接至所述芯片焊盘的电容器；以及
内部密封剂，该内部密封剂形成在所述内部RDL结构上，以覆盖所述第二半导体芯片和所述电容器晶片，
其中，所述电容器包括：
第一电极板，该第一电极板形成在所述电容器晶片的主体上；
介电层，该介电层形成在所述第一电极板上；
第二电极板，该第二电极板形成在所述介电层上；以及
第一电极和第二电极，该第一电极和该第二电极连接到相应的所述第一电极板和所述第二电极板，并且
其中，整个所述电容器晶片与所述第一半导体芯片交叠地设置在所述第一半导体芯片的边缘部分处。
2.根据权利要求1所述的半导体封装件，
其中，所述电容器晶片包括具有提供沟槽的表面的主体；并且
其中，所述第一电极板和所述第二电极板以及所述介电层延伸到所述沟槽中。
3.根据权利要求2所述的半导体封装件，其中，所述电容器晶片的所述主体由硅材料构成。
4.根据权利要求1所述的半导体封装件，其中，所述内部RDL结构包括：
第一内部RDL图案，该第一内部RDL图案延伸以将所述第一电极连接至所述芯片焊盘中的第一芯片焊盘，其中，所述第一芯片焊盘是用于向所述第二半导体芯片施加电源电压的电源端子；以及
第二内部RDL图案，该第二内部RDL图案延伸以将所述第二电极连接到所述芯片焊盘中的第二芯片焊盘，其中，所述第二芯片焊盘是用于向所述第二半导体芯片施加接地电压的接地端子。
5.根据权利要求1所述的半导体封装件，
其中，所述第二半导体芯片包括存储数据的存储器半导体芯片；并且
其中，所述第一半导体芯片包括与所述第二半导体芯片通信以接收或输出数据的片上***SoC。
6.根据权利要求1所述的半导体封装件，其中，所述导电通孔被形成为垂直地贯穿所述桥接晶片的主体。
7.根据权利要求1所述的半导体封装件，该半导体封装件还包括：外部密封剂，该外部密封剂被设置在所述外部RDL结构上，以覆盖所述第一半导体芯片、所述桥接晶片和所述层叠模块。
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