TW201830399A - 半導體記憶裝置及連續讀出方法 - Google Patents

半導體記憶裝置及連續讀出方法 Download PDF

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Abstract

提供連續讀取頁的高速化之半導體記憶裝置。本發明的快閃記憶體100具有記憶胞陣列110，選擇記憶胞陣列110的頁且將選擇頁的資料在頁緩衝器/感測電路180讀出的頁讀出手段，及控制頁的連續讀出的控制部150。控制部150，在相關於連續讀出結束的命令被輸入的場合中使連續讀出結束，且在相關於連續讀出結束的命令沒有被輸入的場合中使連續讀出繼續執行，在連續讀出繼續執行中時，即使晶片選擇訊號CS被觸發，可以沒有頁資料讀出命令的輸入而進行連續讀出。

Description

半導體記憶裝置及連續讀出方法
本發明是有關於快閃記憶體等的半導體記憶裝置，特別是有關於對半導體記憶裝置之一頁或複數頁的連續讀出。
相較於NOR型快閃記憶體，NAND型快閃記憶體能實現高積集度的記憶胞陣列，因此適合儲存影像資料及音樂資料等的大容量資料。另一方面，由於必須進行從記憶胞陣列到頁緩衝器的資料讀出，相較於NOR型快閃記憶體，讀出所需要的時間變長。
近年的快閃記憶體，搭載以少量端子尋求輸入出資料的高速化的串列界面的情形也增加了。串列界面中，例如有需要8位元的命令碼及24位元的位址的標準串列週邊界面(SPI)。專利文件1揭示不須變更SPI的協定而擴張位址能力的串列快閃記憶體。
[先前技術文件]
[專利文件]
[專利文件1]特開2015-8021號公報
NOR型快閃記憶體能使用像是所謂的爆發模式(burst mode)進行資料的連續讀出。第1A圖是表示此種快閃記憶體的連續讀出動作的時序圖。晶片選擇訊號CS成為低位準時，快閃記憶體成為活化(active)，例如與串列時脈的上昇緣同步而從輸入端子被輸入讀出命令和位址。快閃記憶體將位址自動地增加，依序將讀出的資料與串列時脈的下降緣同步而從輸出端子輸出。晶片選擇訊號CS成為高位準時，快閃記憶體成為非選擇(待命狀態)，資料的連續讀出被停止。
另一方面，為謀取與NOR型串列快閃記憶體的互換性，而在NAND型快閃記憶體中搭載串列界面已經被實用化。NAND型快閃記憶體和NOR型快閃記憶體不同，必須從記憶胞陣列的頁將資料暫時讀出於頁緩衝器/感測電路，而需要有為此目的之特有命令或指令。以下，將此特有命令稱為“頁資料讀出命令”。因此，在於NAND型快閃記憶體中進行連續讀出的場合中，輸入頁資料讀出命令和開始讀出的頁位址，在相當於從記憶胞陣列的頁的資料讀出期間之延遲(latency)之後，一定要輸入用以使頁緩衝器/感測電路所保持的資料輸出的讀出命令。
為了連續地執行資料的串列輸入/串列輸出，NAND型快閃記憶體具有資料暫存器(或快取暫存器)，以保持從頁緩衝器/感測電路被轉送的資料，藉由頁緩衝器/感測電路和資料暫存器構成2段的管線。於連續讀出中，頁自動地被增加，依序頁資料被轉送至頁緩衝器/感測電路，這期間被保持 在資料暫存器的資料同步於串列時脈而被串列輸出至外部。
第1B圖是顯示NAND型快閃記憶體的連續讀出動作的時序圖。晶片選擇訊號CS成為低位準時，從主機裝置，8位元的頁資料讀出命令(例如「13h」)和16位元的頁位址PA(用以選擇區塊及頁的行位址)被輸入，在相當於記憶胞陣列的選擇頁的資料被轉送至頁緩衝器/感測電路的時間的延遲之後，用以連續讀出的8位元的讀出命令和16位元的位址(這是連續讀出場合中空的虛擬位址)被輸入。NAND型快閃記憶體藉由此一連串的命令和位址的輸入而成為連續讀出模式，被輸入的頁位址PA自動地被增加，依序被讀出的頁資料與串列時脈同步而被串列輸出至外部。在晶片選擇訊號CS是低位準的期間中，亦即連續讀出模式的期間，快閃記憶體不須要頁資料讀出命令及頁位址PA的輸入。
晶片選擇訊號CS成為高(H)位準時，結束連續讀出動作。在連續讀出再開始的場合，晶片選擇訊號CS設定為低(L)位準，再次輸入頁資料讀出命令「13h」及頁位址PA，在一定的延遲之後，輸入用於連續讀出的讀出命令及位址。如此，晶片選擇訊號CS被觸發(toggled)時連續讀出模式結束。
又，在搭載串列界面的快閃記憶體的一般使用樣態中，能一次讀出的資料大小受限於主機裝置側的CPU的快取暫存器的大小。亦即，來自快閃記憶體的資料使CPU的快取暫存器充滿時，主機裝置將晶片選擇訊號CS設為H位準，使快閃記憶體的連續讀出停止，在此期間，CPU處理被保持在快取暫存器的資料。CPU的資料處理結束時，主機裝置將晶片選擇訊 號設為L位準，再次存取快閃記憶體以開始連續讀出。
第2圖顯示CPU的快取暫存器是1K位元組(Byte)時，將10K位元組的資料從NOR型快閃記憶體讀出時的關係。快閃記憶體被輸入用於連續讀出的命令及位址時，從快閃記憶體輸出資料給主裝置，資料大小成為1K位元組時，主機裝置將晶片選擇訊號CS設定為H位準，在此期間處理被保持在快取暫存器的1K位元組的資料。接著，主機裝置將晶片選擇訊號CS設定為L位準，再次輸出用於連續讀出的命令及位址，且接收來自快閃記憶體1K位元組的資料。
在NAND型快閃記憶體中執行連續讀出的場合中，合意的是得到與NOR型快閃記憶體的高互換性，且在晶片選擇訊號CS觸發時，和NOR型相同的命令及位址的輸入。
本發明之目的為提供解決此等習知問題、及謀求連續讀出的高速化之半導體記憶裝置。
本發明之半導體記憶裝置具有記憶胞陣列；頁讀出手段，選擇前述記憶胞陣列的頁、且將選擇頁的資料讀出於資料保持部；以及，控制手段，控制透過前述頁讀出手段進行的頁的連續讀出；其中，前述控制手段，當輸入的命令是相關於連續讀出結束的命令時，使連續讀出結束。
相關於前述連續讀出結束的命令，較佳的是相關於編程的命令、相關於抹除的命令、或預先決定的命令。前述控制手段較佳的是，繼續連續讀出模式直到相關於前述連續讀出結束的命令被輸入，在前述連續讀出模式繼續的期間，沒有 輸入用以使前述頁讀出手段執行的頁讀出命令而可進行連續讀出。前述控制手段較佳的是，在非連續讀出模式的場合中，可回應外部控制訊號被去能而使連續讀出結束，並且在連續讀出模式的場合中，前述外部控制訊號被去能之後被致能時，可不需頁資料讀出命令的輸入而進行連續讀出。前述控制手段較佳的是，在連續讀出模式的場合中，記憶前述外部控制訊號被去能時的頁位址和列位址，且藉由前述頁讀出手段使被讀出資料的保持繼續，在前述外部控制訊號被致能時，基於所記憶的頁位址和列位址，使藉由前述頁讀出手段而被保持的資料輸出。較佳的是，連續讀出時前述頁讀出手段最初選擇的頁，係基於被輸入的頁位址而被指定。較佳的是，連續讀出時前述頁讀出手段最初選擇的頁，係基於預先決定的頁位址而被指定。較佳的是，前述預先決定的頁位址是在電源被供給時從記憶胞陣列最初讀出的頁位址。
本發明的NAND型快閃記憶體中的頁的連續讀出方法，監視相關於連續讀出結束的命令是否被輸入；在相關於連續讀出結束的命令被輸入的場合中使連續讀出結束，且在相關於連續讀出結束的命令沒有被輸入的場合中使連續輸出模式繼續；於連續輸出模式繼續中，可不須頁資料讀出命令的輸入而連續讀出。
依據本發明，回應相關於連續讀出結束的命令而使連續讀出結束，所以能使連續讀出模式繼續，直到相關於連續讀出結束的命令被輸入，在此期間，即使連續讀出被暫時中 斷，在其後沒有頁資料讀出命令也能重新始連續讀出。
10‧‧‧系統
20‧‧‧主機裝置
Ax‧‧‧行位址資訊
Ay‧‧‧列位址資訊
100‧‧‧快閃記憶體
110‧‧‧記憶胞陣列
120‧‧‧輸入出緩衝器
130‧‧‧資料暫存器
140‧‧‧位址暫存器
150‧‧‧控制部
160‧‧‧字元線選擇電路
170‧‧‧頁緩衝器/感測電路
180‧‧‧列選擇電路
MC1-MC64‧‧‧記憶胞
NU‧‧‧NAND串
TS‧‧‧源極線側選擇電晶體
TD‧‧‧位元線側選擇電晶體
SL‧‧‧源極線
GBL‧‧‧位元線
SGD-SGS‧‧‧選擇閘極線
第1A圖是用以說明NOR型快閃記憶體的連續讀出動作之概略的圖；第1B圖是用以說明對應串列界面的NAND型快閃記憶體的連續讀出動作之概略的圖。
第2圖是用以說明具有串列界面功能的快閃記憶體的一般使用樣態的圖。
第3圖顯示本發明實施例之系統結構。
第4圖顯示對應本發明實施例的串列界面的NAND型快閃記憶體的結構。
第5圖顯示NAND串的結構。
第6圖顯示NAND型快閃記憶體動作時被施加的偏壓電壓的表。
第7A、7B圖是用以說明本實施例的快閃記憶體在連續讀出動作時的頁緩衝器/感測電路的栓鎖電路及資料暫存器的動作的圖。
第8圖是用以說明本發明第1實施例的快閃記憶體的連續讀出動作的流程圖。
第9圖是用以說明有關於本發明第1實施例的連續讀出結束之命令的輸入的圖。
第10A圖是用以說明依據本發明第1實施例的快閃記憶體的連續讀出動作時之時序的圖；第10B圖是用以說明依據本發明第2實施例的快閃記憶體的連續讀出動作時之時序的圖。
第11圖是用以說明本發明第2實施例的快閃記憶體的連續讀出動作的流程圖。
以下，關於本發明的實施樣態，將參照圖式作詳細說明。本發明的半導體記憶裝置，是能夠將NAND型快閃記憶體或此類快閃記憶體嵌入的半導體記憶裝置。在較佳的樣態中，NAND型快閃記憶體具有串列界面。但是NAND型快閃記憶體可以不具有串列界面和並列界面的雙方。串列界面，例如包括用以輸入串列時脈SCK的端子、用以輸入串列資料的端子、用以輸出串列資料的端子、用以執行晶片選擇的端子、用以執行寫入保護的端子、電源Vdd及GND用的端子等。輸入串列資料的端子與輸出串列資料的端子之位元寬度不限於×1，亦可以是×4、×8。於串列界面中，當晶片選擇訊號CS被斷言為低位準時，與外部串列時脈SCK同步以執行資料的輸入出、命令及位址的輸入。
[實施例]
接著說明本發明的實施例。第3圖是相關於本發明實施例的系統的一例子。本實施例的系統10包括主機裝置20、NAND型的快閃記憶體100。快閃記憶體100透過像是SPI的串列界面而連接主機裝置20。主機裝置20，例如為處理器、控制器、電腦。系統10可以是封裝化的半導體裝置、電腦裝置、電腦系統、記憶裝置、記憶系統的全部或一部分。
第4圖顯示本實施例的NAND型快閃記憶體100的結構。快閃記憶體100包括記憶胞陣列110、輸入出緩衝器120、 資料暫存器130、位址暫存器140、控制部150、字元線選擇電路160、頁緩衝器/感測電路170、列選擇電路180。記憶胞陣列110由配置成行列狀的複數記憶胞形成；輸入出緩衝器120連接外部端子。資料暫存器130，從輸入出緩衝器120接收資料或對輸入出緩衝器120輸出資料。位址暫存器140，接收來自輸入出緩衝器120的位址資料。控制部150，基於來自輸入出緩衝器120的命令(指令)和外部控制訊號(晶片選擇訊號CS、寫入保護訊號WP)控制讀出、編程、抹除等。字元線選擇電路160，將來自位址暫存器140的行位址資訊Ax解碼，且基於解碼結果執行記憶胞陣列110的區塊及頁的選擇等。頁緩衝器/感測電路170，保持透過位元線所讀出的資料、保持透過位元線所編程的資料等。列選擇電路180，將來自位址暫存器140的列位址資訊Ay解碼，且基於該解碼結果執行位元線的選擇等。又，在此雖未圖示，但快閃記憶體100可包括內部電壓產生電路，以產生用於資料的讀出、編程(寫入)及抹除等所必須的電壓(編程電壓Vpgm、通過電壓Vpass、讀出電壓Vread、抹除電壓Vers(包含抹除脈衝))。
記憶胞陣列110包括複數區塊(例如區塊0~區塊1023)，在1個區塊中，如第5圖所示，將由複數記憶胞串聯連接成的NAND串NU，在行方向配置n+1個(例如2KB)。1個NAND串NU，包括串聯連接的複數記憶胞MCi(i=1、2、3…、64)、連接於在一方的端部之記憶胞MC64的汲極側的位元線側選擇電晶體TD、連接於記憶胞MC1的源極側的源極線側選擇電晶體TS。位元線側選擇電晶體TD的汲極連接對應的1個位元線GBL 源極線側選擇電晶體TS的源極連接共同的源極線SL。
第6圖顯示在快閃記憶體的各動作時間所施加的偏壓電壓的一例表。於讀出動作，施加某正的電壓至位元線，施加某電壓(例如0V)至所選擇的字元線，施加通過電壓Vpass(例如4.5V)至非選擇字元線，施加正的電壓(例如4.5V)至選擇閘極線SGD、SGS，將位元線側選擇電晶體TD及源極線側選擇電晶體TS導通，將共同源極線SL設為0V。於編程動作，施加高電壓的編程電壓Vprog(15~20V)至所選擇的字元線，施加中間電位(例如10V)至非選擇的字元線，使位元線側選擇電晶體TD導通，使源極線側選擇電晶體TS關閉，對位元線GBL供給對應於資料「0」或「1」的電位。於抹除動作，施加0V至區塊內的所選擇字元線，施加高電壓(例如20V)至P井，藉由將浮閘的電子拉引至基板，以區塊為單位地抹除資料。
頁緩衝器/感測電路170包括鎖存電路，用以保持從記憶胞陣列110讀出的資料及用以保持要編程在記憶胞陣列110的資料。此鎖存電路可保持1頁分的資料(例如，2KB)。
頁緩衝器感測電路170的鎖存電路，透過可雙方向資料轉送的轉送電路而連接資料暫存器130。資料暫存器130和鎖存電路130同相，可保持1頁分的資料。鎖存電路和資料暫存器130分別具有第1快取部分及第2快取部分，且能將第1快取部分和第2快取部分的資料獨立地轉送。例如，能將鎖存電路的第1快取部分保持的資料轉送至資料暫存器130的第1快取部分，將鎖存電路的第2快取部分保持的資料轉送至資料暫存器130的第2快取部分。
由頁緩衝器/感測電路170的鎖存電路和資料暫存器130構成2段的管線(pipeline)，藉此能高速化頁的連續讀出。例如，如第7A圖所示，在連續地讀出區塊(P)的頁A、頁B、…頁M時，首先，頁A的資料被轉送至頁緩衝器170的鎖存電路LT，接著，此頁A資料被轉送至資料暫存器130。接著，在被保持於資料暫存器130的資料A被串列輸出時，下一頁B的資料被轉送至鎖存電路LT。
第7B圖顯示鎖存電路LT及資料存器130的第1快取部分Ca0及第2快取部分Ca1的詳細動作。第1快取部分Ca0及第2快取部分Ca1分別停持1/2頁的資料，又A0、A1、B0、B1、C0、C1分別是頁A、B、C的1/2頁。
在序列1，從資料暫存器130的第1快取部分Ca0輸出頁資料A0，在序列2，從資料暫存器130的第2快取部分Ca1輸出頁資料A1。此時，鎖存電路LT的第1快取部分Ca0的頁資料B0被轉送至資料暫存器130的第1快取部分。在序列3，在資料暫存器130的第1快取部分Ca0的頁資料B0被輸出的期間，鎖存電路LT的第2快取部分Ca1的頁資料B1被轉送至資料暫存器130的第2快取部分。在序列4，在資料暫存器130的第2快取部分Ca1的頁資料B1被輸出的期間，鎖存電路LT的第1快取部分Ca0的頁資料C0被轉送至資料暫存器130的第1快取部分Ca0。從資料暫存器130讀出的資料，同步於內部時脈CLK而轉送至輸入出緩衝器120，被轉送的資料，同步於外部串列時脈SCK而從外部輸出端子被串列輸出。
本實施例的快閃記憶體100，可對應與連續讀出之 結束有關的命令，在連續讀出之結束有關的命令被輸出之前，仍繼續連續讀出模式，當連續讀出之結束有關的命令被輸出時，結束連續讀出。在連續讀出模式持續的期間，即使晶片選擇訊號CS被觸發(toggled)，也不會將頁資料讀出命令及頁位址PA輸入而可以連續讀出，且回應連續讀出之結束的命令被輸入而結束連續讀出。另一方面，本實施例的主機裝置20在將連續讀出結束時，能在快閃記憶體100產生與連續讀出之結束有關的命令。
接著說明本發明第1實施例之快閃記憶體的連續讀出動作。第8圖是本實施例的連續讀出的動作流程圖。在晶片選擇訊號CS被斷言為低位準時，主機裝置20對快閃記憶體100，同步於外部串列時脈SCK將頁讀出命令(例如「13h」)及頁位址PA輸入(S100、S110)。第9圖是資料串列輸入至快閃記憶體時的時序圖。由主機裝置20將晶片選擇訊號CS設為低位準以選選擇快閃記憶體100；接著，8位元的頁資料讀出命令(例如「13h」)和16位元的頁位址，則同步於外部串列時脈SCK而被帶入快閃記憶體的內部。
控制部150回應頁資料讀出命令，從記憶胞陣列110選擇頁位址PA所指定的頁，藉此所選擇頁的資料由頁緩衝器/感測電路170讀出。最初輸入的頁位址PA成為執行連續讀出時的最初的頁。
主機裝置20，在相當於透過頁資料讀出命令的讀出期間的延遲(latency)之後，發出用於連續讀出的命令和位址至快閃記憶體100(S120)。此命令和位址又遵循如第9圖所示的 串列輸入序列而被帶入快閃記憶體100的內部。又，在NAND型快閃記憶體的連續讀出，是從頁位址PA所指定的列位址(例如，前頭列位址)開始讀出，所以在使用連續請出功能的場合中，實際上並不需要列位址而輸入虚擬(空)的位址。
控制部150在輸入一串的命令和位址時則轉換至連續讀出模式(S130)，從頁位址PA所指定的頁連續地讀出頁，將讀出的資料同步於外部串列時脈SCK而輸出至主機裝置20。
第10A圖顯示本實施例的連續讀出動作的時序圖。首先，在讀出期間1，如上所述，主機裝置20對快閃記憶體100輸出頁資料讀出命令「13h」、頁位址、連續讀出的命令、位址，快閃記憶體100從頁位址PA指定的頁的前頭列位址輸出資料(在此，從資料Dout 0串列輸出)。
主機裝置20以快取暫存器接收從快閃記憶體100輸出的資料(Dout 0~Dout m)，快取暫存器的空閒容量變少時，CPU處理快取暫存器內的資料之期間，將晶片選擇訊號CS設為H位準(待命期間1)。
晶片選擇訊號CS成為H位準時，快閃記憶體100成為非選擇狀態且暫時中斷連續出，但仍持續連續讀出模式(步驟S140)。快閃記憶體100，在非連續讀出模式的場合，如第1B圖所示，晶片選擇訊號CS變成H位準時，頁緩衝器/感測電路170所保持的資料為不穩定、或者頁緩衝器/感測電路170所保持的資料被重置。亦即，晶片選擇訊號CS成為高位準時，由於不知在那個頁的那個列已完成資料輸出，所以作為不穩定或重置而處理，接著在晶片選擇訊號CS變成低位準時，再次需要頁資料 讀出命令「13h」和頁位址PA。
另一方面，在連續讀出模式的場合中，控制部150，在晶片選擇訊號CS為高位準時記憶最後讀出的頁位址和列位址，此外在待命期間1，不會重置頁緩衝器/感測電路170的資料和資料暫存器130的資料，而使其原封不動地保持。頁位址例如可保持在字元線選擇電路160的位址計數器，列位址例如可保持在列選擇電路180的位址計數器。控制部150，在接著晶片選擇訊號CS轉換為低位準、且從主機裝置20輸入用以連續讀出的命令等時，參照所記憶的頁位址和列位址，從連續讀出暫時中斷之頁的下一個列位址開始資料的輸出。因此，主機裝置20在連續讀出模式繼續的場合中，在使晶片選擇訊號CS觸發成為低位準時，不需要使頁資料讀出命令「13h」和頁位址PA輸入快閃記憶體100。
如第10A圖的讀出期間2所示，快閃記憶體100從下一個列位址的資料Dout m+1開始串列輸出。如此，連續讀出模式繼續的期間，主機裝置20每次觸發晶片選擇訊號CS，只要讓用以連續讀出的命令和虛擬位址輸入至快閃記憶體100，即能夠從快閃記憶體100接收連續讀出的資料。因此，主機裝置20不用等待相當於快閃記憶體100的頁資料的讀出期間之延遲Lat，能夠立即讓用以連續讀出的命令和虛擬位址輸入。
以後相同地，主機裝置20能夠使連續讀出模式繼續，直到接收到所要求的資料。主機裝置20在希望結束連續讀出動作的場合中，在使晶片選擇訊號CS觸發後，發出相關於連續讀出結束的命令給快閃記憶體100(S150)。控制部150，在相 關於連續讀出結束的命令被輸入時，回應該命令以結束連續讀出(S170)。相關於連續讀出結束的命令，遵循如第9圖所示的串列輸入序列而輸入快閃記憶體100，在此場合中實際上也不需要位址，所以虛擬位址被串列輸入。第10A圖是顯示在接收到主機裝置20所要求的一串資料Dout 0~Dout x之後且將晶片選擇訊號CS設為低位準而選擇快閃記憶體100之後，輸出相關於連續讀出結束的命令TER給快閃記憶體100的一例子。
在此，相關於連續讀出結束的命令，不限制於只用以結束連續讀出的專用命令。亦即，相關於連續讀出結束的命令，除了專用的命令之外，能夠將既存的命令併用。在併用既存的命令的場合中，讀出以外的命令，例如相關於編程和抹除的命令可利用在相關於連續讀出結束的命令。在相關於編程和抹除的命令被執行時，頁緩衝器/感測電路170和資料暫存器130所保持的資料全部被重置，所以此動作實際上等同於非連續讀出模式場合的晶片選擇訊號轉換至高位準時的動作。因此，能夠將相關於編程和抹除的命令利用在相關於連續讀出結束的命令。
控制部150持續連續讀出模式直到相關於連續讀出結束的命令被輸入，但在執行連續讀出直到連續讀出的頁的最終列位址的期間、且在相關於連續讀出結束的命令沒有被輸入的場合(S150、S160)，在到達裝置的最終列位址的時點將連續讀出結束(S180)。
如此，藉由讓快閃記憶體100對應相關於連續讀出結束的命令，能夠讓連續讀出模式持續直到相關於連續讀出結 束的命令被輸入。連續讀出模式持續的期間，晶片選擇訊號CS即使被觸發，主機裝置20不會輸入頁資料讀出命令「13h」和頁位址PA而能夠執行連續讀出，因此相較於習知技術能夠縮短連續讀出的時間，並且能夠一方面將CPU的處理時間給予主機裝置20一方面減輕主機裝置20的負擔。此外，藉由免除NAND型快閃記憶體特有的頁資料讀出命令「13h」和頁位址PA，主機裝置20能夠利用與NOR型串列快閃記憶體相同的命令和位址以執行連續讀出，能夠提高與NOR型快閃記憶體的互換性。
接著，說明關於本發明的第2實施例。快閃記憶體100具有在電源開啟時，作為電源啟動序列以將記憶胞陣列110之預先決定的頁的資料自動地在頁緩衝器/感測電路170讀出的功能。例如，在電源啟動序列中，一開始存取配置暫存器且遵循其所儲存的構成資訊而開始動作，此構成資料中，在電源開啟時從記憶胞陣列最初讀出的頁位址被設定。第2實施例中，控制部150於電源開啟序列中，將從記憶胞陣列最初讀出的頁位址(以下，方便起見稱其為當初頁位址)用於頁位址PA。
第11圖顯示第2實施例之連續讀出動作的流程圖。控制部150監視電源的開啟(S200)，當電源開啟時取得電源開啟序列時的當初頁位址(S210)。接著，控制部150將當初頁位址自動地設為頁位址PA(S220)，當來自主機裝置20用以連續讀出的命令和位址被輸入時，開始連續讀出並轉換至連續讀出模式(S230)。藉此，主機裝置20，即便使晶片選擇訊號CS觸發，不會將頁資料讀出命令「13h」和頁位址PA輸入快閃記憶體100，能夠藉由輸入用以連續讀出的命令(例如「13h」)及虛 擬位址，而使連續讀出在快閃記憶體100中開始(S240)。
以後的步驟S250至S270的動作與第8圖所示的步驟S150~S170的動作相同，控制部150，當來自主機裝置20的相關於連續讀出結束的命令被輸入時，結束連續讀出(S270)，在相關於連續讀出結束的命令沒有被輸入的場合中，當到達最後頁的最終列位址時，繼續連續讀出模式(S280)。
第10B圖顯示第2實施例之連續讀出的時序圖。在此應注意，於最初的讀出期間1，其與第1實施例的場合不同的是不需要頁資料讀出命令「13h」和頁位址PA的輸入。
搭載習知串列界面的NAND型快閃記憶體的連續讀出模式，當晶片選擇訊號CS被去能(disable)為高位準時結束。相對於此，搭載本實施例的串列界面的NAND型快閃記憶體，在轉換至連續讀出模式之後直到相關於連續讀出結束的命令被輸入，連續讀出模式仍持續，即使是晶片選擇訊號CS被觸發的場合中，由於沒有頁資料讀出命令「13h」和頁位址PA的輸入，所以能夠使暫時中斷的連續讀出立即再開始。藉此，縮短連續讀出所需要的間，並且能夠一方面減輕主機裝置的負擔一方面提高與NOR型串列快閃記憶體的互換性。
又，本發明可適用於記憶胞儲存2值資料的快閃記憶體、或記憶胞儲存多值資料的快閃記憶體之任一者。此外本發明可適用於記憶體陣列的NAND串形成在基板表面的2維(2D)型快閃記憶體、或NAND串形成在基板表面上的導電層(例如，多晶矽層)的三維(3D)型快閃記憶體的任一者。
如上所述雖已詳述本發明的較佳實施樣態，但是 本發明並非限定於特定的實施樣態，在申請專利範圍所記載的本發明的重點的範圍內，是可有各種的變化和修改。

Claims (13)

  1. 一種半導體記憶裝置，包括：記憶胞陣列；頁讀出手段，選擇前述記憶胞陣列的頁、且將選擇頁的資料讀出於資料保持部；以及控制手段，控制透過前述頁讀出手段進行的頁的連續讀出；其中，前述控制手段，當輸入的命令是相關於連續讀出結束的命令時，使連續讀出結束。
  2. 如申請專利範圍第1項所述的半導體記憶裝置，其中相關於前述連續讀出結束的命令是相關於編程的命令、是相關於抹除的命令、或是相關於預先決定的命令。
  3. 如申請專利範圍第1或2項所述的半導體記憶裝置，其中前述控制手段，繼續連續讀出模式直到相關於前述連續讀出結束的命令被輸入，在前述連續讀出模式繼續的期間，沒有輸入用以使前述頁讀出手段執行的頁讀出命令而可進行連續讀出。
  4. 如申請專利範圍第3項所述的半導體記憶裝置，其中前述控制手段，在非連續讀出模式的場合中，可回應外部控制訊號被去能而使連續讀出結束，並且在連續讀出模式的場合中，前述外部控制訊號被去能之後被致能時，不需頁資料讀出命令的輸入而可進行連續讀出。
  5. 如申請專利範圍第2項所述的半導體記憶裝置，其中前述控制手段，在連續讀出模式的場合中，記憶前述外部控制訊號被去能時的頁位址和列位址，且藉由前述頁讀出 手段使被讀出資料的保持繼續，在前述外部控制訊號被致能時，基於所記憶的頁位址和列位址，使藉由前述頁讀出手段而被保持的資料輸出。
  6. 如申請專利範圍第1項所述的半導體記憶裝置，其中連續讀出時前述頁讀出手段最初選擇的頁，係基於被輸入的頁位址而被指定。
  7. 如申請專利範圍第1項所述的半導體記憶裝置，其中連續讀出時前述頁讀出手段最初選擇的頁，係基於預先決定的頁位址而被指定，其中，預先決定的頁位址，是在電源被供給時從記憶胞陣列最初讀出的頁位址。
  8. 如申請專利範圍第1項所述的半導體記憶裝置，更包括輸出手段，回應外部串列時脈而將連續讀出的資料串列輸出，包括用以保持從前述資料保持手段轉送的資料的其他的保持手段，在資料從前述其他的保持手段被輸出的期間，前述記憶胞陣列的選擇頁的資料被保持在前述資料保持手段。
  9. 如申請專利範圍第1項所述的半導體記憶裝置，其中前述半導體記憶裝置為NAND型快閃記憶體。
  10. 一種快閃記憶體，包括：NAND型的記憶胞陣列；頁緩衝器，保持從前述記憶胞陣列被選擇的頁被轉送的資料、或保持編程資料；資料暫存器，可接收傳送與前述頁緩衝器之間雙方向的資料；以及 連續讀出手段，連讀地讀出前述記憶胞陣列的頁，且透過前述資料暫存器以同步於串列時脈而串列輸出；其中，前述連續讀出手段，可以沒有頁資料讀出命令而連續讀出直到用以結束連續讀出的命令被輸入。
  11. 如申請專利範圍第10項所述的快閃記憶體，其中前述快閃記憶體回應外部控制訊號的邏輯位準而被活化，前述連續讀出手段即使外部控制訊被觸發，繼續連續動作模式直到用以結束前述連續讀出的命令被輸入。
  12. 一種連續讀出方法，用於NAND型快閃記憶體的頁的連續讀出，包括：監視相關於連續讀出結束的命令是否被輸入；在相關於連續讀出結束的命令被輸入的場合中使連續讀出結束，且在相關於連續讀出結束的命令沒有被輸入的場合中使連續輸出模式繼續；於連續輸出模式繼續中，不須頁資料讀出命令的輸入而可連續讀出。
  13. 如申請專利範圍第12項所述的連續讀出方法，更包括與外部串列時脈同步而串列輸出頁資料。
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