TW201810996A - 資料接收裝置 - Google Patents

Abstract

本發明之課題係動態控制等化器電路之增益值。

本發明之解決手段，係一種資料接收裝置，具備有：等化器電路11，係根據所設定之增益值而將輸入訊號之波形整形；時脈與資料復原電路12，係從藉由等化器電路產生的波形整形後之輸入訊號，將在1個週期中具有不同相位之多個時脈訊號復原；過採樣器13，係與多個時脈訊號同步且採樣波形整形後之輸入訊號，並從該波形整形後之輸入訊號將多個輸入資料復原；以及校準控制部15，係基於藉由過採樣器所產生之採樣結果，來判斷過採樣器是否可正確地復原輸入資料，若判斷無法正確地復原輸入資料時，則基於該判斷結果，產生設定等化器電路之增益值的控制訊號。

Description

資料接收裝置

本發明係有關一種在以高速將影像資料傳送到液晶面板模組之的介面上的資料接收裝置。

於筆記型電腦或平板電腦等之行動裝置市場上，一直在追求降低消耗電力及成本。另一方面，伴隨提高面板之影像解析度或提高顯示器之畫質，且隨著資料處理量及動作頻率之一直不斷增加，使降低消耗電力或降低成本則成為另一之大課題。

作為筆記型電腦或平板電腦，將繪圖資料之訊號傳送到面板上的訊號流，其結構係包含：負責繪圖資料本身之演算或各種演算資料處理或圖像處理之CPU(Central Processing Unit)或GPU(Graphics Processing Unit)等之處理器；將從CPU/GPU等之處理器所傳送之繪圖資料輸入且執行面板之時序控制或影像處理之時序控制器(Timing Controller：TCON)；以及將來自時序控制器之繪圖資料做為輸入並依據面板之規格，而將繪圖資料類比輸出之源極驅動器(Source Driver：SD)。

在從CPU/GPU將視頻資料傳送到面板之時序控制器，習知雖廣泛使用低電壓差分訊號LVDS(Low-Voltage-Differential-Signaling)，但近年來，主要採用視訊電子標準協會規定VESA(Video Electronics Standard Association)之內嵌顯示連接埠eDP(embedded DisplayPort)。內嵌顯示連接埠eDP，其中繪圖資料係以Main-Link從CPU/GPU接收，而視頻資料以外之控制資料係以AUX-CH從CPU/GPU接收。Edp之規格係以Main-Link及AUX-CH所構成，Main-Link，每1差動通道(對)，係從最低1.62Gbps且以最高8.1Gbps之位元率(bit rate)進行動作之高速差動串列線(serial line)，AUX-CH係以1Mbps進行動作之低速差動串列線。

再者，於平板終端等之中，CPU/GPU及時序控制器之介面，係與eDP相同，使用mipi(Mobile Industry Processor Interface Alliance)-DSI(Digital Serial-Interface)。即使於平板終端中，伴隨提高面板之影像解析度且隨著資料處理量及動作頻率之一直不斷增加，消耗電力也成本大課題。mipi-DSI也與Edp相同，作為由LVDS來置換而被廣泛使用。

另外，時序控制器及源極驅動器之間的介面，至今雖大多採用mini-LVDS等，但於近年來之高解析度顯示器面板上，因基準訊號之時脈線(clock line)及傳送資料線分離，導致產生之傳送路徑上有時序偏差之偏移問題，而無法使用mipi-LVDS等。因此，使時脈及資料重覆之P29(Point-to-Pont)型之1：1傳送方式，也就是說，嵌入式時脈方式已成為主流(茲參考專利文獻1)。

譬如，若為4K2K面板情況下，於時序控制器及源極驅動器之間的傳送中，主要使用8個源極驅動器及1個時序控制器，若傳送P2P時，於1個源極驅動器及時序控制器間，僅以1個通道連接，如mini-LVDS，由於其不與其他之源極驅動器連接，所以於傳送路徑上，可以去除分支(stub：截段)。另外，於P2P上，無時脈線而被資料線重覆，所以無需考慮時脈及資料之時序偏移，且可提高傳送速度。

因而，在筆記型電腦或平板電腦等之市場中一直以來eDP介面，mipi介面，P2P介面是屬習知。

【專利文獻】

【專利文獻1】特開2014-062972號公報

如前言所述，於筆記型電腦或平板電腦等之市場中，時序控制器及源極驅動器為分離之情況較多。譬如，若為FHD(Full-HD)面板時，大多需要1個時序控制器及4個源極驅動器。另外，若為4K2K面板情況時，大多需要1個時序控制器及8個源極驅動器。再者，使得連接時序控制器及源極驅動器之FPC(Flexible Printed Cable)需要數個源極驅動器，伴隨提高面板之解析度而增加零件數，將導致成本增加之因素。再者，由於時序控制器及源極 驅動器間之介面為不可或缺，所以介面之消耗電力為必要。從如此之背景來看，要降低成本，降低消耗電力將成為困難之狀況。

另外，於部分之平板電腦等之中，如第17圖所示之時序控制器及源極驅動器使其成為1個晶片，實現所謂之系統驅動器(system driver)。利用系統驅動器化來減少零件數可降低成本。再者，由於時序控制器及源極驅動器間無介面，所以也可降低消耗電力。但是，系統驅動器與源極驅動器相同，也係安裝於液晶面板上。另外，繪圖資料係從CPU/GPU，於系統驅動器上，直接透過eDP介面或者mipi介面輸入到系統驅動器。但是，玻璃上之配線由於其之寄生電阻(parasitic resistance)較大，所以當在eDP或mipi等之千兆級之串列高速介面情況時，不易提高動作頻率且要高解析度度化也為困難。另外，雖也考量到從CPU/GPU直接驅動面板之系統驅動器之構造，但此種情況也會因為纜線的傳輸線路之雜訊或電源變動而不易使其高解析度化。

另外，如前述所言，eDP等之千兆級之串列高速介面，係採用使時脈通道與資料通道重覆之嵌入式時脈方式。於嵌入式時脈之通訊上，由於時脈訊號係被嵌入到輸入資料，所以於時序控制器端上，從由CPU/GPU接收到之eDP之串列訊號來分離時脈及資料，且以可處理內部訊號之方式，從串列訊號轉換成並列訊號，使所謂之類比前端電路(物理層)為必要。

於此，第18圖為表示類比前端部之電路圖。如第18圖所示，類比前端之 電路構造，具備有：等化器電路；時脈資料復原(Clock Data Recovery：時脈與資料復原)電路；及解串器(De-Serializer)。其中，等化器係以傳送線路對高頻分量為失真的輸入訊號(串列資料)之波形進行整形。時脈與資料復原電路，係位在等化器電路之後段，從藉由等化器電路所整形之輸入訊號，產生與輸入資料時序同步之時脈訊號。解串器，係位於時脈與資料復原電路之後段，將串列資料轉換成並列訊號且傳送給邏輯電路。

但是，若為習知之類比前端之電路構造時，於類似eDP之高速串列介面上，由於動作速度係從1.62Gps至8.1Gbps間動作，所以會因玻璃配線電阻而使訊號品質大幅地劣化。另外，電源或地線也會因寄生電阻而產生較大之電源下降，於此環境上，不易使等化器電路及時脈與資料復原電路正確地動作。另外，用來安裝於該IC之玻璃上之接觸電阻，有時也會發生隨時間而變化而使其電阻值變大之情況。

另外，說明於類比前端電路中之等化器電路之作用。從第19圖可知，傳送線路由於會受到寄生電阻或寄生電容之影響而降低訊號之高頻分量，所以於接收端訊號品質會劣化。等化器電路用來達成該高頻分量之減少之修正。等化器電路，係對訊號為特定高頻分量具有正之增益(放大作用)，且藉由該增益設定值會使放大效果有所不同。

於類似eDP之高速串列介面上，如第19圖所示，若於一定期間來觀察的話，串列輸入，係「1」(High)數目以及「0」(Low)數目在某種程度上為 均一，為所謂之DC平衡之訊號。然而，如「1010」，除了平常一般時「1」與「0」為交替地連續情況外，也有出現某一定期間持續為「1」，或持續為「0」之情況。當「1」持續一定期間之後，訊號分量之DC準位係靠近High準位，所以之後持續之「0」資料，將出現不易反轉為Low準位之問題。另外，反之，當「0」持續一定期間之後，因DC準位係靠近Low準位，所以之後持續之「1」資料，會出現不易反轉為High準位之問題。

另外，從第20圖可知，當「1」或「0」持續一定期間之後，持續之反轉資料(0或1資料)，與平常一般「1010」交替地反覆變化之情況相比，符號間干擾抖動(ISI Jitter：Inter-Symbol Interference Jitter)會變大。

另外，如第21圖所示，即使等化器電路之增益值過強或過弱，來自等化器電路之輸出波形雜亂且於後段之時脈與資料復原電路上也無法正確地復原(recovery)訊號。譬如，若等化器電路之增益值過弱的話，則在訊號之時間軸方向上，該輸出波形比原本之時間上的波形縮短，而無法判斷正確之邏輯準位。另外，若等化器電路之增益值過強的話，則在時間軸方向上，該輸出波形形成比原本之時間上波形長，而無法判斷正確之邏輯準位。

再者，於類似eDP之千兆級位元之高速串列介面上，在等化器電路中之最佳增益值，會因電源變動或溫度變動或晶片之製造條件變動而改變。電源下降為較大狀態時之增益值以及電源下降為較小時之最佳增益準位係不同。另外，溫度較高時之增益值及溫度較低時之最佳增益值也不同。即使 半導體製造變化也是相同。惟，於習知技術上，由於對此一因周圍環境而產生動態改變之環境變動因素來說，在等化器電路之增益設定無法動態地來追蹤因應，所以會對位元率(bit rate)之高速化有所限制。

如此一來，若可動態控制等化器電路之增益值的話，就可執行高速化。也就是說，本發明係為了解決上述相關課題而發明，利用提供一種可動態控制eDP或者mipi等之接收電路內部之類比前端部之等化器增益(equalizer gain)之機構，譬如即使安裝於玻璃上之寄生電阻位於較大之動作環境上，也可實現單晶片系統驅動器之高速化，藉此，達到兼具液晶面板模組等之低消耗電力化及低成本化為目的。

本發明，係有關一種可動態控制等化器電路之增益值之資料接收裝置。本發明之資料接收裝置，基本上係於CPU/GPU等之處理器之間，於輸入訊號中，執行使時脈訊號與輸入訊號之分量重覆(或稱疊加superimpose)之嵌入式時脈方式之通訊。本發明之資料接收裝置，具備有：等化器電路；時脈與資料復原(Clock Data Recovery)電路；過採樣器：以及校準控制部。等化器電路，係根據所設定之增益值將輸入訊號之波形整形。時脈與資料復原電路，於平常一般動作時，從藉由等化器電路產生的波形整形後之輸入訊號，來復原1個之時脈訊號。另一方面，時脈與資料復原電路，於校準動作時，從藉由等化器電路整形之輸入訊號，來將在1個週期中具有不同相位之多個時脈訊號復原。過採樣器，於校準動作時之中，與藉由時脈與 資料復原電路所復原之多個時脈訊號同步且採樣由等化器增電路產生波形整形後之輸入訊號，從該波形整形後之輸入訊號，復原多個輸入資料。校準控制部，於校準動作時之中，基於藉由過採樣器之採樣結果，判斷過採樣器是否可正確地復原輸入資料，若判斷無法正確地復原輸入資料時，基於該判斷結果，產生設定等化器電路之增益值的控制訊號。譬如，於資料接收裝置，輸入一顯示有已知之代碼圖案(code pattern)之輸入資料的輸入訊號。校準控制部，係分析藉由過採樣器所復原之多個輸入資料之代碼圖案，若與已知之代碼圖案一致之代碼圖案之數目超過預定值(所要值)時，則就判斷過採樣器可正確地復原輸入資料，若低於預定值時，則就判斷過採樣器無法正確地復原輸入資料。且，若無法正確地復原輸入資料時，校準控制部，係根據採樣結果而產生調整等化器電路增之益值的控制訊號。

等化器電路，如前述所言，可修正傳送線路之高頻分量之訊號劣化，且對訊號為特定之高頻分量具有正之增益(放大作用)。另外，也會因為該增益設定值而致放大效果不同。如前述所言，即使等化器電路之增益值過強或過弱，來使等化器電路之輸出波形出現雜亂且於後段之時脈與資料復原電路上也無法正確地復原訊號。另外，等化器電路之最佳增益值，會因電源變動或溫度變動或晶片之製造條件變動而改變。譬如，電源下降為較大狀態時之最佳增益值以及電源下降為較小時之最佳增益準位係不同。另外，溫度較高時之最佳增益值及溫度較低時之最佳增益準位也不同。即使半導體製造變化亦同。惟，以往，對如此動態改變之環境變動因素來說，由在等化器電路之增益設定值無法動態地來追蹤與因應，所以會對位元率 (bit rate)之高速化有所限制。本發明係為了解決上述相關問題而發明，藉由於後述之校準控制電路判斷輸入資料之採樣結果，進而實現設定有最佳值等化器電路之增益的反饋迴路。藉此，可實現傳送速度之高速化及傳送品質之穩定化。

本發明之資料接收裝置，進一步具備有偏移調整電路。偏移調整電路，於平常一般動作中，係調整下述偏移量：該偏移量為藉由等化器電路所產生之波形整形後之輸入訊號的相位與時脈與資料復原電路所復原之1個時脈訊號之相位的偏移量。於此，前述之校準控制部，係基於藉由過採樣器所執行之採樣結果來決定預定之相位，且將該預定相位相關之控制資訊送到偏移調整電路。且，偏移調整電路，以與從校準控制部所接受到之控制資訊當中之預定相位為一致之方式，調整藉由時脈與資料復原電路所復原之1個時脈訊號之相位。

說明有關偏移調整電路之效果。如前述所言，本發明之資料接收電路，具有時脈與資料復原電路。時脈與資料復原電路，係從輸入訊號(串列資料)之輸入產生與該資料時序同步之時脈訊號的電路。如前述所言，可利用相位同步電路(PLL：Phase Locked Loop即鎖相迴路)來實現時脈與資料復原電路。平常一般動作時之採樣器，雖係從等化器電路之輸出的資料訊號與從PLL之輸出的時脈訊號來進行採樣，但從等化器電路至採樣器之延遲，即使無論怎樣地仔細佈局設計，也會因電源變動或溫度變動或半導體之製造變化而有所變化。該資料訊號及時脈訊號之延遲(時序偏移)，若動 作速度越高速化，則對時序預算(Timing Budget)之影響越嚴重，成為阻礙高速化之一個因素。本發明係為了解決上述相關問題而發明之，於校準控制電路判斷輸入資料之採樣結果，進而動態最佳化時脈與資料復原電路之時序偏移之設定值。藉此，可實現傳送速度之高速化及傳送品質之穩定化。

於本發明之資料接收裝置中，時脈與資料復原電路，較佳係具有一電壓控制振盪器電路(VCO)，該電壓控制振盪器電路係具有串聯多個邏輯反相元件之迴路電路。換言之，時脈與資料復原電路係可藉由具有環形振盪器型之電壓控制振盪器電路之相位同步電路(PLL：Phase Locked Loop)來實現。此種情況下，各電壓控制振盪器電路，係輸出在1個週期中具有不同相位之多個時脈訊號。又，譬如可使用反相電路或差動放大電路等作為邏輯反相元件。

於本發明之資料接收裝置中，過採樣器，也可具有：時脈選擇器，該時脈選擇器係連接於構成電壓控制振盪器電路之多個邏輯反相元件且可使該多個邏輯反相元件之任一個活性化，並接受時脈訊號之輸入；以及正反器，該正反器係連接於該時脈選擇器及等化器電路。利用具有如此之構造，可使過採樣器，以分時來採樣在相位上為一點一點地逐漸不同之時脈訊號及時序同步之輸入資料，進而可簡化整體裝置之構造。

於本發明之資料接收裝置中，過採樣器，也可具有：分別連接於等化器 電路以及多個邏輯反相元件的多個正反器。利用具有如此之構造，由於可使過採樣器，一次性實行所有之時脈之採樣，所以可縮短採樣時間。

於本發明之資料接收裝置中，過採樣器，也可具有：經由連接於電壓控制振盪器電路之最終段之延遲器，而接受時脈訊號之輸入的時脈選擇器，以及連接於該時脈選擇器與等化器電路之正反器(flip flop)。利用具有此一構造，由於過採樣器，從電壓控制振盪器電路之輸出時脈，以延遲一定時間之時脈來採樣，所以可簡化過採樣器之設計。

本發明之資料接收裝置，較佳為從校準動作改變到平常一般動作後，也定期性轉移到校準動作。資料接收裝置，若判斷過採樣器無法正確地復原輸入資料時，較佳者藉由校準控制部，根據該判斷結果，產生設定等化器電路之增益值的控制訊號。藉此，將資料接收裝置設置於顯示器面板之後，也可即時地調整等化器電路之增益值。

本發明之資料接收裝置，也可具有：振盪器；以及偏移調整電路，該偏移調整電路，係根據該振盪器之振盪頻率來調整下述偏移量：該偏移量為等化器電路之波形整形後之輸入訊號與時脈與資料復原電路所復原之時脈訊號之偏移量。如此一來，利用內建自我振盪式之振盪器，使偏移調整電路可藉由監控振盪器之振盪頻率而動態地控制資料訊號及時脈訊號之延遲(時序偏移)。

本發明，於筆記型電腦或平板電腦終端等之行動裝置等之顯示器模組中，可動態控制等化器電路之增益值。譬如，即使安裝於玻璃上而寄生電阻為較大之動作環境上，也可實現單晶片系統驅動器之高速化，所以，可達到兼具液晶面板模組等之低消耗電力化及低成本化。

1‧‧‧資料接收電路

11‧‧‧等化器電路

12‧‧‧PLL型時脈與資料復原電路

13‧‧‧過採樣器

14‧‧‧偏移調整電路

15‧‧‧校準控制部

16‧‧‧採樣器

17‧‧‧解串器

18‧‧‧Link層邏輯

19‧‧‧振盪器

第1圖為表示本發明之一較佳實施類型之資料接收裝置之構造方塊圖。

第2圖為說明於eDP之連結調訓序列(Link training seauence)中之步驟1動作圖。

第3圖為說明於eDP之連結調訓序列(Link training sequence)中之步驟2動作圖。

第4圖為表示等化器電路之校準控制之整體流程圖。

第5圖為表示在等化器電路之校準控制中之過採樣之時序圖，即第5圖表示等化器電路之增益設定值較弱且無法正確地整形輸入訊號之波形時的例子。

第6圖為表示在等化器電路之校準控制中之過採樣之時序圖，即第6圖表示等化器電路之增益設定值較強且無法正確地整形輸入訊號之波形時的例子。

第7圖為表示在等化器電路之校準控制中之過採樣之時序圖，即第7圖表示等化器電路之增益設定值適當且可正確地整形輸入訊號之波形的例子。

第8圖為表示過採樣器之第1電路例子。

第9圖為表示過採樣器之第2電路例子。

第10圖為表示過採樣器之第3電路例子。

第11圖為表示過採樣器之第4電路例子。

第12圖為表示過採樣器之第5電路例子。

第13圖為表示過採樣器之第6電路例子。

第14圖為說明時脈與資料復原電路之偏移的校準控制之示意圖。

第15圖為說明時脈與資料復原電路之偏移的校準控制之實施流程圖。

第16圖為表示本發明之另一實施類型之資料接收裝置之構造方塊圖。

第17圖為表示使時序控制及源極驅動器為一體化且也最適用於本發明之實施類型之顯示器模組之整體構造之方塊圖。

第18圖為表示於eDP或mipi等之高速串列介面之接收電路中之類比前端部之整體圖。

第19圖為供說明依輸入資料之代碼圖案的不同而於接收端改變波形圖。

第20圖為供說明依輸入資料之代碼圖案的不同而於接收端改變波形圖。

第21圖為供說明依等化器電路之增益不同而改變來自等化器電路之輸出波形。

以下，使用圖面說明實施本發明之形態。本發明並非限定於以下說明之形態，且也包含從以下之形態該業者可在明顯範圍內作適當改變者。本發明，也可適當組合以下說明之各實施類型，或也可單獨利用各實施類型。 另外，於本發明之形態說明上，雖記載有eDP例子，但即使置換成mipi也可獲得相同效果，本發明並非限定於eDP。

[本發明之第1實施類型]

說明本發明之第1實施類型。第1圖為說明本發明之資料接收電路1之整體構造之方塊圖。於此，參考第1圖來說明資料接收電路1之基本構造。

資料接收電路1，譬如於筆記型電腦或平板電腦之中，係一種內建於時序控制器之電路，接收從CPU/GPU等之處理器所傳送之繪圖資料。時序控制器係一種積體電路(LSI：large-Scale Integration)，係以使從CPU/GPU等之處理器所傳送之繪圖資料與液晶面板之時序為一致之方式，產生各種時序訊號。處理器及時序控制器間之介面，係譬如依照VESA之eDP規格。也就是說，時序控制器，係從處理器以相對性高速動作之Main-Link(主訊號線)來接收繪圖資料，以相對性低速動作之AUX-CH(副訊號線)來接收視頻資料以外之控制資料。於eDP規格中，Main-Link(主訊號線)係每1差動通道(對)以從最低1.62Gbps到最高8.1Gbps之位元率(bit rate)進行動作之高速差動串列線(serial line)，另外，AUX-CH係以1Mbps進行動作之低速差動串列線。又，繪圖資料之介面也可為mipi。

如第1圖所示，本發明之資料接收電路1，係具備：等化器電路11；PLL型時脈與資料復原電路(CDR)12；過採樣器13；偏移調整電路14及校準控制部15。又，資料接收電路1，也可進一步具備有：平常一般動作時之採 樣器16；解串器(Deserializer)17及邏輯電路18。於第1圖中，實線之箭頭為表示平常一般動作時之訊號路徑，虛線之箭頭為表示校準時之訊號路徑。

如第1圖所示，於平常一般動作時，往資料接收電路1之輸入訊號，於接收到藉由等化器電路11所處理之波形整形後，輸入到時脈與資料復原電路12及採樣器16。於時脈與資料復原電路12上，係進行從波形整形後之輸入訊號復原時脈訊號之處理。另外，於採樣器16上，係與時脈訊號(復原時脈(Recovery clock))時序同步，該時脈訊號係於時脈與資料復原電路12上所復原，從波形整形後之輸入訊號復原輸入資料。藉由採樣器16所復原之輸入資料(復原資料(Recovery data))，係輸入到解串器17。解串器17係將串列資料轉換成並列資料且輸出到邏輯電路18。

另外，如第1圖所示，於自動校準時，往資料接收電路1之輸入訊號，於接收到藉由等化器電路11所處理之波形整形後，輸入到時脈與資料復原電路12及過採樣器13。於自動校準時，時脈與資料復原電路12係進行從波形整形後之輸入訊號，復原於1週期(2π)內已一點一點地逐漸偏移相位之多個時脈訊號之處理。另外，在過採樣器13，係與於時脈與資料復原電路12上復原之多個時脈訊號(n個復原時脈；其中n為2以上之整數)時序同步，且從波形整形後之輸入訊號復原多個之輸入資料。藉由過採樣器13所復原之多個輸入資料(n個復原資料；其中n為2以上之整數)，係輸入到校準控制部15。校準控制部15係分析多個之輸入資料之代碼圖案，來判斷是否藉由過採樣器13正確地復原波形整形後之輸入訊號，基於判斷結果來產生用 來調整等化器電路11之增益值的控制訊號且反饋到等化器電路11。另外，校準控制部15，係也可基於藉由過採樣器13所產生之波形整形後之輸入訊號之採樣結果，產生用來控制偏移調整電路14之偏移調整值之控制訊號並反饋到偏移調整電路14。也就是說，偏移調整電路14，於平常一般動作中，具有調整相位偏移量功能，該調整相位偏移量功能係調整等化器電路所產生之波形整形後之輸入訊號的相位與該時脈與資料復原電路復原之1個時脈訊號之相位的偏移量。基於藉由過採樣器13所產生之採樣結果，決定預定之相位，且將與該預定相位相關之控制資訊傳送到偏移調整電路14。偏移調整電路14，係將由時脈與資料復原電路12所復原之1個時脈訊號之相位加以調整，以使與從校準控制部15所接受到之控制資訊當中之預定相位為一致。

等化器電路，係根據所設定之增益值將輸入訊號之波形整形的電路。譬如，等化器電路係在傳送線路上可對高頻分量為失真的輸入訊號(串列資料)之波形進行整形。等化器電路之功能及特性，係如第18圖至21說明所示，等化器電路11，對訊號為特定高頻分量具有正的增益(放大作用)，且依該增益設定值放大效果有不同。可採用習知來作為等化器電路。

時脈與資料復原電路，係一種接收到等化器電路之輸出並從波形整形後之輸入訊號(串列資料)輸入，而產生一與表示該輸入訊號之輸入資料之辨別時序同步的時脈訊號的電路。於本發明中，於處理器及資料接收裝置之間的通訊路徑，係採用eDP等之高速串列介面，由於時脈線係與資料線重 覆，所以必須從波形整形後之輸入訊號擷取與該輸入資料同步之時脈訊號。平常一般係使用PLL(相位同步電路)來作為時脈與資料復原電路。

第2圖為PLL型之時脈與資料復原電路之構造例子。如第2圖所示，PLL型之時脈與資料復原電路，具有：相位比較電路(PD)；電荷泵電路(Charge pump circuit：CP)；環形濾波器(LF)及電壓控制振盪器電路(VCO)。其中，相位比較電路，係用來比較接收到之資料訊號及回復時脈訊號(Replay clock signal)之相位，輸出顯示相位差之相位差訊號。電荷泵電路，係對環形濾波器來輸出電荷泵電流，該電荷泵電流係根據從相位比較電路輸出之相位差訊號之電荷泵電流。也可使相位比較電路及電荷泵電路一體構成。環形濾波器，係從電荷泵電路供給電荷泵電流，將所供給之電荷泵電流平順而轉換成電壓控制振盪器電路之控制電壓。電壓控制振盪器電路，係輸出根據控制電壓之頻率的時脈訊號(振盪訊號)。若對於資料訊號超前回復時脈之相位時，係以減少電壓控制振盪器電路輸出之時脈訊號之頻率的方式，使相位比較電路，電荷泵電路及環形濾波器來控制電壓控制振盪器電路之控制電壓。另外，若資料訊號比回復時脈之相位延遲時，相位比較電路，電荷泵電路以及環形濾波器係以增加電壓控制振盪器電路輸出之時脈訊號之頻率的方式，來控制電壓控制振盪器電路的控制電壓。

於本發明中，電壓控制振盪器電路係於1時脈週期中，輸出多個相位差不同之時脈訊號。譬如，電壓控制振盪器電路，若輸出相位不同之5相的時脈訊號時，只要輸出1週期(2π)各相位偏移1/5的時脈訊號即可。於本實施例 上，由於需要相位偏移5相的時脈訊號，所以電壓控制振盪器電路，係形成一藉由含有串聯之5個邏輯反向元件的環形電路(Loop circuit)所構成之環型電壓控制振盪器電路VCO。另外，電壓控制振盪器電路，係利用輸入從環形濾波器所輸出之輸出電壓的類比控制電壓，以根據該輸出電壓之頻率來振盪而輸出一點一點地逐漸相位偏移的多個時脈訊號。

於此，於本發明所適用之如eDP的嵌入式時脈之高速串列介面上，電源啟動後，於平常一般動作前，執行所謂「連結調訓(Link training)」之序列。於連結調訓，具有以下說明之2個步驟。

於連結調訓中之第1步驟，如第2圖所示，係拴鎖時脈與資料復原電路之PLL之步驟。譬如，從處理器傳送使High及Low反覆交替變化之如「1010......」代碼圖案(譬如，於美國國家規格協會ANSI-8B10B規格中之D10.2)之訊號，且將時脈與資料復原電路之PLL鎖定為所要之時脈頻率。利用從該PLL之VCO輸出之時脈訊號採樣串列資料且達到同步化。於第2圖所示之例子上，於每1位元設定為反覆「1」及「0」之時脈圖案(最高頻率：資料率(Data rate)之1/2)。

於連結調訓中之第2步驟，找出所輸入之串列資料的間斷之步驟。如第3圖所示，於eDP的等之串列介面，以10個位元形成1個封包資料且須找到10位元之間斷。所以，要將從處理器用來區別間隙之特定的符號圖案(Symbol pattern)傳送到資料接收裝置(時序控制器)。由於於連結調訓之第1步驟上 將時脈與資料復原電路之PLL鎖定且使資料及時脈分離，所以於該狀態上，若從處理器將特定之符號圖案傳送到資料接收裝置的話，則資料接收裝置就可利用邏輯電路襭取該資料且找到資料的間斷。如此一來，電源啟動後，處理器對資料接收裝置(時序控制器)設定連結調訓序列，可正確鎖定時脈與資料復原電路且找到10位元之資料間斷。

第4圖係表示等化器電路之自動校準控制之執行流程圖。如第4圖所示，於如eDP的嵌入式時脈之高速串列介面上，電源啟動後，於平常一般動作前，執行所謂連結調訓之序列。於連結調訓中之第1步驟上，利用D10.2之代碼圖案將時脈與資料復原電路鎖定為所要之時脈頻率。接著，使等化器電路之增益值的設定設定為比較弱之準位。接著，執行於連結調訓中之第2步驟。於此，傳送特定之符號圖案且以邏輯電路襭取該資料，即可找到間斷。於該符號圖案中，也可使用譬如(K28.5)或(D11.6)之所謂圖案作為特定之代碼。於本發明上，使用該特定之代碼將等化器電路之增益值的設定進行最優化。

高速串列訊號，如前述，會因為接收對象位元之前的「1」準位持續之時間及「0」準位持續之時間，而使接收對象位元之訊號品質受到影響之ISI抖動是屬習知。考量該影響，有必要決定等化器電路之增益值。另外，該影響因為也會受到電源，溫度，半導體製程之變動而大幅受到影響，所以較佳也要考慮該影響而動態設定等化器電路之增益值。於本發明，輸入於連結調訓期間中，以活用具有ISI抖動之影響的K代碼來進行該設定。另外， 如前言所述，安裝於玻璃上之IC之接觸電阻，會隨時間而變化且有電阻值變大的情況。因此，有鑑於此等現象，於IC出貨時，於已設定之唯一等化器電路的設定上，要對動作頻率具有較大之約束。所以，於本發明上，如第4圖所言，為了要動態設定等化器電路之增益值，於連結調訓期間中執行過採樣，基於該採樣結果以適當之準位動態地來設定等化器電路之增益值。

譬如，如第5圖所示，於eDP上，於連結調訓時，除了D10.2之外，將K28.5或D11.6之代碼在一定期間從處理器傳送到時序控制器。譬如，K28.5係「110000010」或「0011111010」之代碼圖案，D11.6係「1101000110」之代碼圖案。尤其K28.5「0011111010」，於「1」持續較長後，會產生1次「0」，所以不易正確地復原「0」，可說是前述ISI之影響最容易出現的圖案。譬如，從構成時脈與資料復原電路的PLL之VCO之環形之振盪電路(環形振盪器)擷取該K28.5圖案，並使用多個於1週期中相位一點一點地逐漸地偏移的時脈，且採樣K28.5之圖案。如第5圖所示，譬如若為5段之環形振盪器情況時，擷取1週期(2π)相位各偏移1/5的5相之時脈訊號。又，於連結調訓之第2步驟上可使用之代碼，並非限於K28.5也可為前述的D11.6。

首先一開始，將等化器電路的增益值設定較弱，並於第1個之PLL時脈(T1)上採樣一定期間特定之代碼圖案(於以下說明上為K28.5)。該狀態如第5圖所示。如果等化器電路的增益值之設定過弱的話，包含於K28.5之代碼圖案的「0」之位元，由於沒有完全低於Low準位，所以T1之採樣結果，無法偵測出Low準位且全部為「1」。若相較T1之採樣結果及K28.5之代碼圖案就可 知道，無法復原從輸入訊號來的正確輸入資料。其次，於第2個之PLL時脈(T2)進行相同地採樣。T2之採樣結果也全部為「1」。其次，於第3個之PLL時脈(T3)進行相同地採樣。T3之結果，可偵測出Low準位，且產生1次「0」，其他為「1」。第4個之PLL時脈(T4)也相同。因此，可知在T3及T4上可成功地復原從輸入訊號來之正確的輸入資料。另外，PLL時脈(T5)無法偵測出「0」且全部為「1」。於校準控制部判斷該採樣結果。於第5圖所示之例子上，從採樣結果可知：因為在T1，T2及T5之相位時脈上，無法偵測出「0」且無法復原輸入資料，而於T3及T4之相位時脈上，可偵測出「0」且可成功復原輸入資料，所以輸入波形為「111101」以及，又等化器電路的增益值設定過弱則無法正確復原「0」。

其次，將等化器電路的增益值設定較強且同樣地從T1至T5進行採樣。該狀態如第6圖所示。由在等化器電路的增益值較強，所以採樣後之波形立刻掉落於Low準位。因此，於T1上出現2次「0」，之外為「1」。於T2，T3也相同地出現2次「0」之外為「1」。另一方面，於T4，T5僅出現1次「0」其他為「1」。該採樣結果，係於校準控制部來判斷。從採樣結果可知：因僅於T3，T4可偵測出「0」，所以輸入波形為「111101」，另外，等化器電路的增益設定過強，則偏離超出對象位元之範圍而延伸到相鄰位元的Low準位遍及到High準位變為狹窄。

其次，使等化器電路的增益值設定於第5圖所示之數值及第6圖所示之數值之中間，同樣地，從T1至T5進行採樣。該狀態如第7圖所示。由在等化器 電路的增益值適當，所以，於正確之時序上採樣後之波形掉落於Low準位。因此，從T1至T5之所有採樣結果上，「0」出現1次，此外為「1」。該採樣結果係於校準控制部判斷。從採樣結果可知，輸入波形為「111101」，另外，等化器電路的增益值為適當，可正確地復原對象位元之「0」，成為也不會影響到相鄰位元之增益設定。如此一來，於自動校準時，將相位一點一點地逐漸偏移且於多個之時序上對輸入訊號進行過採樣，利用判斷該採樣結果，及可使等化器電路的增益值調整為適當值。又，於本實施類型上，若所有5個輸入資料成功地復原時，雖判斷過採樣器為成功地復原輸入資料，但譬如5個之中若成功地復原4個以上之輸入資料時，也可判斷為過採器樣為成功地復原輸入資料。成功復原之期望值可適當變更。

接著，說明過採樣器之電路例子。第8圖為表示過採樣器之第1電路例子。如前述所言，PLL型時脈與資料復原電路，具有：相位比較電路(PD)；電荷泵電路(CP)；環形濾波器(LF)及電壓控制振盪器電路(VCO)。另外，電壓控制振盪器電路，係藉由含有串聯之5個邏輯反向元件的環形電路所構成之環型VCO，在1時脈週期中輸出相位不同之5相時脈訊號(T1~T5)。於第8圖所示之例子中，邏輯反向元件係藉由反相器電路(Inverter circuit)所構成。但，邏輯反向元件不限於反相器電路，譬如也可藉由差動放大電路來構成。於第8圖所示之例子中，過採樣器係由：連接於VCO之5個反相器的時脈選擇器；及連接於該時脈選擇器及等化器電路之正反器所構成。時脈選擇器係利用僅活性化VCO之環形振盪器之任一條，從環形振盪器之各段擷取時脈訊號。正反器，係將由等化器電路波形整形之輸入訊號，在與 藉由時脈選擇器所選擇之時脈訊號同步之時序上進行採樣，並將所得之輸入資料輸出到校準控制部。校準控制部，係連接於時脈選擇器，在1個相位時脈結束採樣後，以擷取下一個之相位時脈之方式，控制時脈選擇器。藉此，時脈選擇器，依次擷取依照由校準控制部所控制5相之相位訊號(T1~T5)且輸出到正反器，且將正反器之採樣結果輸出到校準控制部。另外，校準控制部，判斷與5相之相位訊號(T1~T5)同步而被採樣之5個輸入資料之代碼圖案，基於該判斷結果，產生用來控制等化器電路之增益值的控制訊號。校準控制部，係將產生之控制訊號反饋到等化器電路，等化器電路基於從校準控制部所接收到之控制訊號來改變增益值。又，用於平常一般動作之採樣器(FF)，係使用從VCO所輸出之中5個時脈訊號中之任意1條(於第8圖所示例子上為T3)。

第9圖為表示第8圖所示之第2電路例子之變化例。第2電路例子係第1電路例子的變化例。如第9圖所示，於過採樣器之正反器上之過採樣結果，係一高速串列訊號。於是，可以以更低速設計校準控制部之方式，將用於平常一般動作時之解串器組入於過採樣器，且於正反器之輸出側追加為輸出。過採樣器內之解串器，係將1位元之串列訊號轉換成10位元之並列訊號。藉此，校準控制部，由於足以判斷轉換成10位元之並列訊號之多個輸入資料，所以可降低成本。

第10圖為表示過採樣器之第3電路例子。於第3電路例子上，過採樣器具有多個正反器。過採樣器內之多個正反器，各自連接於構成VCO之多個反 相器輸出端。因此，各正反器，係與從各VCO之各段所輸出之不同相位之時脈訊號同步，且同時地採樣從等化器電路所輸入之波形整形後之輸入訊號，將復原之輸入資料輸出到校準控制部。於第8圖所示之第1電路例子上，係以分時切換採樣之時脈訊號，相對之，於第10圖所示之電路例子上，可達成同時一次性採樣全部之時脈訊號，所以具有可縮短採樣時間之效果。

第11圖為表示過採樣器之第4電路例子。第4電路例子係第3電路例子之變化例。藉由過採樣器所產生之採樣結果，由於係高速串列訊號，所以利用可更低速設計校準控制部之方式，將解串器附加於各正反器之輸出側，且將1位元之串列訊號轉換成10位元之並列訊號。

第12圖為表示過採樣器之第5電路例子。於第5電路例子之中，當過採樣器採樣來自等化器電路之輸入訊號時，並不使用藉由PLL之VCO相位管理之時脈訊號，而係從VCO之輸出時脈訊號以延遲一定時間之時脈訊號來採樣者。也就是說，過採樣器具有：經由連接於VCO輸出端之延遲器且接受時脈訊號之輸入之時脈選擇器；及連接在等化器電路與時脈選擇器之正反器。藉此，具有可簡單地設計過採樣器之效果。

第13圖為表示過採樣器之第6電路例子。第6電路例子，係第5電路例子之變化例。藉由過採樣器所產生之採樣結果，由於係高速串列訊號，所以利用可更低速設計校準控制部之方式，將解串器附加於各正反器之輸出側，且將1位元之串列訊號轉換成10位元之並列訊號。

[本發明之第2實施類型]

說明本發明之第2實施類型。本發明之第2實施類型如以下所述。前述之第1實施類型，於電源啟動時之連結調訓序列上，可最優化設定等化器電路之增益準位。但是，結束連結調訓並改變到平常一般動作之後，IC之電源準位也會依據該動作狀態變化，另外溫度也會變化。如此之電源準位或溫度變化，如前述所言，由於會對等化器電路之特性有所影響，所以從改變到平常一般動作之後，也可定期性檢查最佳值(校準)。另外，如前述所言，安裝於玻璃上之IC的接觸電阻，會隨時間而變化且電阻值有時會變大。因此，有鑑於此等現象，在IC出貨時，在所設定之唯一等化器電路的設定上，要對動作頻率具有較大之約束。

所以，於eDP之中，從CPU/GPU等之處理器，對時序控制器，於水平消隱(Horizontal blanking)期間及垂直消隱期間之最初，傳送與連結調訓時相同特定代碼圖案。藉此，第2實施類型之資料接收裝置，不僅在連結調訓期間，即使在平常一般動作時，也可執行與第1實施類型相同之校準序列。其結果，將可提供一種不僅在IC製造變化甚至在電源變動，溫度變動時也可以隨時加以追蹤與因應之接收裝置。

[本發明之第3實施類型]

說明本發明之第3實施類型。本發明之第3實施類型如以下所述。如前述所言，於eDP等之高速串列介面上，時脈係與資料線重覆，從串列資料輸入， 有必要擷取與該資料同步之時脈。所以，時脈與資料復原電路，係從串列資料輸入產生與該資料時脈同步之時脈訊號的電路。時脈與資料復原電路平常一般係藉由PLL所構成。平常一般動作時之採樣，雖係對來自等化器電路之輸出的資料訊號及來自PLL之輸出的時脈訊號進行採樣，但從等化器電路至採樣器之延遲，即使無論怎樣地仔細佈局設計，也會因電源變動或溫度變動或半導體之製造變化有所變化。該資料訊號及時脈訊號之延遲(時序偏移)，若動作速度越高速化，則對時序預算(Timing Budget)之影響越嚴重，成為阻礙高速化之一個因素。所以，第3實施類型係於採樣器電路上，以有最大時序裕度(timing margin)之方式來自動設定：在時脈與資料復原電路所復原之資料及時脈之相位關係。

第3實施類型，譬如如第14圖及第15圖所示，在Edp以連結調訓序列來結束步驟1之時脈與資料復原電路之時脈，並一結束等化器電路之增益值的校準後，即調整資料訊號及時脈訊號之延遲(時序偏移)。另外，如第1圖等所示，資料接收裝置1，進一歩具備偏移調整電路14。偏移調整電路14，於平常一般動作時，係依照藉由校準控制部15之控制，且利用調整由PLL型之時脈與資料復原電路12所復原之時脈訊號達到採樣器16(正反器)之時序，而於採樣器16中調整輸入訊號及時脈訊號之偏移量(偏移值)的電路。

若具體說明的話，利用進行校準而使等化器電路之增益值為最佳值，所以於第7圖所示之狀態，係為等化器電路之輸出的狀態。第7圖為表示等化器電路之增益設定值為適當，且可正確整形輸入訊號之波形的情況例子。 於該狀態下，若要採樣之時脈訊號為第7圖所示之T3的話，於資料1位元部份之中央附近，會出現時脈訊號之採樣邊緣(Sampling edge)，所以設置時間和保持時間的裕度為最大。

以下說明選擇第7圖所示之T3之時脈訊號時之流程。藉由過採樣器13，於最早時間T1之時脈訊號，採樣K28.5之等化器輸出波形，即可獲得具有如第7圖所述之「111101」之代碼圖案的輸入資料。其次，切換為T2，同樣可獲得「111101」之結果。再者，T3，T4，T5依序切換時脈，直到最晚時間T5，同樣可獲得「111101」之結果。從此等5次之採樣結果可知，T3之採樣結果係位於T1~T5之採樣結果當中之最中間。也就是說，在等化器電路之增益值為最佳化狀態中，於平常一般動作時，在時脈與資料復原電路上，若要採樣之時脈訊號為第7圖所示之”T3”之時序(相位)的話，於資料1位元部份之中央附近，會出現時脈訊號之採樣邊緣，所以設置時間和保持時間的裕度為最大。故，校準控制部15，係將T3之採樣結果之T3的相位值傳送到偏移調整電路14來作為復原時脈偏移設定控制訊號。且，偏移調整電路14係比較從校準控制部15接收到之T3相位及由時脈與資料復原電路12所復原之時脈訊號之相位，若所復原之時脈訊號之相位偏離T3相位的話，則就將所復原之時脈訊號之相位調整為與T3相位一致。藉此，偏移調整電路14，於採樣器16(正反器)中，可避免產生保持時間違例(violation)或設定時間違例。

若如此一來，可有效活用用來進行等化器電路之增益值的校準之過採樣 及校準控制部之電路資源，且可最佳化等化器電路之增益值，同時，可進行資料訊號與時脈訊號之延遲(時序偏移)之調整。

再者，另一特徵，如第1圖及第14圖所示，於時脈與資料復原電路12之輸出端，設置有偏移調整電路14。如此地，利用於時脈與資料復原電路12之後段設置偏移調整電路14，僅藉由偏移調整電路14來調整來自時脈與資料復原電路12之輸出訊號，可使資料訊號與時脈訊號為一致。換言之，於調整資料訊號與時脈訊號時，不需調整時脈與資料復原電路12之設定。藉此，於本發明上，即使進行偏移調整控制，因可直接於此狀態下利用時脈與資料復原電路12，所以不但可簡化偏移調整控制，同時，可追蹤因應時常變化之資料訊號與時脈訊號之偏移量。

[本發明之第4實施類型]

茲參考第16圖說明本發明之第4實施類型。本發明之第4實施類型如以下所述。於第3實施類型上，雖係藉由過採樣器13來進行採樣，但是於本實施類型上，如第16圖所示，於資料接收裝置1內建自我振盪之振盪器19，且利用監控該振盪頻率，判斷半導體之製造變化或電壓變動，溫度變動為低速側或高速側或中等程度。如果振盪器19之振盪頻率為高速側情況時，偏移調整電路14就判斷為資料之延遲為提早，將採樣時脈之位置調整為與此一致。另外，如果振盪器19之振盪頻率為低速側情況時，偏移調整電路14就判斷為資料之延遲為晚，將採樣時脈之位置也調整為此一致。又，如果振盪器19之振盪頻率為中程度情況的話，偏移調整電路14，只要使用預設之 設定值即可。

以上，為了於本案說明書上呈現本發明之內容，將搭配參考圖面而說明本發明之實施類型。若藉由本發明的話，因可動態來控制等化器之增益準位以及時脈與資料復原之時脈與資料之時序偏移值，故可高速化。另外，利用提供動態控制eDP或mipi等之接收器電路內部之類比前端部之等化器增益及時脈與資料復原之偏移，尤其於玻璃上，可實現特別是在玻璃上動作所必要之單晶片系統驅動器之高速化。藉此，可達到液晶面板模組等之低消費電力化及低成本化。但是，本發明並非限定於上述實施類型，且包含基於本案說明書所記載之事項，使該業者所為之顯而易知的變更形態或改良形態者。另外，於該發明之形態說明上，雖記載eDP之實例，但是即使置換成mipi也可獲得相同效果，該發明之輸入到時序控制器的介面並非僅限於eDP。

本發明，較佳可利用於電氣產業。尤其，本發明之影像通信裝置，係可較佳利用作為組裝於包含液晶面板之薄型面板之影像通信用的模組。

1‧‧‧資料接收電路

11‧‧‧等化器

12‧‧‧PLL型時脈與資料復原電路

13‧‧‧過採樣器

14‧‧‧偏移調整電路

15‧‧‧校準控制部

16‧‧‧採樣器

17‧‧‧解串器

18‧‧‧Link層邏輯

Claims (6)

1. 一種資料接收裝置，係具備有：等化器電路，根據所設定之增益值而將輸入訊號之波形整形；時脈與資料復原電路(CDR)，係在校準動作時之中，從藉由該等化器電路而產生的波形整形後之輸入訊號，將在1個週期中具有不同相位(phase)之多個時脈訊號復原，於平常一般動作中，從藉由該等化器電路而產生波形整形後之輸入訊號，復原1個之時脈訊號；過採樣器，係於校準動作時之中，與該多個時脈訊號同步且採樣該波形整形後之輸入訊號，從該波形整形後之輸入訊號，復原多個輸入資料：校準控制部，係於校準動作時之中，基於藉由該過採樣器所產生之採樣結果，判斷該過採樣器是否可正確地復原該輸入資料，若判斷無法正確地復原該輸入資料時，基於該判斷結果，產生設定該等化器電路之增益值的控制訊號；以及偏移調整電路，係於平常一般動作中，調整藉由該等化器電路所產生之波形整形後之輸入訊號的相位與該時脈與資料復原電路復原之該1個時脈訊號之相位的偏移量，其中，該校準控制部，係基於藉由該過採樣器所產生之採樣結果來決定預定之相位，將與該預定之相位相關之控制資訊傳送到該偏移調整電路，該偏移調整電路，係以與於從該校準控制部所接受到之控制資訊當中之該預定相位相為一致之方式，調整藉由該時脈與資料復原電路所復原之該1個時脈訊號之相位。
2. 如申請專利範圍第1項所述之資料接收裝置，其中該時脈與資料復原 電路具有一電壓控制振盪器電路，該電壓控制振盪器電路係具有串聯多個邏輯反相元件之迴路電路；該電壓控制振盪器電路，係輸出在1個週期中具有不同相位之多個時脈訊號。
3. 如申請專利範圍第2項所述之資料接收裝置，其中該過採樣器，具有：時脈選擇器，係連接於該多個邏輯反相元件且可使該多個邏輯反相元件之任一個活性化，而接受時脈訊號之輸入；以及正反器，係連接於該等化器電路及該時脈選擇器。
4. 如申請專利範圍第2項所述之資料接收裝置，其中該過採樣器具有各連接於該等化器電路及該多個邏輯反相元件之多個正反器。
5. 如申請專利範圍第2項所述之資料接收裝置，其中該過採樣器具有：時脈選擇器，係經由連接於該電壓控制振盪器電路之延遲裝置，接受時脈訊號之輸入；以及正反器，係連接於該等化器電路及該時脈選擇器。
6. 如申請專利範圍第1項所述之資料接收裝置，其中，從校準動作改變到平常一般動作後，也定期性轉移到校準動作，若判斷該過採樣器無法正確地復原該輸入資料時，藉由該校準控制部，並基於該判斷結果，產生設定該等化器電路之增益值的控制訊號。