KR100795724B1 - 아이 사이즈 측정 회로, 데이터 통신 시스템의 수신기 및아이 사이즈 측정 방법 - Google Patents

아이 사이즈 측정 회로, 데이터 통신 시스템의 수신기 및아이 사이즈 측정 방법 Download PDF

Info

Publication number
KR100795724B1
KR100795724B1 KR1020050077834A KR20050077834A KR100795724B1 KR 100795724 B1 KR100795724 B1 KR 100795724B1 KR 1020050077834 A KR1020050077834 A KR 1020050077834A KR 20050077834 A KR20050077834 A KR 20050077834A KR 100795724 B1 KR100795724 B1 KR 100795724B1
Authority
KR
South Korea
Prior art keywords
data
clock
sample data
eye size
received data
Prior art date
Application number
KR1020050077834A
Other languages
English (en)
Other versions
KR20070023341A (ko
Inventor
히토시 오카무라
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050077834A priority Critical patent/KR100795724B1/ko
Priority to JP2006217099A priority patent/JP2007060655A/ja
Priority to US11/505,054 priority patent/US7697649B2/en
Priority to EP06017317A priority patent/EP1758287A3/en
Priority to TW095130599A priority patent/TW200709587A/zh
Priority to CNA2006101635939A priority patent/CN1984105A/zh
Publication of KR20070023341A publication Critical patent/KR20070023341A/ko
Application granted granted Critical
Publication of KR100795724B1 publication Critical patent/KR100795724B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03878—Line equalisers; line build-out devices
    • H04L25/03885—Line equalisers; line build-out devices adaptive
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/24—Testing correct operation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/0335—Arrangements for removing intersymbol interference characterised by the type of transmission
    • H04L2025/03356—Baseband transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
    • H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Dc Digital Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

아이 사이즈 측정 회로는 클럭데이터복원회로(CDR)에 의해 수신 데이터로부터 복원된 클럭으로 수신 데이터를 제1 샘플링하여 제1 샘플 데이터를 생성하고, 상기 복원된 클럭을 소정 위상 범위내에서 쉬프트시킨 쉬프트 클럭으로 상기 수신 데이터를 제2 샘플링하여 제2 샘플 데이터를 생성한다. 상기 제1 및 제2 샘플 데이터가 서로 다른 값인지 여부를 비교하여 에러 횟수를 산출하고, 상기 에러 횟수가 0인 위상 구간을 구하여 아이 사이즈를 산출한다. 따라서, 수신 데이터의 주파수 오프셋 및/또는 지터의 영향을 받지 않고 아이 사이즈를 측정할 수 있다.

Description

아이 사이즈 측정 회로, 데이터 통신 시스템의 수신기 및 아이 사이즈 측정 방법{CIRCUIT FOR MEASURING EYE SIZE, RECEIVER FOR DATA COMMUNICATION SYSTEM, METHOD OF MEASURING THE EYE SIZE}
도1은 본 발명의 일 실시예에 따른 직렬화기-역직렬화기를 구비한 데이터 통신 시스템의 수신기를 나타낸 블록도이다.
도2는 본 발명의 다른 실시예에 따른 직렬화기-역직렬화기를 구비한 데이터 통신 시스템의 수신기를 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 1의 아이 사이즈 측정 회로를 포함하는 수신기의 구체적인 구성을 나타낸 블록도이다.
도 4 및 도 5는 도 3의 클럭데이터복원회로(CDR)의 위상 검출기의 동작을 설명하기 위한 개념도이다.
도 6은 디지털 코드와 클럭의 위상과의 관계를 나타낸 그래프이다.
도 7은 본 발명의 일실시예에 따른 아이 사이즈 측정 방법을 설명하기 위한 개념도이다.
도 8은 천이 위상 클럭을 순차적으로 쉬프트 시켜가면서 수신 데이터의 아이 사이즈(eye size)를 측정하는 경우의 타이밍도를 나타낸다.
도 9는 복원 클럭을 쉬프트시키기 위한 디지털 코드 값과 에러 횟수를 예시 적으로 나타낸 테이블이다.
도 10은 복원 클럭을 쉬프트시키기 위한 디지털 코드 값, 에러 횟수, 아이 사이즈 및 이퀄라이저 제어 비트 값의 관계를 예시적으로 나타낸 테이블이다.
도 11은 2단 이퀄라이저를 나타낸 개념도이다.
도 12는 도 11의 2단의 이퀄라이저 중 1단만을 예시적으로 나타낸 회로도이다.
도 13은 이퀄라이저 제어 비트 값을 이용하여 도 12의 이퀄라이저의 이득이 조절되는 것을 보여주는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 프리엠프/이퀄라이저 200 : 제1 샘플러
300 : 역직렬화기
400, 400a, 400b, 500, 500a, 500b : 아이 사이즈 측정 회로
410, 410a, 410b : 제2 샘플러 412 : 제1 위상 인터폴레이터
420 : 클럭데이터복원회로(CDR) 422, 424 : 제2 위상 인터폴레이터
430, 430a, 430b : 에러 횟수 산출부
425 : 쉬프터(shifter) 450 : 아이 사이즈 컨트롤러
210 : 선택부 240, 340 : 변환부
250, 350 : 전압 레벨 변환부 260, 360, 460 : 출력부
본 발명은 데이터 통신 시스템의 시리얼 데이터 수신 회로에 있어서 시리얼 데이터의 아이 사이즈 측정 방법, 아이 사이즈 측정 회로에 관한 것이다.
데이터 통신 시스템의 직렬화기-역직렬화기(SerDes; Serializer Deserializer)는 데이터를 직렬화시켜 프린트 배선 등의 전송선을 통하여 전송하고, 수신된 직렬화된 데이터를 역직렬화시킨다.
직렬화기-역직렬화기는 프리-엠프(preamplifier), 이퀄라이저(equalizer), 샘플러 및 클럭데이터복원회로(CDR; Clock Data Recovery)를 포함한다.
직렬화기-역직렬화기는 클럭데이터복원회로(CDR; Clock Data Recovery)를 사용해서 수신한 데이터의 주파수를 복원하고 상기 복원된 주파수의 클럭으로 샘플러 회로를 동작시킨다. 따라서, 수신측에서 기준으로 사용하는 기준 클럭(reference clock) 주파수와 다른 주파수로 동작하는 송신측에서 전송하는 데이터를 수신측에서 계속 수신할 수 있다.
고속으로 프린트 배선 등의 전송선을 통하여 데이터를 전송할 경우 전송선의 특성에 기인하여 신호간 간섭(ISI: Inter Symbol Interference)이 발생한다. 신호간 간섭(ISI)으로 인하여 수신된 신호의 진폭과 위상은 심하게 왜곡되며, 수신단에서 비트 오류를 일으키는 주된 원인이 된다. 전송선의 길이가 길어지고 데이터 전송 속도가 증가함에 따라 수신단에서 수신된 신호의 진폭과 위상은 더욱 심하게 왜곡된다.
직렬화기-역직렬화기와 같은 직렬 인터페이스(serial interface)에서는 지터가 많은 시리얼 데이터를 수신해야 하기 때문에 샘플러인 플립플롭이나 래치가 클럭을 이용하여 데이터를 수신할 때 데이터의 아이 사이즈의 크기가 중요하다.
직렬화기-역직렬화기의 프리-엠프에서 수신된 데이터의 전압을 증폭하고, 이퀄라이저는 수신된 데이터를 이퀄라이징하여 수신 데이터의 지터, 특히 신호간 간섭(ISI)을 줄인 후 다음 단 샘플러(Sampler) 회로로 출력한다.
이퀄라이저는 수신된 데이터의 지터(jitter) 특성에 따라서 이퀄라이징(equalizing) 강도를 조절할 수 있는 컨트롤 비트(control bit)를 가지고 있다. 즉, 이퀄라이저는 수신된 데이터의 지터 특성에 따라서 많고 이퀄라이징 기능을 ON/OFF 할 수 있다. 수신된 데이터의 아이 사이즈가 작은 경우 이퀄라이징 기능이 불충분하므로 이퀄라이징 강도를 증가시키고 수신 데이터의 아이 사이즈가 큰 경우 이퀄라이징 강도를 감소시켜 최대의 아이 사이즈를 얻을 수 있도록 조절할 수 있다.
종래의 직렬화기-역직렬화기는 이퀄라이저의 출력단에서의 데이터의 아이 사이즈를 직접 측정하는 대신 결정 귀환 등화기(decision feedback equalizer) 등과 같은 복잡한 회로를 사용하여 수신된 데이터의 아이 사이즈 증감이 있는지를 확인하였다.
따라서, 본 발명의 제1 목적은 데이터 통신 시스템의 수신기의 이퀄라이저의 출력단에서의 데이터의 아이 사이즈를 직접 측정할 수 있는 아이 사이즈 측정 회로를 제공하는 것이다.
본 발명의 제2 목적은 상기 아이 사이즈 측정 회로를 포함하는 데이터 통신 시스템의 수신기를 제공하는 것이다.
또한, 본 발명의 제3 목적은 데이터 통신 시스템의 수신기의 이퀄라이저의 출력단에서의 데이터의 아이 사이즈를 직접 측정할 수 있는 아이 사이즈 측정 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 아이 사이즈 측정 회로는 수신 데이터로부터 복원된 서로 다른 위상을 가진 복수의 복원 클럭 중의 적어도 하나의 복원 클럭을 소정 위상 범위내로 쉬프트시킨 적어도 하나의 쉬프트 클럭으로 상기 수신 데이터를 샘플링하여 제1 샘플 데이터를 제공하는 샘플러; 및 상기 적어도 하나의 복원 클럭으로 상기 수신 데이터를 샘플링한 제2 샘플 데이터와 상기 제1 샘플 데이터를 비교하여 에러 횟수를 산출하는 에러 횟수 산출부를 포함한다.
또한, 본 발명의 제1 목적을 달성하기 위한 본 발명의 다른 측면에 따른 아이 사이즈 측정 회로는 서로 다른 위상을 가진 복수의 클럭 중의 적어도 하나의 클럭을 소정 위상 범위에서 쉬프팅 시킨 적어도 하나의 쉬프트 클럭으로 수신 데이터를 샘플링하여 제1 샘플 데이터를 제공하는 샘플러; 및 상기 수신 데이터로부터 복원된 서로 다른 위상을 가진 복수의 복원 클럭 중의 적어도 하나의 복원 클럭으로 상기 수신 데이터를 샘플링한 제2 샘플 데이터와 상기 제1 샘플 데이터를 비교하여 에러 횟수를 산출하는 에러 횟수 산출부를 포함한다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 데이터 통신 시스템의 수신기는 수신 데이터를 복원하여 서로 다른 위상을 가진 복수의 복원 클럭들을 생성하는 클럭데이터복원회로; 상기 복수의 복원 클럭 중의 적어도 하나의 복원 클럭으로 상기 수신 데이터를 샘플링하여 제1 샘플 데이터를 생성하는 제1 샘플러; 및 상기 적어도 하나의 복원 클럭을 소정 위상 범위내로 쉬프트시킨 적어도 하나의 쉬프트 클럭으로 상기 수신 데이터를 샘플링하여 제1 샘플 데이터를 생성하고, 상기 제1 샘플 데이터와 상기 제2 샘플 데이터를 비교하여 에러 횟수를 산출함으로써 아이 사이즈를 산출하는 아이 사이즈 측정 회로를 포함한다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 다른 측면에 따른 데이터 통신 시스템의 수신기는 수신 데이터를 복원하여 서로 다른 위상을 가진 복수의 복원 클럭들을 생성하는 클럭데이터복원회로; 상기 복수의 복원 클럭 중의 적어도 하나의 복원 클럭으로 상기 수신 데이터를 샘플링하여 제1 샘플 데이터를 생성하는 제1 샘플러; 및 서로 다른 위상을 가진 복수의 클럭 중의 적어도 하나의 클럭을 소정 위상 범위에서 쉬프팅 시킨 적어도 하나의 쉬프트 클럭으로 상기 수신 데이터를 샘플링하여 제2 샘플 데이터를 생성하고, 상기 제1 샘플 데이터와 상기 제2 샘플 데이터를 비교하여 에러 횟수를 산출함으로써 아이 사이즈를 산출하는 아이 사이즈 측정 회로를 포함한다.
또한, 본 발명의 제3 목적을 달성하기 위한 본 발명의 일측면에 따른 아이 사이즈 측정 방법은 수신 데이터로부터 복원된 서로 다른 위상을 가진 복수의 복원 클럭 중의 적어도 하나의 복원 클럭으로 상기 수신 데이터를 샘플링하여 제1 샘플 데이터를 생성하는 단계; 상기 적어도 하나의 복원 클럭을 소정 위상 범위내로 쉬프트시켜 적어도 하나의 쉬프트 클럭을 생성하는 단계; 상기 적어도 하나의 쉬프트 클럭으로 상기 수신 데이터를 샘플링하여 제2 샘플 데이터를 제공하는 단계; 및 상기 제1 샘플 데이터 및 상기 제2 샘플 데이터를 비교하여 에러 횟수를 산출하는 단계를 포함한다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 다른 측면에 따른 아이 사이즈 측정 방법은 수신 데이터로부터 복원된 서로 다른 위상을 가진 복수의 복원 클럭 중의 적어도 하나의 복원 클럭으로 상기 수신 데이터를 샘플링하여 제1 샘플 데이터를 생성하는 단계; 서로 다른 위상을 가진 복수의 클럭 중의 적어도 하나의 클럭을 소정 위상 범위에서 쉬프팅 시켜 적어도 하나의 쉬프트 클럭을 생성하는 단계; 상기 적어도 하나의 쉬프트 클럭으로 상기 수신 데이터를 샘플링하여 제2 샘플 데이터를 제공하는 단계; 및 상기 제1 샘플 데이터 및 상기 제2 샘플 데이터를 비교하여 에러 횟수를 산출하는 단계를 포함한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 발명에 따른 아이 사이즈 측정 회로는 샘플러와 클럭데이터복원회로(CDR) 를 가지는 데이터 통신 시스템의 수신기에 적용할 수 있다. 예를 들어, 본 발명에 따른 아이 사이즈 측정 회로는 직렬화기-역직렬화기를 구비한 데이터 통신 시스템의 수신기에 적용할 수 있다.
그러나, 본 발명에 따른 아이 사이즈 측정 회로는 직렬화기-역직렬화기를 구비한 데이터 통신 시스템의 수신기에 한정되는 것은 아니며, 샘플러 및 클럭데이터복원회로(CDR)를 가지는 데이터 통신 시스템의 수신기라면 직렬화기 및/또는 역직렬화기를 포함하지 않는 수신기에도 적용할 수 있음은 물론이다.
이하, 직렬화기-역직렬화기를 구비한 데이터 통신 시스템의 수신기를 예로 들어 본 발명의 아이 사이즈 측정 회로를 설명한다.
도1은 본 발명의 일 실시예에 따른 직렬화기-역직렬화기를 구비한 데이터 통신 시스템의 수신기(1000)를 나타낸 블록도이다.
도 1을 참조하면, 수신기(1000)는 프리엠프/이퀄라이저(100), 제1 샘플러(200), 역직렬화기(300), 클럭데이터복원회로(CDR; Clock Data Recovery, 420), 위상고정루프(PLL; Phase Locked Loop, 416), 아이 사이즈 측정 회로(400) 및 직렬화기/출력 드라이버(350)를 포함한다.
프리엠프/이퀄라이저(100)에서는 전송선을 통하여 수신한 직렬 데이터 스트림의 데이터(10)의 크기와 지연 특성을 보상하여 보상된 데이터(101)를 제1 샘플러(200)로 출력한다. 구체적으로, 프리엠프/이퀄라이저(100)는 전송선을 통하여 직렬화된 데이터 스트림을 수신하여 수신된 데이터(10)의 전압을 증폭하고, 증폭된 데이터를 이퀄라이징하여 수신 데이터(10)의 지터, 특히 신호간 간섭(ISI)으로 인한 데이터 신호의 왜곡을 보상한다. 또한, 프리엠프/이퀄라이저(100)는 아이 사이즈 측정 회로(400)로부터의 제어 신호(401)에 기초하여 이퀄라이징 강도(equalizing strength)를 조절한다.
제1 샘플러(200)는 클럭데이터복원회로(420)에 의해 수신 데이터(10)로부터 복원된 복수의 복원 클럭들(403, I, Q, Ib, Qb)을 이용하여 프리엠프/이퀄라이저(100)의 보상된 데이터(101)를 샘플링한다.
역직렬화기(300)는 제1 샘플러(200)의 직렬화된 샘플링된 데이터(201)를 1:n비율의 패러렐(parallel) 데이터로 변환하여 역직렬화된 데이터(301)를 출력한다. 상기 역직렬화된 데이터(301)는 클럭데이터복원회로(420) 및/또는 데이터 통신 시스템의 다른 기능 블록들(미도시)로 제공된다.
클럭데이터복원회로(420)는 역직렬화기(300)의 직렬화된 데이터(301) 및 PLL(416)의 복수의 클럭(411)을 이용하여 수신 데이터(10)로부터 복원된 복수의 복원 클럭(403; I, Q, Ib, Qb)을 생성한다.
여기서, 본 발명의 다른 실시예에 따른 클럭데이터복원회로(420)는, 도 2에 도시된 바와 같이, 역직렬화기(300)의 출력 데이터(301) 대신 제1 샘플러(200)의 샘플링된 데이터(201)를 이용하여 수신 데이터(10)로부터 복원된 복수의 복원 클럭(403)을 생성할 수도 있다.
아이 사이즈 측정 회로(400)는 프리엠프/이퀄라이저(100)의 출력 데이터(101)를 쉬프트 클럭(Q', Qb')을 이용하여 샘플링한 데이터와 제1 샘플러(200)의 출력인 샘플링된 데이터(201)를 비교하여 에러 횟수를 산출하고, 에러 횟수에 근거 하여 수신 데이터(10)의 아이 사이즈를 산출한다. 또한, 아이 사이즈 측정 회로(400)는 프리엠프/이퀄라이저(100)의 이퀄라이징 강도(equalizing strength)를 조절하기 위한 제어 신호(401)를 생성하여 프리엠프/이퀄라이저(100)로 제공한다.
직렬화기/출력 드라이버(350)는 다른 기능 블록(미도시)에서 처리된 데이터(303)를 직렬화하고 증폭하여 전송선(미도시)을 통하여 전송한다.
도 3은 도 1의 아이 사이즈 측정 회로(400)를 포함하는 수신기의 구체적인 구성을 나타낸 블록도이다. 도 3에서는 도 1 또는 도 2의 직렬화기/출력드라이버(350)의 도시는 생략하였다. 도 3에서는 프리엠프/이퀄라이저(100)와 제1 샘플러(200) 사이에 버퍼 회로(110)를 두어 프리엠프/이퀄라이저(100)의 출력을 버퍼링하여 제1 샘플러(200) 및 제 2 샘플러(410)로 제공하는 것을 도시하였다. 그러나, 버퍼 회로(110) 없이 프리엠프/이퀄라이저(100)의 출력이 바로 제1 샘플러(200)로 제공되도록 구성할 수도 있다. 또한, 버퍼 회로(110)를 구성하는 각각의 버퍼(111, 113)는 서로 동일한 버퍼로 구성할 수 있으며, 또는 버퍼 회로(110)는 하나의 버퍼로 이루어져 하나의 버퍼의 출력이 각각 제1 샘플러(200) 및 제2 샘플러(410)로 제공될 수도 있다.
제1 샘플러(200)는 I 플립플롭(210), Q 플립플롭(220), Ib 플립플롭(230) 및 Qb 플립플롭(240)으로 구성된다. 제1 샘플러(200)는 CDR(420)의 제1 위상 인터폴레이터(412)로부터 출력되는 복수의 복원 클럭들(403, I, Q, Ib, Qb)을 이용하여 프리엠프/이퀄라이저(100)의 출력 데이터(101)를 샘플링하여 샘플 데이터(201) DI, DQ, DIb, DQb를 출력한다.
클럭데이터복원회로(420)는 위상 검출기(Phase Detector, 422), CDR 루프 필터(424), PI 컨트롤러(Phase Interpolator Controller, 426) 및 위상 인터폴레이터(Phase Interpolator, 412)를 포함한다.
여기서, 예를 들어, 수신 데이터(10)의 주파수를 f이고, 역직렬화기(300)가 1:n으로 역직렬화를 수행한다고 가정할 때, 예를 들어 PLL(416)의 복수의 클럭(411)의 주파수는 f/2이고, 복수의 복원 클럭들(403)의 주파수는 f/2이며, 위상 검출기(422), CDR 루프 필터(424) 및 PI 컨트롤러(426)는 f/(2n)의 클럭 주파수로 동작할 수 있다. 그러나, 여기서 PLL(416)의 복수의 클럭(411) 및 복수의 복원 클럭들(403)의 주파수 f/2는 예시적인 것으로서 f/2에 한정되지 않으며, f/4, f/8 등의 다른 주파수를 가질 수도 있음은 물론이다.
클럭데이터복원회로(420)는 클럭데이터복원회로(420)의 출력을 제1 샘플러(200)로 피드백시켜 반복적인 복원 과정을 통하여 수신 데이터(10)의 클럭 및 데이터를 복원한다.
클럭데이터복원회로(420)는 제1 위상 인터폴레이터(412)의 출력인 복원 클럭 Q 및/또는 복원 클럭 Qb가 데이터(201 또는 301)의 한가운데에 위치(도 4 및 도 6참조)하도록 위상 검출기(422), CDR 루프 필터(424), PI 컨트롤러(426) 및 위상 인터폴레이터(412)를 동작시킨다.
위상 검출기(422)는 제1 샘플러(200)의 출력인 샘플 데이터(201) 또는 역직렬화기(300)의 출력인 역직렬화된 데이터(301)의 위상을 검출하여 업(UP) 신호 또는 다운(DOWN) 신호를 출력한다. 여기서, 예를 들어, 수신 데이터(10)의 주파수를 f이고, 역직렬화기(300)가 1:n으로 역직렬화를 수행한다고 가정할 때, 위상 검출기(422)가 역직렬화기(300)의 출력이 아닌 제1 샘플러(200)의 출력인 샘플 데이터(201)를 입력받는 경우에는 위상 검출기(422), CDR 루프 필터(424) 및 PI 컨트롤러(426)는 f/2의 클럭 주파수로 동작할 수 있다.
CDR 루프 필터(424)는 상기 업(UP) 신호 또는 다운(DOWN) 신호에 각각 대응하는 업(UP) 커맨드 또는 다운(DOWN) 커맨드를 생성하고, PI 컨트롤러(426)는 업(UP) 커맨드 또는 다운(DOWN) 커맨드를 입력받아 디지털 코드 값을 생성한다.
여기서, 업(UP) 커맨드 또는 다운(DOWN) 커맨드는 예를 들어 1비트 값을 이용하여 '1'은 업 커맨드, '0'은 다운 커맨드를 나타내도록 할 수 있다. 예를 들어, 디지털 코드 값이 4비트인 경우, '0000' 내지 '1111'의 디지털 코드 값을 이용하여 제1 위상 인터폴레이터(412)의 출력 클럭의 위상을 22.5도(360도/16)씩 변화시킬 수 있다.
도 5에 도시된 바와 같이, PI 컨트롤러(426)는 업(UP) 커맨드가 입력된 경우 디지털 코드 값을 1만큼 증가시키고, 다운(DOWN) 커맨드가 입력된 경우 디지털 코드 값을 1만큼 감소시킬 수 있다.
도 6에 도시된 바와 같이, 디지털 코드 값이 4번 쉬프트된 경우 90도(22.5도 x 4)만큼 제1 위상 인터폴레이터(412)의 복원 클럭의 위상을 증가 또는 감소시킬 수 있다.
제1 위상 인터폴레이터(412)는 PLL(416)으로부터 0도/90도/180도/270도의 4개의 클럭을 입력받아 PI 컨트롤러(426)로부터의 디지털 코드 값에 기초하여 상기 0도/90도/180도/270도의 4개의 클럭의 위상을 증가 또는 감소시킨다.
도 3을 참조하면, 아이 사이즈 측정회로(400)는 제2 샘플러(410), 쉬프트 클럭 생성부(420), 에러 횟수 산출부(430) 및 아이 사이즈 컨트롤러(450)를 포함한다.
도 7에 도시된 바와 같이, 아이 사이즈 측정 회로(400)는 프리엠프/이퀄라이저(100)의 출력 데이터(101)를 제2 위상 인터폴레이터(422)의 출력인 쉬프트 클럭(Q', Qb')을 이용하여 샘플링한 데이터(DQ', DQb')와 프리엠프/이퀄라이저(100)의 출력 데이터(101)를 제1 위상 인터폴레이터(412)의 복원 클럭(Q, Qb)을 이용하여 샘플링한 샘플 데이터(201, DQ, DQb)를 비교한다. 또한, 아이 사이즈 측정 회로(400)는 샘플 데이터 DQ'가 샘플 데이터 DQ와 같은지 및/또는 샘플 데이터 DQb'가 샘플 데이터 DQb와 같은지 여부를 판단하여 에러 횟수를 산출하고, 에러 횟수에 근거하여 수신 데이터(10)의 아이 사이즈를 산출한다.
또한, 아이 사이즈 측정 회로(400)는 프리엠프/이퀄라이저(100)의 이퀄라이징 강도(equalizing strength)를 조절하기 위한 제어 신호(401)를 생성하여 프리엠프/이퀄라이저(100)로 제공한다.
쉬프트 클럭 생성부(420)는 쉬프터(425) 및 제2 위상 인터폴레이터(422)를 포함한다.
쉬프터(425)는 CDR(420)의 제1 PI 컨트롤러(406)의 출력 디지털 코드(405)의 비트 값을 순차적으로 쉬프트시켜 디지털 코드(407)를 생성하여 제2 위상 인터폴레이터(422)로 제공한다. 상기 디지털 코드(407)는 디지털 코드(405)에 상응되는 위 상을 ±180도 범위에서 천이시키는 코드 값을 가진다.
제2 위상 인터폴레이터(422)는 PLL(416)의 0도/90도/180도/270도의 출력 클럭들(411) 및 디지털 코드(407)를 입력받아 제1의 위상 인터폴레이터(412)가 발생하는 복원 클럭(403, I, Q, Ib, Qb)에 대하여 최대 ±180도 범위에서 도 7과 같이 순차적으로 천이된 위상을 가지는 천이 위상 클럭(Q', Qb', 409)를 발생시킨다. 즉, 쉬프터(425) 및 제2 위상 인터폴레이터(422)가 CDR(420)에 의해 복원된 클럭을 기준으로 소정 위상만큼 천이되는 천이 위상 클럭(Q', Qb', 409)이 발생되므로 아이 사이즈 측정과정에서 수신 데이터의 주파수 오프셋(frequency offset) 및/또는 지터의 영향을 받지 않는다.
도 6에 도시된 바와 같이, 천이 위상 클럭(Q', Qb', 409)을 제1의 위상 인터폴레이터(412)가 발생하는 복원 클럭(403, Q, Qb)의 위상을 기준으로 -180도에서 +180까지 순차적으로 스캐닝(scanning)한다.
제2 샘플러(410)는 프리엠프/이퀄라이저(100)의 출력 데이터(101)(또는 버퍼 회로의 출력 데이터)를 상기 제2 위상 인터폴레이터(422)의 상기 소정 위상 범위에서 스캐닝되는 천이 위상 클럭(Q', Qb', 409)을 이용하여 샘플링하여 샘플 데이터 DQ', DQb'를 출력한다.
상기 에러 횟수 산출부(430)는 1:2 디먹스(Demultiplexer, 431) 및 래치(433), 샘플 데이터 비교부(435) 및 카운터(437)를 포함한다. 샘플 데이터 비교부(435)는 예를 들어 배타적 논리합 게이트(XOR)로 이루어질 수 있다.
에러 횟수 산출부(430)는 제1 샘플러(200)의 샘플 데이터 DQ 및 DQb와 제2 샘플러(410)의 샘플 데이터 DQ', DQb'를 비교하여 에러 횟수를 산출한다.
구체적으로, 에러 횟수 산출부(430)는, 도 6 및 도 7에 도시된 바와 같이, 수신된 데이터(101)의 가운데에 위치하는 복원 클럭(403, Q, Qb)에 동기된 샘플 데이터 DQ 및 DQb와 복원 클럭(403, Q, Qb)의 위상에 대해 -180도에서 +180의 위상까지 순차적으로 스캐닝한 천이 위상 클럭(Q', Qb', 409)에 동기된 샘플 데이터 DQ', DQb'의 데이터 값이 같은지 다른지를 판단한다.
도 6을 참조하면, 천이 위상 클럭 Q'가 복원 클럭 Q의 위상에 대해 -180도 또는 +180도 위상을 가지는 (a) 및 (d)의 경우, 천이 위상 클럭 Q', Qb'에 상응하는 샘플 데이터(DQ', DQb')의 값은 수신 데이터의 지터 영역에 속하므로 천이 위상 클럭 Q'에 상응하는 샘플 데이터(DQ')의 값과 복원 클럭 Q에 상응하는 샘플 데이터(DQ)의 값은 서로 다르며, 천이 위상 클럭 Qb'에 상응하는 샘플 데이터(DQb')의 값과 복원 클럭 Qb에 상응하는 샘플 데이터(DQb)의 값은 서로 다르다.
천이 위상 클럭 Q'가 복원 클럭 Q에 대해 좌측(left)에 위치하는 경우-즉, 천이 위상 클럭 Q'가 복원 클럭 Q의 위상에 대해 -180도 내지 0도 사이의 특정 위상을 가지는 (a) 경우-, 천이 위상 클럭 Q', Qb'에 상응하는 샘플 데이터(DQ', DQb')의 값이 수신 데이터의 지터 영역에 속하지 않을 때에는 천이 위상 클럭 Q'에 상응하는 샘플 데이터(DQ')의 값과 복원 클럭 Q에 상응하는 샘플 데이터(DQ)의 값은 서로 같으며, 천이 위상 클럭 Qb'에 상응하는 샘플 데이터(DQb')의 값과 복원 클럭 Qb에 상응하는 샘플 데이터(DQb)의 값은 서로 같다.
천이 위상 클럭 Q'가 복원 클럭 Q에 대해 우측(right)에 위치하는 경우-즉, 천이 위상 클럭 Q'가 복원 클럭 Q의 위상에 대해 0도 내지 +180도 사이의 특정 위상을 가지는 (c) 경우-, 천이 위상 클럭 Q', Qb'에 상응하는 샘플 데이터(DQ', DQb')의 값이 수신 데이터의 지터 영역에 속하지 않을 때에는 천이 위상 클럭 Q'에 상응하는 샘플 데이터(DQ')의 값과 복원 클럭 Q에 상응하는 샘플 데이터(DQ)의 값은 서로 같으며, 천이 위상 클럭 Qb'에 상응하는 샘플 데이터(DQb')의 값과 복원 클럭 Qb에 상응하는 샘플 데이터(DQb)의 값은 서로 같다.
샘플 데이터 DQ, DQ'는 디먹스(431)에 의해 1:2로 디멀티플렉싱된 후 래치(433)에 의해 래치되어 동기가 맞춰진 후 XOR 게이트로 입력된다. XOR 게이트는 샘플 데이터 DQ, DQ'가 서로 다른 값을 가진 경우 1을 출력하고, 서로 같은 값을 가질 경우 0을 출력한다.
샘플 데이터 DQb, DQb'는 디먹스에 의해 1:2로 디멀티플렉싱된 후 래치에 의해 래치되어 동기가 맞춰진 후 XOR 게이트로 입력된다. XOR 게이트는 샘플 데이터 DQb, DQb'가 서로 다른 값을 가진 경우 1을 출력하고, 서로 같은 값을 가질 경우 0을 출력한다. 1:2 디먹스는 데이터를 비교할 경우의 타이밍 제약 때문에 추가한 것이다. 1:2 디먹스외에도 1:4 디먹스 또는 1:8 디먹스를 사용할 수도 있음은 물론이다.
도 8은 천이 위상 클럭(Q', Qb')을 순차적으로 쉬프트 시켜가면서 수신 데이터의 아이 사이즈(eye size)를 측정하는 경우의 타이밍도를 나타낸다.
도 8을 참조하면, 복원 클럭(Q)은 CDR(420)에 의해 제1 및 제2 샘플러(200, 410)로 입력되는 데이터(P1)의 가운데 위치로 정렬된다. 제1 샘플러(200)의 출력 데이터는 P2에 나타난 바와 같이 디먹스(431)를 거치면서 소정시간 지연된다.
P3은 천이 위상 클럭 Q'가 복원 클럭 Q에 대해 -180도의 위치에 있는 경우의 데이터를 나타내고, P4는 천이 위상 클럭 Qb'가 복원 클럭 Q에 대해 -180도의 위치에 있는 경우의 데이터를 나타낸다.
천이 위상 클럭 Q', Qb'가 각각 복원 클럭 Q, Qb에 대해 센터(center)에 위치하는 경우 제2 샘플러(410)의 샘플 데이터 DQ', DQb'는 에러 횟수 산출부(430)의 1:2 디먹스를 거치면서 1:2로 디멀티플레싱됨과 동시에 소정 시간만큼 지연되고(P5, P6), 래치를 거치면서 동기화되어 출력된다(P7, P8). 마찬가지로, 천이 위상 클럭 Q', Qb'가 각각 복원 클럭 Q, Qb에 대해 좌측(left)에 위치하는 경우 제2 샘플러(410)의 샘플 데이터 DQ', DQb'는 에러 횟수 산출부(430)의 1:2 디먹스를 거치면서 1:2로 디멀티플레싱됨과 동시에 소정 시간만큼 지연되고(P9, P10), 래치를 거치면서 동기화되어 출력된다(P11, P12). 마찬가지로, 천이 위상 클럭 Q', Qb'가 각각 복원 클럭 Q, Qb에 대해 우측(right)에 위치하는 경우 제2 샘플러(410)의 샘플 데이터 DQ', DQb'는 에러 횟수 산출부(430)의 1:2 디먹스를 거치면서 1:2로 디멀티플레싱됨과 동시에 소정 시간만큼 지연되고(P13, P14), 래치를 거치면서 동기화되어 출력된다(P15, P16).
도 9는 복원 클럭을 쉬프트시키기 위한 디지털 코드 값과 에러 횟수를 예시적으로 나타낸 테이블이다.
도 9의 에러 횟수는 여러번에 걸쳐 디지털 코드(405)값을 쉬프트시켜 천이 위상 클럭(Q', Qb')을 순차적으로 쉬프트시켜 가면서 XOR 게이트의 출력을 합한 값 을 나타낸다.
도 9를 참조하면, 예를 들어, 디지털 코드(405)값이 0-즉, '0000'-인 경우 대응되는 천이 위상 클럭(Q', Qb')의 위상은 복원 클럭(Q, Qb)에 대해 각각 -180도이고 이 경우 여러번에 걸쳐 측정한 에러 횟수는 32회이고, 디지털 코드(405)값이 1-즉, '0001'-인 경우 대응되는 천이 위상 클럭(Q', Qb')의 위상은 복원 클럭(Q, Qb)에 대해 각각 -167.5도이고 이 경우 여러번에 걸쳐 측정한 에러 횟수는 21회이다. 디지털 코드(405)값이 3 내지 12-즉, '0011' 내지 '1100'- 사이 값을 가지는 경우 대응되는 천이 위상 클럭(Q', Qb')의 위상은 복원 클럭(Q, Qb)에 대해 -112.5도 내지 +112.5도이고 이 경우 여러번에 걸쳐 측정한 에러 횟수는 0회이다. 에러 횟수가 0 값을 가지는 디지털 코드(405)값 3 내지 12, 즉 위상으로는 -112.5도 내지 +112.5도 사이가 수신 데이터의 아이 사이즈를 나타낸다. 즉, 이 경우의 아이 사이즈는 225도가 된다.
다시 도 3을 참조하면, 아이 사이즈 컨트롤러(450)는 상기 에러 횟수 산출부(430)로부터 에러 횟수를 입력받아 수신 데이터(10)의 아이 사이즈를 산출하고, 각각의 아이 사이즈별로 프리엠프/이퀄라이저(100)의 이퀄라이징 강도(equalizing strength)를 조절하기 위한 이퀄라이저 제어 비트 값을 설정한다. 아이 사이즈 컨트롤러(450)는 이퀄라이저 제어 비트값(401)을 프리엠프/이퀄라이저(100)로 제공한다.
도 10은 복원 클럭을 쉬프트시키기 위한 디지털 코드 값, 에러 횟수, 아이 사이즈 및 이퀄라이저 제어 비트값의 관계를 예시적으로 나타낸 테이블이다.
아이 사이즈 컨트롤러(450)는 이퀄라이저 제어 비트값을 '00', '01', '10', '11'로 프리엠프/이퀄라이저(100)로 제공하고, 각각의 이퀄라이저 제어 비트값에 대한 아이 사이즈를 측정한다.
여기서, 에러 횟수는 각각의 디지털 코드 값에 대해 복수 회(N회) 측정된다. 예를 들어, 이퀄라이저 제어 비트값이 '00'이고, 디지털 코드 값이 0인 경우 50번 에러 횟수를 측정한 결과 에러 횟수가 10인 경우를 나타내며, 이퀄라이저 제어 비트값이 '00'이고, 디지털 코드 값이 2인 경우 50번 에러 횟수를 측정한 결과 에러 횟수가 0인 경우를 나타낸다.
아이 사이즈 컨트롤러(450)는 상기 측정된 아이 사이즈를 레지스터(미도시)에 저장한다. 여기서, 상기 디지털 코드 값, 에러 횟수, 아이 사이즈 및 이퀄라이저 제어 비트값은 레지스터(미도시)에 저장될 수 있다. 상기 레지스터는 아이 사이즈 컨트롤러(450) 내부에 존재할 수도 있고 아이 사이즈 컨트롤러(450) 외부에 설치될 수도 있다.
도 10을 참조하면, 이퀄라이저 제어 비트값이 '00'일 경우 아이 사이즈는 8이고, 이퀄라이저 제어 비트값이 '01'일 경우 아이 사이즈는 14이고, 이퀄라이저 제어 비트값이 '10'일 경우 아이 사이즈는 12이고, 이퀄라이저 제어 비트값이 '11'일 경우 아이 사이즈는 6이다. 즉, 이퀄라이저 제어 비트값이 '01'일 경우 아이 사이즈가 최대값 14를 갖는다. 여기서, 아이 사이즈 1은 4비트의 디지털 코드를 사용한 경우 22.5도의 위상차를 나타낸다.
따라서, 아이 사이즈 컨트롤러(450)는 이퀄라이저 제어 비트값을 '01'로 설 정하여 최대 아이 사이즈가 얻어지도록 프리엠프/이퀄라이저(100)를 제어함으로써 적응적 이퀄라이저(adaptive equalizer)를 구현할 수 있다.
이하, 도 11 내지 도 13을 참조하여 이퀄라이저 제어 비트값을 이용하여 이퀄라이저의 이득을 조절하는 과정을 설명한다.
도 11은 이퀄라이저 제어 비트값이 2비트로 이루어지는 경우의 예를 들어 2단의 이퀄라이저(130)를 나타낸 개념도이고, 도 12는 도 11의 2단의 이퀄라이저(130) 중 1단만을 예시적으로 나타낸 회로도이며, 도 13은 이퀄라이저 제어 비트값을 이용하여 도 12의 이퀄라이저의 이득이 조절되는 것을 보여주는 그래프이다. 도 11의 이퀄라이저는 3단 이상의 이퀄라이저로 구현될 수도 있음은 물론이다.
도 11 및 도 12를 참조하면, 이퀄라이저(130)는 이퀄라이저 제어 비트값 EN0을 제어 입력 단자로 입력받고, 이퀄라이저(132)는 이퀄라이저 제어 비트값 EN1을 제어 입력 단자로 입력받는다.
도 12를 참조하면, 이퀄라이저 제어 비트값 EN0이 '0'인 경우 인버터(131)의 출력은 논리 하이 레벨을 가지며, 스위치(SW)는 턴온되어 이퀄라이저 기능이 오프(off), 즉 이퀄라이징 강도는 0으로 된다.
이퀄라이저 제어 비트값 EN0이 '1'인 경우 인버터(131)의 출력은 논리 로우 레벨을 가지며, 스위치(SW)는 턴오프된다. 이 경우 이퀄라이저(130)는 증폭기로 동작하여 입력 고주파 신호를 커패시터(C)를 통한 신호 패스를 통해 증폭하여 이퀄라이저 기능이 온(on)된다. 따라서, 이퀄라이저의 게인을 적응적으로 조절하여 최대의 아이 사이즈가 얻어질 경우의 이퀄라이저 제어 비트값으로 이퀄라이저의 게인을 설정할 있다.
도 14는 본 발명의 다른 실시예에 따른 디지털 데이터 통신 시스템의 수신기를 나타낸 블록도이다.
도 14는 도 3의 수신기와 달리 CDR(420)에서 수신 데이터로부터 복원한 복원 클럭을 이용하지 않고 PLL(416)의 복수의 클럭(411)을 소정 위상 범위내로 쉬프트 시켜 쉬프트 클럭(Q', Qb')을 생성한다.
도 16은 도 14의 아이 사이즈 측정 회로를 포함하는 수신기의 구체적인 구성을 나타낸 블록도이다.
도 16의 아이 사이즈 측정회로의 구성이 도 3의 아이 사이즈 측정회로와 차이가 있고 나머지 구성요소는 동일하다.
도 16의 아이 사이즈 측정 회로(500)는 도 3의 아이 사이즈 측정 회로(400)와 달리 CDR(420)의 출력 디지털 코드(405)를 이용하여 쉬프트 클럭(Q', Qb')을 생성하지 않고, 제2 위상 인터폴레이터(424)에서 PLL(416)의 복수의 클럭(411)을 소정 위상 범위내로 쉬프트 시켜 쉬프트 클럭(Q', Qb')을 생성한다.
제2 위상 인터폴레이터(424)는 아이 사이즈 컨트롤러(450)로부터 이퀄라이저 제어 비트값을 입력받아 이퀄라이저 제어 비트값이 '00', '01', '10', '11'로 변경될 때마다 쉬프트 클럭의 쉬프트를 새로 개시한다.
여기서, 클럭데이터복원회로(420)는, 도 15에 도시된 바와 같이, 역직렬화기(300)의 출력 데이터(301) 대신 제1 샘플러(200)의 샘플링된 데이터(201)를 이용하여 수신 데이터(10)로부터 복원된 복수의 복원 클럭(403)을 생성할 수도 있다.
도 17 내지 도 20은 본 발명의 다른 실시예에 따른 아이 사이즈 측정회로를 도시한 블록도들이다.
도 17 내지 도 20은 아이 사이즈 측정회로 중 제2 샘플러의 구성 및 에러 횟수 산출부의 구성이 도 3 및 도 16의 아이 사이즈 측정회로와 차이가 있고 나머지 구성요소는 동일하다.
도 17의 아이 사이즈 측정회로(400a)는 도 3의 아이 사이즈 측정회로(400)와 달리 제2 샘플러(410a)를 Q' 플립플롭만으로 구성하고, 에러 횟수 산출부(430a)에서 Q'만을 스캔하여 Q와 Q'를 비교하여 에러 횟수를 측정한다.
도 18의 아이 사이즈 측정회로(500a)는 도 16의 아이 사이즈 측정회로(500)와 달리 제2 샘플러(410a)를 Q' 플립플롭만으로 구성하고, 에러 횟수 산출부(430a)에서 Q'만을 스캔하여 Q와 Q'를 비교하여 에러 횟수를 측정한다.
도 19의 아이 사이즈 측정회로(400b)는 도 3의 아이 사이즈 측정회로(400)와 달리 제2 샘플러(410b)를 Qb' 플립플롭만으로 구성하고, 에러 횟수 산출부(430b)에서 Qb'만을 스캔하여 Qb와 Qb'를 비교하여 에러 횟수를 측정한다.
도 20의 아이 사이즈 측정회로(500b)는 도 16의 아이 사이즈 측정회로(500)와 달리 제2 샘플러(410b)를 Qb' 플립플롭만으로 구성하고, 에러 횟수 산출부(430b)에서 Qb'만을 스캔하여 Qb와 Qb'를 비교하여 에러 횟수를 측정한다.
상기와 같은 아이 사이즈 측정 회로, 데이터 통신 시스템의 수신기 및 아이 사이즈 측정 방법에 따르면, 클럭데이터복원회로(CDR)에 의해 수신 데이터로부터 복원된 클럭으로 수신 데이터를 제1 샘플링하여 제1 샘플 데이터를 생성하고, 상기 복원된 클럭을 소정 위상 범위내에서 쉬프트시킨 쉬프트 클럭으로 상기 수신 데이터를 제2 샘플링하여 제2 샘플 데이터를 생성한다. 상기 제1 및 제2 샘플 데이터가 서로 다른 값인지 여부를 비교하여 에러 횟수를 산출하고, 상기 에러 횟수가 0인 위상 구간을 구하여 아이 사이즈를 산출한다. 따라서, 수신 데이터의 주파수 오프셋(frequency offset) 및/또는 지터의 영향을 받지 않고 아이 사이즈를 측정할 수 있다.
또한, 상기 산출된 아이 사이즈가 최대일 경우의 이퀄라이저 제어 비트값으로 이퀄라이저의 이퀄라이징 강도를 설정함으로써 적응적 이퀄라이징(adaptive equalizing) 기능을 구현할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (39)

  1. 수신 데이터로부터 복원된 서로 다른 위상을 가진 복수의 복원 클럭 중의 적어도 하나의 복원 클럭의 위상을 순차적으로 쉬프트시킨 적어도 하나의 쉬프트 클럭으로 상기 수신 데이터를 샘플링하여 제1 샘플 데이터를 제공하는 샘플러; 및
    상기 적어도 하나의 복원 클럭으로 상기 수신 데이터를 샘플링한 제2 샘플 데이터와 상기 제1 샘플 데이터를 비교하여 상기 제1 샘플 데이터와 상기 제2 샘플 데이터가 서로 다른 값을 가지는 경우의 수를 카운트한 에러 횟수를 산출하는 에러 횟수 산출부를 포함하는 것을 특징으로 하는 아이 사이즈 측정 회로.
  2. 제1항에 있어서, 상기 수신 데이터는 전송선을 통하여 직렬화된 데이터 스트림을 수신하여 수신데이터를 이퀄라이징한 데이터인 것을 특징으로 하는 아이 사이즈 측정 회로.
  3. 제1항에 있어서, 상기 제2 샘플 데이터는 상기 적어도 하나의 복원 클럭으로 상기 수신 데이터의 에지 사이의 가운데 부분을 샘플링한 것을 특징으로 하는 아이 사이즈 측정 회로.
  4. 제1항에 있어서,
    상기 복수의 복원 클럭 및 상기 쉬프트 클럭은 상기 수신 데이터의 주파수의 1/2 주파수를 가지는 것을 특징으로 하는 아이 사이즈 측정 회로.
  5. 제4항에 있어서,
    상기 적어도 하나의 쉬프트 클럭은 상기 적어도 하나의 복원 클럭의 위상에 대해 -180도 내지 +180도의 위상 범위에서 쉬프트 되는 것을 특징으로 하는 아이 사이즈 측정 회로.
  6. 삭제
  7. 제1항에 있어서,
    상기 에러 횟수는 상기 제1 샘플 데이터와 상기 제2 샘플 데이터를 배타적 논리합한 값을 카운트하여 산출되는 것을 특징으로 하는 아이 사이즈 측정 회로.
  8. 제1항에 있어서,
    상기 적어도 하나의 복원 클럭의 위상을 순차적으로 쉬프팅시켜 상기 적어도 하나의 쉬프트 클럭을 생성하는 쉬프트 클럭 생성부를 더 포함하는 것을 특징으로 하는 아이 사이즈 측정 회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서, 상기 쉬프트 클럭 생성부는
    상기 적어도 하나의 복원 클럭의 위상을 순차적으로 쉬프팅시키기 위한 디지털 코드를 출력하는 쉬프터를 포함하는 것을 특징으로 하는 아이 사이즈 측정 회로.
  10. 제9항에 있어서, 상기 쉬프트 클럭 생성부는
    상기 디지털 코드 및 위상 지연 루프(PLL)로부터 출력되는 복수의 클럭들에 기초하여 상기 적어도 하나의 쉬프트 클럭을 생성하는 위상 인터폴레이터를 더 포함하는 것을 특징으로 하는 아이 사이즈 측정 회로.
  11. 제1항에 있어서, 상기 에러 횟수 산출부는
    상기 제2 샘플 데이터를 디멀티플레싱하는 제1 디멀티플렉서; 및
    상기 제1 샘플 데이터를 디멀티플렉싱하는 제2 디멀티플렉서를 포함하는 것을 특징으로 하는 아이 사이즈 측정 회로.
  12. 제11항에 있어서, 상기 에러 횟수 산출부는
    상기 제1 디멀티플렉서의 출력을 래치하여 출력하는 제1 래치; 및
    상기 제2 디멀티플렉서의 출력을 래치하여 상기 제1 래치와 동기화되어 출력하는 제2 래치를 더 포함하는 것을 특징으로 하는 아이 사이즈 측정 회로.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    상기 제1 및 제2 래치의 출력을 배타적 논리합 연산하는 배타적 논리합 게이트를 더 포함하는 것을 특징으로 하는 아이 사이즈 측정 회로.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제13항에 있어서, 상기 에러 횟수 산출부는
    상기 배타적 논리합 게이트의 출력을 카운트하는 카운터를 더 포함하는 것을 특징으로 하는 아이 사이즈 측정 회로.
  15. 제1항에 있어서,
    복수회에 걸쳐 상기 쉬프트 클럭의 위상을 순차적으로 쉬프트시켜 가면서 상기 에러 횟수를 측정하여 아이 사이즈를 산출하고, 이퀄라이저의 이퀄라이징 강도를 제어하는 이퀄라이저 제어 비트값을 설정하는 아이 사이즈 컨트롤러를 더 포함하는 것을 특징으로 하는 아이 사이즈 측정 회로.
  16. 서로 다른 위상을 가진 복수의 클럭 중의 적어도 하나의 클럭의 위상을 순차적으로 쉬프팅시킨 적어도 하나의 쉬프트 클럭으로 수신 데이터를 샘플링하여 제1 샘플 데이터를 제공하는 샘플러; 및
    상기 수신 데이터로부터 복원된 서로 다른 위상을 가진 복수의 복원 클럭 중의 적어도 하나의 복원 클럭으로 상기 수신 데이터를 샘플링한 제2 샘플 데이터와 상기 제1 샘플 데이터를 비교하여 상기 제1 샘플 데이터와 상기 제2 샘플 데이터가 서로 다른 값을 가지는 경우의 수를 카운트한 에러 횟수를 산출하는 에러 횟수 산출부를 포함하는 것을 특징으로 하는 아이 사이즈 측정 회로.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서, 상기 수신 데이터는 전송선을 통하여 직렬화된 데이터 스트림을 수신하여 수신데이터를 이퀄라이징한 데이터인 것을 특징으로 하는 아이 사이즈 측정 회로.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서, 위상 지연 루프(PLL)로부터 제공된 상기 복수의 클럭들에 기초하여 상기 적어도 하나의 쉬프트 클럭을 생성하는 위상 인터폴레이터를 더 포함하는 것을 특징으로 하는 아이 사이즈 측정 회로.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서, 상기 제2 샘플 데이터는 상기 적어도 하나의 복원 클럭으로 상기 수신 데이터의 에지 사이의 가운데 부분을 샘플링한 것을 특징으로 하는 아이 사이즈 측정 회로.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서, 복수회에 걸쳐 상기 쉬프트 클럭의 위상을 순차적으로 쉬프트시켜 가면서 상기 에러 횟수를 측정하여 아이 사이즈를 산출하고, 이퀄라이저의 이퀄라이징 강도를 제어하는 이퀄라이저 제어 비트값을 설정하는 아이 사이즈 컨트롤러를 더 포함하는 것을 특징으로 하는 아이 사이즈 측정 회로.
  21. 수신 데이터를 복원하여 서로 다른 위상을 가진 복수의 복원 클럭들을 생성하는 클럭데이터복원회로;
    상기 복수의 복원 클럭 중의 적어도 하나의 복원 클럭으로 상기 수신 데이터를 샘플링하여 제1 샘플 데이터를 생성하는 제1 샘플러; 및
    상기 적어도 하나의 복원 클럭의 위상을 순차적으로 쉬프트시킨 적어도 하나의 쉬프트 클럭으로 상기 수신 데이터를 샘플링하여 제2 샘플 데이터를 생성하고, 상기 제1 샘플 데이터와 상기 제2 샘플 데이터를 비교하여 상기 제1 샘플 데이터와 상기 제2 샘플 데이터가 서로 다른 값을 가지는 경우의 수를 카운트한 에러 횟수를 산출함으로써 아이 사이즈를 산출하는 아이 사이즈 측정 회로를 포함하는 데이터 통신 시스템의 수신기.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서, 상기 수신 데이터는 전송선을 통하여 직렬화된 데이터 스트림을 수신하여 수신데이터의 전압을 증폭하고 증폭된 데이터를 이퀄라이징한 데이터인 것을 특징으로 하는 데이터 통신 시스템의 수신기.
  23. 제22항에 있어서, 상기 아이 사이즈 측정 회로는
    상기 적어도 하나의 복원 클럭의 위상을 순차적으로 쉬프팅 시킨 상기 적어도 하나의 쉬프트 클럭을 생성하는 쉬프트 클럭 생성부;
    상기 적어도 하나의 쉬프트 클럭으로 상기 수신 데이터를 샘플링하여 제2 샘플 데이터를 제공하는 제2 샘플러; 및
    상기 제1 샘플 데이터와 상기 제2 샘플 데이터를 비교하여 상기 제1 샘플 데이터와 상기 제2 샘플 데이터가 서로 다른 값을 가지는 경우의 수를 카운트한 상기 에러 횟수를 산출하는 에러 횟수 산출부를 포함하는 것을 특징으로 하는 데이터 통신 시스템의 수신기.
  24. 제23항에 있어서, 상기 쉬프트 클럭 생성부는 상기 적어도 하나의 복원 클럭에 대하여 상기 쉬프트 클럭의 위상을 순차적으로 쉬프팅시키기 위한 디지털 코드를 출력하는 쉬프터를 포함하는 것을 특징으로 하는 데이터 통신 시스템의 수신기.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제23항에 있어서, 상기 쉬프트 클럭 생성부는 상기 디지털 코드 및 위상 지연 루프(PLL)로부터 출력되는 복수의 클럭들에 기초하여 상기 적어도 하나의 쉬프트 클럭을 생성하는 위상 인터폴레이터를 더 포함하는 것을 특징으로 하는 데이터 통신 시스템의 수신기.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제23항에 있어서, 상기 아이 사이즈 측정 회로는
    복수회에 걸쳐 상기 쉬프트 클럭의 위상을 순차적으로 쉬프트시켜 가면서 상기 에러 횟수를 측정하여 복수의 아이 사이즈를 측정하고, 상기 이퀄라이징의 강도를 제어하는 이퀄라이저 제어 비트값을 설정하는 아이 사이즈 컨트롤러를 더 포함하는 것을 특징으로 하는 데이터 통신 시스템의 수신기.
  27. 제21항에 있어서, 상기 제1 샘플러의 출력을 역직렬화하는 역직렬화기를 더 포함하는 데이터 통신 시스템의 수신기.
  28. 제21항에 있어서, 데이터를 직렬화하고 증폭하여 전송하는 직렬화기/출력 드라이버를 더 포함하는 것을 특징으로 하는 데이터 통신 시스템의 수신기.
  29. 수신 데이터를 복원하여 서로 다른 위상을 가진 복수의 복원 클럭들을 생성하는 클럭데이터복원회로;
    상기 복수의 복원 클럭 중의 적어도 하나의 복원 클럭으로 상기 수신 데이터를 샘플링하여 제1 샘플 데이터를 생성하는 제1 샘플러; 및
    서로 다른 위상을 가진 복수의 클럭 중의 적어도 하나의 클럭의 위상을 순차적으로 쉬프팅 시킨 적어도 하나의 쉬프트 클럭으로 상기 수신 데이터를 샘플링하여 제2 샘플 데이터를 생성하고, 상기 제1 샘플 데이터와 상기 제2 샘플 데이터를 비교하여 상기 제1 샘플 데이터와 상기 제2 샘플 데이터가 서로 다른 값을 가지는 경우의 수를 카운트한 에러 횟수를 산출함으로써 아이 사이즈를 산출하는 아이 사이즈 측정 회로를 포함하는 데이터 통신 시스템의 수신기.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제29항에 있어서, 상기 수신 데이터는 전송선을 통하여 직렬화된 데이터 스트림을 수신하여 수신데이터를 이퀄라이징한 데이터인 것을 특징으로 하는 데이터 통신 시스템의 수신기.
  31. 청구항 31은(는) 설정등록료 납부시 포기되었습니다.
    제30항에 있어서, 상기 제1 샘플 데이터는 상기 적어도 하나의 복원 클럭으로 상기 수신 데이터의 에지 사이의 가운데 부분을 샘플링한 것을 특징으로 하는 데이터 통신 시스템의 수신기.
  32. 삭제
  33. 수신 데이터로부터 복원된 서로 다른 위상을 가진 복수의 복원 클럭 중의 적어도 하나의 복원 클럭으로 상기 수신 데이터를 샘플링하여 제1 샘플 데이터를 생성하는 단계;
    상기 적어도 하나의 복원 클럭의 위상을 순차적으로 쉬프트시켜 적어도 하나의 쉬프트 클럭을 생성하는 단계;
    상기 적어도 하나의 쉬프트 클럭으로 상기 수신 데이터를 샘플링하여 제2 샘플 데이터를 제공하는 단계; 및
    상기 제1 샘플 데이터 및 상기 제2 샘플 데이터를 비교하여 상기 제1 샘플 데이터와 상기 제2 샘플 데이터가 서로 다른 값을 가지는 경우의 수를 카운트한 에러 횟수를 산출하는 단계를 포함하는 것을 특징으로 하는 아이 사이즈 측정 방법.
  34. 청구항 34은(는) 설정등록료 납부시 포기되었습니다.
    제33항에 있어서, 상기 수신 데이터는 전송선을 통하여 직렬화된 데이터 스트림을 수신하여 수신데이터를 이퀄라이징한 데이터인 것을 특징으로 하는 아이 사이즈 측정 방법.
  35. 청구항 35은(는) 설정등록료 납부시 포기되었습니다.
    제33항에 있어서, 상기 제1 샘플 데이터는 상기 적어도 하나의 복원 클럭으로 상기 수신 데이터의 에지 사이의 가운데 부분을 샘플링하여 생성되는 것을 특징으로 하는 아이 사이즈 측정 방법.
  36. 삭제
  37. 청구항 37은(는) 설정등록료 납부시 포기되었습니다.
    제35항에 있어서, 복수회에 걸쳐 상기 쉬프트 클럭의 위상을 순차적으로 쉬프트시켜 가면서 상기 에러 횟수를 측정하여 아이 사이즈를 산출하는 단계를 더 포함하는 것을 특징을 하는 아이 사이즈 측정 방법.
  38. 청구항 38은(는) 설정등록료 납부시 포기되었습니다.
    제37항에 있어서,
    상기 복수회 걸쳐 산출된 아이 사이즈 별 중 최대의 아이 사이즈에 상응하는 이퀄라이저 제어 비트값으로 상기 수신 데이터의 이퀄라이징 강도를 설정하는 단계를 더 포함하는 것을 특징으로 하는 아이 사이즈 측정 방법.
  39. 수신 데이터로부터 복원된 서로 다른 위상을 가진 복수의 복원 클럭 중의 적어도 하나의 복원 클럭으로 상기 수신 데이터를 샘플링하여 제1 샘플 데이터를 생성하는 단계;
    서로 다른 위상을 가진 복수의 클럭 중의 적어도 하나의 클럭의 위상을 순차적으로 쉬프팅 시켜 적어도 하나의 쉬프트 클럭을 생성하는 단계;
    상기 적어도 하나의 쉬프트 클럭으로 상기 수신 데이터를 샘플링하여 제2 샘플 데이터를 제공하는 단계; 및
    상기 제1 샘플 데이터 및 상기 제2 샘플 데이터를 비교하여 상기 제1 샘플 데이터와 상기 제2 샘플 데이터가 서로 다른 값을 가지는 경우의 수를 카운트한 에러 횟수를 산출하는 단계를 포함하는 것을 특징으로 하는 아이 사이즈 측정 방법.
KR1020050077834A 2005-08-24 2005-08-24 아이 사이즈 측정 회로, 데이터 통신 시스템의 수신기 및아이 사이즈 측정 방법 KR100795724B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020050077834A KR100795724B1 (ko) 2005-08-24 2005-08-24 아이 사이즈 측정 회로, 데이터 통신 시스템의 수신기 및아이 사이즈 측정 방법
JP2006217099A JP2007060655A (ja) 2005-08-24 2006-08-09 アイサイズ測定回路、データ通信システムの受信器、及びアイサイズ測定方法
US11/505,054 US7697649B2 (en) 2005-08-24 2006-08-16 Circuit for measuring an eye size of data, and method of measuring the eye size of data
EP06017317A EP1758287A3 (en) 2005-08-24 2006-08-19 Circuit and method of measuring eye diagram size of a serial bit stream
TW095130599A TW200709587A (en) 2005-08-24 2006-08-21 Circuit for measuring an eye size of data, and method of measuring the eye size of data
CNA2006101635939A CN1984105A (zh) 2005-08-24 2006-08-24 用于测量数据视长的电路以及测量数据视长的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050077834A KR100795724B1 (ko) 2005-08-24 2005-08-24 아이 사이즈 측정 회로, 데이터 통신 시스템의 수신기 및아이 사이즈 측정 방법

Publications (2)

Publication Number Publication Date
KR20070023341A KR20070023341A (ko) 2007-02-28
KR100795724B1 true KR100795724B1 (ko) 2008-01-17

Family

ID=37500899

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050077834A KR100795724B1 (ko) 2005-08-24 2005-08-24 아이 사이즈 측정 회로, 데이터 통신 시스템의 수신기 및아이 사이즈 측정 방법

Country Status (6)

Country Link
US (1) US7697649B2 (ko)
EP (1) EP1758287A3 (ko)
JP (1) JP2007060655A (ko)
KR (1) KR100795724B1 (ko)
CN (1) CN1984105A (ko)
TW (1) TW200709587A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9537496B2 (en) 2014-10-13 2017-01-03 Samsung Electronics Co., Ltd. Method for driving SERDES circuit
US9948321B2 (en) 2015-12-28 2018-04-17 SK Hynix Inc. Semiconductor apparatus

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8243869B2 (en) * 2006-11-28 2012-08-14 Broadlight Ltd. Burst mode clock and data recovery circuit and method
US7925156B2 (en) * 2007-01-16 2011-04-12 Broadlight, Ltd. Apparatus and method for measuring the quality of burst signals and performing optical line diagnostics
KR101300659B1 (ko) * 2007-01-19 2013-08-30 삼성전자주식회사 등화기를 갖는 수신기 및 그것의 등화방법
WO2008117441A1 (ja) 2007-03-27 2008-10-02 Fujitsu Limited イコライザ特性最適化方法、伝送システム、通信装置及びプログラム
US7916780B2 (en) * 2007-04-09 2011-03-29 Synerchip Co. Ltd Adaptive equalizer for use with clock and data recovery circuit of serial communication link
WO2009003129A2 (en) * 2007-06-27 2008-12-31 Rambus Inc. Methods and circuits for adaptive equalization and channel characterization using live data
US8705603B2 (en) * 2008-02-05 2014-04-22 Vitesse Semiconductor Corporation Adaptive data recovery system with input signal equalization
JP5174493B2 (ja) 2008-03-06 2013-04-03 株式会社日立製作所 半導体集積回路装置及びアイ開口マージン評価方法
KR101083674B1 (ko) * 2008-11-11 2011-11-16 주식회사 하이닉스반도체 다중 위상 클럭 생성 회로
US8471960B2 (en) * 2008-11-24 2013-06-25 Mediatek Inc. Method capable of avoiding data error from incorrect sampling points
JP2010278720A (ja) * 2009-05-28 2010-12-09 Renesas Electronics Corp 信号処理装置、信号処理方法、及び信号処理プログラム
US8249139B2 (en) * 2009-06-24 2012-08-21 Himax Technologies Limited Apparatus for data receiving and method for adjusting the same in real time
US8416902B2 (en) * 2010-01-14 2013-04-09 Ian Kyles Clock and data recovery for burst-mode serial signals
US8284888B2 (en) * 2010-01-14 2012-10-09 Ian Kyles Frequency and phase acquisition of a clock and data recovery circuit without an external reference clock
US8526551B2 (en) * 2010-06-01 2013-09-03 Synopsys, Inc. Multiple-input, on-chip oscilloscope
US8553754B2 (en) * 2010-12-20 2013-10-08 Advanced Micro Devices, Inc. Method and apparatus for using DFE in a system with non-continuous data
US8917803B1 (en) 2011-05-03 2014-12-23 Xilinx, Inc. Circuits and methods for characterizing a receiver of a communication signal
EP2530864A1 (en) * 2011-06-03 2012-12-05 TELEFONAKTIEBOLAGET LM ERICSSON (publ) Apparatus and Method for Power Saving
US9071243B2 (en) 2011-06-30 2015-06-30 Silicon Image, Inc. Single ended configurable multi-mode driver
US8760188B2 (en) * 2011-06-30 2014-06-24 Silicon Image, Inc. Configurable multi-dimensional driver and receiver
US8798126B2 (en) * 2011-10-31 2014-08-05 Hewlett-Packard Development Company, L.P. Receiver calibration using offset-data error rates
US8687752B2 (en) * 2011-11-01 2014-04-01 Qualcomm Incorporated Method and apparatus for receiver adaptive phase clocked low power serial link
KR101405242B1 (ko) * 2012-07-27 2014-06-10 고려대학교 산학협력단 데이터 통신용 수신기
GB2504989B (en) * 2012-08-17 2019-11-06 Image Proc Techniques Ltd Eye pattern generating apparatus
US8995514B1 (en) * 2012-09-28 2015-03-31 Xilinx, Inc. Methods of and circuits for analyzing a phase of a clock signal for receiving data
JP5991181B2 (ja) 2012-12-12 2016-09-14 富士通株式会社 受信回路
US9001943B2 (en) * 2013-03-14 2015-04-07 Altera Corporation Digital equalizer adaptation using on-die instrument
JP6241129B2 (ja) * 2013-08-19 2017-12-06 富士ゼロックス株式会社 伝送装置、画像形成装置、及び制御プログラム
US9240848B2 (en) * 2014-06-09 2016-01-19 Tyco Electronics Corporation Eye quality monitoring system and method
US9356775B1 (en) * 2015-07-09 2016-05-31 Xilinx, Inc. Clock data recovery (CDR) phase walk scheme in a phase-interpolater-based transceiver system
TWI580215B (zh) * 2015-07-31 2017-04-21 群聯電子股份有限公司 訊號調變方法、可適性等化器及記憶體儲存裝置
JP6086639B1 (ja) * 2016-05-12 2017-03-01 株式会社セレブレクス データ受信装置
CN107864104B (zh) 2016-09-21 2020-07-10 联发科技股份有限公司 数字信号的处理方法及电子设备
US9800438B1 (en) * 2016-10-25 2017-10-24 Xilinx, Inc. Built-in eye scan for ADC-based receiver
US10110266B2 (en) * 2016-12-26 2018-10-23 SK Hynix Inc. Symbol interference cancellation circuit and system including the same
KR102478782B1 (ko) * 2018-05-18 2022-12-20 삼성전자주식회사 시그마 레벨들간의 차이를 계산하는 아이 오프닝 측정 회로, 그것을 포함하는 수신기, 그리고 아이 오프닝을 측정하기 위한 방법
TWI679860B (zh) * 2018-07-06 2019-12-11 創意電子股份有限公司 眼圖量測裝置與眼圖量測方法
KR20200032807A (ko) * 2018-09-18 2020-03-27 삼성디스플레이 주식회사 수신기 및 이를 포함하는 송수신기
KR102685395B1 (ko) * 2019-06-05 2024-07-15 삼성전자주식회사 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법
WO2020256165A1 (ko) * 2019-06-18 2020-12-24 엘지전자 주식회사 신호 수신 방법 및 신호 수신 멀티미디어 디바이스
JP2021047967A (ja) * 2019-09-20 2021-03-25 キオクシア株式会社 半導体デバイス
KR20210142336A (ko) * 2020-05-18 2021-11-25 삼성전자주식회사 클럭 및 데이터 복구 회로 및 이를 구비하는 수신 장치
KR20220022398A (ko) * 2020-08-18 2022-02-25 삼성전자주식회사 적응적 등화를 수행하는 수신 회로 및 이를 포함하는 시스템
CN114170452B (zh) * 2021-11-22 2024-06-28 中科可控信息产业有限公司 信号质量评估方法和装置、计算机设备、计算机可读存储介质

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930022224A (ko) * 1992-04-21 1993-11-23 이병기 분산 표본 스크램블링 시스템
JP2002101080A (ja) 2000-09-22 2002-04-05 Toshiba Corp サンプリング処理装置及びサンプリング処理方法及びサンプリングクロックジッタ制御プログラム
KR20020077342A (ko) * 2000-08-30 2002-10-11 실리콘 이미지, 인크. 데이터 아이 트래킹을 사용하는 데이터 회복
US6731683B1 (en) 2000-10-02 2004-05-04 Lsi Logic Corporation Serial data communication receiver having adaptive equalization
US6757327B1 (en) 2000-10-02 2004-06-29 Lsi Logic Corporation Serial data communication receiver having adaptive termination resistors

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6266799B1 (en) * 1997-10-02 2001-07-24 Xaqti, Corporation Multi-phase data/clock recovery circuitry and methods for implementing same
US6738922B1 (en) * 2000-10-06 2004-05-18 Vitesse Semiconductor Corporation Clock recovery unit which uses a detected frequency difference signal to help establish phase lock between a transmitted data signal and a recovered clock signal
DE10052279A1 (de) 2000-10-20 2002-04-25 Alcatel Sa Schneller Augenmonitor und Empfänger mit schnellem Augenmonitor
US7224911B2 (en) * 2001-06-07 2007-05-29 Jds Uniphase Corporation Adaptive distortion compensation in optical fiber communication networks
TW559786B (en) 2001-11-23 2003-11-01 Ind Tech Res Inst System for detecting jitter and the correction method
US7336749B2 (en) * 2004-05-18 2008-02-26 Rambus Inc. Statistical margin test methods and circuits
US7408981B2 (en) * 2003-05-20 2008-08-05 Rambus Inc. Methods and circuits for performing margining tests in the presence of a decision feedback equalizer
US7782932B2 (en) * 2004-04-23 2010-08-24 Texas Instruments Incorporated Circuit and method for evaluating the performance of an adaptive decision feedback equalizer-based serializer deserializer and serdes incorporating the same
US7643576B2 (en) * 2004-05-18 2010-01-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Data-signal-recovery circuit, data-signal-characterizing circuit, and related integrated circuits, systems, and methods
US7639736B2 (en) * 2004-05-21 2009-12-29 Rambus Inc. Adaptive receive-side equalization
KR100643605B1 (ko) 2004-08-16 2006-11-10 삼성전자주식회사 적응형 프리 엠퍼시스 장치, 데이터 통신용 송신기,데이터 통신용 송수신 장치 및 적응형 프리 엠퍼시스 방법
US7817767B2 (en) * 2004-12-23 2010-10-19 Rambus Inc. Processor-controlled clock-data recovery

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930022224A (ko) * 1992-04-21 1993-11-23 이병기 분산 표본 스크램블링 시스템
KR20020077342A (ko) * 2000-08-30 2002-10-11 실리콘 이미지, 인크. 데이터 아이 트래킹을 사용하는 데이터 회복
JP2002101080A (ja) 2000-09-22 2002-04-05 Toshiba Corp サンプリング処理装置及びサンプリング処理方法及びサンプリングクロックジッタ制御プログラム
US6731683B1 (en) 2000-10-02 2004-05-04 Lsi Logic Corporation Serial data communication receiver having adaptive equalization
US6757327B1 (en) 2000-10-02 2004-06-29 Lsi Logic Corporation Serial data communication receiver having adaptive termination resistors

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEEE 저널 2003년 "Equalization and clock recovery for a 2.5-10-Gb/s 2-PAM/4-PAM backplane transceiver cell"

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9537496B2 (en) 2014-10-13 2017-01-03 Samsung Electronics Co., Ltd. Method for driving SERDES circuit
US9948321B2 (en) 2015-12-28 2018-04-17 SK Hynix Inc. Semiconductor apparatus

Also Published As

Publication number Publication date
JP2007060655A (ja) 2007-03-08
KR20070023341A (ko) 2007-02-28
US7697649B2 (en) 2010-04-13
EP1758287A3 (en) 2007-10-17
CN1984105A (zh) 2007-06-20
EP1758287A2 (en) 2007-02-28
US20070047680A1 (en) 2007-03-01
TW200709587A (en) 2007-03-01

Similar Documents

Publication Publication Date Title
KR100795724B1 (ko) 아이 사이즈 측정 회로, 데이터 통신 시스템의 수신기 및아이 사이즈 측정 방법
US11005466B2 (en) Measurement and correction of multiphase clock duty cycle and skew
KR101300659B1 (ko) 등화기를 갖는 수신기 및 그것의 등화방법
US9912469B2 (en) Phase control block for managing multiple clock domains in systems with frequency offsets
US20220216875A1 (en) Low latency combined clock data recovery logic network and charge pump circuit
US7529329B2 (en) Circuit for adaptive sampling edge position control and a method therefor
KR100639283B1 (ko) 스큐에 민감하지 않은 저전압 차동 수신기
US7965802B2 (en) Clock data restoring device
CN113364450B (zh) 校准电路与其相关的校准方法
US7916822B2 (en) Method and apparatus for reducing latency in a clock and data recovery (CDR) circuit
US20030142770A1 (en) Method for sampling phase control
CN113992319B (zh) 接收机用CDR电路、Duo-Binary PAM4接收机及传输***
US8275025B2 (en) Methods and apparatus for pseudo asynchronous testing of receive path in serializer/deserializer devices
CN110545093A (zh) 半导体装置以及半导体测试设备
EP1701444A1 (en) Method and apparatus for detecting linear phase error
US9698808B1 (en) Phase measurement and correction circuitry
US7643599B2 (en) Method and apparatus for detecting linear phase error
US7197053B1 (en) Serializer with programmable delay elements
US11792057B2 (en) Phase modulated data link for low-swing wireline applications
KR100646197B1 (ko) 라인 이퀄라이저용 시간 지연회로를 포함하는 수신기 회로.

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 13