KR101743455B1

KR101743455B1 - 데이터 수신 장치

Info

Publication number: KR101743455B1
Application number: KR1020170035293A
Authority: KR
Inventors: 신야 스즈키; 켄조 코니시; 히데오 나가노; 마사히로 가토
Original assignee: 가부시키가이샤 세레브렉스
Priority date: 2016-05-12
Filing date: 2017-03-21
Publication date: 2017-06-05
Also published as: TWI596922B; JP6086639B1; TW201810996A; JP2017204790A; CN106998215B; US10009199B2; CN106998215A; US20170331651A1

Abstract

이퀄라이저 회로의 게인 값을 동적으로 제어한다. 데이터 수신 장치에 있어서, 설정된 게인 값에 따라 입력 신호의 파형을 정형하는 이퀄라이저 회로와 이퀄라이저 회로에 의한 파형 정형 후 입력 신호로부터 1주기 중에서 다른 위상을 갖는　복수의 클럭 신호를 복원하는 CDR 회로와, 복수의 클럭 신호에 동기하여 파형 정형 후 입력 신호를 샘플링하여 당해 파형 정형 후의 입력 신호로부터 복수의 입력 데이터를 복원하는 오버 샘플러와, 오버　샘플러에 의한 샘플링 결과에 기초하여 오버 샘플러가 입력 데이터를 확실하게 복원할 수 있는지 아닌지를 판정하고, 입력 데이터를 확실하게 복원 할 수 있지 않다고 판단한 경우에는 당해 판단 결과에 기초하여 이퀄라이저 회로의 게인 값을 설정하는 제어 신호를 생성하는 보정 제어부를 구비한다.

Description

데이터 수신 장치 {DATA RECEIVING DEVICE}

본 발명은 액정 패널 모듈에 화상(像) 데이터를 고속 송신하는 인터페이스에 있어서 데이터 수신 장치에 관한 것이다.

노트북이나 태블릿 PC 등의 모바일 기기 시장에서는 소비 전력 감소와 비용 절감이 항상 요구되고 있다. 한편 패널의 해상도 향상과 디스플레이의 화질 향상에 따라, 데이터 처리량 및 동작 주파수는 증가 일로를 더듬어, 소비 전력 절감, 비용 절감은 상반되는 큰 과제가 되고 있다.

노트북이나 태블릿 PC에 있어서 패널에 그리기(描) 데이터 신호의 흐름으로서는, 그리기 데이터 자체의 연산이나 각종 연산 처리와 그래픽 처리를 담당하는 CPU (Central Processing Unit) 나 GPU (Graphics Processing Unit) 등의 프로세서와 CPU/GPU 등의 프로세서에서 송신되는 그리기 데이터를 입력하고 패널의 타이밍 제어 및 화상 처리를 할 타이밍 컨트롤러 (Timing Controller: TCON)와, 타이밍 컨트롤러에서 그리기 데이터를 입력하고 패널의 사양에 맞추어 묘화 데이터를 아날로그 출력하는 소스 드라이버 (Source Driver: SD)로 구성된다.

CPU/GPU에서 패널 타이밍 컨트롤러로 비디오 데이터의 송신에 있어서는, 종래 LVDS (Low-Voltage-Differential-Signaling)가 널리 사용되어 왔지만, 요즘은 VESA (Video Electronics Standard Association)가 규정하고 있는 eDP (embedded DisplayPort)가 주로 채용되고 있다. eDP는 그리기 데이터는 Main-Link에서 비디오 데이터 이외의 제어 데이터는 AUX-CH에서 CPU/GPU로부터 수신한다. eDP 규격은 Main-Link와 AUX-CH로 구성되며, Main-Link는 1차동레인(쌍,pair) 당 최저 1.62Gbps에서 최고 8.1Gbps의 비트레이트(bit-rate).로 동작하는 고속 차동 시리얼 라인이며, AUX-CH는 1Mbps로 동작하는 저속 차동 시리얼 라인이다.

또한 태블릿 단말 등에서는 CPU/GPU와 타이밍 컨트롤러와의 인터페이스는 eDP와 마찬가지로 mipi (Mobile Industry Processor Interface Alliance)-DSI(Digital Serial-Interface)가 사용되고 있다. 태블릿 단말에서도, 패널의 해상도 향상에 따라 데이터 처리량 및 주파수는 증가 일로를 더듬어, 소비 전력은 큰 과제가 되고 있다. mipi-DSI도 eDP 마찬가지로 LVDS의 대체로서 널리 사용되고 있다.

또한 타이밍 컨트롤러와 소스 드라이버 간의 인터페이스는 지금까지 mini-LVDS 등이 많이 채용되어 왔지만, 최근의 고해상도 디스플레이 패널에서는 기준 신호인 클럭 라인과 송신 데이터 라인이 분리되어 있음이 원인이 되어 발생하는 송신로 상의 타이밍의 차이인 스큐가 문제가 되어, mini-LVDS 등은 사용할 수 없게 되어있다. 따라서 클럭과 데이터를 중첩시킨 P2P (Point-to-Pont)형의 1 : 1 송신 방식, 즉 클럭 엠베디드 방식(Embedded system) 이 주류를 이루고 있다 (특허 문헌 1).

예를 들어 4K2K 패널의 경우 타이밍 컨트롤러와 소스 드라이버 사이의 송신에서는, 8개의 소스 드라이버와 1개의 타이밍 컨트롤러가 주로 사용되며, P2P 송신의 경우, 하나의 소스 드라이버와 타이밍 컨트롤러 사이는 1레인(lane)만 연결되어 있으며, miniLVDS와 같이 다른 소스 드라이버와는 연결되어 있지 않기 때문에, 송신로상에 분기(stub)를 없앨 수 있다. 또한 P2P는 클럭 라인이 없고 데이터 라인에 중첩되어 있기 때문에 클럭과 데이터의 타이밍 Skew를 고려할 필요가 없이 송신 속도가 향상될 수 있다.

이와 같이, 노트북이나 태블릿 PC 시장에 있어서는 eDP 인터페이스, mipi 인터페이스, P2P 인터페이스가 종래부터 알려져 있다.

특개 2014-062972 호 공보

상기와 같이, 노트북이나 태블릿PC 시장에 있어서는, 타이밍 컨트롤러와 소스 드라이버가 분리되어 있는 경우가 많다. 예를 들어, FHD (Full-HD) 패널의 경우 타이밍 컨트롤러 1개 와 4개의 소스 드라이버가 필요할 경우가 많다. 또한 4K2K 패널의 경우, 타이밍 컨트롤러 1개 와 8개의 소스 드라이버가 필요할 경우가 많다. 또한 타이밍 컨트롤러와 소스 드라이버를 연결하는 FPC (Flexible Printed Cable)가 소스 드라이버의 개수분 필요하게 되고, 패널의 해상도가 높게됨에 따라 부품 점수가 증가하여 비용 상승의 요인이 되고 있었다. 또한 타이밍 컨트롤러와 소스 드라이버 간의 인터페이스가 반드시 필요하기 때문에 인터페이스의 전력이 필요하게 되고 있었다. 이러한 배경에서 비용 절감, 소비 전력 절감이 곤란한 상황이었다.

한편, 일부 태블릿 PC 등에 있어서는, 도17에 나타낸 바와 같은 타이밍 컨트롤러와 소스 드라이버가 1칩이 된, 이른바 시스템 드라이버가 실현되고 있다. 시스템 드라이버 화함으로써 부품 점수가 적게 되어 비용 절감이 가능하게 된다. 또한, 타이밍 컨트롤러와 소스 드라이버 간의 인터페이스가 없기 때문에 소비 전력 절감도 가능하게 된다. 그러나 시스템 드라이버는, 소스 드라이버와 마찬가지로, 액정 패널의 유리위에 구현된다. 또한 그리기 데이터는 CPU/GPU에서 시스템 드라이버에 직접 eDP 인터페이스 또는 mipi 인터페이스에서 시스템 드라이버에 입력된다. 그런데 유리위의 배선은 기생 저항이 크기 때문에 eDP와 mipi 등의 기가비트(gigabit) 클래스의 시리얼 고속 인터페이스의 경우에는 동작 주파수를 향상시키는 것이 어렵고, 고해상도 화가 어려웠다. 또한, CPU/GPU에서 직접 패널 시스템 드라이버를 구동하는 구성도 생각할 수 있지만, 이 경우에도 케이블의 송신선로의 노이즈 나 전원 변동으로 인해 고해상도 화가 어려웠다.

또한, 전술한 바와 같이, eDP 등의 기가비트 클래스의 시리얼 고속 인터페이스에서는 클럭 레인이 데이터 레인에 중첩되고 있는 클럭엠베디드 방식이 채용되고 있다. 클럭엠베디드 방식의 통신에서는, 클럭 신호가 입력 데이터에 포함되어 있기 때문에, 타이밍 콘트롤러 측에서는 CPU/GPU로부터 받은 Edp의 시리얼 신호에서 클럭과 데이터를 분리하여, 내부의 신호 처리가 가능하도록 시리얼 신호에서 병렬 신호로 변환하는 이른바 아날로그 프론트 엔드 회로(물리층)이 필요하게 된다.

여기서, 아날로그 프론트 엔드부의 회로도를 도18에 나타낸다. 도18에 나타낸 바와 같이, 아날로그 프론트 엔드 회로 구성은 이퀄라이저 회로와 클럭 데이터 복구 (Clock Data Recovery:CDR)회로 및 디시리얼라이저 (De-Serializer)를 구비한다. 이퀄라이저는 송신선로에서 고조파 성분이 왜곡된 입력 신호 (시리얼 데이터)의 파형을 정형한다. CDR 회로는 이퀄라이저 회로의 후단에 위치하며, 이퀄라이저 회로에 의해 정형된 입력 신호로부터 입력 데이터에 타이밍 동기화 된 클럭 신호를 생성한다. 디시리얼라이저는 CDR 회로의 후단에 위치하며, 시리얼 데이터를 파라렐 데이터로 변환하여 로직 회로에 전달한다.

그런데, 종래의 아날로그 프론트 엔드 회로 구성의 경우, eDP와 같은 고속 시리얼 인터페이스에서는 동작 속도가 1.62Gbps에서 8.1Gbps 사이에서 동작하기 때문에 유리 배선 저항에 의해 신호 품질은 크게 저하한다. 또한 전원과 그랜드 라인도 기생 저항에 의해 큰 전원 강하가 발생하는 환경에서는 이퀄라이저 회로와 CDR 회로가 정확하게 동작하는 것이 곤란했다. 또한 해당 IC 유리에 구현하기 위한 접촉 저항은 경년(年) 변화가 발생할 수 있으며, 그 저항 값은 커져가는 경우가 있다.

또한 아날로그 프론트 엔드 회로에 있어서, 이퀄라이저 회로의 역할을 설명한다. 도19에 나타내는 바와 같이 송신선로는 기생 저항과 기생용량의 영향으로 신호의 고주파 성분이 감소되기 때문에, 신호 품질이 수신단에서 열화(劣化)하는 것으로 알려져 있다. 이 고주파 성분의 감소를 보정하는 역할을 하는 것이 이퀄라이저 회로이다. 이퀄라이저 회로는 신호의 특정 주파수 성분에 대해 정(正)의 게인 (증폭 작용)을 가지고 있으며, 그 게인 설정값에 의해 증폭 효과가 다르다.

eDP와 같은 고속 시리얼 인터페이스는 도19에 나타내는 바와 같이, 일정 기간으로 보면, 시리얼 데이터 입력은 「1」High)의 수와 「0」(Low)의 수가 어느 정도 갖추어져 있어, 이른바 DC 균형 잡힌 신호로 되어있다. 그러나 「1010」처럼 항상 「1」과 「0」이 교대로 연속하는 경우 외에, 어느 일정 기간 「1」이 계속되거나 「0」이 계속되거나 하는 경우가 있다. 「1」이 일정기간 계속된 후, 신호 성분의 DC 레벨은 High 레벨 근처로 되어 있기 때문에 그 이후에 계속되는 「0」데이터는 Low 레벨로 반전하기 어렵다는 문제가 있다. 또한 반대로 「0」이 일정기간 계속된 후는 DC 레벨은 Low 레벨 부근으로 되어 있기 때문에 그 이후에 계속되는 「1」데이터는 High 레벨로 반전하기 어렵다는 문제가 있다.

또한, 도20에 나타낸 바와 같이, 「1」또는 「0」가 일정기간 계속된 후에 계속 반전 데이터 (0이나 1의 데이터)는 항상「1010」교대로 변화하는 경우에 비해, 심벌 간 간섭 지터 (ISI Jitter:Inter-Symbol Interference Jitter)가 커지는 것이 널리 알려져 있다.

또한, 도21에 나타낸 바와 같이, 이퀄라이저 회로의 게인 값은 너무 강해도 너무 약해도, 이퀄라이저 회로로 부터의 출력 파형이 흐트러져 버린다. 후단의 CDR 회로에서 확실히 신호를 복원 (복구)할 수 없다. 예를 들어 이퀄라이저 회로의 게인 값이 너무 약한 경우 그 출력 파형은 신호의 시간축 방향이 원래 시간보다 짧게 되어 버려 확실한 논리 수준의 판정을 할 수 없게 된다. 또한 이퀄라이저 회로의 게인 값이 너무 강하면 그 출력 파형은 신호의 시간축 방향이 원래 시간보다 길어져 버린다. 확실한 논리 수준의 판정을 할 수 없게 된다.

더욱이, eDP 같은 기가비트 클래스의 고속 인터페이스는 이퀄라이저 회로에 있어서 최적의 게인 값은 전원 변동이나 온도 변동이나 칩의 제조 편차에 따라 달라진다. 전원 강하가 큰 상태 일 때의 게인 값과 전원 강하가 작을 때인 최적의 게인 레벨은 다르다. 또한 온도가 높을 때의 게인 값과 낮은 때인 최적의 게인 값은 다르다. 반도체 제조 편차에 대해서도 마찬가지이다. 그러나, 종래의 기술에서는 이러한 주변 환경에 따라 동적으로 변화하는 환경 변화 요인에 대하여 이퀄라이저 회로의 게인 설정이 동적으로 추종 할 수 없었기 때문에 비트 레이트의 고속화에 제한이 있었다.

이와 같이, 이퀄라이저 회로의 게인 값을 동적으로 제어할 수 있다면, 고속화가 가능해진다. 즉, 본 발명은 이러한 과제를 해결하기 위해 이루어진 것이며, eDP와 mipi 등의 수신기 회로 내부의 아날로그 프론트 엔드부 이퀄라이저 게인을 동적으로 제어하는 기구를 제공함으로써, 예를 들어 유리 위에 구현된 기생 저항이 큰 동작 환경에서 도1칩 시스템 드라이버의 고속화를 실현하는 것이며, 이에 따라 액정 패널 모듈 등의 저소비 전력화와 저비용화의 양립을 도모하는 것을 목적으로 한다.

본 발명은 이퀄라이저 회로의 게인 값을 동적으로 제어할 수 있는 데이터 수신 장치에 관한 것이다. 본 발명의 데이터 수신 장치는 기본적으로, CPU와 GPU 등의 프로세서 사이에서, 입력 신호중에 클럭 신호와 입력 데이터의 성분이 중첩된 클럭엠베디드 방식의 통신을 한다. 본 발명에 따른 데이터 수신 장치는 이퀄라이저 회로와 CDR (Clock Data Recovery) 회로와, 오버 샘플러와 보정 제어부를 구비한다. 이퀄라이저 회로는 설정된 게인 값에 따라 입력 신호의 파형을 정형한다. CDR 회로는 정상 동작시에는, 이퀄라이저 회로에 의한 파형 정형후의 입력 신호에서 하나의 클럭 신호를 복원한다. 한편, CDR 회로 보정 동작시에는 이퀄라이저 회로에 의해 정형된 입력 신호로부터 1주기중에서 다른 위상을 가지는 복수의 클럭 신호를 복원한다. 오버 샘플러는 보정 동작시에서 CDR 회로에 의해 복원된 복수의 클럭 신호에 동기하여 이퀄라이저 회로에 의한 파형 정형 후 입력 신호를 샘플링하여 당해 파형 정형후 입력 신호로부터 복수의 입력 데이터를 복원한다. 보정 제어부는 보정 동작시에서 오버 샘플러에 의한 샘플링 결과에 기초하여 오버 샘플러가 입력 데이터를 확실히 복원할 수 있는지 여부를 판정하고, 입력 데이터를 확실히 복원하지 못하고 있다고 판단한 경우에는 당해 판단 결과에 따라 이퀄라이저 회로의 게인 값을 설정하는 제어 신호를 생성한다. 예를 들어, 데이터 수신 장치에는 알려진 코드 패턴의 입력 데이터를 나타내는 입력 신호가 입력된다. 보정 제어부는 오버 샘플러에 의해 복원된 복수의 입력 데이터의 코드 패턴을 해석하고, 알려진 코드 패턴과 일치하는 코드 패턴의 수가 소정 값 (기대 값)을 초과했을 때, 오버 샘플러가 입력 데이터를 확실히 복원할 수 있다고 판단하고, 소정 값 이하로 떨어진 경우에 오버 샘플러는 입력 데이터를 확실하게 복원하지 못하는 것으로 판단한다. 그리고 입력 데이터가 확실하게 복원되지 않은 경우 보정 제어부는 샘플링 결과에 기초하여, 이퀄라이저 회로의 게인 값을 조절하는 제어 신호를 생성한다.

이퀄라이저 회로는 상기와 같이, 송신선로의 고주파 성분의 신호 열화를 보정할 수 있고, 신호의 특정 고주파 성분에 대해 양의 게인(증폭 작용)을 가진다. 또한, 그 게인 설정값에 의해 증폭 효과가 다르다. 전술 한 바와 같이, 이퀄라이저 회로의 게인 값은 너무 강해서도 너무 약해도, 이퀄라이저 회로의 출력 파형이 흐트러져버린다.

후단의 CDR 회로에서 확실하게 신호를 복원할 수 없다. 또한 이퀄라이저 회로의 최적의 게인 값은, 전원 변동이나 온도 변화동이나 칩의 제조 편차에 따라 달라진다. 예를 들어, 전원 강하가 큰 상태일 때의 최적의 게인 값과 전원 강하가 작을 때 최적의 게인 값은 다르다. 또한 온도가 높을 때의 최적인 게인 값과 낮은 때의 최적인 게인 레벨은 다르다. 반도체 제조 편차에 대해서도 마찬가지이다. 그러나 종래에는 이러한 동적으로 변화하는 환경 변화 요인에 대해서 이퀄라이저 회로의 게인 설정값을 동적으로 추종할 수 없었기 때문에 비트 레이트의 고속화에 제한이 있었다. 본 발명은 이러한 문제를 해결하기 위해 이루어진 것이며, 후술하는 보정 제어 회로에서 입력 데이터의 샘플링 결과를 판정하고, 이퀄라이저 회로의 게인을 최적 값으로 설정하는 피드백 루프를 실현한다. 이에 따라, 송신 속도의 고속화 및 송신 품질의 안정화를 실현할 수 있다.

본 발명의 데이터 수신 장치는, Skew 조정 회로를 더 구비한다. Skew 조정 회로는 정상 동작시에서, 이퀄라이저 회로에 의한 파형 정형 후 입력 신호의 위상과 CDR 회로가 복원된 하나의 클럭신호의 위상의 어긋남 량을 조절한다. 여기서, 전술한 보정 제어부는 오버 샘플러에 의한 샘플링 결과에 기초하여 소정의 위상을 결정하고, 당해 소정의 위상에 관한 제어 정보를 Skew 조정 회로로 송출한다. 그리고 Skew 조정 회로는 CDR 회로에 의해 복원된 하나의 클럭 신호의 위상을 보정 제어부로부터 받은 제어 정보의 소정의 위상에 맞게 조절한다.

Skew 조정 회로의 효과에 대해 설명한다. 전술한 바와 같이, 본 발명의 데이터 수신 회로는 CDR 회로가 있다. CDR 회로는 입력 신호 (시리얼 데이터)의 입력으로부터 그 데이터에 타이밍 동기한 클럭 신호를 생성하는 회로이다. CDR 회로는 전술한 바와 같이, 위상 동기회로(PLL : Phase Locked Loop)로 실현할 수 있다. 정상 동작시 샘플러는 이퀄라이저 회로로부터의 출력인 데이터 신호와 PLL로 부터의 출력인 클럭 신호를 샘플링하는 것이지만, 이퀄라이저 회로로부터 샘플러까지의 지연은 아무리 주의 깊게 레이아웃 설계하여도 전원 변동이나 온도 변화이나 반도체 제조 편차에 따라 변화해 버린다. 이 데이터 신호와 클럭 신호의 지연(타이밍 Skew)는 동작 속도가 가속화되면 가속화될수록 타이밍 바젯트(budget.)에 주는 영향이 심각하게 되며, 속도화를 저해하는 하나의 요인이 되고 있었다. 본 발명은 이러한 문제를 해결하기 위해 이루어진 것이며, 보정 제어 회로에서 입력 데이터의 샘플링 결과를 판정하고, CDR 회로의 타이밍 Skew 설정값을 동적으로 최적화한다. 이에 따라 송신 속도의 고속화와 송신 품질의 안정화를 실현할 수 있다.

본 발명의 데이터 수신 장치에 있어서, CDR 회로는 복수의 논리 반전 소자가 직렬로 연결된 루프 회로를 갖는 전압 제어 발진회로(VCO)를 갖는 것이 바람직하다. 즉, CDR 회로는 링 발진기(오실레이터) 형의 전압 제어 발진 회로를 갖는 위상 동기회로 (PLL : Phase Locked Loop)에 의해 실현된다. 이 경우, 전압 제어 발진 회로의 각각은 1주기 중에서 다른 위상을 가지는 복수의 클럭 신호를 출력한다. 또한, 논리 반전 소자로서는 예를 들면 인버터 회로 나 차동 증폭 회로 등을 사용할 수 있다.

본 발명의 데이터 수신 장치에 있어서, 오버 샘플러는 전압 제어 발진 회로를 구성하는 복수의 논리 반전 소자에 연결되어 당해 복수의 논리 반전 소자 중 어느 하나를 활성화시켜 클럭 신호를 입력 받는 클럭 셀렉터 및 당해 클럭 셀렉터 및 이퀄라이저 회로에 연결된 플립 플롭을 갖고 있어도 좋다. 이와 같은 구성을 가짐으로써, 오버 샘플러는 위상이 조금씩 다른 클럭 신호와 타이밍 동기한 입력 데이터를 시분할로 샘플링 할 수 있으며, 장치 전체의 구성을 단순화할 수 있다.

본 발명의 데이터 수신 장치에 있어서, 오버 샘플러는 이퀄라이저 회로와 복수의 논리 반전 소자의 각각에 연결된 복수의 플립 플롭을 가지고 있어도 좋다. 이러한 구성을 가짐으로써, 오버 샘플러는 일제히 모든 클럭의 샘플링을 수행 할 수 있으므로 샘플링 시간을 단축할 수 있다.

본 발명의 데이터 수신 장치에 있어서, 오버 샘플러는, 전압 제어 발진 회로의 최종 단에 연결된 지연기를 통해 클럭 신호의 입력을 받아들이는 클럭 셀렉터 및 당해 클럭 셀렉터 및 이퀄라이저 회로에 연결된 플립 플롭 등을 가지고 있어도 좋다. 이러한 구성을 가짐으로써, 오버 샘플러는 전압 제어 발진 회로의 출력 클럭에서 일정 시간 지연한 클럭으로 샘플링할 수 있기 때문에 오버 샘플러의 설계를 단순화 할 수 있다.

본 발명의 데이터 수신 장치는, 보정 동작에서 정상 동작으로 이행한 후에도 정기적으로 보정 동작으로 이행하는 것이 바람직하다. 그리고 데이터 수신 장치는 오버 샘플러가 입력 데이터를 확실하게 복원되어 있지 않다고 판단하는 경우에는, 보정 제어부에 의해 당해 판단 결과에 기초하여 이퀄라이저 회로의 게인 값을 설정하는 제어 신호를 생성하는 것이 바람직하다. 이에 따라, 데이터 수신 장치를 디스플레이 패널에 설치한 후도 실시간 이퀄라이저 회로의 게인 값을 조절하는 것이 가능해진다.

본 발명의 데이터 수신 장치는 오실레이터와 오실레이터의 발진 주파수에 따라 이퀄라이저 회로에 의한 파형 정형 후의 입력 신호와 CDR 회로가 복원된 클럭 신호와의 어긋난 량을 조절하는 Skew 조정 회로를 가지고 있어도 좋다. 이와 같이, 자기 발진 형의 오실레이터를 내장함으로써, Skew 조정 회로는 오실레이터의 발진 주파수를 모니터함으로써 데이터 신호와 클럭 신호의 지연 (타이밍 Skew)를 동적으로 제어할 수 있다.

본 발명은 노트북이나 태블릿 PC 등 모바일 기기등의 디스플레이 모듈에서 이퀄라이저 회로의 게인 값을 동적으로 제어할 수 있다. 예를 들어 유리위에 구현된 기생 저항이 큰 동작 환경에서도 1칩 시스템 드라이버의 고속화를 실현할 수 있기 때문에, 액정 패널 모듈 등의 저소비 전력화와 저비용화의 양립을 도모할 수 있다.

도1은 본 발명의 일 실시예에 따른 데이터 수신 장치의 구성을 나타낸 블록도이다.
도2는 eDP 링크 트레이닝 시퀀스에 있어서 1단계 동작을 설명하기 위한 도면이다.
도3은 eDP 링크 트레이닝 시퀀스에 있어서 2단계 동작을 설명하기 위한 도면이다.
도4는 이퀄라이저 회로의 보정 제어의 전체 흐름을 나타내는 도면이다.
도5는 이퀄라이저 회로의 보정 제어의 오버 샘플링 타이밍을 나타내는 도면이다. 도5는 이퀄라이저 회로의 게인 설정값이 약하고, 입력 신호의 파형을 정확하게 정형되어 있지 않은 경우의 예를 나타내고 있다.
도6은 이퀄라이저 회로의 보정 제어에 있어서 오버 샘플링 타이밍을 나타내는 도면이다. 도6은 이퀄라이저 회로의 게인 설정값이 강하고, 입력 신호의 파형이 올바르게 정형되어 있지 않은 경우의 예를 나타내고 있다.
도7은 이퀄라이저 회로의 보정 제어에 있어서 오버 샘플링 타이밍을 나타내는 도면이다. 도7은 이퀄라이저 회로의 게인 설정값이 적절하며, 입력 신호의 파형을 정확하게 정형할 경우의 예를 나타내고 있다.
도8은 오버 샘플러의 제1회로예를 나타내고 있다.
도9는 오버 샘플러의 제2회로예를 나타내고 있다.
도10은 오버 샘플러의 제3회로예를 나타내고 있다.
도11은 오버 샘플러의 제4회로예를 나타내고 있다.
도12는 오버 샘플러의 제5회로예를 나타내고 있다.
도13은 오버 샘플러의 제6회로예를 나타내고 있다.
도14는 CDR 회로의 Skew 보정 제어의 개념을 설명하기 위한 도면이다
도15는 CDR 회로의 Skew 보정 제어의 실시 흐름을 설명하기 위한 도면이다
도16은 본 발명의 다른 실시예에 따른 데이터 수신 장치의 구성을 나타낸 블록도이다.
도17은 타이밍 컨트롤러와 소스 드라이버가 일체화 된, 본 발명의 실시예에 가장 적용 할 수 있는 디스플레이 모듈의 전체 구성을 나타낸 블록도이다.
도18은 eDP와 mipi 같은 고속 시리얼 인터페이스의 수신 회로에 있어서 아날로그 프론트 엔드부 전체도이다.
도19는 입력 데이터의 코드 패턴에 의해 수신 측에서 파형이 변화하는 것을 설명하기 위한 도면이다.
도20은 입력 데이터의 코드 패턴에 의해 수신 측에서 파형이 변화하는 것을 설명하기 위한 도면이다.
도21은 이퀄라이저 회로의 게인의 차이에 따라, 이퀄라이저 회로로부터의 출력 파형이 변화하는 것을 설명하기 위한 도면이다.

이하, 도면을 이용하여 본 발명을 실시하기 위한 형태에 대해 설명한다. 본 발명은, 다음에 설명하는 예에 한정되는 것은 아니고 다음의 형태에서 당업자가 자명한 범위에서 적절하게 변경한 것도 포함한다. 본 발명은, 다음에 설명하는 각 실시예를 적절히 조합할 수 있으며, 각 실시 형태를 단독으로 사용할 수 도 있다. 또한, 본 발명의 형태에 대한 설명은 eDP의 사례를 기재하고 있지만, mipi로 대체해도 같은 효과를 얻을 수 것이며, 본 발명은 eDP에 한정된 것은 아니다.

[본 발명의 제1실시예]

본 발명의 제1실시예에 대해 설명한다. 도1은 본 발명에 따른 데이터 수신 회로(1)의 전체 구성을 설명하기 위한 블록도이다. 여기에서는 도1을 참조하여 데이터 수신 회로(1)의 기본 구성에 대해 설명한다.

데이터 수신 회로(1), 예를 들어 노트북이나 태블릿 PC 에서 타이밍 컨트롤러에 내장된 회로이며, CPU 나 GPU 등의 프로세서에서 송신되는 묘화(렌더링: 그리기) 데이터를 수신한다. 타이밍 컨트롤러는 CPU 나 GPU 등의 프로세서에서 송신된 묘화 데이터를 액정 패널의 타이밍에 맞게 각종 타이밍 신호를 생성하는 집적 회로 (LSI : large-Scale Integration)이다. 프로세서와 타이밍 컨트롤러 사이의 인터페이스는, 예를 들어 VESA의 eDP 규격에 준하고 있다. 즉 타이밍 컨트롤러는 프로세서에서 그리기 데이터를 상대적으로 고속으로 동작하는 Main-Link (주 신호선)에서 수신하고, 비디오 데이터 이외의 제어 데이터를 상대적으로 저속으로 동작하는 AUX-CH (부 신호선)에서 수신한다. eDP의 규격에서 Main-Link (주 신호선)은 1차동레인(쌍) 당 최저 1.62Gbps에서 최고 8.1Gbps의 비트레이트로 동작하는 고속 차동 시리얼 라인이다. 한편, AUX-CH는 1Mbps에서 동작하는 저속 차동 시리얼 라인이다. 또한, 그리기 데이터의 인터페이스는 mipi 이어도 좋다.

도1에 나타낸 바와 같이, 본 발명의 데이터 수신 회로(1)는, 이퀄라이저 회로(11)와, PLL형의 CDR 회로(12)와, 오버 샘플러(13)와, Skew 조정 회로(14)와 보정 제어부(15)를 구비한다. 또한, 데이터 수신 회로(1)는, 정상 동작시의 샘플러(16)와, 디시리얼라이저(17)와, 로직회로(18)를 더 구비하는 장치이다 라고 파악해도 좋다. 도1에서는, 정상 동작시의 신호 경로를 실선의 화살표로 표시하고, 자동 보정시의 신호 경로를 점선 화살표로 나타내고 있다.

도1에 나타내는 바와 같이, 정상 동작시에 데이터 수신 회로(1)로의 입력 신호는 이퀄라이저 회로(11)에 의한 파형 정형 처리를 받은 후 CDR 회로(12)와 샘플러(16)에 입력된다. CDR 회로(104)에서는 파형 정형 후의 입력 신호에서 클럭 신호를 복원하는 처리가 행해진다. 또한 샘플러(16)에서는, CDR 회로(104)에서 복원된 클럭 신호 (리커버리 클럭:복구 클럭)에 타이밍 동기하여 파형 정형 후의 입력 신호에서 입력 데이터를 복원한다. 샘플러(16)에 의해 복원된 입력 데이터 (복구 데이터)는 디시리얼라이저(17)에 입력된다. 디시리얼라이저(17)는 시리얼(직렬) 데이터를 병렬 데이터로 변환하여 로직 회로(18)로 출력한다.

한편, 도1에 도시된 바와 같이, 자동 보정시에 있어서, 데이터 수신 회로(1)의 입력 신호는 이퀄라이저 회로(11)에 의한 파형 정형 처리를 받은 후에, CDR 회로(12)와 오버 샘플러(13)에 입력된다. 자동 보정시에서, CDR 회로(14)에서는 파형 정형 후의 입력 신호로부터 1주기 (2π)내에서 위상을 조금씩 어긋난 복수의 클럭 신호를 복원하는 처리가 행해진다. 또한 오버 샘플러(13)에서는, CDR 회로(104)에서 복원된 복수의 클럭 신호 (n개의 복구 클럭; n은 2 이상의 정수)에 타이밍 동기하여 파형 정형 후의 입력 신호로부터 복수의 입력 데이터를 복원한다. 오버 샘플러(13)에 의해 복원 된 복수의 입력 데이터 (n개의 복구 데이터; n은 2 이상의 정수)는 보정 제어부(15)에 입력된다. 보정 제어부(15)는 복수의 입력 데이터의 코드 패턴을 해석하여 파형 정형 후의 입력 신호가 오버 샘플러(13)에 의해 올바르게 복원되었는지 여부를 판정하고, 그 판정 결과에 기초하여 이퀄라이저 회로(11) 게인 값을 조절하기 위한 제어 신호를 생성하고, 이퀄라이저 회로(11)로 피드백한다. 또한 보정 제어부(15)는 오버 샘플러(13)에 의한 파형 정형 후의 입력 신호의 샘플링 결과에 기초하여 Skew 조정 회로(14)로 Skew 조절 값을 제어하기 위한 제어 신호를 생성하고, Skew 조정 회로(14) 로 피드백 할 수도 있다. 즉, Skew 조정 회로(14)는 정상 동작시에 이퀄라이저 회로에 의한 파형 정형 후 입력 신호의 위상과 상기 CDR 회로가 복원된 하나의 클럭신호의 위상의 어긋남 량을 조절하는 기능을 가진다. 오버 샘플러(13)에 의한 샘플링 결과에 기초하여 소정의 위상을 결정하고, 당해 소정의 위상에 관한 제어 정보를 Skew 조정 회로(14)로 송출한다. Skew 조정 회로(14)는 CDR 회로(14)에 의해 복원된 하나의 클럭 신호의 위상을 보정 제어부(15)로부터 받은 제어 정보의 소정의 위상에 맞게 조절한다.

이퀄라이저 회로는 설정된 게인 값에 따라 입력 신호의 파형을 정형하는 회로이다. 예를 들어, 이퀄라이저 회로는 송신선로에서 고조파 성분이 왜곡된 입력 신호 (시리얼 데이터)의 파형을 정형할 수 있다. 이퀄라이저 회로의 기능 및 특성은 도18에서 도21을 참조하여 설명한 바와 같다. 이퀄라이저 회로(11)는 신호의 특정 주파수 성분에 대해 정(正)의 게인(증폭 작용)을 가지고 있으며, 그 게인 설정값에 의해 증폭 효과가 다르다. 이퀄라이저 회로로서는 공지의 것을 채용할 수 있다.

CDR 회로는 이퀄라이저 회로의 출력을 받아, 파형 정형 처리 후의 입력 신호 (시리얼 데이터) 입력에서 해당 입력 신호가 나타내는 입력 데이터로 판정 타이밍 동기한 클럭 신호를 생성하는 회로이다. 본 발명에 있어서 프로세서와 데이터 수신 장치 사이의 통신로에 eDP등의 고속 시리얼 인터페이스가 채용되고 있으며, 클럭 라인이 데이터 라인에 중첩되어 있기 때문에, 파형 정형 처리 후의 입력 신호에서 그 입력 데이터에 동기한 클럭 신호를 추출할 필요가 있다. CDR 회로로서는 일반적으로 PLL (위상 동기 회로)가 사용된다.

도2는 PLL형의 CDR 회로 구성의 일례를 나타내고 있다. 도2에 나타낸 바와 같이, PLL형의 CDR 회로는 위상 비교 회로(PD), 차지 펌프 회로(CP), 루프 필터(LF) 및 전압 제어 발진회로(VCO)를 가진다. 위상 비교 회로는, 수신된 데이터 신호 및 재생 클럭 신호의 위상을 비교하고, 위상차를 나타내는 위상차 신호를 출력한다. 차지 펌프 회로는 위상 비교 회로에서 출력되는 위상차 신호에 따라 차지 펌프 전류를 루프 필터에 대하여 출력한다. 위상 비교 회로와 차지 펌프 회로는 일체적으로 구성되어 있어도 좋다. 루프 필터는 차지 펌프 회로에서 차지 펌프 전류가 공급되고, 공급되는 차지 펌프 전류를 평활화하여 전압 제어 발진 회로의 제어 전압으로 변환한다. 전압 제어 발진 회로는 제어 전압에 따른 주파수의 클럭 신호 (발진 신호)를 출력한다. 데이터 신호에 대하여 재생 클럭의 위상이 진행되고 있는 경우에는 전압 제어 발진 회로가 출력하는 클럭 신호의 주파수를 낮게 하도록 위상 비교 회로, 차지 펌프 회로, 루프 필터 전압 제어 발진 회로 제어 전압을 제어한다. 한편, 데이터 신호에 대한 재생 클럭의 위상이 지연되는 경우에는 전압 제어 발진 회로가 출력하는 클럭의 주파수를 높게 하도록 위상 비교 회로, 차지 펌프 회로, 루프 필터가 전압 제어 발진 회로의 제어 전압을 제어한다.

본 발명에 있어서는, 전압 제어 발진 회로는 1클럭주기 중에서 위상차가 다른 복수의 클럭 신호를 출력한다. 예를 들어, 전압 제어 발진 회로는 위상이 다른 5상(相)의 클럭 신호를 출력하는 경우, 1주기(2π)의 1/5 씩 위상이 어긋난 클럭 신호를 출력하면 좋다. 본 실시예에서는 위상이 어긋난 5상의 클럭 신호가 필요하기 때문에, 전압 제어 발진 회로는 직렬로 연결된 5개의 논리 반전 소자를 포함하는 루프 회로에 의하여 구성된 링형 VCO로 되어 있다. 또한 전압 제어 발진기는 루프 필터에서 출력되는 출력 전압인 아날로그 제어 전압을 입력함으로써, 그 출력 전압에 따른 주파수로 발진하여 조금씩 위상이 어긋난 복수의 클럭 신호를 출력한다.

여기서, 본 발명이 적용되는 eDP와 같은 클럭 엠베디드형 고속 시리얼 인터페이스에서는, 전원 부팅후 정상 동작 전에 「링크 훈련」라고 하는 시퀀스를 실행한다. 링크 훈련은 다음에 설명하는 두 가지 단계가 있다.

링크 훈련의 제 1 단계는 도2에 나타낸 바와 같이, CDR 회로 PLL을 록시키는 단계이다. 예를 들어「1010 ... 」와 같이 High와 Low가 반복적으로 교대로 변화하는 코드 패턴 (예를들면: 미국 국가 규격 협회 ANSI-8B10B 규격의, D10.2)의 신호를 프로세서에서 송신하고, CDR 회로의 PLL을 원하는 클럭 주파수에 고정한다. 이 PLL의 VCO에서 출력 된 클럭 신호로 시리얼 데이터를 샘플링하여 동기화를 도모한다. 도2에 나타낸 예에서는 1비트당 「1」과「0」을 반복 클럭 패턴 (최고 주파수: 데이터 속도의 1/2)으로 설정되어있다.

링크 훈련의 제 2 단계는 입력되는 시리얼 데이터의 단락을 찾는 단계이다. 도3에 나타낸 바와 같이, eDP 등의 시리얼 인터페이스에서는 10비트에서 하나의 패킷 데이터로 되어 있으며, 10비트의 단락을 찾을 필요가 있다. 그래서 프로세서에서 단락을 구별하기 위한 특정 심벌 패턴을 데이터 수신 장치 (타이밍 컨트롤러)로 송신한다. 이미 링크 훈련의 제 1 단계에서 CDR 회로의 PLL이 잠겨 데이터와 클럭이 분리되어 있기 때문에, 이 상태에서 프로세서에서 데이터 수신 장치로 특정 심벌 패턴을 송신하면 데이터 수신 장치는 그 데이터를 로직 회로에서 추출 할 데이터의 단락을 찾을 수 있다. 이렇게 전원 기동후, 프로세서는 데이터 수신 장치 (타이밍 컨트롤러)에 대하여 링크훈련시퀀스를 설정하고, 확실하게 CDR 회로를 잠그고, 10비트 데이터의 단락을 찾을 수 있다.

도4는, 이퀄라이저 회로의 자동 보정의 실행 흐름을 나타내고 있다. 도4에 나타난 바와 같이, eDP 같은 클럭엠베디드형 고속 시리얼 인터페이스에서는, 전원 부팅 후 정상 동작 전에 링크 훈련이라고 하는 시퀀스를 실행한다. 링크 훈련의 제 1 단계에서는 D10.2 코드 패턴을 이용하여 CDR 회로를 원하는 클럭 주파수에 고정한다. 이어서, 이퀄라이저 회로의 게인 값 설정을 비교적 약한 수준으로 설정한다. 이어, 링크 훈련에 있어 제 2 단계를 수행한다. 여기에서는 특정 심벌 패턴을 송신하고, 그 데이터를 논리 회로에서 추출함으로써 단락을 찾는다. 이 심벌 록에서는, 특정 코드로서 예를 들어, (K28.5)과 (D11.6)라고 하는 패턴도 사용된다. 본 발명에서는 이 특정 코드를 사용하여 이퀄라이저 회로의 게인 값의 설정을 최적화하는 것이다.

고속 시리얼 신호는 전술 한 바와 같이 수신 대상 비트의 앞의 「1」레벨이 계속되는 시간 「0」레벨이 계속되는 시간에 의해, 수신 대상 비트의 신호 품질에 영향을 받는 ISI 지터가 알려져 있다. 이 영향을 고려하여 이퀄라이저 회로의 게인 값을 결정할 필요가 있다. 또한 그 영향은 전원, 온도, 반도체 공정의 변동에 따라 크게 영향을 받으므로, 그 영향도 고려하여 동적으로 이퀄라이저 회로의 게인 값을 설정하는 것이 바람직하다. 본 발명에서는 링크 훈련 기간 중에 입력되며, ISI 지터의 영향이 있는 K 코드를 활용함으로써 그 설정을 한다. 또한 전술 한 바와 같이, 유리위에 구현되는 IC의 접촉 저항은 경년(經年) 변화가 있으며, 저항 값이 커지는 경우가 있다. 따라서 이러한 현상을 감안했을 때, IC 출하시 설정한 고유의 이퀄라이저 회로의 설정에서는 동작 주파수에 큰 제약이 되는 것이다. 그래서, 본 발명에서는 도4에 나타낸 바와 같이, 동적으로 이퀄라이저 회로의 게인 값을 설정하기 위해 링크 훈련 기간 동안 오버 샘플링을 실시하고, 그 샘플링 결과에 따라 이퀄라이저 회로의 게인 값을 적절한 수준으로 동적으로 설정한다.

예를 들어 도5에 나타낸 바와 같이, eDP에서는, 링크 훈련시에, D10.2 이외에, K28.5와 D11.6라는 코드가, 프로세서에서 타이밍 컨트롤러로 일정 기간 송신된다. 예를 들어, K28.5은 「1100000101」과 「0011111010」라는 코드 패턴이며, D11.6은 「1101000110」라는 코드 패턴이다. 특히 K28.5 「0011111010」은 「1」이 오래 계속된 후에 「0」이 1 회 발생하기 때문에「0」을 확실하게 복원하기 어렵고, 전술란 ISI의 영향이 가장 나오기 쉬운 패턴이라고 할 수 있다. 예를 들어, 이 K28.5 패턴을 CDR 회로의 PLL의 VCO를 구성하는 링형 발진 회로 (링 오실레이터)에서 꺼내어 1주기중에서 조금씩 위상이 어긋난 클럭을 복수 사용하여 K28.5 패턴을 샘플링한다. 도5에 나타낸 바와 같이, 예를 들어, 5 단의 링 오실레이터 의 경우 1주기 (2π)에서 1/5씩 위상이 어긋난 5상의 클럭 신호를 꺼낼 수 있다. 또한, 링크 훈련의 제 2 단계에서 사용 가능한 코드는 K28.5에 한정되지 않고, 전술한 D11.6 이라도 좋다.

먼저 처음 이퀄라이저 회로의 게인 값을 약하게 설정하여, 첫 번째 PLL 클럭 (T1)에서 일정 기간 특정 코드 패턴 (이하의 K28.5)을 샘플링한다. 이 상태를 도5에 나타낸다. 만약 이퀄라이저 회로의 게인 값의 설정이 너무 약하면 K28.5 코드 패턴에 포함되는 「0」비트는 Low 레벨로 내려 가지 않기 때문에 T1의 샘플링 결과는 Low 레벨을 검출하지 못하고 전부 「1」이 된다. T1의 샘플링 결과와 K28.5 코드 패턴을 비교하면 입력 신호로부터 확실한 입력 데이터를 복원할 수 없는지 알 수 있다. 다음으로 두 번째 PLL 클럭(T2)에서 마찬가지로 샘플링한다. T2의 샘플링 결과도 모두 「1」이 된다. 다음으로 세 번째 PLL 클럭(T3)에서 마찬가지로 샘플링한다. T3의 결과는 Low 레벨을 검출하여 「0」이 1회 발생하고 기타는 「1」이 된다. 네 번째 PLL 클럭(T4)도 마찬가지이다. 이 때문에, T3 및 T4에서는 입력 신호로부터 확실한 입력 데이터의 복원에 성공했음을 알 수 있다. 한편, PLL 클록(T5)는 「0」을 검출하지 못하고 모두 「1」이 된다. 이 샘플링 결과를 보정 제어부로 판정한다. 도5에 나타낸 예에서는, 샘플링 결과에서, T1, T2 및 T5의 위상 클럭에서는 「0」을 검출하지 못하고 입력 데이터의 복원에 실패하며, T3 및 T4의 위상 클럭에서는 「0」을 검출할 수 있어 입력 데이터의 복원에 성공한 것에서 입력 파형이 「111101」인 것이나, 또한 이퀄라이저 회로의 게인 설정이 너무 약하여「0」이 확실히 복원할 수 없었던 것을 알 수 있다.

다음으로 이퀄라이저 회로의 게인 값을 강하게 설정하고, 마찬가지로T1에서 T5까지 샘플링한다. 이 상태를 도6에 나타낸다. 이퀄라이저 회로의 게인 값이 강하기 때문에 샘플링 후의 파형은 즉시 Low 레벨로 떨어진다. 따라서 T1에서는「0」가 2회 출현하고, 그 이외는「1」이 된다. T2, T3에서도 마찬가지로 「0」가 2회 출현하고, 그 이외는 「1」이 된다. 한편, T4, T5에서는 1회만 「0」이 나타나고 그 이외는 「1」이 된다. 이 샘플링 결과를 보정 제어부에서 판정한다. 샘플링 결과에서 T3, T4에만 「0」이 검출된 것에서, 입력 파형이 「111101」임을, 또한 이퀄라이저 회로의 게인 설정이 너무 강해서, 대상 비트의 범위를 벗어나 인접 비트까지 Low 레벨이 미치고 있어 인접 비트의 High 레벨이 좁아지고 있는 것을 알 수 있다.

다음에 이퀄라이저 회로의 게인 값을 도5에 나타낸 값과 도6에 나타낸 값의 중간으로 설정하고, 마찬가지로 T1에서 T5까지 샘플링한다. 이 상태를 도7에 나타낸다. 이퀄라이저 회로의 게인 값이 적절하기 때문에, 샘플링하는 파형은 확실한 타이밍에서 Low 레벨로 떨어진다. 이 때문에 T1에서 T5까지의 모든 샘플링 결과에서 「0」이 1 회 나타나고 그이외는 「1」이 된다. 이 샘플링 결과를 보정 제어부에서 판정한다. 샘플링 결과에서 입력 파형이 「111101」임을, 또한 이퀄라이저 회로의 게인 값이 적절하며 대상 비트의 「0」이 확실하게 복원되고, 인접 비트에 미치는 영향도 없는 게인이 설정되어 있는지를 알 수 있다. 이와 같이, 자동 보정시에는 위상을 조금씩 늦추어 입력 신호의 파형을 복수 타이밍으로 오버 샘플링하고, 그 샘플링 결과를 판정함으로써, 이퀄라이저 회로의 게인 값을 적절한 값으로 조절할 수 있다. 또한, 본 실시예에서는 5 개의 입력 데이터의 모든 복원에 성공했을 경우에 오버 샘플러가 입력 데이터의 복원에 성공하고 있다고 판단했지만, 예를 들어 5개 중 4개 이상의 입력 데이터의 복원에 성공했을 경우에 오버 샘플러가 입력 데이터의 복원에 성공하고 있다고 판단해도 좋다. 복원 성공의 기대 값은, 적절히 변경할 수 있다.

이어서, 오버 샘플러의 회로 예에 대해 설명한다. 도8은 오버 샘플러의 제1회로예를 나타내고 있다. 전술 한 바와 같이, PLL형의 CDR 회로는 위상 비교 회로(PD), 차지 펌프 회로(CP), 루프 필터(LF) 및 전압 제어 발진회로(VCO)를 가진다. 또한 전압 제어 발진 회로는 직렬로 연결된 5개의 논리 반전 소자를 포함하는 루프 회로에 의하여 구성된 링형 VCO이며, 1클럭 주기중에서 위상이 다른 5상의 클럭 신호(T1 ~ T5)를 출력한다. 도8에 나타낸 예에서, 논리 반전 소자는 인버터 회로로 구성되어있다. 단, 논리 반전 소자는, 인버터 회로에 한정되지 않고, 예를 들면 차동 증폭 회로로 구성하는 것도 가능하다. 도8에 나타낸 예에서, 오버 샘플러는 VCO의 5개의 인버터에 연결된 클럭 셀렉터와, 이 클럭 셀렉터 및 이퀄라이저 회로에 연결된 플립 플롭으로 구성되어 있다. 클럭 셀렉터는 VCO의 링 오실레이터 중 어느 1개 만을 활성화시킴으로써, 링 오실레이터의 각 단계에서 클럭 신호를 꺼낸다. 플립 플롭은 이퀄라이저 회로에 의해 파형 정형된 입력 신호를 클럭 셀렉터에 의해 선택된 클럭 신호와 동기한 타이밍에서 샘플링하고, 얻어진 입력 데이터를 보정 제어부로 출력한다. 보정 제어부는 클럭 셀렉터에 연결되어 있으며, 하나의 위상 클럭에서의 샘플링이 완료된 후, 다음 위상 클럭을 꺼내도록 클럭 셀렉터를 제어한다. 이에 따라, 클럭 셀렉터는 보정 제어부에 의한 제어에 따라 5상의 클럭 신호 (T1 ~ T5)를 순차적으로 꺼내어(取出) 플립 플롭으로 출력하고, 플립 플롭에서의 샘플링 결과가 보정 제어부로 출력된다. 또한 보정 제어부는 5상(相)의 클럭 신호 (T1 ~ T5)에 동기하여 샘플링 된 5개의 입력 데이터의 코드 패턴을 판정하고, 그 판정 결과에 따라 이퀄라이저 회로의 게인 값을 제어하기 위한 제어 신호를 생성한다. 보정 제어부는 생성 된 제어 신호를 이퀄라이저 회로로 피드백하고, 이퀄라이저 회로는 보정 제어부로부터 받은 제어 신호에 기초하여 게인 값을 변경한다. 또한, 정상 동작시에 사용하는 샘플러(FF)는 VCO에서 출력될 수있는 5개의 클록 신호 중 임의의 1개 (도8에 나타낸 예에서는 T3)가 사용된다.

도9는 도8에 나타낸 제2회로예의 변형 예를 나타내고 있다. 제2회로예는 제1회로예의 변형 예이다. 도9에 나타낸 바와 같이, 오버 샘플러의 플립 플롭에서의 오버 샘플링 결과는 고속 시리얼 신호이다. 그래서, 보정 제어부가 보다 저속으로 설계 할 수 있도록 정상 동작시에 사용하는 디시리얼라이저를 오버 샘플러에 내장하고, 플립 플롭의 출력측에 출력에 부가한다. 오버 샘플러 내의 시리얼 라이저는 1비트 시리얼 신호를 10비트의 파라렐(병렬) 신호로 변환한다. 이에 따라 보정 제어부는 10비트의 파라렐 신호로 변환된 복수의 입력 데이터를 판정하면 되기 때문에 비용을 절감시킬 수 있다.

도10은 오버 샘플러의 제3회로예를 나타내고 있다. 제3회로예에서는 오버 샘플러가 복수의 플립 플롭을 가지고 있다. 오버 샘플러 내의 복수의 플립 플롭은 각각 VCO를 구성하는 복수의 인버터 출력단에 각각 하나씩 연결되어있다. 이 때문에 각 플립 플롭은 각 VCO의 각 단에서 출력되는 위상이 다른 클록 신호와 동기하고, 이퀄라이저 회로에서 입력된 파형 정형 후의 입력 신호를 동시에 샘플링하고, 복원된 입력 데이터를 보정 제어부로 출력한다. 도8에 나타낸 제1회로예에서는 시분할로 샘플링하는 클럭 신호를 전환한 데 대하여, 도10에 나타낸 회로 예에서는 일제히 전체 클럭 신호의 샘플링을 달성할 수 있기 때문에 샘플링 시간을 단축할 수 있는 효과가 있다.

도11은 오버 샘플러의 제4회로예를 나타내고 있다. 제4회로예는 제3회로예의 변형 예이다. 오버 샘플러에 의한 샘플링 결과는 고속 시리얼 신호이기 때문에, 보정 제어부가 보다 저속으로 설계할 수 있도록 디시리얼라이저를 각 플립 플롭의 출력 측에 부가하고 1비트 시리얼 신호를 10비트의 파라렐 신호로 변환한다.

도12는 오버 샘플러의 제5회로예를 나타내고 있다. 제5회로예에서, 오버 샘플러는 이퀄라이저 회로에서의 입력 신호를 샘플링할 때 PLL의 VCO에 의해 위상 관리된 클럭 신호를 사용하는 것이 아니라, VCO의 출력 클럭 신호에서 일정 시간 지연한 클럭 신호로 샘플링하는 것이다. 즉 오버 샘플러는 VOC의 출력단에 연결된 지연기를 통해 클럭 신호의 입력을 받아 들이는 클럭 셀렉터 및 이퀄라이저 회로와 클럭 셀렉터에 연결된 플립 플롭을 갖는다. 이에 따라 오버 샘플러의 설계를 쉽게 할 수 있는 효과가 있다.

도13은 오버 샘플러의 제6회로예를 나타내고 있다. 제6회로예는 제5회로예 의 변형 예이다. 오버 샘플러에 의한 샘플링 결과는 고속 시리얼 신호이기 때문에 보정 제어부가 더 저속으로 설계 할 수 있도록 디시리얼라이저를 각 플립 플롭의 출력 측에 부가하고, 1 비트 시리얼 신호를 10비트의 파라렐 신호로 변환한다.

[본 발명의 제 2 실시예]

본 발명의 제 2 실시예에 대해 설명한다. 본 발명의 제 2 실시예는 다음과 같다. 전술 한 제1실시예에서는, 전원 기동시의 링크 훈련 시퀀스에서 이퀄라이저 회로의 게인 레벨을 최적의 설정으로 할 수 있다. 그러나 링크 훈련을 완료하고, 정상 동작으로 이행하고 나서도 IC의 전원 레벨은 그 동작 상태에 따라 변동하며, 또한 온도도 변동한다. 이와 같은 전원 수준이나 온도 변동은 상기와 같이 이퀄라이저 회로의 특성에 영향을 주기 때문에 정상 동작으로 이행하고 나서도 정기적으로 최적 값을 수정하는 (보정) 것이 바람직하다. 또한 전술 한 바와 같이, 유리위에 구현되는 IC의 접촉 저항은 경년 변화가 있으며, 저항 값이 커지는 경우가 있다. 따라서 이들의 현상을 감안했을 때, IC 출하시 설정한 고유의 이퀄라이저 회로의 설정은 동작 주파수에 큰 제약이 되는 것이다.

그래서, eDP에서는 CPU/GPU 등의 프로세서에서 타이밍 컨트롤러에 대하여 수평 블랭킹 기간 및 수직 블랭킹 기간의 첫 번째 링크 훈련시와 같은 특정 코드 패턴을 송신한다. 이에 따라, 제2실시예에 따른 데이터 수신 장치는 링크 훈련 기간뿐만 아니라 정상 동작시에도 제1실시예와 마찬가지로 보정 시퀀스를 수행할 수 있다. 그 결과, IC의 제조 편차뿐만 아니라, 전원 변동, 온도 변동에도 상시 추종할 수 있는 수신 장치를 제공할 수 있다.

[본 발명의 제3실시예]

본 발명의 제3실시예에 대해 설명한다. 본 발명의 제3실시예는 다음과 같다. 전술한 바와 같이, eDP등의 고속 시리얼 인터페이스는 클럭이 데이터 라인에 중첩되어 있으며, 시리얼 데이터 입력에서 그 데이터에 동기한 클럭을 추출할 필요가 있다. 그래서 CDR 회로는 시리얼 데이터 입력에서 그 데이터에 타이밍 동기한 클럭 신호를 생성하는 회로이다. CDR 회로는 일반적으로 PLL에 의하여 구성된다. 정상 동작시 샘플러는 이퀄라이저 회로의 출력인 데이터 신호와 PLL로부터의 출력인 클럭 신호를 샘플링하는 것이지만, 이퀄라이저 회로에서 샘플러까지의 지연은 아무리 주의 깊게 레이아웃 설계해도 전원 변동이나 온도 변화와 반도체 제조 편차에 따라 변화해 버린다. 이 데이터 신호와 클럭 신호의 지연(타이밍 Skew)는 동작 속도가 가속화되면 될수록, 타이밍 바젯트에 미치는 영향이 심각하게 되고, 고속도화를 저해하는 하나의 요인이 되고 있었다. 그래서 제3실시예는 CDR 회로에서 복구된 데이터 및 클럭의 위상 관계를, 샘플러 회로에서 최고로 타이밍 마진이 있도록 자동으로 설정하는 것이다.

제3실시예에서는, 예를 들어 도14 및 도15에 도시 된 바와 같이, eDP에서 링크 훈련 시퀀스에서 단계1의 CDR 회로의 록(잠금)이 완료하고, 이퀄라이저 회로의 게인 값의 보정이 완료된 직후에 데이터 신호와 클럭 신호의 지연(타이밍 Skew)를 조절한다. 또한, 도1 등에 도시된 바와 같이, 데이터 수신 장치(1)는 Skew 조정 회로(14) 를 더 구비한다. Skew 조정 회로(14)는 정상 동작시에서, 보정 제어부(15)에 의한 제어에 따라, PLL형의 CDR 회로(12)에 의해 복원된 클럭 신호가 샘플러(16)(플립 플롭)에 도달하는 타이밍을 조절함으로써, 샘플러(16)에서 입력 신호와 클럭 신호의 어긋난 량 (Skew 값)을 조절하는 회로이다.

구체적으로 설명하면 보정을 수행함으로써 이퀄라이저 회로의 게인 값이 최적 값으로 되어 있기 때문에, 도7에 나타낸 바와 같은 상태에서 이퀄라이저 회로의 출력이 되는 상태가 된다. 도7은 이퀄라이저 회로의 게인 설정값이 적절하며, 입력 신호의 파형을 올바르게(정확하게) 정형할 수 있었던 경우의 예를 나타내고 있다. 이 상태에서 샘플링하는 클럭 신호가 도7에 나타낸 T3이면, 데이터1 비트 분의 중앙부 부근에서 클럭 신호의 샘플링 에지가 오기 때문에 셋업 시간과 대기 시간의 마진이 최대가 된다.

도7에 나타낸 T3의 클럭 신호를 선택했을 경우의 흐름을 이하에 설명한다. 오버 샘플러(13)에 의해 가장 시간적으로 빠른 T1 클럭 신호에 K28.5의 이퀄라이저 출력 파형을 샘플링하고, 도7에 기재된 바와 같은 「111101」의 코드 패턴을 가진 입력 데이터를 얻는다. 다음에 T2로 전환, 마찬가지로 「111101」의 결과를 얻는다. 또한 T3, T4, T5로 차례로 클럭을 전환하여 가장 시간적으로 늦은 T5까지 마찬가지로 「111101」의 결과를 얻는다. 이들 5회의 샘플링 결과로부터, T3의 샘플링 결과가, T1 ~ T5의 샘플링 결과 중 가장 중간에 위치하는 것을 알 수 있다. 즉, 이퀄라이저 회로의 게인 값이 최적화된 상태에서, 정상 동작시 CDR 회로에서 샘플링하는 클럭 신호가 도7에 나타낸 「T3」타이밍(위상)이면, 데이터1 비트 분의 중앙부 부근에서 클럭 신호의 샘플링 에지가 나오 므로, 셋업 시간과 대기 시간의 마진이 최대가 되는 것을 알 수 있다. 그래서 보정 제어부(15)는 복구 클럭 Skew 설정 제어 신호로서, T3의 샘플링 결과인 T3의 위상 값을 Skew 조정 회로(14)로 송출한다. 그리고 Skew 조정 회로(14)는 보정 제어부(15)로부터 받은 T3의 위상과, CDR 회로(12)에 의해 복원된 클럭 신호의 위상을 비교하고, 복원된 클럭 신호의 위상이 T3의 위상과 어긋나 있는 경우에는 복원된 클럭 신호의 위상을 T3의 위상에 맞게 조절한다. 이에 따라, Skew 조정 회로(14)는 샘플러(16)(플립 플롭)에서 대기시간 위반 및 셋업시간 위반이 발생하는 것을 피할 수 있다.

이와 같이 하면 이퀄라이저 회로의 게인 값의 보정을 하기 위한 오버 샘플링 및 보정 제어부의 회로 자원을 유효하게 활용하여 이퀄라이저 회로의 게인 값을 최적화 함과 동시에, 데이터 신호와 클럭 신호와의 지연(타이밍 Skew)를 조절할 수 있게 된다.

또한, 도1 및 도14에 도시된 바와 같이, CDR 회로(12)의 출력 측에, Skew 조정 회로(14)가 설치되어있는 것도 특징의 하나이다. 이와 같이, CDR 회로(12)의 후단에 Skew 조정 회로(14)를 설치함으로써, CDR 회로(12)에서 출력 신호를 Skew 조정 회로(14)에 의해 조절하는 것만으로, 데이터 신호와 클럭 신호와를 일치시킬 수 있다. 즉, 데이터 신호와 클럭 신호의 조절에 있어서 CDR 회로(12)의 설정을 조절할 필요가 없어진다. 이에 따라, 본 발명에서는 Skew 조절 제어를 할 경우라도 CDR 회로(12)을 그대로의 상태로 이용할 수 있기 때문에, Skew 조절 제어를 단순화 수 있는 동시에, 시시각각 변화하는 데이터 신호와 클럭 신호의 어긋난 량에 추종할 수 있다.

[본 발명의 제4실시예]

도16을 참조하여, 본 발명의 제4실시예에 대해 설명한다.　본 발명의 제4실시예는 다음과 같다.　제3실시예에서는 오버 샘플러(13)에 의해 오버 샘플링을 실시했지만, 본 실시예에서는 도16에 나타낸 바와 같이 자기 발진의 링 오실레이터(19)를 데이터 수신 장치(1)에 내장하고, 이 발진 주파수를 모니터함으로써 반도체 제조 편차 나 전압 변동, 온도 변동이 저속측인지, 고속측인지 또는 중간정도인지를 판정한다.　만약 오실레이터(19)의 발진 주파수가 고속측인 경우, Skew 조정 회로(14)는 데이터의 지연이 빨리 되고 있다고 판정하고, 샘플링 클럭의 위치를 이에 맞게 조절한다.　또한 오실레이터(19)의 발진 주파수가 저속측 인 경우, Skew 조정 회로(14)는 데이터의 지연이 늦게 되어 있다고 판정하고, 샘플링 클럭의 위치도 그에 맞게 조절하는 것이다. 또한,　만일 오실레이터(19)의 발진 주파수가 중간정도이면 Skew 조정 회로(14)는 디폴트 설정값을 사용하게 하면 좋다.

이상, 본원 명세서에서는 본 발명의 내용을 표현하기 위하여, 도면을 참조하면서 본 발명의 실시예에 대한 설명을 했다.　본 발명에 의하면, 이퀄라이저의 게인 레벨과, CDR 클럭과 데이터의 타이밍 Skew 값을 동적으로 제어할 수 있기 때문에 고속화가 가능해진다.　또한 eDP와 mipi 등의 수신기 회로 내부의 아날로그 프론트 엔드부의 이퀄라이저 게인과 CDR의 Skew를 동적으로 제어하는 기구를 제공함으로써, 특히 유리위에서 동작이 필요한 1칩 시스템 드라이버의 고속화를　실현할 수 있다.　이에 따라 액정 패널 모듈 등의 저소비 전력화와 저비용화를 도모할 수 있다.　단, 본 발명은 상기 실시예에 한정되는 것이 아니라, 본원 명세서에 기재된 사항에 기초하여 당업자가 자명한 변경 형태 및 개량 형태를 포함하는 것이다.　또한 당해 발명의 형태의 설명에서는 eDP의 사례를 언급하고 있지만, mipi로 대체해도 같은 효과를 얻을 수 것이며, 당해 발명은 타이밍 컨트롤러에의 입력 인터페이스가 단순히 eDP에 한정 한 것은　아니다.

본 발명은 전기 기기 산업에서 적합하게 이용될 수 있다.　특히, 본 발명의 화상 통신 장치는 액정 패널을 포함하는 박령 패널에 내장되는 화상 통신용 모듈로서 적합하게 이용될 수 있다.

1 ... 데이터 수신 회로 11... 이퀄라이저 회로
12 ... PLL형 CDR 회로 13 ... 오버 샘플러
14 ... Skew 조정 회로 15 ... 보정 제어부
16 ... 샘플러 17 ... 디시리얼라이저
18 ... Link 레이어 로직 19 ... 오실레이터

Claims

설정된 게인 값에 따라 입력 신호의 파형을 정형(整形)하는 이퀄라이저 회로와,
보정 동작시에는 상기 이퀄라이저 회로에 의한 파형 정형 후 입력 신호에서 1주기 중에서 다른 위상을 가지는 복수의 클럭 신호를 복원하고, 정상 동작시에는 상기 이퀄라이저 회로에 의한 파형 정형 후 입력 신호로부터 하나의 클럭 신호를 복원하는 CDR 회로와,
보정 동작시에 있어서, 상기 복수의 클럭 신호에 동기하여 상기 파형 정형 후 입력 신호를 샘플링하여 해당 파형 정형 후 입력 신호로부터 복수의 입력 데이터를 복원하는 오버 샘플러와,
보정 동작시에 있어서, 상기 오버 샘플러에 의한 샘플링 결과에 기초하여 상기 오버 샘플러가 상기 입력 데이터를 올바르게 복원할 수 있는지 여부를 판정하고, 상기 입력 데이터를 올바르게 복원할 수 없다고 판단한 경우에는 당해 판단 결과에 기초하여 상기 이퀄라이저 회로의 게인 값을 설정하는 제어 신호를 생성하는 보정 제어부와,
정상(통상) 작동시에 있어서, 상기 이퀄라이저 회로에 의한 파형 정형 후 입력 신호의 위상과 상기 CDR 회로가 복원된 상기 하나의 클럭신호의 위상의 어긋남 량을 조절하는 Skew 조정 회로를 구비하고,
상기 보정 제어부는 상기 오버 샘플러에 의한 샘플링 결과에 기초하여 소정의 위상을 결정하고 해당 소정의 위상에 관한 제어 정보를 상기 Skew 조정 회로로 송출하여,
상기 Skew 조정 회로는 상기 CDR 회로에 의해 복원된 상기 하나의 클럭 신호의 위상을 상기 보정 제어부로부터 받은 제어 정보의 상기 소정의 위상에 맞게 조절하는 데이터 수신 장치.
제1항에 있어서,
상기 CDR 회로는 복수의 논리 반전 소자가 시리얼로 연결된 루프 회로를 갖는 전압 제어 발진 회로를 가지며,
상기 전압 제어 발진 회로는 1주기중에서 다른 위상을 가지는 복수의 클럭 신호를 출력하는 데이터 수신 장치.
제2항에 있어서,
상기 오버 샘플러는
상기 복수의 논리 반전 소자에 연결되고, 당해 복수의 논리 반전 소자 중 어느 하나를 활성화시켜 클럭 신호의 입력을 받아들이는 클럭 셀렉터와
상기 이퀄라이저 회로와 상기 클럭 셀렉터에 연결된 플립 플롭(flip-flop)을 갖는 데이터 수신 장치.
제2항에 있어서,
상기 오버 샘플러는 상기 이퀄라이저 회로와 상기 복수의 논리 반전 소자의 각각에 연결된 복수의 플립 플롭을 갖는 데이터 수신 장치.
제2항에 있어서,
상기 오버 샘플러는,
상기 전압 제어 발진 회로에 연결된 지연기를 통해 클럭 신호의 입력을 받아들이는 클럭 셀렉터와,
상기 이퀄라이저 회로와 상기 클럭 셀렉터에 연결된 플립 플롭:을 갖는 데이터 수신 장치.
제1항에 있어서,
보정 동작에서 정상 동작 상태로 전환된 후에도, 정기적으로 보정 동작으로 이행하고, 상기 오버 샘플러가 상기 입력 데이터를 올바르게 복원할 수 없다고 판단한 경우에는, 상기 보정 제어부에 의해, 그 판단 결과에 기초하여 상기 이퀄라이저 회로의 게인 값을 설정하는 제어 신호를 생성하는 데이터 수신 장치.