JP6086639B1 - データ受信装置 - Google Patents
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Abstract
Description
本発明の第1の実施形態について説明する。図1は、本発明に係るデータ受信回路1の全体構成を説明するためのブロック図である。ここでは、図1を参照して、データ受信回路1の基本構成について説明する。
本発明の第2の実施形態について説明する。本発明の第2の実施形態は以下の通りである。前述した第1の実施の形態では、電源起動時のリンクトレーニングシーケンスで、イコライザ回路のゲインレベルを最適な設定にすることができる。しかし、リンクトレーニングが完了し、通常動作に移行してからも、ICの電源レベルはその動作状態により変動し、また温度も変動する。このような電源レベルや温度の変動は前記の通りイコライザ回路の特性に影響を及ぼすため、通常動作に移行してからも定期的に最適値を見直す(キャリブレーションする)ことが望ましい。また前述の通り、ガラス上に実装されるICの接触抵抗は経年変化があり、抵抗値が大きくなっていく場合がある。よってこれらの事象を鑑みたとき、IC出荷時に設定した一意のイコライザ回路の設定では動作周波数に大きな制約となるものである。
本発明の第3の実施形態について説明する。本発明の第3の実施形態は以下の通りである。前述のとおり、eDPなどの高速シリアルインタフェースではクロックがデータラインに重畳されており、シリアルデータ入力から、そのデータに同期したクロックを抽出する必要がある。そこで、CDR回路は、シリアルデータ入力から、そのデータにタイミング同期したクロック信号を生成する回路である。CDR回路は一般的にPLLによって構成される。通常動作時のサンプラは、イコライザ回路からの出力であるデータ信号とPLLからの出力であるクロック信号とをサンプリングするものであるが、イコライザ回路からサンプラまでの遅延は、いかに注意深くレイアウト設計しても電源変動や温度変動や半導体の製造ばらつきにより変化してしまう。このデータ信号とクロック信号との遅延(タイミングSkew)は、動作速度が高速化されればされるほど、タイミングバジェットに与える影響が深刻になり、高速化を阻害する1つの要因となっていた。そこで、第3の実施形態は、CDR回路でリカバリされたデータとクロックの位相関係を、サンプラ回路で最もタイミングマージンがあるように自動的に設定するものである。
図16を参照して、本発明の第4の実施形態について説明する。本発明の第4の実施形態は以下の通りである。第3の実施の形態ではオーバーサンプラ13によってオーバーサンプリングを行ったが、本実施の形態では、図16に示されるように、自己発振のリングオシレータ19をデータ受信装置1に内蔵し、この発振周波数をモニタすることで、半導体の製造ばらつきや、電圧変動、温度変動が低速側か、高速側か、中程度かを判定する。もしオシレータ19の発振周波数が高速側である場合、Skew調整回路14は、データの遅延が早めになっていると判定し、サンプリングクロックの位置をそれに合うように調整する。またオシレータ19の発振周波数が低速側である場合、Skew調整回路14は、データの遅延が遅めになっていると判定し、サンプリングクロックの位置もそれに合うように調整するものである。なお、もしオシレータ19の発振周波数が中程度であれば、Skew調整回路14は、デフォルトの設定値を使うこととすればよい。
12…PLL型CDR回路 13…オーバーサンプラ
14…Skew調整回路 15…キャリブレーション制御部
16…サンプラ 17…デシリアライザ
18…Linkレイヤロジック 19…オシレータ
Claims (6)
- 設定されたゲイン値に応じて入力信号の波形を整形するイコライザ回路と、
キャリブレーション動作時においては、前記イコライザ回路による波形整形後の入力信号から、1周期の中で異なる位相を持つ複数のクロック信号を復元し、通常動作時においては、前記イコライザ回路による波形整形後の入力信号から、1つのクロック信号を復元するCDR回路と、
キャリブレーション動作時において、前記複数のクロック信号に同期して前記波形整形後の入力信号をサンプリングし、当該波形整形後の入力信号から複数の入力データを復元するオーバーサンプラと、
キャリブレーション動作時において、前記オーバーサンプラによるサンプリングの結果に基づいて、前記オーバーサンプラが前記入力データを正しく復元できているか否かを判定し、前記入力データを正しく復元できていないと判断した場合には、当該判断結果に基づいて前記イコライザ回路のゲイン値を設定する制御信号を生成するキャリブレーション制御部と、
通常動作時において、前記イコライザ回路による波形整形後の入力信号の位相と前記CDR回路が復元した前記1つのクロック信号の位相のずれ量を調整するSkew調整回路とを備え、
前記キャリブレーション制御部は、前記オーバーサンプラによるサンプリングの結果に基づいて所定の位相を決定し、当該所定の位相に関する制御情報を前記Skew調整回路へと送出し、
前記Skew調整回路は、前記CDR回路により復元された前記1つのクロック信号の位相を、前記キャリブレーション制御部から受け取った制御情報における前記所定の位相に合うように調整する
データ受信装置。 - 前記CDR回路は、複数の論理反転素子が直列に接続されたループ回路を持つ電圧制御発振回路を有し、
前記電圧制御発振回路は、1周期の中で異なる位相を持つ複数のクロック信号を出力する
請求項1に記載のデータ受信装置。 - 前記オーバーサンプラは、
前記複数の論理反転素子に接続され、当該複数の論理反転素子のいずれか一つを活性化させてクロック信号の入力を受け付けるクロックセレクタと、
前記イコライザ回路と前記クロックセレクタに接続されたフリップフロップとを有する
請求項2に記載のデータ受信装置。 - 前記オーバーサンプラは、前記イコライザ回路と前記複数の論理反転素子のそれぞれに接続された複数のフリップフロップを有する
請求項2に記載のデータ受信装置。 - 前記オーバーサンプラは、
前記電圧制御発振回路に接続された遅延器を介してクロック信号の入力を受け付けるクロックセレクタと、
前記イコライザ回路と前記クロックセレクタに接続されたフリップフロップと、を有する
請求項2に記載のデータ受信装置。 - キャリブレーション動作から通常動作に移行した後も、定期的にキャリブレーション動作へと移行し、前記オーバーサンプラが前記入力データを正しく復元できていないと判断した場合には、前記キャリブレーション制御部により、当該判断結果に基づいて前記イコライザ回路のゲイン値を設定する制御信号を生成する
請求項1に記載のデータ受信装置。
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