TW201807710A - 反及型快閃記憶體及其讀出方法 - Google Patents

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Abstract

本發明提供一種反及型快閃記憶體及其讀出方法，可實現串列快閃可識別參數資料的高速讀出。快閃記憶體包括：儲存胞元陣列；頁面緩衝器/讀出電路170，包含保持從儲存胞元陣列讀出的資料的第1鎖存電路L1、及可保持從第1鎖存電路L1轉發的資料的第2鎖存電路L2；以及控制器150。控制器150在電源剛剛接通後或剛剛重置後，使儲存胞元陣列的塊0/頁面0的資料保持於第2鎖存電路L2中，使串列快閃可識別參數資料保持於第1鎖存電路L1中。並且，根據所輸入的命令來串列輸出串列快閃可識別參數資料或塊0/頁面0的資料。

Description

反及型快閃記憶體及其讀出方法
本發明涉及一種反及（NAND）型快閃記憶體（flash memory），尤其涉及串列快閃可識別參數（Serial Flash Discoverable Parameter，SFDP）讀出。
對於NAND型快閃記憶體而言，集成度逐年增加，難以製造無不良或缺陷的記憶元件。因此，在記憶體晶片（memory chip）上，利用冗餘方案（scheme），該冗餘方案用於在表觀上修復製造工序中產生的記憶元件的物理缺陷。例如，在某個冗餘方案中，通過設置冗餘記憶體，來修復存在物理缺陷的記憶元件。而且，除了借助冗餘記憶體的物理修復以外，作為軟錯誤（soft error）對策，還有錯誤檢測糾正（Error Checking Correction，ECC）電路。
專利文獻1的NAND型快閃記憶體中，高速緩衝暫存器（cache register）由兩個部分構成，在從其中一個高速緩衝暫存器輸出資料的同時，進行另一個高速緩衝暫存器的資料的錯誤糾正碼運算，由此，從輸出中去除錯誤糾正碼運算的延遲，從而可實現高速讀出。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2013-235642號公報 [發明所要解決的問題]
在搭載串列外設介面（Serial Peripheral Interface，SPI）功能的反或（NOR）型快閃記憶體中，在使用者（user）無法用於編程（program）的位址（address）空間中，保存設備（device）識別符（identification，ID）、功能、配置（configuration）資訊等參數（parameter）（以下，為了方便而稱作SFDP資料或參數資料），且可從外部進行SFDP資料的讀出。NOR型快閃記憶體由於採用該構成，因而讀出速度快，SFDP讀出能夠無等待時間（“No Latency”）或以非常短的存取（access）延遲時間來與串列時脈（serial clock）SCK同步地輸出SFDP資料。
另一方面，在NAND型快閃記憶體中，也有搭載SPI功能者，對於此種NAND型快閃記憶體，要求與NOR型快閃記憶體的SFDP讀出的相容性。但是，NAND型快閃記憶體不同於NOR型快閃記憶體，從記憶體陣列的資料讀出速度慢，因此難以無等待時間地輸出SFDP資料。
本發明解決此種問題，且目的在於提供一種能夠無延遲時間或者以極短的延遲時間來讀出與設備相關的參數資料的NAND型快閃記憶體及其讀出方法。 [解決問題的手段]
本發明的NAND型快閃記憶體的讀出方法中，所述NAND型快閃記憶體包含頁面緩衝器（page buffer），該頁面緩衝器具有保持從儲存胞元陣列（memory cell array）讀出的資料的第1資料保持部、及可保持從第1資料保持部轉發的資料的第2資料保持部，且該NAND型快閃記憶體可回應外部時脈來輸出由第2資料保持部所保持的資料，所述讀出方法中，在電源剛剛接通後或剛剛重置後，將儲存於儲存胞元陣列的指定頁面（page）中的資料保持於第2資料保持部中，且將儲存於使用者無法編程使用的區域中的與設備相關的參數資料保持於第1資料保持部中，並根據所輸入的命令來控制參數資料或指定頁面的資料的讀出。
優選的是，在輸入有讀出所述參數資料的命令的情況下，將由第1資料保持部所保持的參數資料轉發至第2資料保持部。優選的是，在輸入有讀出所述指定頁面的命令的情況下，輸出由第2資料保持部所保持的指定頁面的資料。
本發明的NAND型快閃記憶體的讀出方法中，所述NAND型快閃記憶體包含頁面緩衝器，該頁面緩衝器具有保持從儲存胞元陣列讀出的資料的第1資料保持部、及可保持從第1資料保持部轉發的資料的第2資料保持部，且該NAND型快閃記憶體可回應外部時脈來輸出由第2資料保持部所保持的資料，所述讀出方法中，在電源剛剛接通後或剛剛重置後，將儲存於使用者無法編程使用的區域中的參數資料保持於第2資料保持部中，且將儲存於記憶體陣列的指定頁面中的資料保持於第1資料保持部中，在指定頁面的資料的讀出期間內，對所述參數資料進行ECC處理，並根據所輸入的命令來控制參數資料或指定頁面的資料的讀出。
優選的是，在輸入有讀出參數資料的命令的情況下，輸出由第2資料保持部所保持的ECC處理完畢的參數資料。優選的是，在輸入有讀出指定頁面的命令的情況下，將由第1資料保持部所保持的資料轉發至第2資料保持部。
本發明的NAND型快閃記憶體包括：儲存胞元陣列；頁面緩衝器，具有第1資料保持部及第2資料保持部，所述第1資料保持部保持從儲存胞元陣列讀出的資料，所述第2資料保持部可保持從第1資料保持部轉發的資料；以及讀出控制部件，進行用於將由第2資料保持部所保持的資料讀出至外部的控制，所述讀出控制部件在電源剛剛接通後或剛剛重置後，使儲存於儲存胞元陣列的指定頁面中的資料保持於第2資料保持部中，且使儲存於使用者無法編程使用的區域中的參數資料保持於第1資料保持部中，並根據所輸入的命令來控制參數資料或指定頁面的資料的讀出。
本發明的NAND型快閃記憶體包括：儲存胞元陣列；頁面緩衝器，具有第1資料保持部及第2資料保持部，所述第1資料保持部保持從儲存胞元陣列讀出的資料，所述第2資料保持部保持從第1資料保持部轉發的資料；ECC處理部件，可對由第2資料保持部所保持的資料進行ECC處理；以及讀出控制部件，進行用於將由第2資料保持部所保持的資料讀出至外部的控制，所述讀出控制部件在電源剛剛接通後或剛剛重置後，在使儲存於使用者無法編程使用的區域中的參數資料保持於第2資料保持部中，且將儲存於儲存胞元陣列的指定頁面中的資料保持於第1資料保持部中的期間內，對所述參數資料進行ECC處理，並根據所輸入的命令來控制參數資料或指定頁面的資料的讀出。 [發明的效果]
根據本發明，利用電源接通後或重置後的直至動作開始為止的期間來從儲存胞元陣列將與設備相關的參數資料保持於頁面緩衝器中，因此能夠無延遲時間或者以非常短的時間來讀出參數資料。而且，能夠使NOR型快閃記憶體的參數資料的讀出功能具備相容性。
以下，參照附圖來詳細說明本發明的實施方式。另外，應留意的是，附圖中，為了便於理解說明而強調表示各部分，與實際設備的比例（scale）並不相同。 [實施例]
圖1是表示本發明的實施例的NAND型快閃記憶體的構成的圖。本實施例的快閃記憶體100包括：記憶體陣列110，呈矩陣狀地排列有多個儲存胞元；輸入/輸出緩衝器120，連接於外部輸入/輸出端子I/O，保持輸入/輸出資料；ECC電路130，進行編程至記憶體陣列110中的資料或從儲器陣列110讀出的資料的錯誤檢測/糾正；位址暫存器140，接收來自輸入/輸出緩衝器120的位址資料（address data）；控制器（controller）150，基於來自外部主機裝置的命令資料或控制信號來控制各部；字元線（word line）選擇電路160，從位址暫存器140接收列位址資訊Ax，對列位址資訊Ax進行解碼（decode），並基於解碼結果來進行塊的選擇及字元線的選擇等；頁面緩衝器/讀出電路170，保持從由字元線選擇電路160所選擇的頁面讀出的資料，或者保持要編程至所選擇的頁面的資料；行選擇電路180，從位址暫存器140接收行位址資訊Ay，對行位址資訊Ay進行解碼，並基於該解碼結果來進行頁面緩衝器/讀出電路170內的行的選擇等；以及內部電壓產生電路190，生成資料的讀出、編程及抹除等所需的各種電壓（寫入電壓Vpgm、通過（pass）電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等）。
記憶體陣列110具有沿行方向配置的m個儲存塊BLK（0）、BLK（1）、…、BLK（m-1）。在一個儲存塊中，形成有多個將多個儲存胞元串聯連接而成的NAND串。NAND串既可為形成在基板表面的二維陣列狀，也可為利用形成在基板表面上的半導體層的三維陣列狀。而且，儲存胞元既可為儲存一個位元（二值資料）的單層胞元（Single Level Cell，SLC）型，也可為儲存多個位元的多層胞元（Multi Level Cell，MLC）型。
在一個塊中，如圖2所示，形成有多個將多個儲存胞元串聯連接而成的NAND串單元NU。圖例中，在一個塊內，沿列方向排列有n+1個NAND串單元NU。NAND串單元NU包含：串聯連接的多個儲存胞元（圖例中為64個）；位元線（bit line）側選擇電晶體（transistor），連接於其中一個端部的儲存胞元的汲極（drain）側；以及源極線（source line）側選擇電晶體，連接於儲存胞元的源極側。位元線側選擇電晶體的汲極連接於位元線GBL0～GBLn中對應的一條位元線GBL，源極線側選擇電晶體的源極連接於共用的源極線SL。
表1是表示在快閃記憶體的各動作時所施加的偏電壓的一例的表。在讀出動作時，對位元線施加某正電壓，對所選擇的字元線施加某電壓（例如0 V），對非選擇字元線施加通過電壓Vpass（例如4.5 V），對選擇閘極線SGD、選擇閘極線SGS施加正電壓（例如4.5 V），使NAND串的位元線側選擇電晶體、源極線側選擇電晶體導通，對共用源極線施加0 V。在編程（寫入）動作時，對所選擇的字元線施加高電壓的編程電壓Vpgm（15 V～20 V），對非選擇的字元線施加中間電位（例如10 V），使位元線側選擇電晶體導通，使源極線側選擇電晶體斷開，將與資料“0”或“1”相應的電位供給至位元線。在抹除動作時，對塊內的所選擇的字元線施加0 V，對P阱（well）施加高電壓（例如21 V），將浮動閘極的電子抽出至基板，由此以塊為單位來抹除資料。表1
ECC電路130可通過命令或出貨時的設定等來設為啟用（enable）或無效（disable）。在晶片級（on chip）ECC功能被啟用的情況下，ECC電路130在編程動作時經由輸入/輸出緩衝器120而輸入的編程資料被載入（load）至頁面緩衝器/讀出電路170時，對從頁面緩衝器/讀出電路170轉發的資料進行運算，生成錯誤糾正碼。ECC的運算例如是通過同位檢查（parity check）、漢明碼（hamming code）或裡德所羅門（Reed-Solomon）碼等公知方法來進行，將所輸入的k位元或k位元組（byte）的資料轉換為p=k+q。“q”是資料的錯誤檢測糾正所需的錯誤糾正碼或同位檢查位元（parity bit）。ECC電路130將所生成的錯誤糾正碼保存至頁面緩衝器/讀出電路170的備用（spare）區域中。這樣，對頁面緩衝器/讀出電路170設置（set）的資料與錯誤糾正碼被編程至記憶體陣列110的選擇頁面中。
另一方面，在讀出動作時，當從記憶體陣列110的選擇頁面讀出的資料被保持於頁面緩衝器/讀出電路170中時，ECC電路130基於從頁面緩衝器/讀出電路170轉發的資料及錯誤糾正碼來進行讀出資料的錯誤檢測，在檢測出錯誤的情況下，將經糾正的資料設置於頁面緩衝器/讀出電路170中。並且，將由頁面緩衝器/讀出電路170所保持的資料經由輸入/輸出緩衝器120而輸出至外部。
接下來，對頁面緩衝器/讀出電路170中所含的鎖存電路的詳細進行說明。如圖3所示，頁面緩衝器/讀出電路170包括：第1鎖存電路L1，保持從儲存胞元陣列讀出的資料，或者保持對儲存胞元陣列編程的資料；以及第2鎖存電路L2，可與第1鎖存電路L1進行雙向的資料轉發。第1鎖存電路L1可保持一頁面的資料（例如2 KB），第1鎖存電路L1具備第1高速緩衝部分C0（例如1 KB）與第2高速緩衝部分C1（例如1 KB）。
第2鎖存電路L2也同樣可保持一頁面的資料，且具備第1高速緩衝部分C0與第2高速緩衝部分C1。在第1鎖存電路L1與第2鎖存電路L2之間，設有未圖示的轉發電路，可經由該轉發電路而在第1鎖存電路L1與第2鎖存電路L2之間進行雙向的資料轉發。第1鎖存電路L1及第2鎖存電路L2各自的第1高速緩衝部分C0與第2高速緩衝部分C1能夠分別獨立地進行資料的保持或資料的轉發。例如，能夠將第1鎖存電路L1的第1高速緩衝部分C0所保持的資料轉發至第2鎖存電路L2的第1高速緩衝部分C0，或者將第1鎖存電路L1的第2高速緩衝部分C1所保持的資料轉發至第2鎖存電路L2的第2高速緩衝部分C1。
而且，在第2鎖存電路L2、ECC電路130及輸入/輸出緩衝器120之間，設有進行雙向的資料轉發的第1轉發電路132與第2轉發電路134。第1轉發電路132可進行第2鎖存電路L2的第1高速緩衝部分C0與ECC電路130及輸入/輸出緩衝器120之間的資料轉發，第2轉發電路134可進行第2鎖存電路L2的第2高速緩衝部分C1與ECC電路130及輸入/輸出緩衝器120之間的資料轉發。
當第1轉發電路132將第1高速緩衝部分C0的資料轉發至ECC電路130時，第2轉發電路134可將第2高速緩衝部分C1的資料轉發至輸入/輸出緩衝器120，與此相反地，當第1轉發電路132將第1高速緩衝部分C0的資料轉發至輸入/輸出緩衝器120時，第2轉發電路134可將第2高速緩衝部分C1的資料轉發至ECC電路130。即，通過在輸出第2鎖存電路L2的半頁面的資料的期間內對剩餘半頁面的資料進行ECC處理，從而能夠連續輸出ECC完畢的頁面資料。
作為快閃記憶體100的序列介面功能，輸入/輸出緩衝器120能夠與外部的串列時脈信號SCK同步地進行串列輸入及串列輸出。串列輸入或串列輸出的位元寬任意為×1、×2、×4、×8等。
接下來，對本實施例的SFDP資料的讀出進行說明。本實施例的快閃記憶體100支援SFDP的讀出命令，當從外部主機裝置輸入有SFDP的讀出命令時，進行SFDP的讀出。SFDP是設備ID、功能及配置等與設備相關的參數資料，該參數資料被儲存在使用者無法用於編程的位址空間中。
通常，此種SFDP資料是在快閃記憶體100的電源剛剛接通後或將快閃記憶體100重置時，由外部主機裝置予以利用。換言之，在快閃記憶體100的動作過程中，一般不進行SFDP資料的讀出。因此，本實施例中，在快閃記憶體的電源剛剛接通後或剛剛重置後，能夠進行SFDP資料的讀出。只要在電源剛剛接通後或剛剛重置後，直至快閃記憶體開始動作為止的期間內，從保存SFDP資料的位址空間中自動讀出SFDP資料，並將其設置於頁面緩衝器/讀出電路170，便能夠從快閃記憶體的動作之後以零等待時間或者非常短的延遲時間來讀出SFDP資料。由此，相對於在NOR型快閃記憶體中所要求的SFDP資料的讀出時間，能夠具備相容性。
但是，NAND型快閃記憶體存在下述規格，即，在電源剛剛接通後或剛剛重置後，必須立即輸出儲存胞元陣列110的指定塊的指定頁面的資料（例如塊0/頁面0的資料）。在執行該規格的情況下，塊0/頁面0的資料被設置於頁面緩衝器/讀出電路170的第2鎖存電路L2中，因此無法將SFDP資料設置於第2鎖存電路L2中。以下，為了方便，將此種在電源剛剛接通後或剛剛重置後從指定塊的指定頁面讀出的資料稱作“初始資料”。
因此，第1實施例中，在電源剛剛接通後或剛剛重置後安排調整，以免初始資料與SFDP資料發生衝突。即，在第2鎖存電路L2中設置初始資料，在第1鎖存電路L1中設置SFDP資料，並根據接下來所輸入的命令來控制SFDP資料或初始資料的讀出。
圖4表示第1實施例的讀出動作的流程。而且，圖5（A）至圖5（F）表示第1鎖存電路L1與第2鎖存電路L2所保持的資料的遷移。首先，圖5（A）表示第1鎖存電路L1與第2鎖存電路L2的初始狀態。圖例中，設一頁面的資料尺寸為2 KB，第1鎖存電路L1及第2鎖存電路L2能夠分別保持2 KB的資料，第1高速緩衝部分C0及第2高速緩衝部分C1能夠分別保持二分之一頁面即1 KB的資料。而且，SFDP資料為二分之一頁面以下、即1 KB以下，例如為256 B。
控制器150在對快閃記憶體100接通電源時或者在執行重置命令時（S100），執行讀出SFDP資料或初始資料的序列（sequence）。在電源剛剛接通後或剛剛重置後，控制器150例如從儲存胞元陣列110的塊0/頁面0讀出初始資料P0。所讀出的初始資料P0被保持於第1鎖存電路L1的第1高速緩衝部分C0及第2高速緩衝部分C1。將該情形示於圖5（B）。
當讀出指定頁面的初始資料時，接下來，控制器150使第1鎖存電路L1的初始資料P0轉發至第2鎖存電路L2，轉發一結束，立即從SFDP空間的頁面讀出SFDP資料。所讀出的SFDP資料被保持於第1鎖存電路L1的第1高速緩衝部分C0（S120）。若期望初始資料P0的ECC處理，則在從儲存胞元陣列讀出SFDP資料的期間內，對第2鎖存電路L2的第1高速緩衝部分C0的初始資料P0進行ECC處理，當該處理結束時，對第2高速緩衝部分C1的初始資料P0進行ECC處理（此時，從儲存胞元陣列的讀出期間大於一頁面資料的ECC處理時間）。將該情形示於圖5（C）。
接下來，控制器150判定所輸入的命令（S130）。若輸入有初始資料的讀出命令，則控制器150將第2鎖存回路L2的第1高速緩衝部分C0的初始資料P0轉發至輸入/輸出緩衝器120。所轉發的初始資料P0是與外部的串列時脈SCK同步地輸出至外部（S140）。接下來，與串列時脈SCK同步地串列輸出第2鎖存電路L2的第2高速緩衝部分C1的初始資料P0。將該情形示於圖5（D）。另外，在從外部主機裝置輸入有先頭的讀出行位址的情況下，從該行位址開始串列輸出初始資料。
另一方面，在輸入有SFDP讀出命令的情況下，控制器150回應該命令而生成轉發脈衝（pulse），通過該轉發脈衝，將由第1鎖存電路L1的第1高速緩衝部分C0所保持的SFDP資料轉發至第2鎖存電路L2的第1高速緩衝部分C0（S150）。並且，將由第2鎖存電路L2的第1高速緩衝部分C0所保持的SFDP資料轉發至輸入/輸出緩衝器120，並與外部的串列時脈SCK同步地予以串列輸出。將該情形示於圖5（E）。
這樣，根據本實施例，利用電源剛剛接通後或剛剛重置後的動作開始期間，來從儲存胞元陣列將SFDP資料及指定頁面的初始資料設置於頁面緩衝器/讀出電路170中，因此能夠從動作剛剛開始後，根據輸入命令而事實上無延遲時間（“NoLatency”）地讀出SFDP資料或頁面0的資料。
另外，在所述讀出動作中，在輸入有初始資料的讀出命令後輸入有SFDP的讀出命令的情況下，在輸出第2鎖存電路L2的第2高速緩衝部分C1的剩餘一半的初始資料P0的期間內，將第1鎖存電路L1的第1高速緩衝部分C0的SFDP資料轉發至第2鎖存電路L2的第1高速緩衝部分C0（覆蓋初始資料），從而能夠在第2高速緩衝部分C1的初始資料P0的輸出後連續輸出第1高速緩衝部分C0的SFDP資料。將該情形示於圖5（F）。此情況與從儲存胞元陣列讀出SFDP資料的情況相比，也能夠以非常短的延遲時間來輸出SFDP資料。而且，在從第2高速緩衝部分C1輸出初始資料P0的過程中，也能夠進行SFDP資料的ECC處理（此時，第2高速緩衝部分C1的初始資料P0的輸出期間大於第1高速緩衝部分C0的ECC運算時間）。
接下來，對本發明的第2實施例進行說明。第1實施例中，在無延遲時間地讀出SFDP資料的情況下，無法對SFDP資料進行ECC處理，但在第2實施例中，能夠無延遲時間地讀出經ECC處理的SFDP資料。圖6表示第2實施例的讀出動作的流程，圖7（A）至圖7（F）表示第1鎖存電路及第2鎖存電路所保持的資料的遷移。
控制器150對電源剛剛接通後或剛剛重置後進行檢測（S200）。控制器150在電源剛剛接通後或剛剛重置後的情況下，從儲存胞元陣列110讀出SFDP資料。所讀出的SFDP資料被保持於第1鎖存電路L1的第2高速緩衝部分C1（S210）。將該情形示於圖7（A）。
在進行SFDP的讀出後，控制器150將第1鎖存電路L1的第2高速緩衝部分C1的SFDP資料轉發至第2鎖存電路L2的第2高速緩衝部分C1。所轉發的SFDP資料由ECC電路130進行ECC處理。SFDP資料的轉發一結束，控制器150立即從儲存胞元陣列110的塊0/頁面0讀出初始資料P0。所讀出的初始資料P0被保持於第1鎖存電路L1中（S220）。SFDP資料的ECC處理是在初始資料P0的讀出期間內進行。將該情形示於圖7（B）。
接下來，將第1鎖存電路L1的第1高速緩衝部分C0的初始資料P0轉發至第2鎖存電路L2的第1高速緩衝部分C1（S230）。其結果，如圖7（C）所示，在第2鎖存電路L2的第1高速緩衝部分C0保持初始資料P0，在第2高速緩衝部分C1保持經ECC處理的SFDP資料。另外，也可根據需要來對第2鎖存電路L2的第1高速緩衝部分C0的初始資料P0進行ECC處理。
接下來，控制器150判定所輸入的命令（S240）。若輸入有SFDP的讀出命令，則回應外部串列時脈SCK而串列輸出由第2鎖存電路L2的第2高速緩衝部分C1所保持的ECC完畢的SFDP資料。將該情形示於圖7（D）。而且，若需要，則也可在輸出SFDP資料的期間內，對第2鎖存電路L2的第1高速緩衝部分C0的初始資料P0進行ECC處理。
另一方面，在輸入有初始資料的讀出命令的情況下，控制器150輸出由第2鎖存電路L2的第1高速緩衝部分C0所保持的初始資料P0。而且，通過回應讀出命令而生成的轉發脈衝，將由第1鎖存電路L1的第2高速緩衝部分C1所保持的剩餘一半的初始資料P0轉發至第2鎖存電路L2的第2高速緩衝部分C1，在第1高速緩衝部分C0的初始資料P0的輸出過程中，進行第2高速緩衝部分C1的初始資料P0的ECC處理（S260）。在第1高速緩衝部分C0的初始資料P0的輸出後，連續輸出第2高速緩衝部分C1的初始資料P0。將該情形示於圖7（E）。
在初始資料的讀出命令之後輸入有SFDP的讀出命令的情況下，控制器150在初始資料P0的輸出過程中，從儲存胞元陣列110讀出SFDP資料，並使其保持於第1鎖存電路L1的第1高速緩衝部分C0。將該情形示於圖7（F）。接下來，在輸出第2鎖存電路L2的第2高速緩衝部分C1的初始資料P0的期間內，將第1鎖存電路L1的第1高速緩衝部分C0的SFDP資料轉發至第2鎖存電路L2的第1高速緩衝部分C0並進行ECC處理。接下來，在第2高速緩衝部分C1的初始資料P0的輸出後，輸出經ECC處理的SFDP資料。
這樣，根據第2實施例，利用電源剛剛接通後或剛剛重置後的動作開始期間，將來自儲存胞元陣列的SFDP資料設置於第2鎖存電路L2中並進行ECC處理，因此在動作剛剛開始後輸入有SFDP讀出命令的情況下，能夠以零延遲時間來讀出ECC完畢的SFDP資料。
如上所述，對本發明的優選實施方式進行了詳述，但本發明並不限定於指定的實施方式，在權利要求書所記載的本發明的主旨的範圍內可進行各種變形、變更。例如，在儲存胞元儲存二值資料的快閃記憶體或者儲存胞元儲存多值資料的快閃記憶體的任一個中，均可適用本發明。進而，本發明在記憶體陣列的NAND串形成於基板表面的二維型快閃記憶體、或者NAND串形成於基板表面上的導電層（例如多晶矽層）的三維型快閃記憶體的任一者中均可適用。
100‧‧‧快閃記憶體
110‧‧‧記憶體陣列
120‧‧‧輸入/輸出緩衝器
130‧‧‧ECC電路
132‧‧‧第1轉發電路
134‧‧‧第2轉發電路
140‧‧‧位址暫存器
150‧‧‧控制器
160‧‧‧字元線選擇電路
170‧‧‧頁面緩衝器/讀出電路
180‧‧‧行選擇電路
190‧‧‧內部電壓產生電路
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
BLK（0）、BLK（1）、BLK（m-1）‧‧‧儲存塊
C0‧‧‧第1高速緩衝部分
C1‧‧‧第2高速緩衝部分
GBL‧‧‧位元線
L1‧‧‧第1鎖存電路
L2‧‧‧第2鎖存電路
NU‧‧‧NAND串單元
P0‧‧‧初始資料
SCK‧‧‧串列時脈信號
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧共用的源極線
Vers‧‧‧抹除電壓
Vpass‧‧‧通過電壓
Vpgm‧‧‧寫入電壓
Vread‧‧‧讀出通過電壓
圖1是表示本發明的實施例的NAND型快閃記憶體的構成的圖。 圖2是表示儲存胞元陣列的塊內的NAND串（string）的構成的電路圖。 圖3是對頁面緩衝器/讀出電路的第1鎖存電路及第2鎖存電路的動作進行說明的圖。 圖4是本發明的第1實施例的SFDP讀出動作的流程。 圖5（A）至圖5（F）是表示本發明的第1實施例中的第1鎖存電路及第2鎖存電路中所保持的資料的遷移的圖。 圖6是本發明的第2實施例的SFDP讀出動作的流程。 圖7（A）至圖7（F）是表示本發明的第2實施例中的第1鎖存電路及第2鎖存電路中所保持的資料的遷移的圖。

Claims (16)

  1. 一種反及型快閃記憶體的讀出方法，其特徵在於， 所述反及型快閃記憶體包含頁面緩衝器，所述頁面緩衝器具有保持從儲存胞元陣列讀出的資料的第1資料保持部、及能夠保持從所述第1資料保持部轉發的資料的第2資料保持部，且所述反及型快閃記憶體能夠回應外部時脈來輸出由所述第2資料保持部所保持的資料， 所述讀出方法包括： 在電源剛剛接通後或剛剛重置後，將儲存於所述儲存胞元陣列的指定頁面中的資料保持於所述第2資料保持部中，且將儲存於使用者無法編程使用的區域中的與設備相關的參數資料保持於所述第1資料保持部中；以及 根據所輸入的命令來控制所述參數資料或所述指定頁面的資料的讀出。
  2. 如申請專利範圍第1項所述的讀出方法，更包括： 在輸入有讀出所述參數資料的命令的情況下，將由所述第1資料保持部所保持的所述參數資料轉發至所述第2資料保持部。
  3. 如申請專利範圍第1項所述的讀出方法，更包括： 在輸入有讀出所述指定頁面的命令的情況下，輸出由所述第2資料保持部所保持的所述指定頁面的資料。
  4. 如申請專利範圍第1項至第3項中任一項所述的讀出方法，其中， 所述讀出方法更包括： 對由所述第2資料保持部所保持的所述指定頁面的資料進行錯誤檢測糾正處理。
  5. 如申請專利範圍第1項至第3項中任一項所述的讀出方法，更包括： 在讀出所述指定頁面的命令之後輸入有讀出所述參數資料的命令的情況下，在由所述第2資料保持部所保持的所述指定頁面的資料的輸出後，將由所述第1資料保持部所保持的所述參數資料轉發至所述第2資料保持部。
  6. 如申請專利範圍第5項所述的讀出方法，更包括： 所述第2資料保持部包含第1資料保持區域與第2資料保持區域，在輸出由所述第2資料保持區域所保持的所述指定頁面的資料的期間，對由所述第1資料保持區域所保持的所述參數資料進行錯誤檢測糾正處理。
  7. 一種反及型快閃記憶體的讀出方法，其特徵在於， 所述反及型快閃記憶體包含頁面緩衝器，所述頁面緩衝器具有保持從儲存胞元陣列讀出的資料的第1資料保持部、及能夠保持從所述第1資料保持部轉發的資料的第2資料保持部，且所述反及型快閃記憶體能夠回應外部時脈來輸出由所述第2資料保持部所保持的資料， 所述讀出方法包括： 在電源剛剛接通後或剛剛重置後，將儲存於使用者無法編程使用的區域中的參數資料保持於所述第2資料保持部中，且將儲存於所述記憶體陣列的指定頁面中的資料保持於所述第1資料保持部中，在所述指定頁面的資料的讀出期間內，對所述參數資料進行錯誤檢測糾正處理；以及 根據所輸入的命令來控制所述參數資料或所述指定頁面的資料的讀出。
  8. 如申請專利範圍第7項所述的讀出方法，更包括： 在輸入有讀出所述參數資料的命令的情況下，輸出由所述第2資料保持部所保持的錯誤檢測糾正處理完畢的所述參數資料。
  9. 如申請專利範圍第7項所述的讀出方法，更包括： 在輸入有讀出所述指定頁面的命令的情況下，將由所述第1資料保持部所保持的資料轉發至所述第2資料保持部。
  10. 一種反及型快閃記憶體，包括： 儲存胞元陣列； 頁面緩衝器，具有第1資料保持部及第2資料保持部，所述第1資料保持部保持從所述儲存胞元陣列讀出的資料，所述第2資料保持部能夠保持從所述第1資料保持部轉發的資料；以及 讀出控制部件，進行用於將由所述第2資料保持部所保持的資料讀出至外部的控制， 所述讀出控制部件在電源剛剛接通後或剛剛重置後，使儲存於所述儲存胞元陣列的指定頁面中的資料保持於所述第2資料保持部中，且使儲存於使用者無法編程使用的區域中的參數資料保持於所述第1資料保持部中，並根據所輸入的命令來控制所述參數資料或所述指定頁面的資料的讀出。
  11. 如申請專利範圍第10項所述的快閃記憶體，其中， 所述讀出控制部件在輸入有讀出所述參數資料的命令的情況下，將由所述第1資料保持部所保持的所述參數資料轉發至所述第2資料保持部。
  12. 如申請專利範圍第10項所述的快閃記憶體，其中， 在輸入有所述指定頁面的讀出命令的情況下，輸出由所述第2資料保持部所保持的資料。
  13. 一種反及型快閃記憶體，包括： 儲存胞元陣列； 頁面緩衝器，具有第1資料保持部及第2資料保持部，所述第1資料保持部保持從所述儲存胞元陣列讀出的資料，所述第2資料保持部保持從所述第1資料保持部轉發的資料； 錯誤檢測糾正處理部件，能夠對由所述第2資料保持部所保持的資料進行錯誤檢測糾正處理；以及 讀出控制部件，進行用於將由所述第2資料保持部所保持的資料讀出至外部的控制， 所述讀出控制部件在電源剛剛接通後或剛剛重置後，在使儲存於使用者無法編程使用的區域中的參數資料保持於所述第2資料保持部中，且將儲存於所述儲存胞元陣列的指定頁面中的資料保持於所述第1資料保持部中的期間內，對所述參數資料進行錯誤檢測糾正處理，並根據所輸入的命令來控制所述參數資料或所述指定頁面的資料的讀出。
  14. 如申請專利範圍第13項所述的快閃記憶體，其中， 所述讀出控制部件在輸入有讀出所述參數資料的命令的情況下，輸出由所述第2資料保持部所保持的錯誤檢測糾正完畢的所述參數資料。
  15. 如申請專利範圍第13項所述的快閃記憶體，其中， 在輸入有讀出所述指定頁面的命令的情況下，將由所述第1資料保持部所保持的資料轉發至所述第2資料保持部。
  16. 如申請專利範圍第13項至第15項中任一項所述的快閃記憶體，其中， 所述第2資料保持部包含第1資料保存部與第2資料保存部，在對所述第1資料保存部的資料進行錯誤檢測糾正處理的期間，能夠輸出所述第2資料保存部的資料，在對所述第2資料保存部的資料進行錯誤檢測糾正處理的期間，能夠輸出所述第1資料保存部的資料，在所述第2資料保存部中保持所述參數資料，在所述第1資料保存部中保持所述指定頁面的資料。
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