TW201714304A - 半導體裝置及其製造方法 - Google Patents

Abstract

本發明提供半導體裝置，包含具有第一導電型態的基板，具有第一導電型態的磊晶層，設置於基板上，且磊晶層內具有溝槽，具有第一導電型態的多晶矽層，位於溝槽內，以及摻雜區位於磊晶層內且沿著溝槽的側壁和底部設置並具有第二導電型態，其中摻雜區沿著溝槽的側壁和底部的厚度係一致，上述厚度為摻雜區的最外側至溝槽的側壁和底部之間的垂直距離。本發明亦提供半導體裝置的製造方法。

Description

半導體裝置及其製造方法

本發明係有關於半導體裝置，特別為有關於溝槽式金屬氧化物半導體場效電晶體(trench metal oxide semiconductor field effect transistor，Trench MOSFET)之半導體裝置及其製造方法。

高壓元件技術應用於高電壓與高功率的積體電路，傳統的功率電晶體為了達到高耐壓及高電流，驅動電流的流動由平面方向發展為垂直方向。目前發展出具有溝槽式閘極(trench gate)的金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)，能夠有效地降低導通電阻，且具有較大電流處理能力。

近年來，溝槽式金屬氧化物半導體場效電晶體在電腦、消費電子等領域中發展快速。目前，溝槽式金屬氧化物半導體場效電晶體技術在金屬氧化物半導體場效電晶體的產品市場中已被廣泛接受，具有很高的市場佔有率。然而，溝槽式金屬氧化物半導體場效電晶體的耐壓能力仍有待提升。

因此，有必要尋求溝槽式金屬氧化物半導體場效電晶體之半導體裝置及其製造方法，其能夠解決或改善上述的 問題。

本發明的一些實施例提供半導體裝置，包括：基板，具有第一導電型態；磊晶層，具有第一導電型態，設置於基板上，其中磊晶層內具有溝槽；多晶矽層，位於溝槽內並具有第一導電型態；以及摻雜區，位於磊晶層內且沿著溝槽的側壁和底部設置並具有第二導電型態，其中摻雜區沿著溝槽的側壁和底部的厚度係一致，上述厚度為摻雜區的最外側至溝槽的側壁和底部之間的垂直距離。

本發明的一些實施例提供半導體裝置的製造方法，包括：提供具有第一導電型態的基板；形成磊晶層於基板上，磊晶層具有第一導電型態；在磊晶層內形成溝槽；藉由熱擴散製程經由溝槽形成摻雜區於磊晶層內，且摻雜區具有第二導電型態，摻雜區沿著溝槽的側壁和底部分布，其中摻雜區沿著溝槽的側壁和底部的厚度係一致，其中，上述厚度為摻雜區的最外側至溝槽的側壁和底部之間的垂直距離；以及將具有第一導電型態的多晶矽層填入溝槽中。

100‧‧‧半導體裝置

101‧‧‧基板

102‧‧‧磊晶層

103‧‧‧摻雜區

103a‧‧‧摻雜區的第一部分

103b‧‧‧摻雜區的第二部分

103c‧‧‧摻雜區的第三部分

104‧‧‧光阻層

105‧‧‧遮罩層

106‧‧‧溝槽

107‧‧‧氧化層

108‧‧‧多晶矽層

109‧‧‧井區

110‧‧‧重摻雜區

111‧‧‧降低表面電場摻雜區

113‧‧‧金屬層

114‧‧‧開口

116‧‧‧摻雜質

120‧‧‧擴散製程

H₁、H₂、H₃‧‧‧厚度

第1A-1L圖顯示依據本發明的一些實施例之形成半導體裝置之不同製程階段的剖面示意圖。

第2-4圖顯示依據本發明的一些實施例之半導體裝置與比較例之半導體裝置的電性測試圖。

要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。

再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在。。。之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。例如，若翻轉圖式中的裝置，描述為位於其他元件或特徵部件“下方”或“在。。。之下”的元件，將定位為位於其他元件或特徵部件“上方”。因此，範例的用語“下方”可涵蓋上方及下方的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。

第1A-1L圖顯示依據本發明的一些實施例之形成 半導體裝置100之不同製程階段的剖面示意圖。首先，參照第1A圖，提供基板101，基板101係半導體基板塊材，例如為半導體晶圓，其具有第一導電型態。在一些實施例中，基板101為矽晶圓。基板101可包括矽或其他的元素半導體材料，例如鍺。在另一些實施例中，基板101包括化合物半導體。化合物半導體包括砷化鍺、碳化矽、砷化銦、磷化銦及其他適合的化合物半導體或其中組合。在一些實施例中，基板101的導電型態為n型。

參照第1B圖，如第1B圖所示，在基板101上形成磊晶層102，磊晶層102具有相同於基板101的第一導電型態(例如為n型)並設置於基板101上。磊晶層102可藉由磊晶成長(Epitaxial Growth)製程，例如化學氣相沈積製程、液相磊晶、固相磊晶、分子束磊晶及其他合適的製程或其中組合來形成。

參照第1C-1D圖，如第1C-1D圖所示，在磊晶層102上形成圖案化的光阻層104，並利用蝕刻製程經由圖案化的光阻層104的開口來蝕刻磊晶層102以形成溝槽106。光阻層104可藉由微影圖案化製程包含光阻塗佈(例如，自旋塗佈)、軟烤、遮罩對準、曝光、曝光後烤、光阻顯影、清洗、乾燥(例如，硬烤)、其他適合製程或其組合來形成。微影曝光製程也可藉由無遮罩微影、電子束寫入、離子束寫入或分子壓印(molecular imprint)替代。蝕刻製程包含乾蝕刻、濕蝕刻或其他蝕刻方法(例如，反應式離子蝕刻)。蝕刻製程也可以是純化學蝕刻(電漿蝕刻)、純物理蝕刻(離子研磨)或其組合。

參照第1E圖，形成溝槽106後，去除光阻層104， 並在磊晶層102上形成遮罩層105。遮罩層105係由氮化矽、氮氧化矽、碳化矽、氧化矽、氮碳化矽、光阻及其他適合的材料或其中組合形成，並利用圖案化製程，形成遮罩層105的開口對應於溝槽106的位置。遮罩層105可藉由化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程及其他可應用的製程或其中組合來形成。在一些實施例中，遮罩層105由氮化矽形成。

如第1E圖所示，形成溝槽106和遮罩層105後，利用熱擴散(thermal diffusion)製程120讓摻雜質116通過遮罩層105的開口及溝槽106後，滲透至磊晶層102內，以形成摻雜區103。如第1E圖所示，摻雜質116透過溝槽106而滲透至磊晶層102內形成摻雜區103，摻雜區103位於溝槽106的相對兩側的側壁及底部，且摻雜區103具有第二導電型態。在一些實施例中，第一導電型態為n型，第二導電型態為p型，在此實施例中，摻雜質116為含硼化合物的氣體，例如為三溴化硼(BBr₃)及乙硼烷(B₂H₆)，摻雜區103的濃度介於約10¹⁹-10²⁰cm^-3之間。

在另一些實施例中，第一導電型態為p型，第二導電型態為n型，在此實施例中，摻雜質為含磷化合物的氣體，例如為三氯氧磷(POCl₃)，摻雜區103的濃度介於10¹⁹-10²¹cm^-3之間。

使用上述的熱擴散製程的溫度介於900-950之間，製程的時間介於600-900秒。

由於摻雜區103係藉由熱擴散製程來形成，摻雜區103沿著溝槽106的相對兩側的側壁及底部的厚度係一致，上述厚度為摻雜區103的最外側至溝槽106的側壁和底部之間的垂 直距離。如第1E圖所示，摻雜區103包括位於溝槽106左側側壁的第一部分103a、位於溝槽106右側側壁的第二部分103b及位於溝槽106底部的第三部分103c，其中第一部分103a的厚度為H₁、第二部分103b的厚度為H₂、第三部分103c的厚度為H₃。藉由上述方法形成的摻雜區103的厚度由摻雜質的種類、熱擴散製程的反應溫度及反應時間決定，並不會隨著溝槽106的深度或位置而改變其厚度，亦即，位於溝槽106的頂部至底部之間的摻雜區103的第一部分103a的厚度H₁係為一致，位於溝槽106的頂部至底部之間的摻雜區103的第二部分103a的厚度H₂係為一致，且位於溝槽106底部上的摻雜區103的第三部分103c的厚度H₃亦為一致。此外，第一部分103a的厚度H₁、第二部分103b的厚度H₂及第三部分103c的厚度H₃三者均相等。此外，使用熱擴散製程所形成的摻雜區103的第一部分103a、第二部分103b及第三部分103c係同時形成。

若使用傳統的離子佈植製程通過溝槽106在磊晶層102內植入摻雜質，則摻雜區的厚度會受溝槽的深度影響，例如，在具有高深寬比的溝槽中，位於溝槽的側壁且較靠近溝槽底部的摻雜區的厚度會因為離子佈植製程條件上的限制而比較薄，造成溝槽周邊的摻雜區厚度及濃度不均，因此導致半導體裝置容易有漏電的現象發生。在本實施例中藉由熱擴散製程形成的摻雜區103沿著溝槽106相對兩側的側壁及底部的厚度係一致，且摻雜區103的濃度沿著溝槽106相對兩側的側壁及底部為均勻分布，因此，採用此方式形成的半導體裝置較不會產生漏電且更容易控制臨界電壓(threshold voltage,Vt)。此 外，在本實施例中的溝槽106的深寬比因為不會受到離子佈植製程條件的限制而更具有製程寬裕度(process window)。在一些實施例中，溝槽106的深寬比可介於1-4之間(若寬為1時，深為1-4倍)。

此外，遮罩層105可以在熱擴散製程的期間，防止摻雜質116滲透到溝槽106的周邊以外區域。相較於使用氧化矽或光阻或其他材料，使用氮化物作為遮罩層105，可以有更佳的保護能力，氮化物組成的遮罩層105所需要的厚度也低於其他材料。

參閱第1F圖，在形成摻雜區103後，在溝槽106內形成氧化層107。氧化層107可藉由化學氣相沉積、物理氣相沉積或其他適合的方法來形成。氧化層107的材料可為氧化矽、氮氧化矽及其他適合的材料或其組合。如第1F圖所示，位於溝槽106底部上方的氧化層107厚度大於位於溝槽106兩側側壁的氧化層107厚度，且位於溝槽106底部上方的氧化層107具有凸起的表面。

參閱第1G圖，形成氧化層107後，移除遮罩層105並沉積多晶矽層108，於溝槽106內填入多晶矽層108。在一些實施例中，遮罩層105可用蝕刻製程移除，例如濕蝕刻或乾蝕刻製程。在一些實施例中，多晶矽層108使用含矽氣體形成，含矽氣體包括二氯矽烷(DCS)、矽烷(SiH₄)、甲基矽烷(SiCH₆)及其他適合的氣體或其組合。多晶矽層108可藉由化學氣相沉積、物理氣相沉積或其他適合的製程來形成。此外，多晶矽層108可含有摻雜質使得多晶矽層108具有第一導電型態。多晶矽 層108係用來作為溝槽式金屬氧化物半導體場效電晶體的閘極。

參閱第1H-1I圖，將多晶矽層108填入溝槽106後，形成井區109及重摻雜區110。井區109形成於磊晶層102內且在摻雜區103的兩側，重摻雜區110位於磊晶層102內且位於井區109上。井區109具有第二導電型態，重摻雜區110具有第一導電形態。在一些實施例中，井區109的導電形態為p型，重摻雜區110的導電形態為n型。井區109及重摻雜區110可藉由離子佈植製程來形成。井區109係用來定義出溝槽式金屬氧化物半導體場效電晶體的通道區，重摻雜區110則是用來定義出溝槽式金屬氧化物半導體場效電晶體的源極區，未摻雜的磊晶層102則是作為溝槽式金屬氧化物半導體場效電晶體的漂移區，基板101則是作為溝槽式金屬氧化物半導體場效電晶體的汲極區。

參閱第1J圖，形成井區109及重摻雜區110後，利用蝕刻製程在磊晶層102的表面上方形成開口114，開口114貫穿重摻雜區110及部分的井區109。蝕刻製程包含乾蝕刻、濕蝕刻或其他蝕刻方法(例如，反應式離子蝕刻)。蝕刻製程也可以是純化學蝕刻(電漿蝕刻)、純物理蝕刻(離子研磨)之一或其組合。

參閱第1K圖，形成開口114後，對磊晶層102實施離子植入製程以形成降低表面電場摻雜區(reduced surface field)111。降低表面電場摻雜區111位於磊晶層102及部分的井區109內且具有第二導電型態。在一些實施例中，降低表面電場摻雜區111的導電型態為p型。由於降低表面電場摻雜區111具有不同於基板101及磊晶層102的第二導電型，使得第一導電 類型(例如磊晶層102)與第二導電類型(例如井區109及降低表面電場摻雜區111)之間的界面的表面積增大，來達到兩種不同導電型的電荷平衡，進一步使第1L圖所示的半導體裝置100(例如為溝槽式金屬氧化物半導體場效電晶體)的崩潰電壓變大，改善半導體裝置100的效能。

參閱第1L圖，形成降低表面電場摻雜區111後沉積金屬材料，金屬材料填入開口114以形成金屬層113，完成半導體裝置100。金屬層113的材料包括鎢、銅、其他金屬或合金。金屬層113可藉由物理氣相沉積、原子層沉積或其他適合的技術來形成。金屬層113係用來作為溝槽式金屬氧化物半導體的主體區，並且可電性連接至其他的導電元件。如第1L圖所示，半導體裝置100包括作為閘極的多晶矽層108、作為源極的重摻雜區110、作為主體區的金屬層114及作為汲極區的基板101。

參閱第2圖，第2圖顯示依據本發明的一些實施例之半導體裝置與比較例之半導體裝置的電性測試圖。第2圖的橫軸為半導體裝置的崩潰電壓，縱軸則為半導體裝置的電流。本發明之實施例的半導體裝置與比較例的半導體裝置不同處在於溝槽周邊的摻雜區之形成方法，本發明之實施例的半導體裝置係藉由熱擴散法來形成摻雜區，比較例則是利用離子植入的方式來形成摻雜區。如第2圖所示，當所施加的閘極、源極、主體區的偏壓皆為0V時，本發明之實施例的半導體裝置相較於比較例的半導體裝置具有較大的崩潰電壓。

參閱第3圖，第3圖顯示依據本發明的一些實施例之半導體裝置與比較例之半導體裝置的電性測試圖。第3圖的 橫軸為半導體裝置的臨界電壓，縱軸則為半導體裝置的電流。如第3圖所示，當所施加的源極及主體區的偏壓為0V，且汲極大於源極0.1V時，本發明之實施例的半導體裝置相較於比較例的半導體裝置具有較大的臨界電壓。

參閱第4圖，第4圖顯示依據本發明的一些實施例之半導體裝置與比較例之半導體裝置的電性測試圖。第4圖的橫軸為半導體裝置井區摻雜質的劑量，縱軸則為半導體裝置的崩潰電壓。如第4圖所示，當井區的摻雜質的劑量相同時，本發明之實施例的半導體裝置相較於比較例的半導體裝置具有較大的崩潰電壓。

由第2-4圖可知，相較於使用離子佈植製程植入摻雜質之半導體裝置，本發明實施例所提供的藉由熱擴散法來形成位於溝槽兩側及底部上的摻雜區具有更高的崩潰電壓及臨界電壓，此外，在作為通道區的井區之摻雜質的劑量一樣時，本發明實施例所提供的藉由熱擴散法來形成位於溝槽兩側及底部的摻雜區之半導體裝置亦具有更高的崩潰電壓。

綜上所述，本發明實施例所提供的半導體裝置藉由熱擴散通過溝槽來形成位於溝槽周邊的磊晶層內的摻雜區，此摻雜區沿著溝槽的周邊具有厚度一致、濃度均勻的特性。相較於使用離子佈植製程形成溝槽周邊的摻雜區之半導體裝置比較，本揭示實施例所提供的半導體裝置具有更低的導通電阻(On-state resistance,RDS(on))，也能提高半導體裝置的崩潰電壓以減少漏電的可能性。此外，藉由熱擴散來形成位於溝槽周邊的磊晶層內摻雜區不受到傳統離子佈植製程條件的限 制，使得溝槽的深寬比之製程寬裕度更有彈性，因此半導體裝置的佈局也能變得更多樣化。

此外，本發明實施例之半導體裝置及其製造方法可應用於高電子移動率電晶體(high electron mobility transistor，HEMT)、絕緣閘極雙極性電晶體(insulated gate bipolar transistor，IGBT)等各種低電壓、高電壓及極高電壓的元件。

以上敘述許多實施例的特徵，使所屬技術領域中具有通常知識者能夠清楚理解以下的說明。所屬技術領域中具有通常知識者能夠理解其可利用本發明揭示內容作為基礎，以設計或更動其他製程及結構而完成相同於上述實施例的目的及/或達到相同於上述實施例的優點。所屬技術領域中具有通常知識者亦能夠理解不脫離本發明之精神和範圍的等效構造可在不脫離本發明之精神和範圍內作任意之更動、替代與潤飾。

100‧‧‧半導體裝置

101‧‧‧基板

102‧‧‧磊晶層

103‧‧‧摻雜區

103a‧‧‧摻雜區的第一部分

103b‧‧‧摻雜區的第二部分

103c‧‧‧摻雜區的第三部分

106‧‧‧溝槽

107‧‧‧氧化層

108‧‧‧多晶矽層

109‧‧‧井區

110‧‧‧重摻雜區

111‧‧‧降低表面電場摻雜區

113‧‧‧金屬層

114‧‧‧開口

H1、H2、H3‧‧‧厚度

Claims (20)

1. 一種半導體裝置，包括：一基板，具有一第一導電型態；一磊晶層，具有該第一導電型態，設置於該基板上，且該磊晶層內具有一溝槽；一多晶矽層，位於該溝槽內並具有該第一導電型態；以及一摻雜區，位於該磊晶層內且沿著該溝槽的側壁和底部設置，並具有一第二導電型態，其中該摻雜區沿著該溝槽的側壁和底部的厚度係一致，該厚度為該摻雜區的最外側至該溝槽的側壁和底部之間的垂直距離。
2. 如申請專利範圍第1項所述之半導體裝置，更包括：一井區，位於該磊晶層上且在該摻雜區的兩側，具有該第二導電型態；以及一重摻雜區，設置於該井區上，且具有該第一導電型態。
3. 如申請專利範圍第2項所述之半導體裝置，其中該多晶矽層作為該半導體裝置的閘極、該井區作為該半導體裝置的通道區，該重摻雜區作為該半導體裝置的源極，且該基板作為該半導體裝置的汲極。
4. 如申請專利範圍第1項所述之半導體裝置，其中該摻雜區的濃度沿著該溝槽的側壁和底部係均勻分布。
5. 如申請專利範圍第1項所述之半導體裝置，其中該溝槽的深寬比介於1-4之間。
6. 如申請專利範圍第1項所述之半導體裝置，其中第一導電型態為n型，則該摻雜區具有一摻雜質，其包括硼、含硼 化合物或上述組合。
7. 如申請專利範圍第6項所述之半導體裝置，其中該摻雜區的濃度介於10¹⁹-10²⁰cm^-3之間。
8. 如申請專利範圍第1項所述之半導體裝置，其中第一導電型態為p型，則該摻雜區具有一摻雜質，其包括磷、含磷化合物或上述組合。
9. 如申請專利範圍第8項所述之半導體裝置，其中該摻雜區的濃度介於10¹⁹-10²¹cm^-3之間。
10. 如申請專利範圍第2項所述之半導體裝置，更包括一降低表面電場摻雜區，設置於該磊晶層與該井區中，並與該溝槽隔開，且具有該第二導電型態。
11. 一種半導體裝置的製造方法，包括：提供具有一第一導電型態的一基板；形成一磊晶層於該基板上，該磊晶層具有該第一導電型態；在該磊晶層內形成一溝槽；藉由熱擴散製程經由該溝槽形成一摻雜區於該磊晶層內且該摻雜區具有一第二導電型態，該摻雜區沿著該溝槽的側壁和底部分布，且該摻雜區沿著該溝槽的側壁和底部間的厚度係一致，其中，該厚度為該摻雜區的最外側至該溝槽的側壁和底部之間的垂直距離；以及將具有該第一導電型態的一多晶矽層填入該溝槽中。
12. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該摻雜區的濃度沿著該溝槽的側壁和底部係均勻分布。
13. 如申請專利範圍第11項所述之半導體裝置的製造方法，其 中該摻雜區包括分別位於該溝槽的兩個相對側壁的一第一部分、一第二部分及位於該溝槽底部的一第三部分，其中該第一部分、該第二部分和該第三部分同時形成。
14. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中第一導電型態為n型，形成該摻雜區包括使用一含硼化合物的氣體。
15. 如申請專利範圍第14項所述之半導體裝置的製造方法，其中該含硼化合物的氣體包括三溴化硼或乙硼烷。
16. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中第一導電型態為p型，形成該摻雜區包括使用一含磷化合物的氣體。
17. 如申請專利範圍第16項所述之半導體裝置的製造方法，其中該含磷化合物的氣體包括三氯氧磷。
18. 如申請專利範圍第11項所述之半導體裝置的製造方法，更包括在形成該摻雜區前及形成該溝槽後，形成一遮罩層於該磊晶層上，其中該遮罩層具有一開口對應於該溝槽。
19. 如申請專利範圍第18項所述之半導體裝置的製造方法，其中該遮罩層的材料包括氮化物。
20. 如申請專利範圍第11項所述之半導體裝置的製造方法，更包括：形成該摻雜區後，在該磊晶層上形成具有該第二導電型態的一井區，且該井區圍繞該溝槽；以及在該井區上形成具有該第一導電型態的一重摻雜區。