TW201709456A - 不具有晶粒連接墊之引線承載座結構及由該結構形成的封裝 - Google Patents

不具有晶粒連接墊之引線承載座結構及由該結構形成的封裝 Download PDF

Info

Publication number
TW201709456A
TW201709456A TW105113795A TW105113795A TW201709456A TW 201709456 A TW201709456 A TW 201709456A TW 105113795 A TW105113795 A TW 105113795A TW 105113795 A TW105113795 A TW 105113795A TW 201709456 A TW201709456 A TW 201709456A
Authority
TW
Taiwan
Prior art keywords
package
semiconductor die
die
temporary support
terminal pads
Prior art date
Application number
TW105113795A
Other languages
English (en)
Inventor
飛利浦 Ｅ 羅格倫
Original Assignee
艾歐普雷克斯有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 艾歐普雷克斯有限公司 filed Critical 艾歐普雷克斯有限公司
Publication of TW201709456A publication Critical patent/TW201709456A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49544—Deformation absorbing parts in the lead frame plane, e.g. meanderline shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/85005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/85498—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/85499—Material of the matrix
    • H01L2224/855—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85538—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85539—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/85498—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/85598—Fillers
    • H01L2224/85599—Base material
    • H01L2224/85695—Base material with a principal constituent of the material being a gas not provided for in groups H01L2224/856 - H01L2224/85691
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/38—Effects and problems related to the device integration
    • H01L2924/386—Wire effects

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

引線承載座包含模封化合物連續片，模封化合物連續片具有頂側及相對的背側，並且形成對應至半導體封裝件之一陣列之封裝位置。在製造時每一封裝位置包含：半導體晶粒，具有頂側及相對的已處理基底，已處理基底在模封化合物連續片之背側露出；一組端子銲墊，每一端子銲墊具有頂側及相對的背側，該背側在模封化合物連續片之背側露出；複數打線接合件，形成於在半導體晶粒之頂側上之一組輸入∕輸出接合點與每一端子銲墊之頂側之間；及已硬化模封化合物，包覆半導體晶粒、該組端子銲墊、及複數打線接合件。每一封裝位置不包含半導體晶粒被固定至其之晶粒連接銲墊。

Description

不具有晶粒連接墊之引線承載座結構及由該結構形成的封裝
本揭露內容之態樣關於積體電路晶片引線承載座封裝，以實現具有電路或系統之積體電路晶片之有效互連。具體而言，本揭露內容關於在與積體電路組合之前及期間在共用組件內製做成為多個封裝位置之陣列之引線架及其它引線承載座、打線接合至其之連接件、及藉此支撐在非導體材料內之積體電路及共用組件之封裝件（在單離或分離為個別封裝件之前），例如，使用於電子系統板（例如，印刷電路板）。
在今日之半導體電路∕元件中，對於更小、更有能力的可攜式電子系統（結合著漸增的積集度）之需求導致需要具有更大數量之輸入∕輸出端子之更小的半導體封裝件。同時，存在減少消費電子系統之所有構件之成本之持續不斷的壓力。四面扁平無引線（quad flat no lead，“QFN＂）半導體封裝家族是在最小且最具成本效益的所有半導體封裝中，但當以習知技術及材料製造時，QFN半導體封裝具有明顯的限制。例如，對於習知QFN技術而言，該技術能夠支援之I∕O端子之數量及電效能受到不想要的限制。
圖1-5為概要圖示，顯示習知QFN引線架1之態樣（圖1及2）以及製造或組裝於其上之對應的習知QFN封裝件P（圖3-5）。慣例上，封裝件P係組裝在共用區域陣列引線架1上，共用區域陣列引線架1已經由導電材料（例如銅）之平板被蝕刻，以形成有區別的晶粒連接銲墊2之陣列、以及對應於每一晶粒連接銲墊2之複數打線接合銲墊4。任何特定的晶粒連接銲墊2以及其對應的打線接合銲墊4會形成封裝位置，亦即，用以製造或組裝封裝件P之位置。慣例上，每一封裝位置對應至或包含被一或兩列之打線接合銲墊4所包圍之晶粒連接銲墊2。一特定的引線架1可包含數十至數千個封裝位置。
對於任何特定的封裝件P而言，其晶粒連接銲墊2提供有助於固定在封裝件P中之半導體晶粒或積體電路晶片7之平台；打線接合銲墊4提供在封裝件中之端子，其能夠以熟悉此項技藝者能輕易了解之方式，藉由打線接合件8而電連接至積體電路晶片7之輸入∕輸出端子。打線接合銲墊4亦提供將積體電路晶片7電耦接至電子系統板（例如，印刷電路板）之裝置，其係通過與對應於打線接合件8之表面相對之封裝件P之表面上之銲接接合點5，如熟悉此項技藝者所能輕易了解。
由於引線架1之結構以及將封裝件P組裝於其上之處理之本質，每一封裝件P之所有構件係連接及電耦接至共用引線架1。具體而言，組裝在特定引線架1上之每一封裝件P之所有構件藉由通常稱為連結桿3之導電連結（例如，銅線）而連接至引線架1，以維持每一封裝件P之構件相對於引線架1之位置，並且提供電連接至所有此類構件，以利於對應至每一封裝件P之接合及銲接表面之電鍍。
更具體而言，連結桿3使組裝在引線架1上之每一封裝件P之構件電性短路至引線架1之共用短路結構6（例如，銅軌）。短路結構6圍繞每一封裝位置，並且排列成預定圖案，例如x-y格柵圖案。連結桿3必須加以設計，俾使在個別封裝件P從引線架1單離之期間，它們能夠從短路結構6斷開，使得任何特定封裝件P之晶粒連接銲墊2及對應的打線接合銲墊4與每一其它封裝件P之那些銲墊為電隔離。
封裝件P之所有電構件藉由金屬結構連接至引線架1之需求嚴重地限制能夠在任何特定封裝件P中所提供之引線之數量。例如，在一特定封裝位置，打線接合銲墊4可被設置在包圍晶粒連接銲墊2之多個列中，每一列與晶粒連接銲墊2相隔不同距離。然而，連結桿3必須拉線於打線接合銲墊4之間，俾使連結桿3延伸至短路結構6並且超出封裝件P之覆蓋區（對應至圖2中之線X）。這些連結桿3之最小尺寸為使得僅一個連結桿3可拉線於兩個相鄰的打線接合銲墊4之間。因此，在習知的QFN引線架1中，僅提供兩列之打線接合銲墊4。因為晶粒大小和引線數之間之當前關係，習知的QFN封裝被限制於大約一百個端子，大部分的封裝件P具有不超過約六十個端子。不幸地，此限制阻止了許多類型之積體電路晶片7使用習知的QFN封裝件P，而無法受益於QFN技術之更小尺寸及通常更低的成本。
如圖1及2所示，整個引線架1係安裝在高溫模製成型帶（molding tape）T上，俾使引線架1之背表面、每一晶粒連接銲墊2之背表面、及每一打線接合銲墊4之背表面位於模製成型帶T之上表面上。在已經將每一封裝件P位置之積體電路晶片7安裝至晶粒連接銲墊2、且已經在特定積體電路晶片7之輸入∕輸出銲墊與對應的打線接合銲墊4之間形成打線接合件8之後，將環氧樹脂模封化合物9塗佈至整個引線架1及其所支撐之結構，例如藉由高溫轉移成型處理，此時環氧樹脂模封化合物9包覆在模製成型帶T之上表面上之引線架1及其所支撐之結構，以產生組裝後引線架1。模製成型帶T之存在使得模封化合物9無法包覆晶粒連接銲墊2及打線接合銲墊4之底側。因此，在模封化合物9硬化之後，可剝離模製成型帶T，俾使對應至每一封裝件P之晶粒連接銲墊2及打線接合銲墊4之底側之銲接接合點5（圖5）在組裝後引線架1之底側上露出。在模製成型帶T與任何特定封裝件P之間之界面因此定義了封裝件P之背板。
因為模製成型帶T必須經得起高溫打線接合及模封處理而沒有不良影響，所以模製成型帶相當昂貴。此外，施加模製成型帶T、移除模製成型帶T及去除黏性殘留物之處理可能為每個引線架1之處理增加顯著的成本。再者，模製成型帶T是不可再度使用的，因此增加了費用並且產生浪費。
在模封處理之後，組裝後引線架1包含多個結構及電性互連的封裝件P。在組裝後引線架1中之每一封裝件P可定義為具有初始覆蓋區，初始覆蓋區延伸至包圍封裝件P之短路結構6之中點，俾使在組裝後引線架1中之每一封裝件P係結構上結合或連接至相鄰封裝件P。因此，組裝後引線架1必須藉由單離處理（例如藉由鋸切處理）加以分開或切斷，以產生電隔離的個別封裝件P。在單離期間，例如，沿著圖2之線X，破壞（例如，切掉）模封化合物9之部分及在短路結構6與連結桿3之間之連接。在單離處理後，每一封裝件P通常具有最終覆蓋區，最終覆蓋區延伸接近或非常接近包圍封裝件P之短路結構6。
從引線架1單離個別封裝件P之最常見方法是藉由鋸切（例如，沿著圖2之線X）。因為除了切割環氧樹脂模封化合物9之外，鋸切必須移除剛好在封裝件P輪廓外之所有短路結構6，所以該處理基本上較慢且刀片壽命顯著較短（相較於僅切割模封化合物9而言）。因為直到單離處理才移除短路結構6，所以意味著直到在單離處理之後才能測試封裝後積體電路晶片7。相較於測試處於已知位置及位向之每一封裝件P之整個組裝後引線架1而言，處理數以千計的微小封裝件P、並且確保每一者以正確位向提供給測試器是較昂貴的。
稱為沖切（punch）單離之另一單離處理在某種程度上解決了與鋸切單離有關的問題，並且容許在組裝後引線架1中測試，但其顯著增加了成本，因為引線架1之切割使用率係小於鋸切單離引線架1之切割使用率之百分之五十。沖切單離亦增加了對於每個基本引線架設計之專用模具加工之要求。為鋸切單離設計之標準引線架1對於相同尺寸之所有引線架1使用單一模蓋。
在鋸切單離或沖切單離之後，連結桿3餘留在每一最終或完成的封裝件P中，且連結桿3仍然露出於每一封裝件P之邊緣，如圖3-5所示。在完成的封裝件P中之連結桿3代表著不能去除之電容和電感寄生元件兩者。這些現在多餘的金屬片可能顯著地影響完成的封裝件P之性能，排除將QFN封裝件P用於許多高性能積體電路晶片7及應用。此外，這個可能相當有價值的多餘金屬之成本可能很大，並且被習知的QFN製造處理所浪費。
對於QFN類型基板，已提出幾個概念，以消除上述之習知的蝕刻引線架之限制。其中包含一處理，藉由電鍍將封裝構件之陣列沉積在犧牲承載座上。首先利用電鍍光阻將承載座圖案化，且將承載座（通常為不銹鋼）稍微蝕刻以提高附著力。接著利用金和鈀對圖案化的承載座進行電鍍，以產生黏著∕阻障層，再利用Ni進行電鍍至大約六十微米厚，以形成Ni凸塊。Ni凸塊之頂部被加工而具有一層電鍍Ag以方便打線接合。在積體電路∕打線接合組裝及模封之後，將承載座剝離而留下封裝晶粒片，封裝晶粒片能夠以片狀形式進行測試，並且與傳統引線架相比以更高速度和產量進行單離。這個電鍍方案消除了與留存在封裝件P內之連結桿3有關的問題，並且容許非常細的特徵部。然而，相較於標準蝕刻引線架而言，這樣的電鍍處理是非常昂貴的。
另一方案為蝕刻引線架處理之變型，其中將前側圖案蝕刻至引線架厚度之大約一半，引線架之背側保持不變，直至模封處理完成之後。一旦模封完成，印刷背側圖案，並且進一步蝕刻引線架以移除除了打線接合銲墊4及晶粒連接銲墊2之背側部分之外之所有金屬。這種雙蝕刻處理亦消除了與留存在封裝件P內之連接金屬結構（亦即，連結桿3）有關之所有問題。雖然雙蝕刻引線架之成本小於電鍍版本，但仍然比標準蝕刻引線架處理昂貴，而且蝕刻及電鍍處理在環境考量上是不受歡迎的。
引線架封裝積體電路之一個失敗模式是，打線接合銲墊4變為與耦接至其之打線接合件8斷開，尤其是當該封裝件P經歷震動負載時（例如，當在封裝件P內之電子元件掉落並且撞擊硬表面時）。在稍微與周圍之環氧樹脂模封化合物9分離時，打線接合銲墊4能夠保持安裝於印刷電路板或其它電子系統板，容許打線接合件8從打線接合銲墊4分離。因此，亦需要一種更好地固定打線接合銲墊4在整個封裝內之引線承載座封裝，尤其當經歷震動負載時。
根據本揭露內容之實施例，引線承載座或引線承載座結構包含個別封裝位置之陣列於其中，單獨封裝位置之陣列對應至及可被分離為多個個別封裝件（例如，根據本揭露內容之數個實施例之QFN封裝件）。引線承載座之製造係藉由：首先提供暫時支撐層或暫時層，暫時支撐層或暫時層由耐高溫材料所形成，例如不銹鋼。以一預定結構圖案將可燒結材料（通常來自或包含銀粉）放置或形成在暫時層上。當加熱至燒結溫度時，形成暫時層之不銹鋼或其它材料支撐著該可燒結材料。
燒結後材料以對應至暫時層之晶粒連接區域或範圍之端子銲墊之形式位於暫時層上，成為彼此電隔離之不同的或分離的結構，而非通過暫時層本身而彼此電耦接。根據本揭露內容之實施例消除了例如晶粒連接銲墊之結構存在於暫時層上（特別是為了接收及固定例如積體電路晶片或積體電路之半導體元件或晶粒之目的）之需求，因為這樣的半導體元件可以暫時被固定（例如利用黏著劑）至暫時層。
因此，根據本揭露內容之實施例之引線承載座及由其所獲得之封裝件消除了對於晶粒連接銲墊之需求，因而可提供數個優點。例如，在本質上消耗大量電力之半導體元件中，提供封裝件俾使晶粒之背側可直接連接至印刷電路板之銅軌跡會實質地減少在晶粒與印刷電路板之間之熱阻抗，因而大大地降低在封裝件內所產生之最大溫度。此外，因為沒有晶粒連接銲墊，且因此沒有對應的晶粒連接黏著劑（藉其將晶粒連接至晶粒連接銲墊），所以晶粒連接黏著劑到達超過其玻璃轉換溫度之溫度且因此甚至更增加了熱阻抗、以及喪失對於晶粒連接銲墊之緊密連接是不可能的。
另一優點是對於對熱致應力敏感之元件，例如微機電系統（MEMS）元件。在此例中，消除了具有高熱膨脹性之晶粒連接銲墊會將來自與敏感（例如，MEMS）元件接觸之材料之最大的應力來源予以消除。消除了晶粒連接銲墊亦使得封裝件比習知的封裝件P更薄而相差晶粒連接銲墊之厚度，通常至少為40μm，且在某些高功率元件之例子中，相差多至400μm。
消除了晶粒連接銲墊亦使得不昂貴的暫時黏著劑能夠取代昂貴的銀填充環氧樹脂，銀填充環氧樹脂使用於通常需要電及熱連接至PCB時。可使用一些低強度黏著劑以將晶粒暫時固定至暫時層以用於打線接合及模封，低強度黏著劑將在剝離操作時從晶粒分離、或將在黏著劑主體中失去作用而留下一些黏著劑在暫時層及晶粒背面兩者上。在某些實施例中，晶粒背面塗佈著材料，該材料提供晶粒僅僅受限且受控的黏著至用於暫時固定晶粒之黏著劑，並且也做為增強晶粒之銲接性之前處理。在此應用中可行的一類材料包含貴重金屬，例如金、鉑或銀。
將根據本揭露內容之實施例加以設計，以提供對應至暫時層之部分或預定空間區域之晶粒連接區域，而不是晶粒連接銲墊。每一晶粒連接區域具有支撐於其上之至少一積體電路晶片或其它半導體元件。一或更多端子銲墊與每一晶粒連接區域結合或圍繞每一晶粒連接區域。可選擇性將打線接合件從配置或放置在特定晶粒連接區域上之積體電路拉線至圍繞著晶粒連接區域之個別端子銲墊。接著可將模封化合物塗佈至整個暫時層，以包覆被暫時層所支撐之積體電路、端子銲墊、及打線接合件，藉此而形成組裝後引線承載座結構，組裝後引線承載座結構包含位於暫時層上之模封後引線承載座結構。只有定義積體電路晶片及端子銲墊之背側或在其部分下之表面安裝接合點未被模封化合物所包覆，因為它們面對且鄰接暫時層。
一旦模封化合物已經硬化，可將暫時層從組裝後引線承載座結構剝離，產生獨立的模封後引線承載座結構而與暫時層分開。獨立的模封後引線承載座結構包含延伸在其整個表面區域之複數封裝位置或封裝位置陣列，其中相鄰及鄰接的封裝位置藉由已硬化模封化合物而靠在一起。每一個別封裝位置包含頂或上表面、邊緣或側，在其下 (i) 之前位在暫時層之特定晶粒連接區域上之至少一積體電路晶片；(ii) 圍繞著此晶粒連接區域之端子銲墊；及 (iii) 形成於積體電路晶片與端子銲墊之間之打線接合件被埋置在已硬化模封化合物中。每一個別封裝位置更包含底表面、底側、或背側，其具有露出的表面安裝接合點以對應至 (i) 在封裝位置中之積體電路晶片之背側；及 (ii) 在封裝位置中之端子銲墊之背側。藉由沿著在封裝位置（例如，x-y格柵圖案）之間之邊界切割獨立的模封後引線承載座，可從獨立的模封後引線承載座而形成個別封裝件。隨後可利用熟悉此項技藝者所能輕易了解之方式，通過其表面安裝接合點將個別的封裝件表面接合至電子系統板或其它支座或界面。
除了上述內容外，在各種實施例中，每一端子銲墊具有邊緣圍繞著其周緣，邊緣被製做或配置為至少稍微與模封化合物機械上或結構上接合，以便於將端子銲墊牢固地保持在模封化合物內。具體而言，這些邊緣可以底切或懸伸（overhang）之方式具有斜度、或以底切或懸伸之方式為階梯狀、或以其它方式配置，俾使每一邊緣在端子銲墊之上部或頂部之至少一部分比每一邊緣較接近端子銲墊之下部或底部之部分在側向上延伸更多。因此，模封化合物一旦硬化後，藉由與底切或懸伸端子銲墊邊緣接合，有效地將端子銲墊鎖固在模封化合物中。以此方式，端子銲墊防止從打線接合件脫離及∕或防止以其它方式從模封化合物脫離，並且維持任何特定封裝件為個別的單一結構。
根據本揭露內容之一態樣，用以組裝包覆在模封化合物中之封裝半導體晶粒之引線承載座包含：一模封化合物連續片，具有一頂側及相對的一背側，該模封化合物連續片包含一陣列之封裝位置，每一封裝位置對應至一半導體晶粒封裝件，在製造時每一封裝位置包含：一半導體晶粒，具有一頂側及相對的一已處理基底，該已處理基底在該模封化合物連續片之該背側露出；一組端子銲墊（例如，配置在封裝位置之特定 (x, y) 位置，其在半導體晶粒所在之 (x, y) 位置之外），每一端子銲墊具有一頂側及相對的一背側，該背側在該模封化合物連續片之該背側露出；複數打線接合件，形成於在該半導體晶粒之該頂側上之一組輸入∕輸出接合點與在該組端子銲墊中之每一端子銲墊之該頂側之間；及已硬化模封化合物，其包覆該半導體晶粒、該組端子銲墊、及該複數打線接合件。每一封裝位置不包含：該半導體晶粒被固定至其之一晶粒連接銲墊。
該半導體晶粒之該已處理基底可包含：施加至該半導體晶粒之一背側之金、鉑、銀、及∕或其合金之塗層。在每一封裝位置處，該半導體晶粒之露出的該已處理基底及在該組端子銲墊中之每一端子銲墊之露出的該背側定義出對應至該封裝位置之該半導體晶粒封裝件之表面安裝接合點。
在製造或組裝期間，該引線承載座更包含：一暫時支撐層，支撐該模封化合物連續片，該暫時支撐層具有一頂表面靠著該模封化合物連續片之該底表面。在每一封裝位置，一暫時黏著層位於該半導體晶粒之該已處理基底與該暫時支撐層之該頂表面之間，其中該暫時黏著層可從該半導體晶粒之該已處理基底移除。該暫時黏著層可包含或可為一習知晶粒連接材料，該習知晶粒連接材料對該暫時支撐層之該頂表面之黏著程度高於對該半導體晶粒之該已處理基底之黏著程度。
每一端子銲墊包含或為一燒結後材料，該燒結後材料黏著至該暫時支撐層之該頂表面。每一端子銲墊具有一高度及一周緣，其中在該組端子銲墊中之至少一端子銲墊之該周緣包含一懸伸區域，該懸伸區域使得該端子銲墊之一上部側向延伸超出該端子銲墊之一下部，其中該懸伸區域與該已硬化模封化合物連鎖，以阻止該端子銲墊從該已硬化模封化合物向下垂直移位。
在每一封裝位置處，每一端子銲墊對該暫時支撐層之該頂表面之黏著程度係小於該端子銲墊之該周緣對該已硬化模封化合物之黏著程度。因此，該暫時支撐層係可從該模封化合物連續片剝離移除的。
根據本揭露內容之一態樣，一半導體晶粒封裝件（例如，四面扁平無引線（QFN）封裝件）具有一頂側及相對的一背側，該半導體晶粒封裝件包含：一半導體晶粒，具有一頂側及相對的一已處理基底，該已處理基底在該半導體晶粒封裝件之該背側露出；一組（亦即，一或多個）端子銲墊（例如，配置在封裝件之特定 (x, y) 位置，其在半導體晶粒所在之 (x, y) 位置之外），每一端子銲墊具有一頂側及一背側，該背側在該半導體晶粒封裝件之該背側露出；複數打線接合件，形成於在該半導體晶粒之一頂表面上之一組輸入∕輸出接合點與在該組端子銲墊中之每一端子銲墊之該頂表面之間；及已硬化模封化合物，包覆該半導體晶粒、該組端子銲墊、及該複數打線接合件，其中該半導體晶粒封裝件不包含：該封裝位置之該半導體晶粒被固定至其之一晶粒連接銲墊。
該半導體晶粒之該已處理基底包含：施加至該半導體晶粒之一背側之金、鉑、銀、及∕或其合金之塗層。每一端子銲墊具有一高度及一周緣，其中在該組端子銲墊中之至少一端子銲墊之該周緣包含一懸伸區域，該懸伸區域使得該端子銲墊之一上部側向延伸超出該端子銲墊之一下部，其中該懸伸區域與該已硬化模封化合物連鎖，以阻止該端子銲墊從該已硬化模封化合物向下垂直移位。
根據本揭露內容之一態樣，藉由引線承載座以製造封裝半導體晶粒之方法包含：提供一暫時支撐層，該暫時支撐層具有一頂側，複數半導體晶粒封裝件待組裝於該頂側上於對應的複數封裝位置，每一封裝位置包含該暫時支撐層之一預定部分區域於該頂側上，及具有一晶粒連接區域於其中；以一預定圖案將帶有一可燒結金屬之一漿料配置在該暫時支撐層之該頂側上；燒結該漿料，以形成一組端子銲墊於每一封裝位置處，每一端子銲墊具有一頂側及相對的一背側，該背側黏著於該暫時支撐層，其中該組端子銲墊係根據該漿料之該預定圖案而配置在該封裝位置之該晶粒連接區域之外部；在每一封裝位置處，安裝一半導體晶粒至該封裝位置之該晶粒連接區域，該安裝係藉由配置一暫時黏著層在該暫時支撐層之該頂表面上之該晶粒連接區域中、及配置該半導體晶粒之一已處理基底在該暫時支撐層上，俾使該暫時黏著層介於該半導體晶粒之該已處理基底與該暫時支撐層之該頂表面之間；在每一封裝位置處，選擇性形成複數打線接合件在該半導體晶粒之一頂側之一組輸入∕輸出端子與在該組端子銲墊中之每一端子銲墊之該頂側之間；形成一模封封裝位置連續片，該形成係藉由將一模封化合物塗佈至整個該等封裝位置，俾使形成在每一封裝位置處之該半導體晶粒、該組端子銲墊、及該複數打線接合件係包覆在該模封化合物中；從該模封封裝位置連續片剝離該暫時支撐層及從該模封封裝位置連續片之該半導體晶粒之該已處理基底移除該暫時黏著層；及將在該模封封裝位置連續片中之複數個別封裝位置彼此分離，藉此形成複數個別封裝件，該複數個別封裝件每一者包含一所選的半導體晶粒及電耦接至其之一組所選的端子銲墊，其中每一封裝件包含一頂側及相對的一底側，在該底側處該所選的半導體晶粒之該已處理基底及在該封裝件之該組所選的端子銲墊中之每一端子銲墊之該底側係露出，藉此形成該封裝件之複數表面安裝接合點。
該方法更包含：在每一封裝位置處，避免提供該封裝位置之該半導體晶粒可固定於其上之一晶粒連接銲墊。在每一封裝位置處，該暫時黏著層可包含或可為一習知晶粒連接材料，該習知晶粒連接材料對該暫時支撐層之該頂表面之黏著程度高於對配置在該封裝位置處之該半導體晶粒之該已處理基底之黏著程度。代表性實施例之非限制性目的
因此，根據本揭露內容之特定實施例之非限制性目的可包含下列一或多者：
本發明之一目的為，提供一種用於形成及測試半導體封裝件之電互連構件之系統，該系統容許實現簡化的QFN處理以更容易地生產QFN封裝半導體晶粒。
本發明之另一目的為，提供一種用於提供佈置在能夠在模封之後剝離之犧牲承載座上之半導體封裝件之電互連構件之系統及處理，以產生具有端子銲墊之多個半導體封裝件之連續條帶，在任何兩個端子銲墊之間不存在電連接，以利於半導體封裝件之各種構件以下列方式進行測試：在使用最小量之金屬於其中之同時，能夠具有較高的電性效能，以利於半導體晶粒電連接至外部電子系統，例如系統板。在至少某些實施例中，在犧牲承載座被剝離後，其應該是可回收使用的或可使用於其它目的。
本發明之另一目的為，以下列方式提供半導體封裝件之電互連構件：從標準QFN組裝處理簡化和消除步驟，因而降低封裝件之組裝成本。
本發明之另一目的為，以下列方式提供半導體封裝件之電互連構件：容許包含超過兩列之輸入∕輸出端子及對於基於引線架之QFN封裝而言可用之輸入∕輸出端子之數量之許多倍。
本發明之另一目的為，以下列方式提供半導體封裝件之電互連構件：當與基於引線架之習知QFN封裝相比時，容許更大之設計彈性以納入特徵部，例如多電源及接地結構及多晶粒連接區域。
本發明之另一目的為，提供一種具有多個積體電路安裝封裝位置於其上之引線承載座，能夠以低成本及高品質方式加以製造。
本發明之另一目的為，提供用於與相鄰構件之電互連之半導體封裝件，該半導體封裝件很好地抵抗與其震動負載相關之損害。
本發明之另一目的為，提供一種具有多個積體電路安裝封裝位置之引線承載座，藉由使其中之多餘導電部分最小化而表現出高電性效能。
本發明之另一目的為，提供一種用於製造QFN或平面柵格陣列類型封裝件之載體，其不需要用於在半導體組裝處理期間安裝和固定半導體元件之單獨結構。
本發明之另一目的為，提供一種半導體封裝件，其減少當封裝材料及晶粒連接環氧樹脂加熱至高於該等材料之玻璃轉換溫度之溫度時之對於熱阻抗增加之傾向。
本發明之另一目的為，提供一種在半導體接合點與印刷電路板（PCB）之間具有減少熱阻抗之半導體封裝件。
本發明之另一目的為，提供一種半導體封裝件，其消除了在封裝件之加熱與冷卻時，由於差別熱膨脹而在晶粒連接銲墊與半導體晶粒之間所引發之應力。
仔細閱讀本文中之實施方式、對應的圖式及申請專利範圍後，本發明之其它目的將會變得清楚。
參考圖式，其中類似的元件符號表示類似的零件，圖6及7說明根據本揭露內容之實施例之代表性引線承載座結構或引線承載座10之部分，其包含暫時支撐層或暫時支撐件20，暫時支撐層或暫時支撐件20提供複數封裝位置12以支持其上之複數對應封裝件100（例如，如圖9及10所示，QFN封裝件）之加工、組裝或製造。每一封裝位置12及因此每一封裝件100包含或包括至少一半導體晶粒、積體電路晶片、積體電路、及∕或其它微電子元件60在其中，並且提供至少一或通常複數輸入∕輸出電訊號傳送路徑、耦接、或連接至這樣的元件60（例如，上百個這樣的路徑），如下所述。為了簡潔及便於了解之目的，在根據本揭露內容之實施例中，可併入引線承載座10、封裝位置12及封裝件100中之半導體晶粒、積體電路晶片、積體電路、及∕或其它類型的微電子元件60在下文中將被稱為積體電路晶片60。
在各種實施例中，暫時支撐件20包含或為薄的、平面的耐高溫材料，例如不銹鋼。暫時支撐件20包含頂表面22，引線承載座10之其它部分係加工、組裝、製造於頂表面22上，如下文所述。暫時支撐件20之邊緣24定義了暫時支撐件20之周緣。在此代表性實施例中，暫時支撐件20通常是矩形的，但在其它實施例中暫時支撐件20可能具有其它形狀。
暫時支撐件20之頂表面22係支撐複數封裝位置12於其上，其中每一封裝位置12包含至少一晶粒連接區域30加上至少一及通常複數之導電端子銲墊40，導電端子銲墊40與每一晶粒連接區域30連結或在其周圍。例如，複數晶粒連接區域30及端子銲墊40可配置在封裝位置12之暫時支撐件20上，且多個端子銲墊40圍繞著每一晶粒連接區域30。因此，根據本揭露內容之實施例，一特定晶粒連接區域30可被定義為在一特定封裝位置12中之一預定區域，在其中積體電路晶片60可放置或安裝在暫時支撐件20上，俾使在封裝件100之組裝或製造期間，積體電路晶片60被封裝位置12之對應端子銲墊40所圍繞。在圖7中之虛線Y通常說明可界定每一封裝位置12及因此每一封裝件100之邊界之方式。
為了簡潔及便於了解之目的，顯示在圖6及7中之代表性實施例透過一典型實施例而被顯著地簡化，其中每一封裝位置12係顯示為僅僅包含四個端子銲墊40在每一晶粒連接區域30之周圍；對應至圖8之封裝位置12之積體電路晶片60係顯示為具有上表面64，上表面64僅僅包含四個輸入∕輸出接合點62，其係打線接合至封裝位置之晶粒連接區域30之四個端子銲墊40。熟悉此項技藝者將了解，在典型的實施例中，積體電路晶片60可包含許多輸入∕輸出接合點62，例如，可能數以百計的輸入∕輸出接合點62。對應地，許多端子銲墊40存在於每一晶粒連接區域30之周圍，例如，可能存在數以百計的端子銲墊40。這樣的端子銲墊40通常以多個列存在，包含最接近晶粒連接區域30之最內側列、與晶粒連接區域30離最遠之端子銲墊40之最外側列、以及在端子銲墊40之最內側列與最外側列之間之可能的一或多個中間列。此外，某些或全部的端子銲墊40可能小於或大於在此代表性實施例中所繪示之晶粒連接區域30。
對於任何特定的引線承載座10，其封裝位置12之端子銲墊40可具有各種幾何形狀及位置，但端子銲墊40通常由類似或相同的材料所形成。具體而言，端子銲墊40通常由可燒結的∕已燒結的導電材料所形成。根據數個實施例，端子銲墊40包含或開始為至少一導電材料之粉末（例如銀）與懸浮成分混合，懸浮成分包含一有機流體、或複數有機流體之組合，其具有在5及25重量百分比之間之導電材料於其中。懸浮成分通常用以提供銀粉一漿料稠度或其它可流動及觸變特性，黏度在從20 Pas至50,000 Pas之範圍內，俾使銀粉可以最適當地加以處理、操作、及∕或流動以呈現用於銲墊40之所欲的幾何形狀。
以定義端子銲墊40之方式，將包含銀粉之懸浮成分塗佈至暫時支撐件20上之位置， 如下參考圖12-14之進一步描述。在塗佈至暫時支撐件20上之預期位置之後，懸浮成分及銀粉及∕或其它導電金屬粉末之混合物被加熱至燒結溫度。由於這樣的加熱，懸浮成分沸騰成為氣體並且離開引線架10；金屬粉末被燒結成為單一塊體，具有端子銲墊40所欲之形狀。
暫時支撐件20具有熱特性，俾使至少上達形成銲墊40之導電材料之燒結溫度時，其維持其撓性及想要的強度及其它性質。通常，此燒結溫度接近燒結成為銲墊40之金屬粉末之熔點。
更具體而言，參考圖11-14，呈現引線承載座10之橫剖面圖式，顯示根據本揭露內容之實施例用以形成端子銲墊40之代表性連續步驟。最初，提供暫時支撐件20，如圖11所示。其次，如圖12所示，根據預定圖案將暫時形成材料80放置、配置或沉積在暫時支撐件20上，預定圖案具有開口或孔洞於其中，開口或孔洞係對應至待形成端子銲墊40之位置或地點。暫時形成材料80包含長的高分子量聚合物或由其所形成，長的高分子量聚合物被選擇以完全蒸發或燒光，不留下殘餘物或灰分。取決於實施例之細節，此形成材料80可被印刷至引線承載座10上、或可被蝕刻成為預先放置在暫時支撐件20上或以其它方式形成之連續材料。
暫時形成材料80之側表面82定義了在暫時形成材料80所佔據之區域之間之空隙83之邊界或邊緣。以圖13所示之方式，使金屬粉末及懸浮成分之混合物流至空隙83中，以填充這些空隙83。當燒結處理發生且暫時支撐件20與暫時形成材料80及金屬粉末及懸浮混合物被加熱至該混合物之燒結溫度時，不只金屬粉末燒結且懸浮成分揮發及離開，而且暫時形成材料80也揮發及離開在引線承載座10各處之封裝位置12。因此，在燒結之後，僅有由已燒結的金屬材料所形成之端子銲墊40留存在暫時支撐件20上，如圖14所示。
端子銲墊40可能具有各種不同的尺寸及幾何形狀。在各種實施例中，端子銲墊40包含實質上平坦的頂側42，如圖8及9所示，頂側42係配置於實質底側44之對面，如圖8-10所示。通常，每一端子銲墊40之上側42位在共同平面中。然而，在某些實施例中，不同端子銲墊40之上側42具有不同的高度，且這些側42可能為完全平面以外之形式。
端子銲墊40之邊緣46定義了端子銲墊40之周緣或周緣形狀。此邊緣46通常非定位於與暫時支撐件20垂直之平面內，而是具有斜度或是配置為曲線俾使至少局部底切或懸伸存在，其中每一邊緣46之上寬度（亦即，更遠離暫時支撐件20之頂表面22）懸伸於每一邊緣46之下寬度（亦即，較接近或在暫時支撐件20之頂表面22處）。此懸伸關係可為連續的，例如，以圖13及14所示之方式使邊緣46具有斜度。在例如圖18所示之另一形式中，邊緣46可具有其它外形（例如階梯狀外形），並且仍延著其高度而提供某種型式之底切或懸伸輪廓。在其它實施例中，只要邊緣46對應至其上寬度之至少某些部分突出於邊緣46較接近其下寬度之一部分，即提供了懸伸之形式。雖然顯示在代表性實施例中之每一端子銲墊40之每一邊緣46具有懸伸外形，但在某些實施例中，某些或每一端子銲墊40之某些邊緣46具有這樣的懸伸外形。
在端子銲墊40之形成期間，每一端子銲墊40之底側44位於或支撐於暫時支撐件20之頂表面22上，如圖7所示之方式。如下之進一步描述，每一端子銲墊40之底側44形成表面安裝接合點90，表面安裝接合點90保持露出於包含該端子銲墊40之封裝件100之下側上，如圖10所示之方式。
在端子銲墊40形成之後，可將積體電路晶片60放置或安裝在與其對應之封裝位置12、在暫時支撐件20之晶粒連接區域30上，如圖15所示之方式。關於將積體電路晶片60安裝在晶粒連接區域30上，如圖19所示，每一積體電路晶片60包含定義其下部之基底66。在數個實施例中，積體電路晶片60之基底66係以一或更多材料（例如金、鉑、銀、及∕或這類材料之合金之薄層）加以處理或塗佈。在準備將積體電路晶片60放置或安裝在暫時支撐件20上時，將暫時黏著層35施加至在暫時支撐件20上之晶粒連接區域30上，暫時黏著層35包含或為習知的晶粒連接材料，選擇為低成本及對積體電路晶片60之已處理基底66之低黏著力（相對於其黏著至暫時支撐件20之頂表面22）。放置積體電路晶片60之已處理基底66以與暫時黏著層35接觸，暫時黏著層35與暫時支撐件20上之晶粒連接區域30接觸。因此，暫時黏著層35做為在暫時支撐件20之頂表面22與積體電路晶片60之已處理基底66之間之中介層。如下之進一步描述，暫時黏著層35有助於乾淨地分離暫時支撐件20與積體電路晶片60之已處理基底66。在將積體電路晶片60安裝於暫時支撐件20之特定晶粒連接區域30上之前，每一積體電路晶片60可能具有施加至其已處理基底66之對應的暫時黏著層35。
如熟悉此項技藝者所能輕易了解，一旦積體電路晶片60已經放置或安裝在晶粒連接區域30上，如圖8所示，則在每一積體電路晶片60之上表面64上之複數輸入∕輸出接合點62可藉由打線接合件50而選擇性地電耦接或連接至端子銲墊40，如圖8、9、15所示之方式。對任何特定積體電路晶片60而言，打線接合件50通常終止於積體電路晶片60上之每一輸入∕輸出接合點62與周圍的端子銲墊40之間。因此，每一打線接合件50具有在端子銲墊端對面之一晶片端。
在打線接合件50已經形成於積體電路晶片60之輸入∕輸出接合點62與其對應的端子銲墊40之後，執行模封處理，在模封處理期間使模封化合物70流動於引線承載架10之整個頂表面22上。模封化合物70通常在一溫度會熔化，且當維持在該相同溫度一段時間（在從20秒至200秒之範圍）之後會聚合及固化。模封化合物70係由習知的非導電或實質非導電材料所形成，俾使端子銲墊40彼此為電隔離。
模封化合物在暫時支撐件20之頂表面22上完全包覆在引線承載座10之封裝位置12上之端子銲墊40、打線接合件50及積體電路晶片60每一者，如圖16所示之方式。更具體而言，模封化合物70模封暫時支撐件20之頂表面22，並且包覆在暫時支撐件20之頂表面22上暴露至模封化合物70之結構。模封化合物70不包覆直接面對暫時支撐件20且與暫時支撐件20相鄰之結構。因此，在模封處理期間，模封化合物70不包覆每一端子銲墊40之底側44（其對於任何特定封裝件100形成其表面安裝接合點90，如圖10所示）、與每一積體電路晶片60之已處理基底66接觸之暫時黏著層35、及每一積體電路晶片60之已處理基底66（其亦保留任何特定封裝件100之一露出部分，如圖10所示，並因此可被定義為或形成表面安裝接合點90而保持露出在封裝件100之下側，如圖10所示）。
在模封化合物70已經硬化之後，已硬化模封化合物70及包覆於其中之結構加上暫時支撐件20可被定義為組裝後引線承載架10。可以圖19所指之方式將暫時支撐件20從組裝後引線承載架10剝離，以產生獨立的模封後引線承載架10’，如圖17所示。獨立的模封後引線承載架10’包含封裝位置12之條帶、陣列、或矩陣，其中相鄰及鄰接的封裝位置藉由已硬化模封化合物70在結構上彼此互連。
藉由沿著封裝位置之邊緣或邊界（例如，對應至圖7所示之虛線Y）而切割或鋸切獨立的模封後引線承載架10’，可從獨立的模封後引線承載架10’形成個別封裝件100。如圖10所示，每一封裝件100包含頂部102、相對的底部104、及周圍側106。對於任何特定的封裝件100而言，對應於封裝件100之端子銲墊40之表面安裝接合點90、及封裝件100之積體電路晶片60之已處理基底66保持露出在封裝件100之底部104上，如圖10所示。
有利地，根據本揭露內容之實施例所製造之引線承載架10不包含先前技術引線架1中之短路結構6及連結桿3。因此，相較於先前技術QFN封裝件P，根據本揭露內容之實施例所製造之封裝件100不包含連結桿3延伸於其中，封裝件100無需具有任何不必要的導電材料延伸於其中或從其延伸。根據本揭露內容之實施例之封裝件100因此不會如同先前技術QFN封裝件P般遭受相同的寄生電容問題，且適合使用於在較高頻率操作之積體電路晶片60。
如上所示，端子銲墊40之邊緣具有懸伸或底切輪廓。在模封處理期間，模封化合物70流動於每一端子銲墊40與鄰近的端子銲墊40與其對應的積體電路晶片60之間。由於端子銲墊40之邊緣46之懸伸或底切輪廓，模封化合物70有效形成連鎖結構或連鎖物72，其天生在結構上接合或機械上自我接合模封化合物70與端子銲墊40之邊緣46，如圖16所示之方式。更具體言之，連鎖物72之邊緣或邊沿與端子銲墊之底切或懸伸邊緣46接合，以抵擋端子銲墊40之向下垂直移位而離開已硬化模封化合物70。連鎖物72因此易於保持或固定端子銲墊40於模封化合物70內之位置上，且有助於防止端子銲墊40從打線接合件50脫離。當暫時支撐件20從引線承載座被移除或剝離時，這樣的脫離傾向首先被阻止，且當封裝件100在使用中且可能經歷震動負載（震動負載可能使端子銲墊40從打線接合件50及∕或封裝件100脫離）時，再次被阻止。這些連鎖物72可能具有各種不同的形狀，如與銲墊40之輪廓邊緣46相關或藉由銲墊40之輪廓邊緣46所界定。連鎖物72之形狀原本係基於暫時形成材料80之側表面82之外形或由其所決定，如圖12及13所示。
參考圖19，位於每一積體電路晶片60之基底66與暫時支撐件20之間之暫時黏著層35包含一或更多材料，例如商用的環氧樹脂晶粒連接材料，例如Hysol® QMI538NB。每一積體電路晶片60之基底66可能被處理或塗佈著防止與黏著層35形成強鍵結之材料。這樣的處理可保護積體電路晶片60之基底66免受氧化，並且可提供高度可銲接的表面。如上所示，基底66可能被處理或塗佈著金、鉑、銀、或這類材料之合金之薄層。黏著層35被選擇以與暫時支撐件20之頂表面22形成兩倍至十倍強的黏著接合（相較於與積體電路晶片60之已處理基底66之表面），以在模封處理（模封處理將積體電路晶片60、端子銲墊40及打線接合件包覆在模封化合物70中）之後易於移除暫時支撐件20。
根據上述內容，當從組裝後引線承載座10移除暫時支撐件20時，暫時支撐件20乾淨地從模封化合物70及每一端子銲墊40之表面安裝接合點分離，但暫時黏著層35仍然連接至並且從每一積體電路晶片60之基底66乾淨地被移除。因此，在移除暫時支撐件20之後，在任何特定的封裝件100中，每一端子銲墊40之表面安裝接合點90及每一積體電路晶片60之基底66仍然露出，如圖10所示。可藉由習知的表面安裝銲接處理，將端子銲墊40之表面安裝接合點90及積體電路晶片60之已處理基底66，例如，表面安裝至表面安裝板。
參考圖18，其顯示替代的引線承載座110之細節。在此替代的引線承載座110中，暫時支撐件120具有位於或支撐於其上之替代的銲墊130。這些替代的銲墊130包含在底側134對面之頂側132，且具有階梯狀邊緣136於其上。此階梯狀邊緣136為上述之端子銲墊40上之邊緣46之替代邊緣。這樣的階梯狀邊緣136仍然提供與模封化合物70之連鎖物之形式，以利於將銲墊40固定在整個封裝件100中。
本文中之敘述係用以揭示根據本揭露內容之特定代表性實施例。顯而易見地，在不偏離本揭露內容或申請專利範圍之範圍下，可對於該等實施例進行各種的修改。
1‧‧‧引線架
2‧‧‧晶粒連接銲墊
3‧‧‧連結桿
4‧‧‧打線接合銲墊
5‧‧‧銲接接合點
6‧‧‧短路結構
7‧‧‧半導體晶粒或積體電路晶片
8‧‧‧打線接合件
9‧‧‧模封化合物
10‧‧‧引線承載座
12‧‧‧封裝位置
20‧‧‧暫時支撐件
22‧‧‧頂表面
24‧‧‧邊緣
30‧‧‧晶粒連接區域
35‧‧‧暫時黏著層
40‧‧‧端子銲墊
42‧‧‧上側
44‧‧‧底側
46‧‧‧邊緣
50‧‧‧打線接合件
60‧‧‧積體電路晶片
62‧‧‧輸入∕輸出接合點
64‧‧‧上表面
66‧‧‧基底
70‧‧‧模封化合物
72‧‧‧連鎖物
80‧‧‧暫時形成材料
82‧‧‧側表面
83‧‧‧空隙
90‧‧‧表面安裝接合點
100‧‧‧封裝件
110‧‧‧引線承載座
120‧‧‧暫時支撐件
130‧‧‧銲墊
132‧‧‧頂側
134‧‧‧底側
136‧‧‧邊緣
P‧‧‧封裝件
T‧‧‧模製成型帶
X‧‧‧線
Y‧‧‧線
圖1為一種簡化的先前技藝QFN引線架之透視圖，描繪先前技藝引線架技術。
圖2為圖1之細節部分之透視圖，其中之虛線表示沿著切割線以將個別封裝位置從引線架分離之位置。
圖3為先前技藝QFN封裝體P之透視圖，顯示積體電路晶片及打線接合件之配置，並且在虛線中說明包覆材料相對於在封裝件P中之其它導電結構之配置。
圖4為透視圖，類似於圖3所示之透視圖，但具有包覆模封化合物，且切除包覆模封化合物之部分以呈現封裝件P之內部結構。
圖5為透視圖，類似於圖4所示之透視圖，但是從下方，以說明可用於封裝件P之表面安裝於電子系統板上或在電氣系統內之其它界面之銲接接合點。
圖6為，根據本揭露內容之實施例，具有暫時支撐件之引線承載座之透視圖，在暫時支撐件上形成著多個不同的或個別的封裝位置。
圖7為圖6之引線承載座之部分之細節之透視圖，進一步說明在安裝積體電路或半導體晶粒、打線接合之連接、及包覆於模封化合物之前之每一封裝位置之細節。
圖8為，根據本揭露內容之實施例，在配置積體電路及打線接合件之後在引線承載座上之個別封裝位置之透視圖，在虛線中說明模封化合物之位置。
圖9為根據本揭露內容之實施例之透視圖，類似於圖8，但具有模封化合物包覆封裝件內之導電結構，且切除模封化合物之部分以呈現封裝件之內部細節。
圖10為，根據本揭露內容之實施例，從圖9之封裝件下方之透視圖，說明封裝件之表面安裝接合點。
圖11-17為根據本揭露內容之實施例之橫剖面圖，顯示用於製造引線承載座之代表性處理之態樣。
圖18為根據本揭露內容之實施例之透視圖，顯示引線承載座之部分，其包含端子銲墊，端子銲墊具有一或更多類型之邊緣外形，呈現與周圍的包覆模封化合物之不同的接合性質。
圖19為根據本揭露內容之實施例之橫剖面圖，說明當從引線承載座移除或剝離暫時支撐件時，積體電路晶片及其基底（黏著層施加至其）之配置。
10‧‧‧引線承載座
40‧‧‧端子銲墊
50‧‧‧打線接合件
60‧‧‧積體電路晶片
66‧‧‧基底
70‧‧‧模封化合物
72‧‧‧連鎖物
90‧‧‧表面安裝接合點

Claims (18)

  1. 一種用以組裝包覆在模封化合物中之封裝半導體晶粒之引線承載座，該引線承載座包含： 一模封化合物連續片，具有一頂側及相對的一背側，該模封化合物連續片包含一陣列之封裝位置，每一封裝位置對應至一半導體晶粒封裝件，每一封裝位置包含： 一半導體晶粒，具有一頂側及相對的一已處理基底，該已處理基底在該模封化合物連續片之該背側露出； 一組端子銲墊，每一端子銲墊具有一頂側及相對的一背側，該背側在該模封化合物連續片之該背側露出； 複數打線接合件，形成於在該半導體晶粒之該頂側上之一組輸入∕輸出接合點與在該組端子銲墊中之每一端子銲墊之該頂側之間；及 已硬化模封化合物，其包覆該半導體晶粒、該組端子銲墊、及該複數打線接合件。
  2. 如申請專利範圍第1項之用以組裝包覆在模封化合物中之封裝半導體晶粒之引線承載座，其中每一封裝位置不包含：該半導體晶粒被固定至其之一晶粒連接銲墊。
  3. 如申請專利範圍第1項之用以組裝包覆在模封化合物中之封裝半導體晶粒之引線承載座，其中該半導體晶粒之該已處理基底包含：施加至該半導體晶粒之一背側之金、鉑、銀、及∕或其合金之塗層。
  4. 如申請專利範圍第1項之用以組裝包覆在模封化合物中之封裝半導體晶粒之引線承載座，其中在每一封裝位置處，該半導體晶粒之露出的該已處理基底及每一端子銲墊之露出的該背側定義出對應至該封裝位置之該半導體晶粒封裝件之表面安裝接合點。
  5. 如申請專利範圍第1項之用以組裝包覆在模封化合物中之封裝半導體晶粒之引線承載座，更包含：一暫時支撐層，支撐該模封化合物連續片，該暫時支撐層具有一頂表面靠著該模封化合物連續片之該底表面。
  6. 如申請專利範圍第5項之用以組裝包覆在模封化合物中之封裝半導體晶粒之引線承載座，更包含：在每一封裝位置之一暫時黏著層，位於該半導體晶粒之該已處理基底與該暫時支撐層之該頂表面之間，其中該暫時黏著層可從該半導體晶粒之該已處理基底移除。
  7. 如申請專利範圍第6項之用以組裝包覆在模封化合物中之封裝半導體晶粒之引線承載座，其中該暫時黏著層包含一習知晶粒連接材料，該習知晶粒連接材料對該暫時支撐層之該頂表面之黏著程度高於對該半導體晶粒之該已處理基底之黏著程度。
  8. 如申請專利範圍第6項之用以組裝包覆在模封化合物中之封裝半導體晶粒之引線承載座，其中每一端子銲墊包含一燒結後材料，該燒結後材料黏著至該暫時支撐層之該頂表面。
  9. 如申請專利範圍第8項之用以組裝包覆在模封化合物中之封裝半導體晶粒之引線承載座，其中每一端子銲墊具有一高度及一周緣，其中至少一端子銲墊之該周緣包含一懸伸區域，該懸伸區域使得該端子銲墊之一上部側向延伸超出該端子銲墊之一下部，其中該懸伸區域與該已硬化模封化合物連鎖，以阻止該端子銲墊從該已硬化模封化合物向下垂直移位。
  10. 如申請專利範圍第9項之用以組裝包覆在模封化合物中之封裝半導體晶粒之引線承載座，其中在每一封裝位置處，每一端子銲墊對該暫時支撐層之該頂表面之黏著程度係小於該端子銲墊之該周緣對該已硬化模封化合物之黏著程度。
  11. 如申請專利範圍第10項之用以組裝包覆在模封化合物中之封裝半導體晶粒之引線承載座，其中該暫時支撐層係可從該模封化合物連續片剝離移除的。
  12. 一種半導體晶粒封裝件，具有一頂側及相對的一背側，該半導體晶粒封裝件包含： 一半導體晶粒，具有一頂側及相對的一已處理基底，該已處理基底在該半導體晶粒封裝件之該背側露出； 一組端子銲墊，每一端子銲墊具有一頂側及一背側，該背側在該半導體晶粒封裝件之該背側露出； 複數打線接合件，形成於在該半導體晶粒之一頂表面上之一組輸入∕輸出接合點與在該組端子銲墊中之每一端子銲墊之該頂表面之間；及 已硬化模封化合物，包覆該半導體晶粒、該組端子銲墊、及該複數打線接合件， 其中該半導體晶粒封裝件不包含：該封裝位置之該半導體晶粒被固定至其之一晶粒連接銲墊。
  13. 如申請專利範圍第12項之半導體晶粒封裝件，其中該半導體晶粒封裝件係一四面扁平無引線（QFN）封裝件。
  14. 如申請專利範圍第12項之半導體晶粒封裝件，其中該半導體晶粒之該已處理基底包含：施加至該半導體晶粒之一背側之金、鉑、銀、及∕或其合金之塗層。
  15. 如申請專利範圍第12項之半導體晶粒封裝件，其中每一端子銲墊具有一高度及一周緣，其中至少一端子銲墊之該周緣包含一懸伸區域，該懸伸區域使得該端子銲墊之一上部側向延伸超出該端子銲墊之一下部，其中該懸伸區域與該已硬化模封化合物連鎖，以阻止該端子銲墊從該已硬化模封化合物向下垂直移位。
  16. 一種藉由引線承載座以製造封裝半導體晶粒之方法，該方法包含： 提供一暫時支撐層，該暫時支撐層具有一頂側，複數半導體晶粒封裝件待組裝於該頂側上於對應的複數封裝位置，每一封裝位置包含該暫時支撐層之一預定部分區域於該頂側上，及具有一晶粒連接區域於其中； 以一預定圖案將帶有一可燒結金屬之一漿料配置在該暫時支撐層之該頂側上； 燒結該漿料，以形成一組端子銲墊於每一封裝位置處，每一端子銲墊具有一頂側及相對的一背側，該背側黏著於該暫時支撐層，其中該組端子銲墊係根據該漿料之該預定圖案而配置在該封裝位置之該晶粒連接區域之外部； 在每一封裝位置處，安裝一半導體晶粒至該封裝位置之該晶粒連接區域，該安裝係藉由配置一暫時黏著層在該暫時支撐層之該頂表面上之該晶粒連接區域中、及配置該半導體晶粒之一已處理基底在該暫時支撐層上，俾使該暫時黏著層介於該半導體晶粒之該已處理基底與該暫時支撐層之該頂表面之間； 在每一封裝位置處，選擇性形成複數打線接合件在該半導體晶粒之一頂側之一組輸入∕輸出端子與在該組端子銲墊中之每一端子銲墊之該頂側之間； 形成一模封封裝位置連續片，該形成係藉由將一模封化合物塗佈至整個該等封裝位置，俾使形成在每一封裝位置處之該半導體晶粒、該組端子銲墊、及該複數打線接合件係包覆在該模封化合物中； 從該模封封裝位置連續片剝離該暫時支撐層及從該模封封裝位置連續片之該半導體晶粒之該已處理基底移除該暫時黏著層；及 將在該模封封裝位置連續片中之複數個別封裝位置彼此分離，藉此形成複數個別封裝件，該複數個別封裝件每一者包含一所選的半導體晶粒及電耦接至其之一組所選的端子銲墊，其中每一封裝件包含一頂側及相對的一底側，在該底側處該所選的半導體晶粒之該已處理基底及在該封裝件之該組所選的端子銲墊中之每一端子銲墊之該底側係露出，藉此形成該封裝件之複數表面安裝接合點。
  17. 如申請專利範圍第16項之藉由引線承載座以製造封裝半導體晶粒之方法，更包含：在每一封裝位置處，避免提供該封裝位置之該半導體晶粒可固定於上之一晶粒連接銲墊。
  18. 如申請專利範圍第16項之藉由引線承載座以製造封裝半導體晶粒之方法，其中在每一封裝位置處，該暫時黏著層包含一習知晶粒連接材料，該習知晶粒連接材料對該暫時支撐層之該頂表面之黏著程度高於對配置在該封裝位置處之該半導體晶粒之該已處理基底之黏著程度。
TW105113795A 2015-05-04 2016-05-04 不具有晶粒連接墊之引線承載座結構及由該結構形成的封裝 TW201709456A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562156488P 2015-05-04 2015-05-04
US201562156983P 2015-05-05 2015-05-05

Publications (1)

Publication Number Publication Date
TW201709456A true TW201709456A (zh) 2017-03-01

Family

ID=57218010

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105113795A TW201709456A (zh) 2015-05-04 2016-05-04 不具有晶粒連接墊之引線承載座結構及由該結構形成的封裝

Country Status (8)

Country Link
US (1) US20180047588A1 (zh)
JP (1) JP2018514947A (zh)
KR (1) KR20180002812A (zh)
CN (1) CN107912069A (zh)
HK (1) HK1247441A1 (zh)
PH (1) PH12017501998A1 (zh)
TW (1) TW201709456A (zh)
WO (1) WO2016179278A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI718947B (zh) * 2020-05-13 2021-02-11 強茂股份有限公司 半導體封裝元件及其製造方法
US11562947B2 (en) 2020-07-06 2023-01-24 Panjit International Inc. Semiconductor package having a conductive pad with an anchor flange

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016112289B4 (de) * 2016-07-05 2020-07-30 Danfoss Silicon Power Gmbh Leiterrahmen und Verfahren zur Herstellung desselben
US10577130B1 (en) * 2016-12-07 2020-03-03 Space Systems/Loral, Llc Flexible radio frequency converters for digital payloads
US9978613B1 (en) * 2017-03-07 2018-05-22 Texas Instruments Incorporated Method for making lead frames for integrated circuit packages
CN112908862A (zh) * 2021-01-22 2021-06-04 山东盛品电子技术有限公司 一种无上片胶固定的芯片背面裸露封装方法及芯片

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3668101B2 (ja) * 2000-07-05 2005-07-06 三洋電機株式会社 半導体装置
KR100987376B1 (ko) * 2003-08-27 2010-10-12 삼성에스디아이 주식회사 리튬전지용 결합제와 전극 및 이를 채용한 리튬전지
US7205178B2 (en) * 2004-03-24 2007-04-17 Freescale Semiconductor, Inc. Land grid array packaged device and method of forming same
US9324672B2 (en) * 2009-08-21 2016-04-26 Stats Chippac, Ltd. Semiconductor device and method of forming dual-active sided semiconductor die in fan-out wafer level chip scale package
US7883991B1 (en) * 2010-02-18 2011-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Temporary carrier bonding and detaching processes
US8643165B2 (en) * 2011-02-23 2014-02-04 Texas Instruments Incorporated Semiconductor device having agglomerate terminals
EP2742528A4 (en) * 2011-08-11 2015-03-25 Eoplex Ltd CONDUCTOR BRACKET WITH MULTI-MATERIAL PRINTED BOX COMPONENTS
JP5983519B2 (ja) * 2012-04-24 2016-08-31 信越化学工業株式会社 ウエハ加工体、ウエハ加工用部材、ウエハ加工用仮接着材、及び薄型ウエハの製造方法
JP2015527753A (ja) * 2012-09-07 2015-09-17 イオプレックス リミテッド 印刷形成による端子パッドを有するリードキャリア
US9269623B2 (en) * 2012-10-25 2016-02-23 Rohm And Haas Electronic Materials Llc Ephemeral bonding
JP6033734B2 (ja) * 2013-04-30 2016-11-30 日東電工株式会社 フィルム状接着剤、ダイシングテープ一体型フィルム状接着剤、及び、半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI718947B (zh) * 2020-05-13 2021-02-11 強茂股份有限公司 半導體封裝元件及其製造方法
US11562947B2 (en) 2020-07-06 2023-01-24 Panjit International Inc. Semiconductor package having a conductive pad with an anchor flange

Also Published As

Publication number Publication date
JP2018514947A (ja) 2018-06-07
KR20180002812A (ko) 2018-01-08
CN107912069A (zh) 2018-04-13
PH12017501998A1 (en) 2018-03-26
WO2016179278A1 (en) 2016-11-10
HK1247441A1 (zh) 2018-09-21
US20180047588A1 (en) 2018-02-15

Similar Documents

Publication Publication Date Title
TW201709456A (zh) 不具有晶粒連接墊之引線承載座結構及由該結構形成的封裝
US7799611B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US8415789B2 (en) Three-dimensionally integrated semicondutor device and method for manufacturing the same
US8749035B2 (en) Lead carrier with multi-material print formed package components
KR102126009B1 (ko) 인쇄 형태의 단자 패드를 갖는 리드 캐리어
US6812552B2 (en) Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6258632B1 (en) Molded packaging for semiconductor device and method of manufacturing the same
US8865524B2 (en) Lead carrier with print-formed package components
US20150194322A1 (en) Lead carrier with thermally fused package components
CN107960132B (zh) 带有印刷成形封装部件和导电路径再分布结构的引线载体
WO2004064144A2 (en) Semiconductor packaging with a partially prepatterned lead frame and method of manufacturing the same
KR19980042617A (ko) 웨이퍼 레벨 패키징
EP2733727B1 (en) Packaging method of quad flat non-leaded package
CN111602242A (zh) 具有电镀区域的引线框架管芯桨状件
JP2008091418A (ja) 半導体装置及びその製造方法
CN100456442C (zh) 具有支撑部的半导体封装结构及其制法
JP4668729B2 (ja) 半導体装置の製造方法