TW201611001A - 半導體記憶裝置 - Google Patents

Abstract

本發明之實施形態係提供一種可使動作可靠性提昇之半導體記憶裝置。 實施形態之半導體記憶裝置包括：第1記憶胞、第2記憶胞、電性地連接於上述第1記憶胞之第1位元線、電性地連接於上述第2記憶胞之第2位元線、具有電性地連接於上述第1位元線之第1感測節點且感測該第1感測節點之電位之第1感測模組、及具有電性地連接於上述第2位元線之第2感測節點且感測該第2感測節點之電位之第2感測模組，且上述第1感測模組中之感測期間與上述第2感測模組中之感測期間不同。

Description

半導體記憶裝置 [關連申請案]

本申請案享有以日本專利申請案2014-187076號(申請日：2014年9月12日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。

本實施形態係關於一種半導體記憶裝置。

已知三維地排列有記憶胞之NAND(Not AND，反及)型快閃記憶體。

本發明之實施形態係提供一種可使動作可靠性提昇之半導體記憶裝置。

實施形態之半導體記憶裝置包括：第1記憶胞、第2記憶胞、電性地連接於上述第1記憶胞之第1位元線、電性地連接於上述第2記憶胞之第2位元線、具有電性地連接於上述第1位元線之第1感測節點且感測該第1感測節點之電位之第1感測模組、及具有電性地連接於上述第2位元線之第2感測節點且感測該第2感測節點之電位之第2感測模組，且上述第1感測模組中之感測期間與上述第2感測模組中之感測期間不同。

1‧‧‧記憶體系統

40‧‧‧半導體基板

41、42(42-1~42-5)‧‧‧絕緣膜

43-1~43-4‧‧‧半導體層

44‧‧‧鰭型結構

44-1~44-3‧‧‧第奇數個鰭型結構

44-2~44-4‧‧‧第偶數個鰭型結構

45‧‧‧閘極絕緣膜

46‧‧‧電荷蓄積層

47‧‧‧區塊絕緣膜

48‧‧‧控制閘極

100‧‧‧半導體記憶裝置

101‧‧‧半導體基板

101a‧‧‧n型井

101b‧‧‧p型井

101c‧‧‧n型擴散層

110‧‧‧周邊電路

111‧‧‧定序器

112‧‧‧電荷泵

113‧‧‧暫存器

114‧‧‧驅動器

120‧‧‧核心部

130‧‧‧記憶胞陣列

131‧‧‧NAND字串

140‧‧‧感測電路

141‧‧‧感測模組

141a、143f、144e、144f、144g、144h‧‧‧pMOS電晶體

142‧‧‧銜接部

142a、142b、142c、143a、143b、143c、143d、143e、143‧‧‧感測放大器

143g、143h、143i、143j、144a、144b、144c、144d‧‧‧nMOS電晶體

143j‧‧‧電容元件

144‧‧‧資料鎖存器

145a、145b‧‧‧電晶體

146‧‧‧感測放大器/資料鎖存器

146-1‧‧‧第1動態資料快取記憶體

146-1a、146-1b‧‧‧nMOS電晶體

146-2‧‧‧第2動態資料快取記憶體

146-2a、146-2b‧‧‧nMOS電晶體

146-3‧‧‧第3動態資料快取記憶體

146-3a、146-3b‧‧‧nMOS電晶體

146-4‧‧‧臨時資料快取記憶體

146-4a‧‧‧電容

146-5‧‧‧第1資料快取記憶體

146-5a、146-5c‧‧‧時控反相器

146-5b‧‧‧nMOS電晶體

146-6‧‧‧第2資料快取記憶體

146-6a、146-6b‧‧‧時控反相器

146-6b、146-6d‧‧‧nMOS電晶體

150‧‧‧列解碼器

200‧‧‧記憶體控制器

201‧‧‧主介面電路

202‧‧‧緩衝記憶體

203‧‧‧CPU

204‧‧‧緩衝記憶體

205‧‧‧NAND介面電路

206‧‧‧ECC電路

230‧‧‧記憶胞陣列

300‧‧‧主器件

BC1~BC8、SC‧‧‧觸點插塞

BL(BL0~BL(L-1))‧‧‧位元線

BLGP1‧‧‧第1組位元線

BLGP2‧‧‧第2組位元線

BLGP3‧‧‧第3組位元線

BLGP4‧‧‧第4組位元線

BIASe、BIASo、BLC、BLC2、BLS、BLQ、BLPRE、BLX、BLCE、CLK、EQ2、HLL、LAT2、LSA、SEN2、SLI、STB、STI、PCn、VPRE、XXL‧‧‧信號

BLe‧‧‧偶數位元線

BLo‧‧‧奇數位元線

BLCe‧‧‧偶數位元線BLe之信號

BLCo‧‧‧奇數位元線BLo之信號

BLCRL‧‧‧接地電位

BLK(BLK0、BLK1、BLK2、…)‧‧‧區塊

CSG(CSG1~CSG4)‧‧‧行選擇閘極

CT、CT0_0~CT3_0‧‧‧觸點

dT1、dT1a、dT1b、dT2、dT2a、dT2b、dt3、dT3a、dT3b、dT4、dT4a、dT4b、dT5、dT5a、dT5b、dT6、dT6a、dT6b‧‧‧時刻

D1~D5‧‧‧方向

GR‧‧‧字串組

GR1、GR3‧‧‧第奇數個字串組

GR2、GR4‧‧‧第偶數個字串組

GR1-1~GR4-1‧‧‧記憶體單元MU1之字串組GR

GR1-2~GR4-2‧‧‧記憶體單元MU2之字串組GR

GSL1、GSL2‧‧‧選擇閘極線

GP1~GP4‧‧‧第1組~第4組

Lisrc、LIsrc_0、LIsrc_1‧‧‧源極線觸點

MT(MT0~MT47)‧‧‧記憶胞電晶體

MU(MU1、MU2)‧‧‧記憶體單元

N1、N2、N3(SEN、SEN1)、N4(LBUS)、N5(LAT)、N6(INV)、INV、SRCGND‧‧‧節點

SGD0~SGD3、SGS‧‧‧選擇閘極線

SL‧‧‧源極線

ST1、ST2‧‧‧選擇電晶體

SP‧‧‧半導體柱

SP~SP8、SP0_0、SP0_1、…、SP1_0、SP1_1、…、SP2_0、SP2_1、…、SP_3_0、SP3_1、…、SP4_0、SP4_1、…、SP5_0、SP5_1、…、SP6_0、SP6_1、…、SP7_0、SP7_1、…、SP8_0、SP8_1、…‧‧‧半導體柱群

SPGP1‧‧‧第1半導體柱群

SPGP2‧‧‧第2半導體柱群

SPGP3‧‧‧第3半導體柱群

SR1~SR4‧‧‧NAND字串

SSL1~SSL4‧‧‧控制信號線

SU0~SU3‧‧‧字串單元

TA0~TA12、TB0~TB23、TC0~TC20、TD0~TD27、TE0~TE12、TF0~TF15、TG0~TG20、TH0~TH9‧‧‧時刻

VBL、VBLC、VH‧‧‧電壓

Vt‧‧‧電晶體之閾值電壓

WL、WL0~WL47‧‧‧字元線

圖1係表示包含半導體記憶裝置之記憶體系統之構成之圖。

圖2係NAND型快閃記憶體之方塊圖。

圖3係表示記憶胞陣列之構成之圖。

圖4係表示NAND型快閃記憶體所具備之源極線觸點LIsrc與半導體柱之關係之剖視圖。

圖5係表示NAND型快閃記憶體所具備之源極線觸點LIsrc與半導體柱之關係之俯視圖。

圖6係表示感測模組之構成之電路圖。

圖7係第1實施形態之感測模組之各種控制信號之時序圖。

圖8係表示NAND型快閃記憶體所具備之源極線觸點LIsrc與半導體柱之關係之俯視圖。

圖9係變化例1之感測模組之各種控制信號之時序圖。

圖10係第2實施形態之感測模組之各種控制信號之時序圖。

圖11係變化例2之感測模組之各種控制信號之時序圖。

圖12係表示位元線與感測模組之連接關係之電路圖。

圖13係表示感測模組之構成之電路圖。

圖14係第3實施形態之感測模組之各種控制信號之時序圖。

圖15係變化例3之感測模組之各種控制信號之時序圖。

圖16係第4實施形態之感測模組之各種控制信號之時序圖。

圖17係變化例4之感測模組之各種控制信號之時序圖。

圖18係第5實施形態之感測模組之各種控制信號之時序圖。

圖19係變化例5之感測模組之各種控制信號之時序圖。

圖20係表示感測模組之構成之電路圖。

圖21係第6實施形態之感測模組之各種控制信號之時序圖。

圖22係變化例6之感測模組之各種控制信號之時序圖。

圖23係第7實施形態之感測模組之各種控制信號之時序圖。

圖24係變化例7之感測模組之各種控制信號之時序圖。

圖25係第8實施形態之感測模組之各種控制信號之時序圖。

圖26係變化例8之感測模組之各種控制信號之時序圖。

圖27係表示區塊BLK之一部分之電路圖。

圖28係表示區塊BLK之一部分之俯視圖。

圖29係區塊BLK之立體圖。

圖30係沿著圖28中之A-A線之剖視圖。

圖31係沿著圖28中之B-B線之剖視圖。

圖32係沿著圖28中之C-C線之剖視圖。

以下，參照圖式，對實施形態進行說明。於該說明時，縱貫全圖，對共用之部分標註共用之參照符號。

(第1實施形態)

對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，以記憶胞電晶體積層於半導體基板之上方之三維積層型NAND型快閃記憶體為例進行說明。

<關於記憶體系統之構成>

首先，對於包含本實施形態之半導體記憶裝置之記憶體系統之構成，利用圖1進行說明。

如圖1所示，記憶體系統1具備NAND型快閃記憶體100及記憶體控制器200。記憶體控制器200與NAND型快閃記憶體100亦可藉由例如其等之組合而構成一個半導體裝置，作為該例，可列舉如SD^TM卡之類的記憶卡、或SSD(solid state drive，固態驅動器)等。又，記憶體系統1亦可為更包含主器件300之構成。

NAND型快閃記憶體100係具備複數個記憶胞電晶體，且非揮發地記憶資料。NAND型快閃記憶體100之構成之詳細情況隨後記述。

記憶體控制器200係回應來自主器件300之命令，對NAND型快閃 記憶體100命令進行讀出、寫入、抹除等。

記憶體控制器200係包括主介面電路201、內建記憶體(RAM(Random Access Memory，隨機存取記憶體))202、處理機(CPU(Central Processing Unit，中央處理單元))203、緩衝記憶體204、NAND介面電路205、及ECC(Error Checking and Correcting，差錯校驗糾正)電路206。

主介面電路201係經由控制器匯流排而與主器件300連接，且施行記憶體控制器200與主器件300之通信。而且，主介面電路201係將自主器件300接收之命令及資料分別傳輸至CPU203及緩衝記憶體204。又，主介面電路201係回應CPU203之命令，將緩衝記憶體204內之資料向主器件300傳輸。

NAND介面電路205係經由NAND匯流排而與NAND型快閃記憶體100連接。而且，NAND介面電路205係施行NAND型快閃記憶體100與記憶體控制器200之通信。而且，NAND介面電路205係將自CPU203接收之命令傳輸至NAND型快閃記憶體100。又，NAND介面電路205係於資料之寫入時，將緩衝記憶體204內之寫入資料朝向NAND型快閃記憶體100傳輸。進而，NAND介面電路205係於資料之讀出時，將自NAND型快閃記憶體100讀出之資料朝向緩衝記憶體202傳輸。

CPU203係控制記憶體控制器200整體之動作。例如，CPU203於自主器件300接收到寫入命令時，發出基於NAND介面電路205之寫入命令。讀出及抹除時亦情況相同。又，CPU203係執行耗損平均等用以管理NAND型快閃記憶體100之各種處理。進而，CPU203係執行各種之運算。例如，CPU203執行資料之加密處理或隨機化處理等。再者，如上所述，即便於主器件300包含於記憶體系統1之情形時，CPU203亦施行記憶體系統1整體之動作。

ECC電路206係執行資料之錯誤校正(ECC：Error Checking and Correcting，差錯校驗糾正)處理。即，ECC電路206係於資料之寫入時，基於寫入資料產生奇偶校驗。而且，ECC電路206係於資料之讀出時，自上述奇偶校驗產生癥狀，檢測錯誤，從而校正錯誤。再者，CPU203亦可具有ECC電路206之功能。

內建記憶體202係例如DRAM(Dynamic Random Access Memor，動態隨機存取記憶體)等半導體記憶體，且用作CPU203之作業區域。而且，內建記憶體202係保持用以管理NAND型快閃記憶體100之韌體、或各種之管理表格等。

<關於半導體記憶裝置之構成>

其次，利用圖2，對半導體記憶裝置100之構成進行說明。

如圖2所示，NAND型快閃記憶體100大體上包括周邊電路110及核心部120。

核心部120具備記憶胞陣列130、感測電路140、及列解碼器150。

記憶胞陣列130具備複數個非揮發性記憶胞電晶體，且複數個非揮發性記憶胞電晶體分別與字元線及位元線建立聯繫。又，記憶胞陣列130具備作為複數個非揮發性記憶胞電晶體之集合之複數個(圖2之例中為3個)區塊BLK(BLK0、BLK1、BLK2、…)。區塊BLK成為資料之抹除單位，且同一區塊BLK內之資料被一次地抹除。區塊BLK分別具備作為串聯連接著記憶胞電晶體之NAND字串131之集合之複數個字串單元SU(SU0、SU1、SU2、…)。毋庸置疑，記憶胞陣列130內之區塊數、或1區塊BLK內之字串單元數係任意者。

列解碼器150係將區塊位址或頁面位址解碼，選擇對應之區塊之任一字元線。而且，列解碼器150係對選擇字元線及非選擇字元線施加適當之電壓。

感測電路140係具備複數個感測模組141，且於資料之讀出時， 感測自記憶胞電晶體讀出至位元線之資料。又，於資料之寫入時，將寫入資料傳輸至記憶胞電晶體。資料之對於記憶胞陣列130之讀出及寫入係以複數個記憶胞電晶體為單位實施。

周邊電路110具備定序器111、電荷泵112、暫存器113、及驅動器114。

定序器111係控制NAND型快閃記憶體100整體之動作。

驅動器114係將資料之寫入、讀出、及抹除所需之電壓供給至列解碼器150、感測電路140、及未圖示之源極線驅動器。

電荷泵112係使自外部賦予之電源電壓升壓，且將所需之電壓供給至驅動器114。

暫存器113係保持各種信號。例如，暫存器113保持資料之寫入或抹除動作之狀態，藉此，對控制器通知動作是否正常地完成。又，暫存器113亦可保持各種表格。

<記憶胞陣列>

繼而，利用圖3，對第1實施形態之記憶胞陣列130之構成之詳細情況進行說明。

NAND字串131各自包含例如48個記憶胞電晶體MT(MT0~MT47)、及選擇電晶體ST1、ST2。記憶胞電晶體MT具備包含控制閘極與電荷蓄積層之積層閘極，且非揮發地保持資料。再者，記憶胞電晶體MT之個數不僅限於48個，亦可為8個或6個、或32個、64個、128個等，該數並未限定。又，於不區別記憶胞電晶體MT0~MT47之情形時，則簡稱為記憶胞電晶體MT。

複數個記憶胞電晶體MT係以串聯連接之方式配置於選擇電晶體ST1、ST2間。

字串單元SU0~SU3各自之選擇電晶體ST1之閘極係分別連接於選擇閘極線SGD0~SGD3，選擇電晶體ST2之閘極係分別連接於選擇 閘極線SGS0~SGS3。與此相對，位於同一區塊BLK0內之記憶胞電晶體MT0~MT47之控制閘極係分別共通連接於字元線WL0~WL47。再者，於不區別字元線WL0~WL47之情形時，則簡稱為字元線WL。

即，相對於字元線WL0~WL47於同一區塊BLK0內之複數個字串單元SU0~SU3間共通地連接，選擇閘極線SGD、SGS即便為同一區塊BLK0內亦於每一字串單元SU0~SU3獨立分開。

於區塊BLK0中，圖3所示之行之構成係於紙面垂直方向上設置有複數個。於第1實施形態中，區塊BLK0包含例如4個字串單元SU(SU0~SU3)。又，各自之字串單元SU於圖3之紙面垂直方向上包含複數個NAND字串131。其他區塊BLK亦具有與區塊BLK0相同之構成。

又，記憶胞陣列130內矩陣狀配置之NAND字串131中之位於同一列之NAND字串131之選擇電晶體ST1之另一端係共通連接於任一位元線BL(BL0~BL(L-1)，(L-1)為1以上之自然數)。即，位元線BL係於複數個區塊BLK間，將NAND字串131共通地連接。又，選擇電晶體ST2之電流路徑之另一端係共通地連接於源極線SL。源極線SL係於例如複數個區塊間，將NAND字串131共通地連接。

如上所述，位於同一區塊BLK內之記憶胞電晶體MT之資料係被一次地抹除。相對於此，資料之讀取及編程係於任一區塊BLK之任一字串單元SU中之共通地連接於任一字元線WL之複數個記憶胞電晶體MT之每一個記憶胞電晶體MT中一次地進行。將以此方式被一次地寫入之單位稱作「頁面」。

關於記憶胞陣列130之構成，例如揭示於名為“三維積層非揮發性半導體記憶體”之2009年3月19日提出申請之美國專利申請案12/407,403號。又，揭示於名為“三維積層非揮發性半導體記憶體”之2009年3月18日提出申請之美國專利申請案12/406,524號、名為“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日提出申請之 美國專利申請案12/679,991號、及名為“半導體記憶體及其製造方法”之2009年3月23日提出申請之美國專利申請案12/532,030號。該等專利申請案係藉由參照而將其整體引用於本申請案說明書中。

<源極線觸點及基板觸點>

利用圖4及圖5，對於本實施形態之NAND型快閃記憶體所具備之源極線觸點LIsrc與半導體柱進行說明。

如圖4所示，於半導體基板101設置有n型井101a，且於n型井101a之表面區域設置有p型井101b。又，於p型井101b之表面區域，設置有n型擴散層101c。

記憶胞陣列130具備複數個板狀之源極線觸點LIsrc。源極線觸點LIsrc係設置於n型擴散層101c上。而且，源極線觸點LIsrc係經由觸點CT(未圖示)，而將半導體基板101與源極線(未圖示)電性地連接。

於區塊BLK0之邊界，例如配置有源極線觸點LIsrc_0。於區塊BLK0與相鄰於該區塊BLK0之區塊BLK1之邊界，配置有源極線觸點LIsrc_1。再者，於不區別源極線觸點LIsrc_0與LIsrc_1之情形時，則亦簡稱為源極線觸點LI等。

於記憶胞陣列130內，在相對於半導體基板垂直之方向(D3方向)上延伸地設置有半導體柱SP。各電晶體MT、ST1、ST2係以該半導體柱SP為中心軸，在D3方向上串聯連接。即，於包含半導體柱SP與多階地設置之字元線WL及選擇閘極線SGD、SGS之區域，配置有各電晶體MT、ST1、ST2。

繼而，利用圖5，對於D3方向上正交之D1-D2平面中之半導體柱SP之配置與位元線BL和半導體柱SP之連接關係進行說明。

如圖5所示，於記憶胞陣列130中，設置有在D1方向上與源極線觸點LIsrc_0相鄰之半導體柱SP0群(SP0_0、SP0_1、…)。又，於記憶 胞陣列130中，設置有在D4方向(D1-D2平面內且與D1方向及D2方向以特定之角度交叉)或D5方向(D1-D2平面內且與D1方向、D2方向、及D5方向以特定之角度交叉)上與半導體柱SP0群相鄰之半導體柱SP1群(SP1_0、SP1_1、…)。又，於記憶胞陣列130中，設置有在D4方向或D5方向上與半導體柱SP1群相鄰之半導體柱SP2群(SP2_0、SP2_1、…)。又，於記憶胞陣列130中，設置有在D4方向或D5方向上與半導體柱SP2群相鄰且在D1方向上與源極線觸點LIsrc_1相鄰之半導體柱SP3群(SP3_0、SP3_1、…)。再者，於不區別半導體柱SP0~SP3等之情形時，則亦簡稱為半導體柱SP等。

位元線BL0係連接於半導體柱SP0_0之觸點CT0_0。位元線BL1係連接於半導體柱SP2_0之觸點CT2_0。位元線BL2係連接於半導體柱SP1_0之觸點CT1_0。位元線BL3係連接於半導體柱SP3_0之觸點CT3_0。以同樣方式，將其他位元線BL經由觸點CT連接於半導體柱SP。再者，於不區別觸點CT0_0~CT3_0等之情形時，則亦簡稱為觸點CT等。

於本實施形態中，將與源極線觸點LIsrc相鄰之複數個半導體柱SP分類為第1組GP1，且將不與源極線觸點LIsrc相鄰之複數個半導體柱SP分類為第2組GP2。

更具體而言，於本實施形態中，將半導體柱SP0群、及半導體柱SP3群定義為屬於第1組GP1之第1半導體柱群SPGP1。又，將半導體柱SP1群、及半導體柱SP2群定義為屬於第2組GP2之第2半導體柱群SPGP2。

於本實施形態中，將與第1半導體柱群SPGP1連接之位元線BL亦稱為第1組位元線BLGP1等。將與屬於第2組之半導體柱SP連接之位元線BL亦稱為第2組位元線BLGP2等。

第1組位元線BLGP1與第2組位元線BLGP2之位元線電容(以下， 將位元線電容亦簡稱為電容)有時相應於複數個半導體柱SP間之距離、與半導體柱SP至源極線觸點LI_src為止之距離等而不同。於本實施形態中，定序器111係顧及第1組位元線BLGP1之電容與第2組位元線BLGP2之電容之差異，而使感測電路140進行動作。以下，對於感測電路140之動作，詳細地進行說明。

又，以下，為簡便起見，而對第1組位元線BLGP1之電容大於第2組位元線BLGP2之電容之情形進行說明。

<關於感測模組>

繼而，利用圖6，對感測模組141之構成進行說明。感測模組141係設於每一位元線BL中。

如圖6所示，感測模組141具備銜接部142、感測放大器143、資料鎖存器144、及pMOS(metal oxide semiconductor，金屬氧化物半導體)電晶體141a。

銜接部142具備nMOS電晶體142a。電晶體142a係於閘極被賦予信號BLS，且源極連接於位元線BL。電晶體142a係用以控制感測模組141與位元線BL之連接者。

感測放大器143具備nMOS電晶體143a、143b、143c、143d、143e、143g、143h、143i、143j、pMOS電晶體143f、及電容元件143j。

電晶體143a係用以控制資料之讀出時之位元線BL之預充電電位者，且源極連接於電晶體142a之汲極，於閘極被賦予信號BLC。電晶體143f係用以將位元線BL及電容元件143j進行充電者，且於閘極連接有節點INV，於源極被賦予電源電壓VDD。電晶體143b係用以將位元線BL進行預充電者，且於閘極被賦予信號BLX，且汲極連接於節點N1，源極連接於節點N2。電晶體143e係用以將電容元件143j進行充電者，且於閘極被賦予信號HLL，且汲極連接於節點N1，源極連接於 節點N3(SEN)。電晶體143d係用以於感測動作時將節點N3(SEN)進行放電者，且於閘極被賦予信號XXL，且汲極連接於節點N3(SEN)，源極連接於節點N2。電晶體143c係用以將位元線BL固定成固定電位者，且閘極連接於節點INV，汲極連接於節點N2，源極連接於節點SRCGND。

電容元件143j係於位元線BL之預充電時被充電，且一電極連接於節點N3(SEN)，於另一電極被賦予信號CLK。

電晶體143g係用以於感測動作前將節點N3(SEN)進行放電者，且於閘極被賦予信號BLQ，且源極連接於節點N3(SEN)，汲極連接於節點N4(LBUS)。節點N4(LBUS)係用以將感測放大器143與資料鎖存器144連接之信號路徑。電晶體143h係用以將讀出資料儲存於資料鎖存器144者，且於閘極被賦予信號STB，且汲極連接於節點N4(LBUS)。

電晶體143i係用以感測讀出資料為“0”抑或是“1”者，且閘極連接於節點N3(SEN)，汲極連接於電晶體143h之源極，且於源極被賦予信號LSA。

繼而，對資料鎖存器144進行說明。資料鎖存器144係保持由感測放大器143所感測之讀出資料。資料鎖存器144係包括nMOS電晶體144a、144b、144c、144d、及pMOS電晶體144e、144f、144g、144h。

電晶體144c、144e係構成第1反相器，且其輸出節點為節點N6(LAT)，輸入節點為節點INV。又，電晶體144d、144f係構成第2反相器，且其輸出節點為節點N6(INV)，輸入節點為節點N5(LAT)。而且，資料鎖存器144係藉由該第1、第2反相器來保持資料。

即，電晶體144c係汲極連接於節點N5(LAT)，源極接地，閘極連接於節點N6(INV)。電晶體144d係汲極連接於節點N6(INV)，源極接地，閘極連接於節點N5(LAT)。電晶體144e係汲極連接於節點 N5(LAT)，源極連接於電晶體144g之汲極，閘極連接於節點N6(INV)。電晶體144f係汲極連接於節點N6(INV)，源極連接於電晶體144h之汲極，閘極連接於節點N5(LAT)。

電晶體144g係用以將第1反相器啟動者，且於源極被賦予電源電壓VDD，於閘極被賦予信號SLL。電晶體144h係用以將第2反相器啟動者，且於源極被賦予電源電壓VDD，於閘極被賦予信號SLI。

電晶體144a、144b係控制資料對第1、第2反相器之輸入輸出。電晶體144a係汲極連接於節點N4(LBUS)，源極連接於節點N5(LAT)，且於閘極被賦予信號STL。電晶體144b係汲極連接於節點N4(LBUS)，源極連接於節點N6(INV)，且於閘極被賦予信號STI。

繼而，對電晶體141a進行說明。電晶體141a係用以利用電源電壓VDD將節點N4(LBUS)進行充電者。即，電晶體141a係於源極被賦予電源電壓VDD，且汲極連接於節點N4(LBUS)，且於閘極被賦予信號PCn。於以上之構成中，各種控制信號係例如藉由定序器111所賦予。

<關於感測模組之動作>

繼之，利用圖7，對資料之讀出時之本實施形態之感測模組之動作進行說明。本實施形態之定序器111係將進行第1組位元線BLGP1之感測動作之時序與進行第2組位元線BLGP2之感測動作之時序變更。以下，對讀出時之感測模組141之動作之詳細情況進行說明。又，各信號係例如藉由定序器111所賦予。

[時刻TA0]

於時刻TA0中，定序器111將信號BLS設為“H”位準，將感測模組141連接於對應之位元線BL。又，節點INV被重設而成為“L”位準。

[時刻TA1]

而且，感測模組141將位元線BL進行預充電。即，定序器111將信號BLX及BLC設為“H”位準。藉此，經由電晶體143f、143e、143a、142a之電流路徑，利用電壓VDD將位元線BL進行預充電。電壓VBLC係決定位元線電壓之電壓，且位元線電壓成為藉由電壓VBLC所箝位之電壓VBL。

[時刻TA2]

繼而，感測模組141將節點N3(SEN)進行充電。即，定序器111將信號HLL設為“H”位準。藉此，將電晶體143e設為接通狀態，將節點N3(SEN)充電至電壓VDD。節點N3(SEN)之充電係進行至時刻TA3為止。因節點N3(SEN)之電位成為VDD，故電晶體143i成為接通狀態。又，感測模組141係將節點N4(LBUS)進行充電。即，定序器111將信號PCn設為“L”位準。藉此，將電晶體141a設為接通狀態，將節點N4(LBUS)充電至電壓VDD。

[時刻TA4]

接著，感測模組141將充電至VDD為止之節點N3(SEN)進行放電。即，定序器111將信號STB及BLQ設為“H”位準(電壓VH)。藉此，電晶體143h、143g成為接通狀態，從而藉由電晶體143g、143h、143i之電流路徑，而將節點N3(SEN)之電位放電至(VLSA+Vthn)為止。再者Vthn係電晶體143i之閾值電壓。

[時刻TA5]

定序器111將信號BLQ設為“L”位準。藉此，電晶體143g成為斷開狀態。

[時刻TA6]

繼而，定序器111將信號STB設為“L”位準。藉此，電晶體143h成為斷開狀態。

[時刻TA7]~[時刻TA9]

繼而，感測模組141對第1組位元線BLGP1與第2組位元線BLGP2實施感測動作。於本實施形態中，將為讀出所選擇之記憶胞電晶體之資料而使節點N3(SEN)之電位變化之動作稱作感測動作。

定序器111係於時刻TA7中，將感測模組141之信號XXL設為“H”位準。藉此，電晶體143d成為接通狀態，從而將節點N3(SEN)電性地連接於位元線BL。例如，若所選擇之記憶胞電晶體為接通狀態，則電流自節點N3(SEN)流入源極線SL，從而節點N3(SEN)之電位下降。另一方面，若選擇記憶胞為斷開狀態，則電流不自節點N3(SEN)流入源極線SL，從而節點N3(SEN)之電位大致地維持VDD。將流入至位元線BL之電流亦稱為儲存單元電流等。又，以下，將藉由儲存單元電流流入至位元線BL而獲得之節點N3(SEN)之電位之狀態亦稱為感測結果等。

第2組位元線BLGP2之電容係小於第1組位元線BLGP1之電容。因此，於被選擇之記憶胞電晶體為接通狀態之情形時，連接於第1組位元線BLGP1之感測模組141之節點N3(SEN)之電位變得不再低於連接於第2組位元線BLGP2之感測模組141之節點N3(SEN)之電位。即，於被選擇之記憶胞電晶體為接通狀態之情形時，導致於第1組位元線BLGP1之感測結果與第2組位元線BLGP2之感測結果之間產生不均。

因此，本實施形態之定序器111係以第2組位元線BLGP2之節點N3(SEN)之電位之下降與被選擇之記憶胞電晶體為接通狀態時之第1組位元線BLGP1之節點N3(SEN)之電位之下降成為相同程度之方式，控制第2組位元線BLGP2之信號XXL之時序。

定序器111係於自時刻TA7經過時刻dT1後之時刻TA8中，將連接於第2組位元線BLGP2之感測模組141之信號XXL先於連接於第1組位元線BLGP1之感測模組141之信號XXL地設為“L”位準。

繼而，定序器111於時刻TA9中，將連接於第1組位元線BLGP1之 感測模組141之信號XXL設為“L”位準。

該時刻dT1係考量第1組位元線BLGP1之電容與第2組位元線BLGP2之電容之差而適當地設定，且儲存於設置於記憶胞陣列130中之未圖示之ROM(Read Only Memory，唯讀記憶體)保險絲區域等。而且，於記憶體系統1之啟動時，時刻dT1被讀出至例如暫存器113。定序器111為參考時刻dT1，而參考該暫存器113。

[時刻TA10]

繼而，感測模組141將節點N4(LBUS)進行充電。即，定序器111將信號PCn設為“L”位準。藉此，電晶體141a被設為接通狀態，且藉由電晶體141a而將節點N4(LBUS)充電至VDD為止。

[時刻TA11]

感測模組141係選通(strobe)資料。即，定序器111將信號STB設為“H”位準，又，將信號SLI設為“L”位準，且將信號STI設為“H”位準。藉此，電晶體143g、71、77成為接通狀態。若電晶體143i為接通狀態(即SEN=“H”)，則節點N4(LBUS)被放電至大致VSS為止，且“L”位準被儲存於節點INV。若電晶體143i為斷開狀態(即SEN=“L”)，則節點N4(LBUS)之電位維持VDD，“H”位準被儲存於節點INV。

<關於第1實施形態之作用效果>

根據上述實施形態，相應於因半導體柱SP之配置等引起之寄生電容，控制感測電路之動作。如上所述，因半導體柱SP之電容，導致被選擇之記憶胞電晶體為接通狀態之情形時之節點N3(SEN)之下降幅度產生變化。因此，定序器111於連接於電容較小之半導體柱SP之位元線，先於連接於電容較大之半導體柱SP之位元線地將儲存單元電流截止。藉此，便可抑制因半導體柱SP之電容不均引起之感測結果之不均。其結果，即便半導體柱SP之電容中存在不均，亦可精度良好地實 施感測動作。

(變化例1)

再者，於上述第1實施形態中，對於在記憶胞陣列130之特定之區塊BLK中，於二個源極線觸點LIsrc間設置有半導體柱SP1群(SP1_0、SP1_1、…)、半導體柱SP2群(SP2_0、SP2_1、…)、半導體柱SP3群(SP3_0、SP3_1、…)、及半導體柱SP4群(SP4_0、SP4_1、…)之4個半導體柱SP群之構成進行說明。然而，不僅限於此，如圖8所示，亦可為在記憶胞陣列130之特定之區塊BLK中，於二個源極線觸點LIsrc間設置有半導體柱SP1群(SP1_0、SP1_1、…)、半導體柱SP2群(SP2_0、SP2_1、…)、半導體柱SP3群(SP3_0、SP3_1、…)、半導體柱SP4群(SP4_0、SP4_1、…)、半導體柱SP5群(SP5_0、SP5_1、…)、半導體柱SP6群(SP6_0、SP6_1、…)、半導體柱SP7群(SP7_0、SP7_1、…)、及半導體柱SP8群(SP8_0、SP8_1、…)之8個半導體柱SP群之構成。

而且，例如，可將半導體柱SP1群及半導體柱SP7群設為第1組GP1，將半導體柱SP2群及半導體柱SP6群設為第2組GP2，且將半導體柱SP3群~半導體柱SP5群設為第3組GP3。

更具體而言，將半導體柱SP1群及半導體柱SP7群定義為屬於第1組GP1之第1半導體柱群SPGP1。又，將半導體柱SP1群及半導體柱SP6群定義為屬於第2組GP2之第2半導體柱群SPGP2。又，將半導體柱SP3群~半導體柱SP5群定義為屬於第3組GP3之第3半導體柱群SPGP3。

又，將與第1半導體柱群SPGP1連接之位元線BL亦稱為第1組位元線BLGP1等。將與屬於第2組之半導體柱SP連接之位元線BL亦稱為第2組位元線BLGP2等。又，將與屬於第3組之半導體柱SP連接之位元線BL亦稱為第3組位元線BLGP3等。

存在相應於複數個半導體柱SP各自之位置、及半導體柱SP與源極線觸點LIsrc之位置等，第1組位元線BLGP1、第2組位元線BLGP2、第3組位元線BLGP3之電容不同之情形。例如，存在屬於第3組GP3之半導體柱SP2_3自半導體柱SP0_3、SP1_1、SP1_2、SP1_3、SP1_4、SP2_2、SP2_4、SP3_1、SP3_2、SP3_3、SP3_4、SP4_3之合計12個半導體柱受到影響之情形。又，屬於第2組GP2之半導體柱SP1_3係自半導體柱SP0_2、SP0_3、SP0_4、SP0_5、SP1_2、SP1_4、SP2_2、SP2_3、SP2_4、SP2_5、SP3_3之合計11個半導體柱受到影響。又，屬於第1組GP1之半導體柱SP0_3係自半導體柱SP0_2、SP1_1、SP1_2、SP1_3、SP1_4、SP2_3之合計7個半導體柱、及源極線觸點LIsrc_0受到影響。

以下，為方便起見，而對第3組位元線BLGP3之電容大於第2組位元線BLGP2之電容，且第2組位元線BLGP2之電容大於第1組位元線BLGP1之電容之情形進行說明。

而且，定序器111可相應於第1組位元線BLGP1~第3組位元線BLGP3，而適用第1實施形態中所示之感測電路之動作。

<關於變化例1之感測模組之動作>

利用圖9，對將本變化例適用於第1實施形態之感測模組之動作之情形進行說明。

[時刻TA0]~[時刻TA6]

繼而，定序器111於時刻TA0~時刻TA6中，實施與第1實施形態中所說明之時刻TA0~TA6之動作相同之動作。

[時刻TA7]、[時刻TA12]~[時刻TA14]

繼而，感測模組141對第1組位元線BLGP1、第2組位元線BLGP2、及第3組位元線BLGP3實施感測動作。即，定序器111於時刻TA7中，將感測模組141之信號XXL設為“H”位準。

第1組位元線BLGP1~第3組位元線BLGP3之電容分別不同。如第1實施形態中所說明，於被選擇之記憶胞電晶體為接通狀態之情形時，導致第1組位元線BLGP1之感測結果、第2組位元線BLGP2之感測結果、及第3組位元線BLGP3之感測結果之間產生不均。

因此，本實施形態之定序器111係以第1組位元線BLGP1之節點N3(SEN)之電位之下降、及第2組位元線BLGP2之節點N3(SEN)之電位之下降與被選擇之記憶胞電晶體為接通狀態時之第3組位元線BLGP3之節點N3(SEN)之電位之下降成為相同程度之方式，控制第1組位元線BLGP1及第2組位元線BLGP2之信號XXL之時序。

定序器111係於自時刻TA7經過時刻dT1a後之時刻TA12中，將與第1組位元線BLGP1連接之感測模組141之信號XXL設為“L”位準。

繼而，定序器111於自時刻TA7經過時刻dT1b(dT1a<dT1b)後之時刻TA13中，將與第2組位元線BLGP2連接之感測模組141之信號XXL設為“L”位準。

進而，定序器111於時刻TA14中，將與第3組位元線BLGP3連接之感測模組141之信號XXL設為“L”位準。

該時刻dT1a、dT1b係考量第1組位元線BLGP1之電容、第2組位元線BLGP2之電容、及第3組位元線BLGP2之電容而適當地設定，且儲存於設置於記憶胞陣列130之未圖示之ROM保險絲區域等。而且，於記憶體系統1之啟動時，將時刻dT1a及時刻dT1b例如讀出至暫存器113。而且，定序器111為參考時刻dT1a、dT1b，而參考該暫存器113。

[時刻TA15]、[時刻TA16]

繼而，定序器111於時刻TA15及時刻TA16中，實施與第1實施形態中所說明之時刻TA10、TA11之動作相同之動作。

如上所述，定序器111可藉由相應於位元線BL之電容，控制感測 動作之結束時序，而抑制因位元線BL之電容造成之感測結果之不均。

於本變化例中，將半導體柱群分類為3個組，且定序器111控制使3個組之位元線之感測動作結束之時序。然而，不僅限於此，亦可將半導體柱群分類為4個以上之組。而且，亦可將與使4個以上之組之位元線之感測動作結束之時序相關之資訊儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域。藉此，定序器111便可控制使4個以上之組之位元線之感測動作結束之時序。

(第2實施形態)

其次，對第2實施形態進行說明。第2實施形態係感測模組之動作不同於第1實施形態之感測模組之動作。再者，第2實施形態之記憶裝置之基本性構成及基本性動作係與上述第1實施形態之記憶裝置相同。因而，將對於上述第1實施形態中所說明之事項及可容易根據上述第1實施形態類推之事項之說明省略。

<關於第2實施形態之感測模組之動作>

利用圖10，對於資料之讀出動作時之第2實施形態之感測模組之動作進行說明。本實施形態之定序器111係將實施第1組位元線BLGP1之預充電之時序、及實施第2組位元線BLGP2之預充電之時序進行變更。以下，對讀出時之感測模組141之動作之詳細情況進行說明。再者，與第1實施形態同樣地，以下，對於第1組位元線BLGP1之電容大於第2組位元線BLGP2之電容之情形進行說明。又，各信號係由例如定序器111所賦予。

[時刻TB0]

定序器111實施與第1實施形態中所說明之時刻TA0之動作相同之動作。

[時刻TB1]、[時刻TB2]

感測模組141將位元線BL進行預充電。然而，預充電所需之時間因位元線之電容而變化。具體而言，第1組位元線BLGP1之預充電所需之時間長於第2組位元線BLGP2之預充電所需之時間。因此，本實施形態之感測模組141係將第1組位元線BLGP1先於第2組位元線BLGP2地進行預充電。

於時刻TB1中，定序器111將信號BLX設為“H”位準。又，定序器111將與第1組位元線BLGP1連接之感測模組141之信號BLC設為“H”位準。藉此，經由與第1組位元線BLGP1連接之感測模組141之電晶體143f、143e、143a、142a之電流路徑，利用電壓VDD將第1組位元線BLGP1進行預充電。電壓VBLC係決定位元線電壓之電壓。

繼而，定序器111於自時刻TB1經過時刻dT2後之時刻TB2中，將與第2組位元線BLGP2連接之感測模組141之信號BLC設為“H”位準。藉此，經由與第2組位元線BLGP2連接之感測模組141之電晶體143f、143e、143a、142a之電流路徑，利用電壓VDD將第2組位元線BLGP2進行預充電。

該時刻dT2係考量第1組位元線BLGP1之電容及第2組位元線BLGP2之電容而適當地設定，且儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域等。而且，於記憶體系統1之啟動時，將時刻dT2讀出至例如暫存器113。而且，定序器111為參考時刻dT2，而參考暫存器113。

可藉由以此方式，顧及位元線之電容，控制實施預充電之時序，而抑制對第1組位元線BLGP1之預充電完成之時刻與對第2組位元線BLGP2之預充電完成之時刻之不均。

[時刻TB3]~[時刻TB7]

定序器111實施與第1實施形態中所說明之時刻TA2~時刻TA6時之動作相同之動作。

[時刻TB8]

繼而，感測模組141對位元線BL實施感測動作。即，定序器111將感測模組141之信號XXL設為“H”位準。藉此，電晶體143d成為接通狀態，節點N3(SEN)被電性地連接於位元線BL。

[時刻TB9]

繼而，定序器111將與第1組位元線BLGP1連接之感測模組141之信號XXL設為“L”位準。

[時刻TB10]、[時刻TB11]

定序器111實施與第1實施形態中所說明之時刻TA10、時刻TA11之動作相同之動作。

<關於第2實施形態之作用效果>

根據上述實施形態，定序器相應於因半導體柱SP之配置等引起之寄生電容，改變位元線之預充電之時序。藉此，便可抑制因半導體柱SP之電容之不均造成之每一位元線之預充電之完成時刻之不均。

(變化例2)

再者，與上述第1實施形態之變化例同樣地，即便於半導體柱群之組存在3個以上之情形時，亦可適用第2實施形態之感測模組之動作。

利用圖11，對於將圖8中所說明之構成適用於第2實施形態之感測模組之動作之情形進行說明。

<關於變化例2之感測模組之動作>

以下，對於第3組位元線BLGP3之電容大於第2組位元線BLGP2之電容，且第2組位元線BLGP2之電容大於第1組位元線BLGP1之電容之情形進行說明。

[時刻TB0]

定序器111實施與第1實施形態中所說明之時刻TA0時之動作相同 之動作。

[時刻TB12]、[時刻TB13]、[時刻TB14]

繼而，感測模組141將位元線BL進行預充電。然而，預充電所需之時間因位元線之電容而變化。具體而言，第3組位元線BLGP3之預充電所需之時間長於第2組位元線BLGP2之預充電所需之時間。又，第2組位元線BLGP2之預充電所需之時間長於第1組位元線BLGP1之預充電所需之時間。因此，本實施形態之感測模組141係將第3組位元線BLGP3先於第1組位元線BLGP1及第2組位元線BLGP2地進行預充電。而且，本實施形態之感測模組141將第2組位元線BLGP2先於第1組位元線BLGP1地進行預充電。

於時刻TB12中，定序器111將信號BLX設為“H”位準。又，定序器111將與第3組位元線BLGP3連接之感測模組141之信號BLC設為“H”位準。藉此，經由與第3組位元線BLGP3連接之感測模組141之電晶體143f、143e、143a、142a之電流路徑，利用電壓VDD將第3組位元線BLGP3進行預充電。電壓VBLC係決定位元線電壓之電壓，且位元線電壓成為藉由電壓VBLC而箝位之電壓VBL。

繼而，於定序器111自時刻TB12經過時刻dT2a後之時刻TB13，定序器111將與第2組位元線BLGP2連接之感測模組141之信號BLC設為“H”位準。藉此，經由與第2組位元線BLGP2連接之感測模組141之電晶體143f、143e、143a、142a之電流路徑，利用電壓VDD將第2組位元線BLGP2進行預充電。

進而，於定序器111自時刻TB13經過時刻dT2b後之時刻TB14，定序器111將與第1組位元線BLGP1連接之感測模組141之信號BLC設為“H”位準。藉此，經由與第1組位元線BLGP1連接之感測模組141之電晶體143f、143e、143a、142a之電流路徑，利用電壓VDD將第1組位元線BLGP1進行預充電。

該時刻dT2a及dT2b係顧及第1組位元線BLGP1之電容、第2組位元線BLGP2之電容、及第3組位元線BLGP3之電容而適當地設定，且儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域等。而且，於記憶體系統1之啟動時，將時刻dT2a及時刻dT2b讀出至例如暫存器113。繼而，定序器111為參考時刻dT2a及dT2b，而參考暫存器113。

[時刻TB15]~[時刻TB23]

定序器111實施與第2實施形態中所說明之時刻TB3~時刻TB11之動作相同之動作。

可藉由以此方式，顧及位元線之電容地實施預充電，而抑制對第1組位元線BLGP1之預充電所完成之時刻、對第2組位元線BLGP2之預充電所完成之時刻、及對第3組位元線BLGP3之預充電所完成之時刻之不均。

本變化例係將半導體柱群分類為3個組，且定序器111控制對3個組之位元線實施預充電之時序。然而，不僅限於此，亦可將半導體柱群分類為4個以上之組。而且，亦可將與對4個以上之組之位元線實施預充電之時序相關之資訊儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域。藉此，定序器111便可控制對4個以上之組之位元線實施預充電之時序。

(第3實施形態)

繼而，對第3實施形態進行說明。第3實施形態之半導體記憶裝置係感測電路不同於第1實施形態之感測電路。再者，第3實施形態之記憶裝置之基本性構成及基本性動作係與上述第1實施形態之記憶裝置相同。因而，將對於上述第1實施形態中所說明之事項及可根據上述第1實施形態容易地類推之事項之說明省略。第1及第2實施形態係列舉對電流進行感測之方式(電流感測方式)為例進行了說明。然而，上述第1及第2實施形態之感測電路140亦可適用於對電壓進行感測之 方式(電壓感測方式)之感測放大器。於電壓感測方式中，感測電路140根據讀出資料，使位元線之電位進行變動，且藉由電晶體143i而檢測該電位變動。位元線之電位變動係因位元線間之電容耦合所引起，且對相鄰之位元線之電位造成影響。其結果，存在產生資料之誤讀出之虞。因此，電壓感測方式係與自所有位元線可同時地讀出資料之電流感測方式不同地將對每一偶數位元線、及每一奇數位元線將資料讀出。

<第3實施形態之感測動作之概要>

如圖12所示，利用電壓感測方式實施感測動作之感測電路140係於對某一位元線實施感測動作之情形時，將相鄰之位元線屏蔽而實施感測動作。即，電壓感測方式係感測位元線之電壓變動。如上所述，電壓感測方式係對每一偶數位元線、及每一奇數位元線將資料讀出。而且，於自偶數位元線將資料讀出時，將奇數位元線固定(屏蔽)為固定電位，且於自奇數位元線將資料讀出時，將偶數位元線固定為固定電位。

本實施形態係將彼此相鄰之2條位元線分類為偶數位元線BLe與奇數位元線BLo。而且，相鄰之偶數位元線BLe與奇數位元線BLo共同具有1個感測模組141。

於本實施形態中，於將偶數位元線BLe之資料讀出之情形時，定序器111將偶數位元線BLe用之電晶體142b接通，且將偶數位元線BLe連接於感測放大器143。此時，定序器111藉由將信號BIASo設為“H”位準，而將接地用電晶體145b接通。藉此，奇數位元線BLo被連接於接地電位BLCRL，且奇數位元線BLo成為特定之電位(本實施形態中為接地電位)。

感測模組141係使奇數位元線BLo成為接地電位之狀態，將偶數位元線BLe進行預充電。於該情形時，奇數位元線BLo之電位始終保 持為特定之電位。因此，偶數位元線BLe不受因奇數位元線BLo之電位之變動造成之影響，從而被適當地進行預充電。

另一方面，於將奇數位元線之資料讀出之情形時，定序器111將奇數位元線BLo用之電晶體142c接通，且將奇數位元線BLo連接於感測放大器143。此時，定序器111藉由將信號BIASe設為“H”位準，而將接地用電晶體145a接通。藉此，偶數位元線BLe被連接於接地電位BLCRL，且偶數位元線BLe成為特定之電位(本實施形態中為接地電位)。

感測模組141係使偶數位元線BLe成為接地電位之狀態，將奇數位元線BLo進行預充電。於該情形時，如上所述，奇數位元線BLo被適當地進行預充電。

如上所述，於讀出動作時，可藉由使非選擇位元線成為接地狀態，而不受非選擇位元線之信號之影響地實施正確之讀出動作。

<關於第3實施形態之感測模組>

繼而，利用圖13，對感測模組141之構成進行說明。如圖13所示，第3實施形態之感測模組141係與第1實施形態之感測模組141同樣地具備銜接部142、感測放大器143、資料鎖存器144、及pMOS電晶體141a。

銜接部142具備nMOS電晶體142b、142c。電晶體142b係於閘極被賦予信號BLSe，且源極連接於偶數位元線BLe。電晶體142c係於閘極被賦予信號BLSo，且源極連接於奇數位元線BLo。電晶體142b係用以控制感測模組141與偶數位元線BLe之間之連接者。電晶體142c係用以控制感測模組141與奇數位元線BLo之間之連接者。

再者，感測放大器143、資料鎖存器144、及pMOS電晶體141a之構成係與第1實施形態之感測放大器143、資料鎖存器144、及pMOS電晶體141a之構成相同。

<關於第3實施形態之感測模組之動作>

繼而，利用圖14，對資料之讀出動作時之第3實施形態之感測模組之動作進行說明。再者，本實施形態之定序器111係將實施第1組位元線BLGP1之感測動作之時序與實施第2組位元線BLGP2之感測動作之時序錯開。又，以下，對選擇偶數位元線且將奇數位元線設為非選擇之情形時之動作進行說明。又，與第1實施形態同樣地，以下，對第1組位元線BLGP1之電容大於第2組位元線BLGP2之電容之情形進行說明。又，各信號係由例如定序器111所賦予。

[時刻TC0]

如圖14所示，定序器111將對於偶數位元線BLe之信號BLCe及對於奇數位元線BLo之信號BLCo設為“H”位準(電壓VBLC)。定序器111同時地將信號BLX及HLL設為“H”位準。進而，定序器111將選擇字串之汲極側選擇閘極線SGD設為“H”位準(VSG)。進而，定序器111對每一偶數位元線BLe將節點INV設為“L”位準，且將電晶體145a之信號BIASe設為“L”位準。又，定序器111對每一奇數位元線BLo將節點INV設為“H”位準，且將電晶體145b之信號BIASo設為“H”位準。

其結果，偶數位元線BLe被充電至電壓(VBLC-Vt)，且奇數位元線BLo被連接於VSS。Vt係電晶體61之閾值電壓。又，節點SEN被充電至VDD。再者，於非選擇之選擇閘極線SGD被賦予VBB。又，各信號係由例如定序器111所賦予。

[時刻TC1]

繼而，定序器111將信號BLCE與BLX設為“L”位準。藉此，偶數位元線BLe之預充電結束，偶數位元線BLe因電壓(VBLC-Vt)而成為浮接之狀態。

[時刻TC2]

繼而，定序器111將選擇字串之源極側選擇閘極線SGS設為“H”位準(VSG)。藉此，若於選擇字串內，儲存單元電流(接通電流)進行流動，則將偶數位元線BLe進行放電。於非選擇字串之源極側選擇閘極線SGS被賦予VBB。奇數位元線BLo維持VSS。

[時刻TC3]

繼之，定序器111使信號BLCo之電位自VBLC下降至VSENSE，將信號XXL設為“H”位準(VXXL)。

[時刻TC4]

進而，定序器111將信號HLL設為“L”位準。

[時刻TC5]

此後，定序器111將信號STB及BLQ設為“H”位準(VH)。其結果，節點N3(SEN)之電位被放電至(VLSA+Vthn)為止。

[時刻TC6]

繼之，定序器111為使節點N3(SEN)之放電結束，而將信號BLQ設為“L”位準。

[時刻TC7]

繼之，定序器111將信號STB設為“L”位準。

[時刻TC8]、[時刻TC9]

第1組位元線BLGP1之電容係大於第2組位元線BLGP2之電容。因此，第1組位元線BLGP1之感測動作所需之時間長於第2組位元線BLGP2之感測動作所需之時間。

本實施形態之定序器111係使對於第1組位元線BLGP1之感測動作先於第2組位元線BLGP2開始。具體而言，本實施形態之定序器111於時刻TC8中，將連接於偶數位元線BLe且第1組位元線BLGP1之感測模組141之信號BLCE設為“H”位準(VSENSE)。若選擇記憶胞成為接通狀態，將偶數位元線BLe且第1組位元線BLGP1放電，則節點N3(SEN) 之電位亦下降。另一方面，若選擇記憶胞為斷開狀態，則偶數位元線BLe且第1組位元線BLGP1大致維持預充電電位，故節點N3(SEN)之電位亦大致不變。

繼而，本實施形態之定序器111於自時刻TC8經過時刻dT3後之時刻TC9中，將連接於偶數位元線BLe且第2組位元線BLGP2之感測模組141之信號BLCE設為“H”位準(VSENSE)。藉此，開始進行對於第2組位元線BLGP2之感測動作。

該時刻dT3係顧及第1組位元線BLGP1之電容與第2組位元線BLGP2之電容而適當地設定，且儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域等。繼而，於記憶體系統1之啟動時，將時刻dT6a及時刻dT6b讀出至例如暫存器113。繼而，定序器111為參考時刻dT3，而參考暫存器113。

[時刻TC10]

定序器111藉由將信號XXL設為“L”位準，而使感測動作結束。

[時刻TC11]

定序器111將信號BLCE設為“L”位準。

[時刻TC12]

此後，定序器111藉由將信號PCn設為“L”位準，而將節點N4(LBUS)進行充電。

[時刻TC13]

定序器111藉由將信號STB設為“H”位準，而將資料選通。

可以如上方式，自偶數位元線將資料讀出。自奇數位元線將資料讀出時亦情況相同。

<關於第3實施形態之作用效果>

根據上述實施形態，定序器根據因半導體柱SP之配置等引起之 寄生電容，改變感測動作之時序。藉此，便可抑制因半導體柱SP之電容之不均引起之每一位元線之預充電之完成時刻之不均。其結果，即便於半導體柱SP之電容中存在不均之情形時，亦可精度良好地實施感測動作。

(變化例3)

再者，與上述第1實施形態之變化例同樣地，即便半導體柱群之組存在3個以上，亦可適用第3實施形態之感測模組之動作。

利用圖15，對將圖8中所說明之構成適用於第3實施形態之感測模組之動作之情形進行說明。

<關於變化例3之感測模組之動作>

以下，對第3組位元線BLGP3之電容大於第2組位元線BLGP2之電容，且第2組位元線BLGP2之電容大於第1組位元線BLGP1之電容之情形進行說明。

[時刻TC0]~[時刻TC7]

定序器111實施與第3實施形態中所說明之時刻TC0~時刻TC7之動作相同之動作。

[時刻TC14]~[時刻TC16]

第3組位元線BLGP3之電容係大於第2組位元線BLGP2之電容，且第2組位元線BLGP2之電容係大於第1組位元線BLGP1之電容。因此，第3組位元線BLGP3之感測動作所需之時間長於第2組位元線BLGP2之感測動作所需之時間。又，第2組位元線BLGP2之感測動作所需之時間長於第1組位元線BLGP1之感測動作所需之時間。

因此，定序器111使對於第3組位元線BLGP3之感測動作先於第1組位元線BLGP1及第2組位元線BLGP2地開始實施。進而，定序器111使對於第2組位元線BLGP2之感測動作先於第1組位元線BLGP1地開始實施。

因此，本實施形態之定序器111係於時刻TC14中，將連接於偶數位元線BLe且第3組位元線BLGP3之感測模組141之信號BLCE設為“H”位準(VSENSE)。

繼而，本實施形態之定序器111於自時刻TC14經過時刻dT3a後之時刻TC15中，將連接於偶數位元線BLe且第2組位元線BLGP2之感測模組141之信號BLCE設為“H”位準(VSENSE)。藉此，開始實施對於第2組位元線BLGP2之感測動作。

又，本實施形態之定序器111係於自時刻TC15經過時刻dT3b後之時刻TC16中，將連接於偶數位元線BLe且第1組位元線BLGP1之感測模組141之信號BLCE設為“H”位準(VSENSE)。藉此，開始實施對於第1組位元線BLGP1之感測動作。

該時刻dT3a、及時刻dT3b係顧及第1組位元線BLGP1之電容、第2組位元線BLGP2之電容、及第3組位元線BLGP3之電容而適當地設定，且儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域等。而且，於記憶體系統1之啟動時，將時刻dT3a、及時刻dT3b讀出至例如暫存器113。定序器111為參考時刻dT3a及時刻dT3b，而參考暫存器113。

[時刻TC17]~[時刻TC20]

定序器111實施與第3實施形態中所說明之時刻TC10~時刻TC13之動作相同之動作。

可藉由以此方式，顧及位元線之電容地實施感測動作，而抑制第1組位元線BLGP1之感測動作所需之時間、第2組位元線BLGP2之感測動作所需之時間、及第3組位元線BLGP3之感測動作所需之時間之不均。

本變化例係將半導體柱群分類為3個組，且定序器111控制實施3個組之位元線之感測動作之時序。然而，不僅限於此，亦可將半導體 柱群分類為4個以上之組。而且，亦可將與實施對於4個以上之組之位元線之感測動作之時序相關之資訊儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域。藉此，定序器111便可控制實施4個以上之組之位元線之感測動作之時序。

(第4實施形態)

繼而，對第4實施形態進行說明。第4實施形態之半導體記憶裝置係感測模組之動作不同於第3實施形態之感測模組之動作。再者，第4實施形態之記憶裝置之基本性構成及基本性動作係與上述第3實施形態之記憶裝置相同。因而，將對於上述第3實施形態中所說明之事項及可容易根據上述第3實施形態類推之事項之說明省略。

<關於第4實施形態之感測模組之動作>

利用圖16，對資料之讀出動作時之第4實施形態之感測模組之動作進行說明。再者，本實施形態之定序器111係將實施第1組位元線BLGP1之預充電之時序、與實施第2組位元線BLGP2之預充電之時序錯開。又，以下，對選擇偶數位元線，且奇數位元線設為非選擇之情形時之動作進行說明。又，與第1實施形態同樣地，以下，對第1組位元線BLGP1之電容大於第2組位元線BLGP2之電容之情形進行說明。又，各信號係由例如定序器111所賦予。

[時刻TD0]、[時刻TD1]

如第2實施形態之圖10之時刻TB1、時刻TB2中所說明，預充電所需之時間因位元線之電容而變化。與第2實施形態之圖10之時刻TB1、時刻TB2之動作同樣地，本實施形態之感測模組141將第1組位元線BLGP1先於第2組位元線BLGP2地進行預充電。

更具體而言，如圖16所示，定序器111於時刻TD0中，將對於偶數位元線BLe且第1組位元線BLGP1之信號BLCe設為“H”位準(電壓VBLC)。

關於其他信號，定序器111實施與第3實施形態中所說明之時刻TC0之動作相同之動作。

其結果，偶數位元線BLe且第1組位元線BLGP1被預充電至電壓(VBLC-Vt)，且將奇數位元線BLo連接於VSS。

如圖16所示，定序器111於自時刻TD0經過時刻dT4後之時刻TD1中，將對於偶數位元線BLe且第2組位元線BLGP2之信號BLCe設為“H”位準(電壓VBLC)。

該時刻dT4係顧及第1組位元線BLGP1之電容與第2組位元線BLGP2之電容而適當地設定，且儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域等。繼而，於記憶體系統1之啟動時，將時刻dT4讀出至例如暫存器113。定序器111為參考時刻dT4，而參考暫存器113。

[時刻TD2]~[時刻TD8]

定序器111實施與第3實施形態中所說明之時刻TC1~時刻TC7之動作相同之動作。

[時刻TD9]

本實施形態之定序器111係將與偶數位元線BLe連接之感測模組141之信號BLCe設為“H”位準(VSENSE)。藉此，開始實施對於偶數位元線BLe之感測動作。

[時刻TD10]~[時刻TD13]

定序器111實施與第3實施形態中所說明之時刻TC10~時刻TC13之動作相同之動作。

<關於第4實施形態之作用效果>

根據上述實施形態，定序器根據因半導體柱SP之配置等引起之寄生電容，改變感測動作時之預充電之時序。藉此，便可獲得與第2實施形態之作用效果相同之效果。

(變化例4)

再者，與上述第1實施形態之變化例同樣地，即便半導體柱群之組存在3個以上，亦可適用第4實施形態之感測模組之動作。

利用圖17，對將圖8中所說明之構成適用於第4實施形態之感測模組之動作之情形進行說明。

<關於變化例4之感測模組之動作>

以下，對於第3組位元線BLGP3之電容大於第2組位元線BLGP2之電容，且第2組位元線BLGP2之電容大於第1組位元線BLGP1之電容之情形進行說明。

[時刻TD0]、[時刻TD14]、[時刻TD15]

如第2實施形態之變化例2中所說明，預充電所需之時間因位元線之電容而變化。因此，本變化例之感測模組141將第3組位元線BLGP3先於第1組位元線BLGP1及第2組位元線BLGP2地進行預充電。又，本變化例之感測模組141將第2組位元線BLGP2先於第1組位元線BLGP1地進行預充電。

更具體而言，如圖17所示，定序器111於時刻TD0中，將對於偶數位元線BLe且第3組位元線BLGP3之信號BLCe設為“H”位準(電壓VBLC)。

關於其他信號，定序器111實施與第3實施形態中所說明之時刻TC0之動作相同之動作。

其結果，偶數位元線BLe且第3組位元線BLGP3被預充電至電壓(VBLC-Vt)，且奇數位元線BLo被連接於VSS。

如圖17所示，定序器111於自時刻TD0經過時刻dT4a後之時刻TD14中，將對於偶數位元線BLe且第2組位元線BLGP2之信號BLCe設為“H”位準(電壓VBLC)。

如圖17所示，定序器111於自時刻TD14經過時刻dT4b後之時刻 TD15中，將對於偶數位元線BLe且第1組位元線BLGP1之信號BLCe設為“H”位準(電壓VBLC)。

該時刻dT4a、及時刻dT4b係顧及第1組位元線BLGP1之電容、第2組位元線BLGP2之電容、及第3組位元線BLGP3之電容而適當地設定，且儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域等。而且，於記憶體系統1之啟動時，將時刻dT4a及時刻dT4b讀出至例如暫存器113。定序器111為參考時刻dT4a及時刻dT4b，而參考暫存器113。

[時刻TD16]~[時刻TD27]

定序器111係實施與第4實施形態中所說明之時刻TC2~時刻TC13之動作相同之動作。

可藉由以此方式，顧及位元線之電容地實施對位元線之預充電，而抑制第1組位元線BLGP1之預充電所完成之時刻、第2組位元線BLGP2之預充電所完成之時刻、及第3組位元線BLGP3之預充電所完成之時刻之不均。

本變化例係將半導體柱群分類為3個組，且定序器111控制實施3個組之位元線之預充電之時序。然而，不僅限於此，亦可將半導體柱群分類為4個以上之組。而且，亦可將與實施對於4個以上之組之位元線之預充電之時序相關之資訊儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域。藉此，定序器111便可控制實施4個以上之組之位元線之預充電之時序。

(第5實施形態)

繼而，對第5實施形態進行說明。第5實施形態之半導體記憶裝置係感測模組之動作不同於第4實施形態之感測模組之動作。再者，第5實施形態之記憶裝置之基本性構成及基本性動作係與上述第4實施形態之記憶裝置相同。因而，將對於上述第4實施形態中所說明之事 項及可容易地根據上述第4實施形態類推之事項之說明省略。

<關於第5實施形態之感測模組之動作>

利用圖18，對資料之讀出動作時之第5實施形態之感測模組之動作進行說明。再者，本實施形態之定序器111係將實施第1組位元線BLGP1之預充電時之電壓與實施第2組位元線BLGP2之預充電時之電壓錯開。又，以下，對於選擇偶數位元線，且將奇數位元線設為非選擇之情形時之動作進行說明。又，與第1實施形態同樣地，以下，對於第1組位元線BLGP1之電容大於第2組位元線BLGP2之電容之情形進行說明。又，各信號係由例如定序器111所賦予。

[時刻TE0]

第5實施形態之定序器111係顧及第1組位元線BLGP1與第2組位元線BLGP2之電容之差，控制信號BLC之電壓。具體而言，定序器111以相較對於第2組位元線BLGP2，而對於第1組位元線BLGP1施加電壓dV1之較大之電壓之方式進行控制。

如圖16所示，定序器111將對於偶數位元線BLe且第2組位元線BLGP2之信號BLCe設為電壓VBLC(BLGP2)。又，定序器111將對於偶數位元線BLe且第1組位元線BLGP1之信號BLCe設為電壓VBLC(BLGP1)(VBLC(BLGP2)+dV1)。

關於其他信號，定序器111實施與第3實施形態中所說明之時刻TC0之動作相同之動作。

其結果，偶數位元線BLe且第1組位元線BLGP1被預充電至電壓(VBLC(BLGP1)-Vt)。又，偶數位元線BLe且第2組位元線BLGP2被預充電至電壓(VBLC(BLGP2)-Vt)。而且，將奇數位元線BLo連接於VSS。

再者，電壓dV1係顧及第1組位元線BLGP1之電容與第2組位元線BLGP2之電容而適當地設定，且儲存於設置在記憶胞陣列130之未圖 示之ROM保險絲區域等。而且，於記憶體系統1之啟動時，將電壓dV1讀出至例如暫存器113。定序器111為參考電壓dV1，而參考暫存器113。

[時刻TE1]~[時刻TE12]

定序器111實施與第4實施形態中所說明之時刻TD2~時刻TD13之動作相同之動作。

<關於第5實施形態之作用效果>

根據上述實施形態，定序器根據因半導體柱SP之配置等引起之寄生電容，改變感測動作時輸入至箝位電晶體之閘極之電壓。藉此，便可對與電容較大之半導體柱SP連接之位元線施加適當之電壓。藉此，便可抑制因半導體柱SP之電容之不均引起之感測結果之不均。其結果，即便於半導體柱SP之電容中存在不均之情形時，亦可精度良好地實施資料之讀出時之動作。

(變化例5)

再者，與上述第1實施形態之變化例同樣地，即便半導體柱群之組存在3個以上，亦可適用第5實施形態之感測模組之動作。

利用圖19，對於將圖8中所說明之構成適用於第5實施形態之感測模組之動作之情形進行說明。

<關於變化例5之感測模組之動作>

以下，對於第3組位元線BLGP3之電容大於第2組位元線BLGP2之電容，且第2組位元線BLGP2之電容大於第1組位元線BLGP1之電容之情形進行說明。

[時刻TE0]

本變化例之定序器111係顧及第1組位元線BLGP1、第2組位元線BLGP2、及第3組位元線BLGP3之電容之差，控制信號BLC之電壓。具體而言，定序器111以相較對於第1組位元線BLGP1，而對於第2組 位元線BLGP2施加電壓dV1a之較大之電壓之方式進行控制。又，定序器111以相較對於第2組位元線BLGP2，而對於第3組位元線BLGP3施加電壓dV1b之較大之電壓之方式進行控制。

如圖19所示，定序器111將對於偶數位元線BLe且第1組位元線BLGP1之信號BLCe設為電壓VBLC(BLGP1)。又，定序器111將對於偶數位元線BLe且第2組位元線BLGP2之信號BLCe設為電壓VBLC(BLGP2)(VBLC(BLGP1)+dV1a)。又，定序器111將對於偶數位元線BLe且第3組位元線BLGP3之信號BLCe設為電壓VBLC(BLGP3)(VBLC(BLGP2)+dV1b)。

關於其他信號，定序器111實施與第3實施形態中所說明之時刻TC0之動作相同之動作。

其結果，將偶數位元線BLe且第1組位元線BLGP1預充電至電壓(VBLC(BLGP1)-Vt)。又，將偶數位元線BLe且第2組位元線BLGP2預充電至電壓(VBLC(BLGP2)-Vt)。又，將偶數位元線BLe且第3組位元線BLGP3預充電至電壓(VBLC(BLGP3)-Vt)。而且，奇數位元線BLo被連接於VSS。

再者，電壓dV1a及電壓dV1b係顧及第1組位元線BLGP1之電容、第2組位元線BLGP2之電容、及第3組位元線BLGP3之電容而適當地設定，且儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域等。而且，於記憶體系統1之啟動時，將電壓dV1a、及電壓dV1b讀出至例如暫存器113。定序器111為參考電壓dV1a及電壓dV1b，而參考暫存器113。

[時刻TE1]~[時刻TE12]

定序器111實施與第4實施形態中所說明之時刻TD2~時刻TD13之動作相同之動作。

可藉由以此方式，顧及位元線之電容地實施對位元線之預充 電，而精度良好地實施第1組位元線BLGP1、第2組位元線BLGP2、及第3組位元線BLGP3之預充電。

本變化例係將半導體柱群分類為3個組，且定序器111控制實施3個組之位元線之預充電之電壓。然而，不僅限於此，亦可將半導體柱群分類為4個以上之組。而且，亦可將與實施對於4個以上之組之位元線之預充電之電壓相關之資訊儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域。藉此，定序器111便可控制實施4個以上之組之位元線之預充電之電壓。

(第6實施形態)

繼而，對第6實施形態進行說明。第6實施形態之半導體記憶裝置係感測電路不同於第3實施形態之感測電路。再者，第6實施形態之記憶裝置之基本性構成及基本性動作係與上述第3實施形態之記憶裝置相同。因而，將對於上述第3實施形態中所說明之事項及可容易地根據上述第3實施形態類推之事項之說明省略。

<第6實施形態之感測模組>

利用圖20，進行本實施形態之感測模組141之說明。本實施形態之感測模組141係具備銜接部142、及感測放大器/資料鎖存器146。再者，本實施形態之感測放大器/資料鎖存器146係對應於圖12所示之感測放大器143及資料鎖存器144。

如圖20所示，感測模組141具有3個動態資料快取記憶體(Dynamic Data Cache)146-1~146-3、臨時資料快取記憶體(Temporary Data Cache)146-4、第1資料快取記憶體(1^st Data Cache)146-5、及第2資料快取記憶體(2^nd Data Cache)146-6。再者，動態資料快取記憶體146-1~146-3及臨時資料快取記憶體146-4視需要而設置即可。又，動態資料快取記憶體146-1~146-3可於編程時，用作保持用以對位元線寫入VDD(高電位)與VSS(低電位)之中間電位(VQPW)之資料之快取記 憶體。

第1資料快取記憶體146-5具有時控反相器146-5a及146-5c、以及nMOS電晶體146-5b。第2資料快取記憶體146-6具有時控反相器146-6a及146-6b、以及nMOS電晶體146-6b及146-6d。第1動態資料快取記憶體146-1具有nMOS電晶體146-1a及146-1b。第2動態資料快取記憶體146-2具有nMOS電晶體146-2a及146-2b。第3動態資料快取記憶體146-3具有nMOS電晶體146-3a及146-3b。又，臨時資料快取記憶體146-4具有電容146-4a。再者，第1動態資料快取記憶體146-1、第2動態資料快取記憶體146-2、第3動態資料快取記憶體146-3、臨時資料快取記憶體146-4、第1資料快取記憶體146-5、及第2資料快取記憶體146-6之電路構成並非限定於圖20所示者，亦可採用其他電路構成。

而且，感測放大器/資料鎖存器146係藉由銜接部142，而分別連接於對應之偶數位元線BLe及奇數位元線BLo。對電晶體142b及142c之閘極，分別輸入信號BLSe及BLSo。又，於偶數位元線BLe及奇數位元線BLo，連接有nMOS電晶體145a及145b之源極。電晶體145a及145b係各自閘極中被輸入信號BIASe及BIASo，且汲極中被輸入信號BLCRL。

<第6實施形態之感測模組之動作>

繼而，利用圖21，對資料之讀出動作時之第6實施形態之感測模組之動作進行說明。再者，本實施形態之定序器111係將實施第1組位元線BLGP1之感測動作之時序、與實施第2組位元線BLGP2之感測動作之時序錯開。又，以下，對於選擇偶數位元線，且奇數位元線設為非選擇之情形時之動作進行說明。又，與第1實施形態同樣地，以下，對於第1組位元線BLGP1之電容大於第2組位元線BLGP2之電容之情形進行說明。又，各信號係由例如定序器111所賦予。

[時刻TF0]

如圖所示，首先將選擇區塊之選擇字串單元之選擇閘極線(SGD)設為“H”位準。又，於感測模組141，將預充電電源電位VPRE設為VDD。對非選擇選擇閘極線SGD，施加0V或非選擇電壓VBB(例如負電壓)。

[時刻TF1]

感測模組141將讀出對象之位元線(本例中為偶數位元線BLe)預先進行預充電。具體而言，定序器111藉由將信號BLPRE設為“H”位準，將電晶體146b接通，而利用電壓VDD將臨時資料快取記憶體146-4進行預充電。

[時刻TF2]

定序器111進行位元線選擇信號BLSe及BLSo、以及偏移選擇信號BIASe及BIASo之設定。本例中因選擇偶數位元線BLe，故定序器111將偶數位元線選擇信號BLSe設為“H”位準。又，定序器111因將奇數位元線BLo固定為BLCRL(=VSS)，而將信號BIASo設為“H”。

又，對信號BLC，施加位元線預充電用之箝位電壓VBLC，藉此，將偶數位元線BLe預充電至特定之電壓。

藉由以上方式，而將偶數位元線BLe充電為0.7V，且將奇數位元線BLo固定為VSS。

[時刻TF3]

繼而，定序器111將信號BLC設為0V，將位元線BLe電性地設為浮接之狀態。

[時刻TF4]

繼而，定序器111對被選擇之字串單元之源極側之選擇閘極線SGS施加Vsg。對其他非選擇選擇閘極線SGS，施加0V或非選擇電壓VBB(例如負電壓)。藉此，若記憶胞之閾值高於驗證位準，則不出現位元線之放電，若記憶胞之閾值低於驗證位準，則讀出電流流動，位 元線被放電。

[時刻TF5]、[時刻TF6]

繼而，定序器111自時刻TF5至時刻TF6，將信號VPRE設為VDD，且將信號BLPRE設為Vsg。藉此，將臨時資料快取記憶體146-4預充電為VDD。

[時刻TF7]、[時刻TF8]

第1組位元線BLGP1之電容大於第2組位元線BLGP2之電容。因此，第1組位元線BLGP1之感測動作所需之時間長於第2組位元線BLGP2之感測動作所需之時間。

因此，本實施形態之定序器111於時刻TF7將與第1組位元線BLGP1連接之感測模組141之信號BLC先於第2組位元線BLGP2地設為“H”位準(VSENSE)。藉此，定序器111使對於第1組位元線BLGP1之感測動作先於第2組位元線BLGP2地開始進行。若選擇記憶胞成為接通狀態，將偶數位元線BLe且第1組位元線BLGP1進行放電，則節點SEN之電位亦下降。另一方面，若選擇記憶胞為斷開狀態，則偶數位元線BLe且第1組位元線BLGP1大致地維持預充電電位，因此，節點SEN之電位亦大致不変。

繼而，本實施形態之定序器111於自時刻TF7經過時刻dT5後之時刻TF8中，將與第2組位元線BLGP2連接之感測模組141之信號BLC設為“H”位準(VSENSE)。藉此，開始實施對於第2組位元線BLGP2之感測動作。

該時刻dT5係顧及第1組位元線BLGP1之電容與第2組位元線BLGP2之電容而適當地設定，且儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域等。而且，於記憶體系統1之啟動時，將時刻dT5讀出至例如暫存器113。定序器111為參考時刻dT5，而參考暫存器113。

[時刻TF9]

繼而，將被感測之資料取入至第2資料快取記憶體146-6。具體而言，定序器111藉由將信號SEN2及LAT2設為“L”狀態，且將信號EQ2設為VDD而使節點SEN1與節點N2成為同一電位。此後，定序器111將信號BLC2設為“VDD+Vth”，將臨時資料快取記憶體146-4之資料傳輸至第2資料快取記憶體146-6。其結果，於節點SEN為“H”之情形時，第2資料快取記憶體146-6之資料成為“1”。又，於節點SEN為“L(例如0.4V)之情形時，第2資料快取記憶體146-6之資料成為”0“。以如上方式，自偶數位元線BLe將資料讀出。

[時刻TF10]

此後，定序器111將各節點及信號進行重設。

奇數位元線BLo之讀出亦同樣地實施。於該情形時，定序器111將信號BLSo設為“H”，且將信號BLSe設為“L”。又，定序器111將信號BIASe設為“H”，且將信號BIASo設為“L”。

<關於第6實施形態之作用效果>

根據上述實施形態，相應於因半導體柱SP之配置等引起之寄生電容，控制感測電路之動作。藉此，便可獲得與第1實施形態相同之效果。

(變化例6)

再者，與上述第1實施形態之變化例同樣地，即便半導體柱群之組具有3個以上，亦可適用第6實施形態之感測模組之動作。

利用圖22，對於將圖8中所說明之構成適用於第6實施形態之感測模組之動作之情形進行說明。

<關於變化例6之感測模組之動作>

以下，對於第3組位元線BLGP3之電容大於第2組位元線BLGP2之電容，且第2組位元線BLGP2之電容大於第1組位元線BLGP1之電容之 情形進行說明。

[時刻TF0]~[時刻TF6]

定序器111實施與第6實施形態之時刻TF0~TF6之動作相同之動作。

[時刻TF11]、[時刻TF12]、[時刻TF13]

第3組位元線BLGP3之感測動作所需之時間係長於第2組位元線BLGP2之感測動作所需之時間。第2組位元線BLGP2之感測動作所需之時間係長於第1組位元線BLGP1之感測動作所需之時間。

因此，本實施形態之定序器111於時刻TF11將與第3組位元線BLGP3連接之感測模組141之信號BLC先於第1組位元線BLGP1及第2組位元線BLGP2地設為“H”位準(VSENSE)。藉此，定序器111使對於第3組位元線BLGP3之感測動作先於第1組位元線BLGP1及第2組位元線BLGP2地開始實施。

繼而，本實施形態之定序器111於自時刻TF11經過時刻dT5a後之時刻TF12中，將與第2組位元線BLGP2連接之感測模組141之信號BLC設為“H”位準(VSENSE)。藉此，開始實施對於第2組位元線BLGP2之感測動作。

又，本實施形態之定序器111於自時刻TF12經過時刻dT5b後之時刻TF13中，將與第1組位元線BLGP1連接之感測模組141之信號BLC設為“H”位準(VSENSE)。藉此，開始實施對於第1組位元線BLGP1之感測動作。

該時刻dT5a、dT5b係顧及第1組位元線BLGP1之電容、第2組位元線BLGP2之電容、及第3組位元線BLGP3之電容而適當地設定，且儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域等。而且，於記憶體系統1之啟動時，將時刻dT5a、及時刻dT5b讀出至例如暫存器113。定序器111為參考時刻dT5a、dT5b，而參考暫存器113。

[時刻TF14]、[時刻TF15]

定序器111實施與第6實施形態中所說明之時刻TF9及時刻TF10之動作相同之動作。

可藉由以此方式，顧及位元線之電容地實施對位元線之預充電，而精度良好地實施第1組位元線BLGP1、第2組位元線BLGP2、第3組位元線BLGP3之預充電。

本變化例係將半導體柱群分類為3個組，且定序器111控制實施3個組之位元線之預充電之電壓。然而，不僅限於此，亦可將半導體柱群分類為4個以上之組。而且，亦可將與實施對4個以上組之位元線之預充電之電壓相關之資訊儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域。藉此，定序器111便可控制實施4個以上組之位元線之預充電之電壓。

(第7實施形態)

繼而，對第7實施形態進行說明。第7實施形態係感測模組之動作不同於第6實施形態之感測模組之動作。再者，第7實施形態之記憶裝置之基本性構成及基本性動作係與上述第6實施形態之記憶裝置相同。因而，將對於上述第6實施形態中所說明之事項及可容易地根據上述第6實施形態類推之事項之說明省略。

<第7實施形態之感測模組之動作>

繼而，利用圖23，對資料之讀出動作時之第7實施形態之感測模組之動作進行說明。再者，本實施形態之定序器111係將實施第1組位元線BLGP1之預充電之時序與實施第2組位元線BLGP2之預充電之時序錯開。又，以下，對選擇偶數位元線，且奇數位元線設為非選擇之情形時之動作進行說明。又，與第1實施形態同樣地，以下，對第1組位元線BLGP1之電容大於第2組位元線BLGP2之電容之情形進行說明。又，各信號係由例如定序器111所賦予。

[時刻TG0]、[時刻TG1]

定序器111實施與第6實施形態中所說明之時刻TF0及時刻TF1之動作相同之動作。

[時刻TG2]、[時刻TG3]

預充電所需之時間因位元線之電容而變化。因此，本實施形態之感測模組141將第1組位元線BLGP1先於第2組位元線BLGP2地進行預充電。

具體而言，感測模組141於時刻TG2中，將讀出對象之第1組位元線BLGP1(本例中為偶數位元線BLe)預先進行預充電。定序器111實施位元線選擇信號BLSe及BLSo、以及偏移選擇信號BIASe及BIASo之設定。本例中因選擇偶數位元線BLe，故定序器111將偶數位元線選擇信號BLSe設為“H”位準。又，定序器111因將奇數位元線BLo固定為BLCRL(=VSS)，故將信號BIASo設為“H”。

又，定序器111將與第1組位元線BLGP1連接之感測模組141之信號BLC設定為位元線預充電用之箝位電壓VBLC。藉此，將第1組位元線BLGP1且偶數位元線BLe預充電為特定之電壓。

藉由以上方式，將第1組位元線BLGP1且偶數位元線BLe進行充電，將奇數位元線BLo固定為VSS。

而且，定序器111於自時刻TG2經過時刻dT6後之時刻TG3中，將與第2組位元線BLGP2連接之感測模組141之信號BLC設定為位元線預充電用之箝位電壓VBLC。藉此，將第2組位元線BLGP2且偶數位元線BLe預充電為特定之電壓。

藉由以上方式，將第2組位元線BLGP2且偶數位元線BLe充電。

該時刻dT6係顧及第1組位元線BLGP1之電容、及第2組位元線BLGP2之電容而適當地設定，且儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域等。而且，於記憶體系統1之啟動時，將時刻 dT6讀出至例如暫存器113。定序器111為參考時刻dT6，而參考暫存器113。

可藉由以此方式，顧及位元線之電容地進行預充電，而抑制對第1組位元線BLGP1之預充電所完成之時刻、與對第2組位元線BLGP2之預充電所完成之時刻之不均。

[時刻TG4]~[時刻TG7]

定序器111實施與第6實施形態中所說明之時刻TF3~時刻TF6之動作相同之動作。

[時刻TG8]

本實施形態之定序器111將感測模組141之信號BLC設為“H”位準(VSENSE)。藉此，定序器111開始實施對於偶數位元線BLe之感測動作。

[時刻TG9]、[時刻TG10]

定序器111實施與第6實施形態中所說明之時刻TF9、時刻TF10之動作相同之動作。

<關於第7實施形態之作用效果>

根據上述實施形態，與第2實施形態同樣地，根據因半導體柱SP之配置等引起之寄生電容，控制感測模組之動作。藉此，便可獲得與第2實施形態相同之效果。

(變化例7)

再者，與上述第1實施形態之變化例同樣地，即便半導體柱群之組具有3個以上，亦可適用第7實施形態之感測模組之動作。

利用圖24，對於將圖8中所說明之構成適用於第7實施形態之感測模組之動作之情形進行說明。

<關於變化例7之感測模組之動作>

以下，對於第3組位元線BLGP3之電容大於第2組位元線BLGP2之 電容，且第2組位元線BLGP2之電容大於第1組位元線BLGP1之電容之情形進行說明。

[時刻TG0]、[時刻TG1]

定序器111實施與第6實施形態中所說明之時刻TF0及時刻TF1之動作相同之動作。

[時刻TG11]、[時刻TG12]、[時刻TG13]

預充電所需之時間係因位元線之電容而變化。因此，本變化例之感測模組141將第3組位元線BLGP3先於第1組位元線BLGP1及第2組位元線BLGP2地進行預充電。又，本變化例之感測模組141將第2組位元線BLGP2先於第1組位元線BLGP1地進行預充電。

具體而言，感測模組141於時刻TG11中，將讀出對象之第3組位元線BLGP3(本例中為偶數位元線BLe)預先進行預充電。定序器111實施位元線選擇信號BLSe及BLSo、以及偏移選擇信號BIASe及BIASo之設定。本例中因選擇偶數位元線BLe，故定序器111將偶數位元線選擇信號BLSe設為“H”位準。又，定序器111因將奇數位元線BLo固定為BLCRL(=VSS)，而將信號BIASo設為“H”。

又，定序器111係將與第3組位元線BLGP3連接之感測模組141之信號BLC設定為位元線預充電用之箝位電壓VBLC。藉此，將第3組位元線BLGP3且偶數位元線BLe預充電為特定之電壓。

藉由以上方式，將第3組位元線BLGP3且偶數位元線BLe進行充電，將奇數位元線BLo固定為VSS。

而且，定序器111於自時刻TG11經過時刻dT6a後之時刻TG12中，將與第2組位元線BLGP2連接之感測模組141之信號BLC設定為位元線預充電用之箝位電壓VBLC。藉此，將第2組位元線BLGP2且偶數位元線BLe預充電為特定之電壓。藉由以上方式，將第2組位元線BLGP2且偶數位元線BLe進行充電。

又，定序器111於自時刻TG12經過時刻dT6b後之時刻TG13中，將與第2組位元線BLGP2連接之感測模組141之信號BLC設定為位元線預充電用之箝位電壓VBLC。藉此，將第1組位元線BLGP1且偶數位元線BLe預充電為特定之電壓。藉由以上方式，將第1組位元線BLGP1且偶數位元線BLe進行充電。

該時刻dT6a及時刻dT6b係顧及第1組位元線BLGP1之電容、第2組位元線BLGP2之電容、及第3組位元線BLGP3之電容而適當地設定，且儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域等。而且，於記憶體系統1之啟動時，將時刻dT6a、及時刻dT6b讀出至例如暫存器113。定序器111為參考時刻dT6a、及時刻dT6b，而參考該暫存器113。

[時刻TG14]~[時刻TG20]

定序器111實施與第7實施形態中所說明之時刻TG4~時刻TG10之動作相同之動作。

可藉由以此方式，顧及位元線之電容地實施對位元線之預充電，而精度良好地控制第1組位元線BLGP1、第2組位元線BLGP2、及第3組位元線BLGP3之預充電之結束時序之不均。

本變化例係將半導體柱群分類為3個組，且定序器111控制實施3個組之位元線之預充電之時序。然而，不僅限於此，亦可將半導體柱群分類為4個以上之組。而且，亦可將與實施對4個以上組之位元線之預充電之時序相關之資訊儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域。藉此，定序器111便可控制實施4個以上組之位元線之預充電之時序。

(第8實施形態)

繼而，對第8實施形態進行說明。第8實施形態係感測模組之動作不同於第6實施形態之感測模組之動作。再者，第8實施形態之記憶 裝置之基本性構成及基本性動作係與上述第6實施形態之記憶裝置相同。因而，將對於上述第6實施形態中所說明之事項及可容易地根據上述第6實施形態類推之事項之說明省略。

<第8實施形態之感測模組之動作>

繼而，利用圖25，對資料之讀出動作時之第8實施形態之感測模組之動作進行說明。又，以下，對於選擇偶數位元線，且奇數位元線設為非選擇之情形時之動作進行說明。又，與第1實施形態同樣地，以下，對於第1組位元線BLGP1之電容大於第2組位元線BLGP2之電容之情形進行說明。本實施形態之定序器111係使實施第1組位元線BLGP1之預充電時之電壓大於實施第2組位元線BLGP2之預充電時之電壓。又，各信號係由例如定序器111所賦予。

[時刻TH0]、[時刻TH1]

定序器111實施與第7實施形態中所說明之時刻TG0、時刻TG1之動作相同之動作。

[時刻TH2]

第8實施形態之定序器111係顧及第1組位元線BLGP1與第2組位元線BLGP2之電容之差，控制信號BLC之電壓。具體而言，定序器111以相較對於第2組位元線BLGP2，而對於第1組位元線BLGP1施加電壓dV2之較大之電壓之方式進行控制。

感測模組141將讀出對象之位元線(本例中為偶數位元線BLe)預先進行預充電。定序器111實施位元線選擇信號BLSe及BLSo、以及偏移選擇信號BIASe及BIASo之設定。本例中因選擇偶數位元線BLe，故定序器111將偶數位元線選擇信號BLSe設為“H”位準。又，定序器111因將奇數位元線BLo固定為BLCRL(=VSS)，而將信號BIASo設為“H”。

如圖23所示，定序器111將對於第2組位元線BLGP2之信號BLC設 為電壓VBLC(BLGP2)。又，定序器111將對於第1組位元線BLGP1之信號BLCe設為電壓VBLC(BLGP1)(VBLC(BLGP2)+dV2)。藉此，將偶數位元線BLe預充電為特定之電壓。

藉由以上方式，將偶數位元線BLe進行充電，將奇數位元線BLo固定為VSS。

再者，電壓dV2係顧及第1組位元線BLGP1之電容、及第2組位元線BLGP2之電容而適當地設定，且儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域等。而且，於記憶體系統1之啟動時，將電壓dV2讀出至例如暫存器113。而且，定序器111為參考電壓dV2，而參考暫存器113。

[時刻TH3]~[時刻TH9]

定序器111實施與第7實施形態中所說明之時刻TG4~時刻TG10之動作相同之動作。

<關於第8實施形態之作用效果>

根據上述實施形態，而與第5實施形態同樣地，相應於因半導體柱SP之配置等引起之寄生電容，控制感測電路之動作。藉此，便可獲得與第5實施形態相同之效果。

(變化例8)

再者，與上述第1實施形態之變化例同樣地，即便半導體柱群之組具有3個以上，亦可適用第8實施形態之感測模組之讀出時之動作。

利用圖26，對於將圖8中所說明之構成適用於第8實施形態之第8實施形態之情形進行說明。

<關於變化例8之感測模組之動作>

以下，對於第3組位元線BLGP3之電容大於第2組位元線BLGP2之電容，且第2組位元線BLGP2之電容大於第1組位元線BLGP1之電容之情形進行說明。

[時刻TH0]、[時刻TH1]

定序器111實施與第7實施形態中所說明之時刻TG0、時刻TG1之動作相同之動作。

[時刻TH2]

本變化例之定序器111係顧及第1組位元線BLGP1之電容、第2組位元線BLGP2之電容、及第3組位元線BLGP3之電容，控制信號BLC之電壓。具體而言，定序器111以相較對於第1組位元線BLGP1，而對於第2組位元線BLGP2施加電壓dV2a之較大之電壓之方式進行控制。又，定序器111以相較對於第2組位元線BLGP2，而對於第3組位元線BLGP3施加電壓dV2b之較大之電壓之方式進行控制。

如圖26所示，定序器111將對於第1組位元線BLGP1之信號BLC設為電壓VBLC(BLGP1)。又，定序器111將對於第2組位元線BLGP2之信號BLCe設為電壓VBLC(BLGP2)(VBLC(BLGP1)+dV2a)。又，定序器111將對於第3組位元線BLGP3之信號BLCe設為電壓VBLC(BLGP3)(VBLC(BLGP2)+dV2b)。藉此，將偶數位元線BLe預充電為特定之電壓。

藉由以上方式，將偶數位元線BLe進行充電，將奇數位元線BLo固定為VSS。

再者，電壓dV2a及電壓dV2b係顧及第1組位元線BLGP1之電容、第2組位元線BLGP2之電容、及第3組位元線BLGP3之電容而適當地設定，且儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域等。而且，於記憶體系統1之啟動時，將電壓dV2a及電壓dV2b讀出至例如暫存器113。而且，定序器111為參考電壓dV2a及電壓dV2b，而參考暫存器113。

[時刻TH3]~[時刻TH9]

定序器111實施與第7實施形態中所說明之時刻TG4~時刻TG10 之動作相同之動作。

可藉由以此方式，顧及位元線之電容地實施對位元線之預充電，而精度良好地實施第1組位元線BLGP1、第2組位元線BLGP2、及第3組位元線BLGP3之預充電。

本變化例係將半導體柱群分類為3個組，且定序器111控制3個組之位元線之預充電之電壓。然而，不僅限於此，亦可將半導體柱群分類為4個以上之組。而且，亦可將與對4個以上組之位元線之預充電之電壓相關之資訊儲存於設置在記憶胞陣列130之未圖示之ROM保險絲區域。藉此，定序器111便可控制4個以上組之位元線之預充電之電壓。

(第9實施形態)

繼而，對第9實施形態進行說明。本實施形態係對於具有與第1~第8實施形態不同之構成之記憶胞陣列之半導體記憶裝置，適用第1~第8實施形態之感測電路140及感測動作者。再者，第9實施形態之記憶裝置之基本性構成及基本性動作係與上述第1~第8實施形態之記憶裝置相同。因而，將對於上述第1~第8實施形態中所說明之事項及可容易地根據上述第1~第8實施形態類推之事項之說明省略。

<關於記憶胞陣列之構成>

利用圖27及圖28，對本實施形態之記憶胞陣列230之任1個區塊BLK之構成進行說明。如圖27、圖28所示，區塊BLK具備複數個記憶體單元MU(MU1、MU2)。圖27及圖28中僅圖示有2個記憶體單元MU，但記憶體單元MU亦可為3個以上，該數量並無限定。

記憶體單元MU分別具備例如4個字串組GR(GR1~GR4)。再者，於在記憶體單元MU1及MU2間進行區別時，將記憶體單元MU1之字串組GR分別稱為GR1-1~GR4-1，且將記憶體單元MU2之字串組GR分別稱為GR1-2~GR4-2。

字串組GR分別具備例如4個NAND字串SR(SR1~SR4)。毋庸置疑，NAND字串SR之數不僅限於4個，既可為5個以上，亦可為3個以下。NAND字串SR分別具備選擇電晶體ST1及ST2、以及4個記憶胞電晶體MT(MT1~MT4)。記憶胞電晶體MT之數不僅限於4個，既可為5個以上，亦可為3個以下。

於字串組GR內，4個NAND字串SR1~SR4係預先依次地積層於半導體基板上，且NAND字串SR1形成於最下層，NAND字串SR4形成於最上層。即，相對於第1實施形態中，將NAND字串內之記憶胞電晶體MT於半導體基板面之垂直方向上進行積層，本實施形態係將NAND字串內之記憶胞電晶體MT排列於與半導體基板面平行之方向上，且將該NAND字串於垂直方向上進行積層。而且，將同一字串組GR中所含之選擇電晶體ST1及ST2分別連接於同一選擇閘極線GSL1及GSL2，且將位於同一行之記憶胞電晶體MT之控制閘極連接於同一字元線WL。進而，將某一字串組GR內之4個選擇電晶體ST1之汲極連接於彼此不同之位元線BL，且將選擇電晶體ST2之源極連接於同一源極線SL。

於第奇數個字串組GR1及GR3與第偶數個字串組GR2及GR4中，將選擇電晶體ST1及ST2以其位置關係成為相反之方式進行配置。如圖27所示，將字串組GR1及GR3之選擇電晶體ST1配置於NAND字串SR之左端，且將選擇電晶體ST2配置於NAND字串SR之右端。相對於此，將字串組GR2及GR4之選擇電晶體ST1配置於NAND字串SR之右端，且將選擇電晶體ST2配置於NAND字串SR之左端。

而且，將字串組GR1及GR3之選擇電晶體ST1之閘極連接於同一選擇閘極線GSL1，且將選擇電晶體ST2之閘極連接於同一選擇閘極線GSL2。另一方面，將字串組GR2及GR4之選擇電晶體ST1之閘極連接於同一選擇閘極線GSL2，且將選擇電晶體ST2之閘極連接於同一選擇 閘極線GSL1。

又，將某一記憶體單元MU中所含之4個字串組GR1~GR4連接於彼此相同之位元線BL，且將不同之記憶體單元MU連接於彼此不同之位元線BL。更具體而言，於記憶體單元MU1中，將字串組GR1~GR4中之NAND字串SR1~SR4之選擇電晶體ST1之汲極分別經由行選擇閘極CSG(CSG1~CSG4)連接於位元線BL1~BL4。行選擇閘極CSG具有例如與記憶胞電晶體MT或選擇電晶體ST1及ST2等相同之構成，且於各記憶體單元MU中，選擇位元線BL中所選擇之1個字串組GR。因而，與各字串組GR建立對應關係之行選擇閘極CSG1~CSG4之閘極係分別由不同之控制信號線SSL1~SSL4進行控制。

具有以上說明之構成之記憶體單元MU係於揭示圖27之紙面上，在上下方向上排列有複數個。該等複數個記憶體單元MU共同具有記憶體單元MU1、字元線WL、及選擇閘極線GSL1及GSL2。另一方面，位元線BL係獨立，例如與記憶體單元MU1不同之3條位元線BL5~BL8相對於記憶體單元MU2建立對應關係。與各記憶體單元MU建立對應關係之位元線BL之條數係對應於1個字串組GR中所含之NAND字串SR之總數。因而，若NAND字串為5層，則亦將位元線BL設置5條，於其他數之情形時亦情況相同。又，控制信號SSL1~SSL4既可於記憶體單元MU間共用，或者亦可獨立地被控制。

於上述構成中，自各記憶體單元MU中逐個地被選擇之字串組GR中之連接於同一字元線WL之複數個記憶胞電晶體MT之集合成為「頁面」。

如圖29所示，於半導體基板40上設置絕緣膜41，且於絕緣膜41上設置區塊BLK。

於絕緣膜41上，藉由設置沿著與相對半導體基板40表面垂直之方向即第1方向正交之第2方向之條紋形狀之例如4個鰭型結構44(44-1 ~44-4)，而形成1個記憶體單元MU。鰭型結構44各自包含沿著第2方向設置之絕緣膜42(42-1~42-5)與半導體層43(43-1~43-4)。而且，於鰭型結構44之各自中，藉由將絕緣膜42-1~42-5與半導體層43-1~43-4交替地積層，而形成於相對半導體基板40之表面垂直之方向上延伸之4條積層結構。該鰭型結構44分別相當於圖27中說明之字串組GR。而且，最下層之半導體層43-1相當於NAND字串SR1之電流路徑(形成通道之區域)，最上層之半導體層43-4相當於NAND字串SR4之電流路徑，且位於其間之半導體層43-2相當於NAND字串SR2之電流路徑，半導體層43-3相當於NAND字串SR3之電流路徑。

如圖30及圖31所示，於鰭型結構44之上表面及側面，依次地設置有閘極絕緣膜45、電荷蓄積層46、區塊絕緣膜47、及控制閘極48。電荷蓄積層46係藉由例如絕緣膜而形成。又，控制閘極48係由導電膜所形成，且作為字元線WL或選擇閘極線GSL1及GSL2發揮作用。字元線WL以及選擇閘極線GSL1及GSL2係於複數個記憶體單元MU間，以橫跨複數個鰭型結構44之方式形成。另一方面，控制信號線SSL1~SSL4獨立於各個鰭型結構44之每一者。

如圖32所示，鰭型結構44係其一端部被拉出至區塊BLK之端部，且於被拉出之區域中與位元線BL連接。即，作為一例，若著眼於記憶體單元MU1，則第奇數個鰭型結構44-1及44-3之一端部沿著第2方向被拉出至某一區域而共通地連接，且於該區域形成觸點插塞BC1~BC4。形成於該區域之觸點插塞BC1將字串組GR1及GR3之半導體層43-1與位元線BL1連接，從而與半導體層43-2、43-3、及43-4絕緣。觸點插塞BC2將字串組GR1及GR3之半導體層43-2與位元線BL2連接，從而與半導體層43-1、43-3、及43-4絕緣。觸點插塞BC3將字串組GR1及GR3之半導體層43-3與位元線BL3連接，從而與半導體層43-1、43-2、及43-4絕緣。觸點插塞BC4將字串組GR1及GR3之半導體層 43-4與位元線BL4連接，從而與半導體層43-1、43-2、及43-3絕緣。

另一方面，第偶數個鰭型結構44-2及44-4之一端部被拉出至於第2方向上與鰭型結構44-1及44-3之一端部對向之區域而共通地連接，且於該區域形成觸點插塞BC1~BC4。形成於該區域之觸點插塞BC1將字串組GR2及GR4之半導體層43-1與位元線BL1連接，從而與半導體層43-2、43-3、及43-4絕緣。觸點插塞BC2將字串組GR2及GR4之半導體層43-2與位元線BL2連接，從而與半導體層43-1、43-3、及43-4絕緣。觸點插塞BC3將字串組GR2及GR4之半導體層43-3與位元線BL3連接，從而與半導體層43-1、43-2、及43-4絕緣。觸點插塞BC4將字串組GR2及GR4之半導體層43-4與位元線BL4連接，從而與半導體層43-1、43-2、及43-3絕緣。

毋庸置疑，上述說明係記憶體單元MU1之情形時者，而於例如記憶體單元MU2之情形時，如圖32所示地形成觸點插塞BC5~BC8，且該等將半導體層43-1~43-4分別連接於位元線BL5~BL8。

又，於鰭型結構44之另一端上形成觸點插塞SC。觸點插塞SC將半導體層43-1~43-4連接於源極線SL。

於上述構成中，NAND字串SR1~SR4中所含之記憶胞電晶體係其尺寸相互不同。更具體而言，如圖30所示，於各鰭型結構44中，半導體層43之沿第3方向之寬度係如位於較低層者之程度較大，且如位於較高層者之程度較小。即，半導體層43-1之寬度最大，而半導體層43-4之寬度最狹窄。即，因製造不均而特性相互不同之複數個記憶胞電晶體MT包含於1頁面中。

如上所述，於本實施形態之記憶胞陣列230中，存在因半導體層43-1~43-4之寬度不均而導致半導體層43-1~43-4之電容不同之情形。

上述各實施形態係將半導體柱SP，根據電容之大小而分類為第1 組及第2組。而且，顧及第1組位元線BLGP1之電容、及第2組位元線BLGP2之電容地實施感測動作。

例如，本實施形態中，可將半導體層43-1及43-2設為第1組GP1，將半導體層43-3及43-4設為第2組GP2。於該情形時，位元線BL1、BL2成為第1組位元線BLGP1，且位元線BL3、BL4成為第2組位元線BLGP2。另外，亦可將半導體層43-1設為第1組GP1，將半導體層43-2設為第2組GP2，將半導體層43-3設為第3組GP3，且將半導體層43-4設為第4組GP4。於該情形時，位元線BL1成為第1組位元線BLGP1，位元線BL2成為第2組位元線BLGP2，位元線BL3成為第3組位元線BLGP3，位元線BL4成為第4組位元線BLGP4。半導體層43-1~43-4之分組方法不僅限於此。

可將本實施形態之半導體層43-1~43-4以上述方式分組，且適用上述各實施形態中說明之感測模組及其動作。

再者，上述實施形態亦可分別進行組合。具體而言，第1及第2實施形態可分別進行組合。同樣地，變化例1及變化例2亦可進行組合。進而，第3~第5實施形態可分別進行組合。同樣地，變化例3~變化例5可分別進行組合。進而，第6~第8實施形態可分別進行組合。同樣地，變化例6~變化例8可分別進行組合。

又，於上述各實施形態中，對資料之讀出動作時之感測模組之動作進行了說明，但不僅限於此，例如，亦可適用於進行編程驗證時。

又，於上述各實施形態中，

(1)於讀出動作中，對A位準之讀出動作中所選擇之字元線施加之電壓係例如0V~0.55V之間。並非僅限於此，亦可設為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V之任一者之間。

對B位準之讀出動作中所選擇之字元線施加之電壓係例如1.5V~2.3V之間。並非僅限於此，亦可設為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V之任一者之間。

對C位準之讀出動作中所選擇之字元線施加之電壓係例如3.0V~4.0V之間。並非僅限於此，亦可設為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V之任一者之間。

作為讀出動作之時間(tR)可設為例如25μs~38μs、38μs~70μs、70μs~80μs之間。

(2)寫入動作係如上所述地包含編程動作與驗證動作。於寫入動作中，對編程動作時所選擇之字元線最初施加之電壓係例如13.7V~14.3V之間。並非僅限於此，亦可設為例如13.7V~14.0V、14.0V~14.6V之任一者之間。

可改變寫入第奇數個之字元線時對被選擇之字元線最初施加之電壓、及寫入第偶數個字元線時對被選擇之字元線最初施加之電壓。

於將編程動作設為ISPP方式(Incremental Step Pulse Program，增量步進脈衝編程)時，作為升壓之電壓，可列舉例如0.5V左右。

作為對非選擇之字元線施加之電壓，可設為例如6.0V~7.3V之間。不僅限於該情形，亦可設為例如7.3V~8.4V之間，亦可設為6.0V以下。

可因非選擇之字元線為第奇數個字元線，或者第偶數個字元線，而改變施加之導通電壓(pass voltage)。

作為寫入動作之時間(tProg)，可設為例如1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。

(3)於抹除動作中，對形成於半導體基板上部且上述記憶胞配置於上方之井最初施 加之電壓係例如12V~13.6V之間。並非僅限於該情形，亦可為例如13.6V~14.8V、14.8V~19.0V、19.0~19.8V、19.8V~21V之間。

作為抹除動作之時間(tErase)，亦可設為例如3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。

(4)記憶胞之結構係具有介隔膜厚為4~10nm之隧道絕緣膜配置於半導體基板(矽基板)上之電荷蓄積層。該電荷蓄積層可設為膜厚為2~3nm之SiN或SiON等之絕緣膜與膜厚為3~8nm之多晶矽之積層結構。又，多晶矽中亦可添加Ru等金屬。於電荷蓄積層之上具有絕緣膜。該絕緣膜具有例如隔著膜厚為3~10nm之下層High-k膜與膜厚為3~10nm之上層High-k膜之膜厚為4~10nm之氧化矽膜。High-k膜可列舉HfO等。又，可使氧化矽膜之膜厚厚於High-k膜之膜厚。於絕緣膜上介隔膜厚為3~10nm之功函數調整用之材料，形成有膜厚為30nm~70nm之控制電極。此處，功函數調整用之材料係TaO等金屬酸化膜、TaN等金屬氮化膜。控制電極中可採用W等。

又，於記憶胞間可形成氣隙。

以上，說明了本發明之實施形態，但本發明並非限定於上述實施形態，於不脫離其主要內容之範圍內可各種變化地進行實施。進而，於上述實施形態中包含各種階段之發明，且可藉由適當地組合被揭示之構成要件而擷取各種發明。例如，即便自被揭示之構成要件中刪去若干個構成要件，只要獲得特定之效果，則作為發明而擷取。

BLS、BLC、BLQ、BLX、HLL、SLI、STB、STI、PCn、XXL‧‧‧信號

BLGP1‧‧‧第1組位元線

BLGP2‧‧‧第2組位元線

dT1‧‧‧時刻

SEN‧‧‧節點

TA0~TA11‧‧‧時刻

VH、VBLC‧‧‧電壓

Claims (9)

1. 一種半導體記憶裝置，其包括：第1記憶胞；第2記憶胞；第1位元線，其係電性地連接於上述第1記憶胞；第2位元線，其係電性地連接於上述第2記憶胞；第1感測模組，其具有電性地連接於上述第1位元線之第1感測節點，且感測該第1感測節點之電位；及第2感測模組，其具有電性地連接於上述第2位元線之第2感測節點，且感測該第2感測節點之電位；且上述第1感測模組中之感測期間與上述第2感測模組中之感測期間不同。
2. 如請求項1之半導體記憶裝置，其中上述第1位元線係與上述第2位元線相鄰地配置。
3. 如請求項1之半導體記憶裝置，其中上述第1感測模組更包括第1電晶體，且上述第1電晶體之一端係電性地連接於上述第1感測節點；上述第2感測模組更包括第2電晶體，且上述第2電晶體之一端係電性地連接於上述第2感測節點；且於上述感測期間，使上述第1電晶體之閘極之電位自第1電壓上升至第2電壓之時序與使上述第2電晶體之閘極之電位自第1電壓上升至第2電壓之時序不同。
4. 如請求項2或3之半導體記憶裝置，其中上述第2記憶胞係配置於上述第1記憶胞之上方。
5. 如請求項1之半導體記憶裝置，其中上述第2感測模組係於對上 述第2位元線進行感測動作之前，將上述第2位元線充電；上述第1感測模組係於對上述第1位元線進行感測動作之前，且上述第2感測模組對上述第2位元線充電之前，將上述第1位元線充電。
6. 如請求項1之半導體記憶裝置，其中上述第1感測模組係先於上述第2感測模組地開始感測動作。
7. 一種半導體記憶裝置，其包括：第1記憶胞；第2記憶胞；第1位元線，其係電性地連接於上述第1記憶胞；第2位元線，其係電性地連接於上述第2記憶胞；第1感測模組，其具有電性地連接於上述第1位元線之第1感測節點，且感測該第1感測節點之電位；及第2感測模組，其具有電性地連接於上述第2位元線之第2感測節點，且感測該第2感測節點之電位；且上述第2感測模組係於對上述第2位元線進行感測動作之前，將上述第2位元線充電為第1電壓；上述第1感測模組係於對上述第1位元線進行感測動作之前，將上述第1位元線充電為大於上述第1電壓之第2電壓。
8. 如請求項7之半導體記憶裝置，其中上述第1位元線係與上述第2位元線相鄰地配置。
9. 如請求項7之半導體記憶裝置，其中上述第2記憶胞係配置於上述第1記憶胞之上方。