JP2020038930A - 半導体メモリ装置及び半導体メモリ装置の製造方法 - Google Patents

半導体メモリ装置及び半導体メモリ装置の製造方法 Download PDF

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Abstract

【課題】半導体メモリ装置の単位面積当たりの記憶容量を大きくする。【解決手段】実施形態の半導体メモリ装置は、複数の第１導電体層と、第２導電体層と、第１半導体層と、第２半導体層と、積層体と、を含む。複数の第１導電体２３は、第１方向に互いに離間して配置され、第１方向と交差する第２方向にそれぞれ延在する。第２導電体層２４は、複数の第１導電体層のうちの最上層に対して上方に離間して配置される。第１半導体層３１は、第１方向に延在する。積層体３２は、第２方向において、第１半導体層と複数の第１導電体層の間、及び第１半導体層と第２導電体層の間に配置され、電荷蓄積層を含む。第２半導体層３３は、積層体と第２導電体層間に配置される。第１半導体層は、少なくとも第１導電体層の最上層に対向する部分から第２導電体層に対向する部分まで連続膜である。【選択図】図４

Description

実施形態は、半導体メモリ装置及び半導体メモリ装置の製造方法に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
特開２０１４−１８３２２４号公報 特開２０１４−１７５３４８号公報 特開２０１４−０１１３８９号公報
半導体メモリ装置の単位面積当たりの記憶容量を大きくする。
実施形態の半導体メモリ装置装置は、複数の第１導電体層と、第２導電体層と、第１半導体層と、第２半導体層と、積層体と、を含む。複数の第１導電体は、第１方向に互いに離間して配置され、第１方向と交差する第２方向にそれぞれ延在する。第２導電体層は、複数の第１導電体層のうちの最上層に対して上方に離間して配置される。第１半導体層は、第１方向に延在する。積層体は、第２方向において、第１半導体層と複数の第１導電体層の間、及び第１半導体層と第２導電体層の間に配置され、電荷蓄積層を含む。第２半導体層は、積層体と第２導電体層間に配置される。第１半導体層は、少なくとも第１導電体層の最上層に対向する部分から第２導電体層に対向する部分まで連続膜である。
第１実施形態に係る半導体メモリ装置の構成例を示すブロック図。 第１実施形態に係る半導体メモリ装置の備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体メモリ装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体メモリ装置の備えるメモリセルアレイの断面構造の一例を示す断面図。 第１実施形態に係る半導体メモリ装置におけるメモリピラーの断面構造の一例を示す断面図。 第１実施形態に係る半導体メモリ装置におけるメモリピラーの断面構造の一例を示す断面図。 第１実施形態に係る半導体メモリ装置の製造方法の一例を示すフローチャート。 第１実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第１実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第１実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの平面レイアウト図。 第１実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第１実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第１実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第１実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第１実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第１実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第１実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第１実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第１実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第１実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第１実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第１実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第２実施形態に係る半導体メモリ装置の製造方法の一例を示すフローチャート。 第２実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第２実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第２実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第３実施形態に係る半導体メモリ装置の備えるメモリセルアレイの断面構造の一例を示す断面図。 第３実施形態に係る半導体メモリ装置の製造方法の一例を示すフローチャート。 第３実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第３実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第３実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第３実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第４実施形態に係る半導体メモリ装置の備えるメモリセルアレイの断面構造の一例を示す断面図。 第４実施形態に係る半導体メモリ装置の製造方法の一例を示すフローチャート。 第４実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第４実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第４実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第４実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。 第４実施形態に係る半導体メモリ装置の製造工程の一例を示す、メモリセルアレイの断面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態に係る半導体メモリ装置１について説明する。
［１−１］半導体メモリ装置１の構成
［１−１−１］半導体メモリ装置１の全体構成
半導体メモリ装置１は、例えばデータを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ装置１は、例えば外部のメモリコントローラ２によって制御される。図１は、第１実施形態に係る半導体メモリ装置１の構成例を示している。
図１に示すように、半導体メモリ装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。
また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体メモリ装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体メモリ装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体メモリ装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
半導体メモリ装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体メモリ装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
コマンドラッチイネーブル信号ＣＬＥは、半導体メモリ装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体メモリ装置１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体メモリ装置１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体メモリ装置１に命令する信号である。
レディビジー信号ＲＢｎは、半導体メモリ装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
以上で説明した半導体メモリ装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］メモリセルアレイ１０の回路構成
図２は、第１実施形態に係る半導体メモリ装置１の備えるメモリセルアレイ１０の回路構成の一例であり、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含んでいる。
複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１及びＳＴ２間に直列接続される。同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、例えばブロックＢＬＫ毎に対応する複数のＮＡＮＤストリングＮＳ間で共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共通接続される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、第１実施形態に係る半導体メモリ装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
［１−１−３］メモリセルアレイ１０の構造
以下に、第１実施形態におけるメモリセルアレイ１０の構造の一例について説明する。
尚、以下で参照される図面において、Ｘ方向は、ワード線ＷＬの延伸方向に対応している。Ｙ方向は、ビット線ＢＬの延伸方向に対応している。Ｚ方向は、半導体メモリ装置１が形成される半導体基板２０の表面に対する鉛直方向に対応している。
また、以下で参照される断面図では、図を見易くするために絶縁体層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。また、平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
図３は、第１実施形態に係る半導体メモリ装置１の備えるメモリセルアレイ１０の平面レイアウトの一例であり、ストリングユニットＳＵ０及びＳＵ１のそれぞれに対応する構造体を抽出して示している。
図３に示すように、メモリセルアレイ１０が形成される領域には、例えば複数のスリットＳＬＴ、ＳＨＥ及びＳＨＥＷと、複数のビット線ＢＬとが含まれている。
スリットＳＬＴは、後述するワード線ＷＬに対応する導電体と選択ゲート線ＳＧＳに対応する導電体とのそれぞれを分断するスリットである。スリットＳＨＥ及びＳＨＥのそれぞれは、後述する選択ゲート線ＳＧＳに対応する導電体を分断するスリットである。スリットＳＬＴ、ＳＨＥ及びＳＨＥＷのそれぞれは、絶縁体を含んでいる。
複数のスリットＳＬＴは、それぞれがＸ方向に延伸し、Ｙ方向に配列している。Ｙ方向に隣り合うスリットＳＬＴ間には、Ｘ方向に延伸するスリットＳＨＥが配置される。また、複数のスリットＳＬＴのそれぞれには、例えばＸ方向に延伸するスリットＳＨＥＷが重なっている。
スリットＳＨＥＷの幅は、スリットＳＨＥの幅よりも広い。また、スリットＳＨＥＷの幅は、スリットＳＬＴの幅よりも広い。平面視において、スリットＳＨＥＷと重なったスリットＳＬＴは、当該スリットＳＨＥＷの領域内に含まれている。
本例において、１つのストリングユニットＳＵは、Ｙ方向に隣り合うスリットＳＬＴ及びＳＨＥ間に対応する構造体に対応している。
具体的には、例えばストリングユニットＳＵ０及びＳＵ１は、それぞれがＸ方向に延伸し、Ｙ方向に配列している。ストリングユニットＳＵ０及びＳＵ１は、Ｙ方向に隣り合う２つのスリットＳＬＴ間に配置される。言い換えると、ストリングユニットＳＵ０及びＳＵ１は、Ｙ方向に隣り合う２つのスリットＳＨＥＷ間に配置される。スリットＳＨＥは、ストリングユニットＳＵ０及びＳＵ１間に配置される。
各ストリングユニットＳＵは、複数のメモリピラーＭＰを含んでいる。メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、例えばＸ方向に沿って千鳥状に配置される。
ストリングユニットＳＵ０及びＳＵ１のそれぞれにおいて、スリットＳＨＥの近傍に配置されたメモリピラーＭＰは、例えばスリットＳＨＥと重なった部分を有する。メモリピラーＭＰは、スリットＳＨＥＷと重なって配置されても良く、スリットＳＬＴと重なっていなければ良い。
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。例えば、各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。例えば、各メモリピラーＭＰには、２本のビット線ＢＬが重なっている。
メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＰが設けられる。各メモリピラーＭＰは、コンタクトＣＰを介して対応するビット線ＢＬと電気的に接続される。
尚、隣り合うスリットＳＬＴ間に設けられるストリングユニットＳＵの個数は、任意の個数に設計され得る。図３に示されたメモリピラーＭＰの個数及び配置はあくまで一例であり、メモリピラーＭＰは任意の個数及び配置に設計され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
図４は、図３のＩＶ−ＩＶ線に沿った断面図であり、第１実施形態に係る半導体メモリ装置１の備えるメモリセルアレイ１０の断面構造の一例を示している。
図４に示すように、メモリセルアレイ１０が形成される領域には、例えば導電体層２１〜２５、メモリピラーＭＰ、コンタクトＣＰ、並びにスリットＳＬＴ、ＳＨＥ及びＳＨＥＷが含まれている。
具体的には、半導体基板２０上に、絶縁体層を介して導電体層２１が設けられる。図示が省略されているが、半導体基板２０と導電体層２１との間の絶縁体層には、例えばセンスアンプモジュール１６等の回路が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含んでいる。
導電体層２１の上方に、絶縁体層を介して導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばシリコン（Ｓｉ）を含んでいる。
導電体層２２の上方に、絶縁体層と導電体層２３とが交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、例えば半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層２３は、例えばタングステン（Ｗ）を含んでいる。
最上層の導電体層２３の上方に、絶縁体層を介して導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステン（Ｗ）を含んでいる。
導電体層２４の上方に、絶縁体層を介して導電体層２５が設けられる。例えば導電体層２５は、Ｙ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２５は、Ｘ方向に沿って配列している。導電体層２５は、例えば銅（Ｃｕ）を含んでいる。
メモリピラーＭＰ（点線で囲まれた領域を指す）は、Ｚ方向に沿って延伸して設けられ、例えば導電体層２２〜２４を貫通している。メモリピラーＭＰの上端は、例えば導電体層２４が設けられた層と導電体層２５が設けられた層との間の層に含まれている。メモリピラーＭＰの下端は、例えば導電体層２１が設けられた層に含まれている。
また、メモリピラーＭＰは、例えばコア部材３０、半導体層３１、積層膜３２、並びに半導体層３３及び３４を含んでいる。
コア部材３０は、Ｚ方向に沿って延伸して設けられている。コア部材３０の上端は、例えば導電体層２４が設けられた層よりも上層に含まれている。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
また、コア部材３０の内側には、空間ＳＰが形成されている。空間ＳＰは、Ｚ方向に延伸して設けられている。空間ＳＰの上端は、例えば最上層の導電体層２３が設けられた層と、導電体層２４が設けられた層との間の層に含まれている。空間ＳＰの下端は、例えば導電体層２２が設けられた層よりも下層に含まれている。
言い換えると、空間ＳＰは、導電体層２２及び２３がそれぞれ設けられた複数の層と交差している。つまり、コア部材３０は、導電体層２２及び２３がそれぞれ設けられた複数の層と交差する部分において、円筒状に設けられている。
このため、コア部材３０において、導電体層２４が設けられた層における外径は、導電体層２２又は２３が設けられた層における外径よりも小さい。尚、本明細書において“外径”とは、例えば半導体基板２０と平行な断面における外径のことを示し、“内径”とは、例えば半導体基板２０と平行な断面における内径のことを示している。
コア部材３０は、半導体層３１によって覆われている。半導体層３１は、例えばメモリピラーＭＰの側面のうち、メモリピラー（ＭＰ）下端の積層膜３２にカバーされていない半導体層３１の部分介して導電体層２１と直接的に接触している。導電体層２４が設けられた層における半導体層３１の外径は、導電体層２２又は２３が設けられた層における半導体層３１の外径よりも小さい。
半導体層３１において、導電体層２３を通過する部分と導電体層２４を通過する部分との間は、連続的に設けられている。尚、本明細書において“連続的に設けられる”とは、同じ製造工程によって形成されることを示している。ある構成要素において連続的に設けられた部分には、境界が形成されない。また、“連続的に設けられる”は、ある膜又は層における第１部分から第２部分まで連続膜であることと同義である。
また、導電体層２４が設けられた層における半導体層３１の厚さは、例えば導電体層２２又は２３が設けられた層における半導体層３１の厚さと略等しい。半導体層３１は、例えばポリシリコン（Ｓｉ）である。尚、本明細書において、“厚さ”とは、例えば当該構成要素の内径及び外径間の差のことを示している。
半導体層３１の側面及び底面は、前記導電体層２１と半導体層３１とが直接的に接触している部分を除いて、積層膜３２によって覆われている。導電体層２４が設けられた層における積層膜３２の外径は、導電体層２２又は２３が設けられた層における積層膜３２の外径よりも小さい。
また、導電体層２４が設けられた層における積層膜３２の厚さは、例えば導電体層２２又は２３が設けられた層における積層膜３２の厚さと略等しい。積層膜３２において、導電体層２３を通過する部分と導電体層２４を通過する部分との間は、連続的に設けられている。
積層膜３２の側面は、導電体層２４が形成された層において、半導体層３３によって覆われた部分を有している。半導体層３３は、例えば円筒状に設けられる。半導体層３３が設けられた層は、導電体層２４が設けられた層と重なっている。
半導体層３３は、少なくとも側面の一部が導電体層２４と接触し、当該接触部分を介して導電体層２４と電気的に接続される。言うまでもなく、半導体層３３と導電体層２４との接触部分の面積がより大きいほど電気的に良好な接続が得られるので好ましい。
メモリピラーＭＰは、半導体層３３の外径と積層膜３２の外径との間が連続的に変化する部分を含んでいる。尚、本明細書において、“外径が連続的に変化する”とは、例えば同じコンタクトホール内において、それぞれが当該コンタクトホールの内壁に接した第１及び第２の構成要素が設けられた場合に、第１及び第２の構成要素の境界部分が、当該コンタクトホールの内壁に接していることを示している。
半導体層３３は、例えばボロン（Ｂ）がドープされたシリコン（Ｓｉ）である。尚、半導体層３３にドープされる不純物はボロンに限定されず、リン（Ｐ）やヒ素（Ａｓ）等のその他の不純物が使用されても良い。
半導体層３３にドープされた不純物の濃度は、例えば１０１９（atoms/cm3）以上である。尚、半導体層３３にドープされた不純物の好ましい濃度は、例えば１０２１（atoms/cm3）近くである。半導体層３３と導電体層２４との間のコンタクト抵抗は、半導体層３３にドープされた不純物の濃度が高いほど小さくなり得る。
半導体層３１及び積層膜３２の上面に、半導体層３４が設けられる。半導体層３４は、例えばメモリピラーＭＰ内に形成された構造を保護するキャップ部材として使用される。半導体層３４は、半導体層３１と同じ材料で形成されても良い。半導体層３４は、例えばポリシリコン（Ｓｉ）である。
図５は、半導体基板２０の表面に平行且つ導電体層２３を含む断面におけるメモリピラーＭＰの断面構造の一例を示している。
図５に示すように、導電体層２３を含む層では、空間ＳＰがメモリピラーＭＰの中央部に形成される。コア部材３０は、空間ＳＰを囲っている。半導体層３１は、コア部材３０の側面を囲っている。積層膜３２は、半導体層３１の側面を囲っている。積層膜３２は、例えばトンネル酸化膜３５、絶縁膜３６、及びブロック絶縁膜３７を含んでいる。
トンネル酸化膜３５は、半導体層３１の側面を囲っている。絶縁膜３６は、トンネル酸化膜３５の側面を囲っている。ブロック絶縁膜３７は、絶縁膜３６の側面を囲っている。導電体層２３は、ブロック絶縁膜３７の側面を囲っている。
トンネル酸化膜３５は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜３６は、例えば窒化シリコン（ＳｉＮ）を含んでいる。ブロック絶縁膜３７は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
図６は、導電体層２４を含む層において、スリットＳＨＥに接触したメモリピラーＭＰの断面構造の一例を示している。
図６に示すように、導電体層２４を含む層では、コア部材３０がメモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。積層膜３２は、半導体層３１の側面を囲っている。半導体層３３は、積層膜３２の側面を囲っている。半導体層３３の側面は、導電体層２４及びスリットＳＨＥによって囲まれている。
尚、図６には、半導体層３３の側面の一部がスリットＳＨＥに接触している場合が例示されているが、半導体層３３は、スリットＳＨＥに接触していなくても良い。各メモリピラーＭＰでは、少なくとも半導体層３３が積層膜３２を覆い、半導体層３３と導電体層２４との間が電気的に接続されていれば良い。
図４に戻り、半導体層３４上には、柱状のコンタクトＣＰが設けられる。図示された領域には、４本のメモリピラーＭＰのうち、２本のメモリピラーＭＰに対応するコンタクトＣＰが示されている。当該領域においてコンタクトＣＰが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＰが接続される。
コンタクトＣＰの上面には、１個の導電体層２５、すなわち１本のビット線ＢＬが接触している。メモリピラーＭＰと導電体層２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。
スリットＳＨＥ及びＳＨＥＷのそれぞれは、例えばＺ方向に沿って延伸した板状に形成され、導電体層２４を分断している。スリットＳＨＥ及びＳＨＥＷのそれぞれの上端は、例えば導電体層２４が設けられた層と導電体層２５が設けられた層との間の層に含まれている。スリットＳＨＥ及びＳＨＥＷのそれぞれの下端は、例えば最上層の導電体層２３が設けられた層と導電体層２４が設けられた層との間の層に含まれている。
スリットＳＨＥ内とスリットＳＨＥＷ内とのそれぞれには、絶縁体が設けられる。当該絶縁体は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
スリットＳＬＴは、例えばＺ方向に沿って延伸した板状に形成され、導電体層２２及び２３と、スリットＳＨＥＷとを分断している。スリットＳＬＴの上端は、例えばスリットＳＨＥの上端を含む層と導電体層２５が設けられた層との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体層２１が設けられた層に含まれている。
スリットＳＬＴ内には、絶縁体が設けられる。当該絶縁体は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。尚、スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。例えば、スリットＳＬＴに酸化シリコンが埋め込まれる前に、スリットＳＬＴの側壁として窒化シリコン（ＳｉＮ）が形成されても良い。
以上で説明したメモリピラーＭＰの構成では、例えばメモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差する部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。
つまり、半導体層３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして使用される。半導体層３３は、選択トランジスタＳＴ１のゲート電極として使用される。絶縁膜３６は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。
尚、以上で説明したメモリセルアレイ１０の構造はあくまで一例であり、メモリセルアレイ１０はその他の構造を有していても良い。例えば、導電体層２３の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体層２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体層２２と異なる導電体が使用されても良い。
［１−２］半導体メモリ装置１の製造方法
図７は、第１実施形態に係る半導体メモリ装置１の製造方法の一例を示すフローチャートである。図８〜図２６のそれぞれは、第１実施形態に係る半導体メモリ装置１の製造工程における、メモリセルアレイ１０に対応する構造体を含む断面構造又は平面レイアウトの一例を示している。
以下に、図７を適宜参照して、第１実施形態に係る半導体メモリ装置１における、ソース線ＳＬに対応する積層構造の形成からスリットＳＬＴの形成までの一連の製造工程の一例について説明する。尚、以下の説明において、「ウエハ」とは、半導体メモリ装置１の製造過程において、半導体基板２０上に形成された構造体のことを示している。
まず、ステップＳ１０１の処理が実行され、ソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤにそれぞれ対応する複数の犠牲部材が積層される。
具体的には、まず図８に示すように、半導体基板２０上に、絶縁体層４０、導電体層４１、犠牲部材４２、導電体層４３、絶縁体層４４、及び導電体層４５が形成される。続けて、導電体層４５上に絶縁体層４６及び犠牲部材４７が交互に積層され、最上層の犠牲部材４７上に、絶縁体層４８及び犠牲部材４９が順に形成される。
犠牲部材４２は、ソース線ＳＬに対応している。導電体層４１及び４３のそれぞれは、例えばシリコン（Ｓｉ）を含んでいる。犠牲部材４２は、導電体層４１及び４３のそれぞれに対してエッチング選択比を大きくすることが可能な材料である。
導電体層４５は、例えばポリシリコン（Ｓｉ）である。導電体層４５は、例えば図４を用いて説明した導電体層２２に対応し、選択ゲート線ＳＧＳとして使用される。絶縁体層４６及び４８のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
各犠牲部材４７は、例えばワード線ＷＬに対応している。つまり、犠牲部材４７が形成される層数は、積層されるワード線ＷＬの本数に対応している。犠牲部材４９は、選択ゲート線ＳＧＤに対応している。犠牲部材４７及び４９の各々は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
次に、ステップＳ１０２の処理が実行され、図９に示すように、スリットＳＨＥ及びＳＨＥＷ部が形成される。尚、スリットＳＨＥ及びＳＨＥＷ部とは、スリットＳＨＥ及びＳＨＥＷと、スリットＳＨＥ及びＳＨＥＷ内に形成される絶縁体との組のことを示している。
具体的には、まずフォトリソグラフィ等によって、スリットＳＨＥ及びＳＨＥＷに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、スリットＳＨＥ及びＳＨＥＷが形成される。
本工程で形成されるスリットＳＨＥ及びＳＨＥＷの各々は、犠牲部材４９を分断し、スリットＳＨＥ及びＳＨＥＷのそれぞれの底部は、例えば絶縁体層４８内で停止する。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
その後、ウエハ上全面に絶縁体５０が形成され、スリットＳＨＥ内及びスリットＳＨＥＷ内が絶縁体５０によって埋め込まれる。スリットＳＨＥ及びＳＨＥＷ外に形成された絶縁体５０は、例えばＣＭＰ（Chemical Mechanical Polishing）によって除去される。
その結果、スリットＳＨＥ内とスリットＳＨＥＷ内とのそれぞれが絶縁体５０によって埋め込まれた構造が形成される。絶縁体５０は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
次に、ステップＳ１０３の処理が実行され、メモリホールＭＨが形成される。
具体的には、まずフォトリソグラフィ等によって、メモリピラーＭＰに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールＭＨが形成される。
メモリホールＭＨは、図１０に示すように、例えば千鳥状に配置される。形成された複数のメモリホールＭＨには、スリットＳＨＥと重なっているものが含まれている。
尚、第１実施形態における製造方法の説明では、スリットＳＨＥと重なるメモリホールＭＨが存在し、スリットＳＨＥＷと重なるメモリホールＭＨが存在しない場合について例示している。メモリホールＭＨは、後の製造工程で形成されるスリットＳＬＴと重なっていなければ、スリットＳＨＥＷとの重なりも許容される。
本工程で形成されるメモリホールＭＨは、例えば犠牲部材４９、絶縁体層４８、複数の犠牲部材４７、複数の絶縁体層４６、導電体層４５、絶縁体層４４、導電体層４３、及び犠牲部材４２のそれぞれを貫通する。
そして、メモリホールＭＨの底部は、例えば導電体層４１が設けられた層内で停止する。スリットＳＨＥと重なるメモリホールＭＨは、スリットＳＨＥの一部分を削り取っている。本工程における異方性エッチングは、例えばＲＩＥである。
次に、図１１に示すように、半導体膜５１、ダミーコア５２、及び酸化膜５３が形成される。
具体的には、まず、ステップＳ１０４の処理が実行され、ウエハの上面とメモリホールＭＨの内壁及び底面とに半導体膜５１が形成される。半導体膜５１は、例えばノンドープのアモルファスシリコンである。本工程で形成される半導体膜５１の膜厚は、例えば図４を用いて説明した半導体層３３の厚さに対応している。
それから、ステップＳ１０５の処理が実行され、メモリホールＭＨ内にダミーコア５２が形成される。具体的には、まずダミーコア５２に対応する絶縁体がウエハ上に形成され、メモリホールＭＨ内が埋め込まれる。続けて、当該絶縁体に対するエッチバック処理が実行され、半導体膜５１の上面に形成された絶縁体が除去され、且つ当該絶縁体がメモリホールＭＨ内で所望の高さに加工される。
その結果、メモリホールＭＨ内においてダミーコア５２がリセスされた構造が形成される。ダミーコア５２の上面は、犠牲部材４９が形成された層に含まれ、図４を用いて説明した半導体層３３の上面の近傍に配置される。ダミーコア５２は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
その後、ステップＳ１０６の処理が実行され、半導体膜５１に対する酸化処理が実行される。本工程では、半導体膜５１においてウエハ上で露出している部分が選択的に酸化され、酸化膜５３が形成される。つまり、本工程では、メモリホールＭＨ内でダミーコア５２の側面及び底面に形成された半導体膜５１の酸化は抑制される。
次に、図１２に示すように、メモリホールＭＨの側面に不純物がドープされた半導体層３３が形成される。
具体的には、まず、ステップＳ１０７の処理が実行され、ダミーコア５２に対するエッチバック処理が実行される。本工程では、例えばダミーコア５２の上面が犠牲部材４９が形成された層に含まれ、且つ絶縁体層４８の近傍に位置するように加工される。
それから、ステップＳ１０８の処理が実行され、半導体膜５１に対するイオン注入処理が実行される。本工程では、メモリホールＭＨ内で露出している半導体膜５１に対して、不純物（例えばボロン）が注入され、その後に熱処理が実行される。その結果、半導体膜５１において不純物が注入された部分が再結晶化され、メモリホールＭＨの側面に不純物がドープされた半導体層３３が形成される。
次に、ステップＳ１０９の処理が実行され、半導体膜５１及びダミーコア５２が除去される。
具体的には、まず図１３に示すように、例えばウェットエッチングによって、ダミーコア５２（窒化シリコン）が除去される。その後、例えばウェットエッチングによって、メモリホールＭＨにある半導体膜５１（アモルファスシリコン）が選択的に除去される。
本工程におけるウェットエッチングでは、半導体膜５１と半導体層３３との間でエッチング選択比を大きくすることが可能なエッチング溶液が使用される。このため、ステップＳ１０８において半導体層３３にドープされる不純物としては、本工程においてエッチング選択比を大きくすることが可能な材料が選択される。
次に、ステップＳ１１０の処理が実行され、メモリピラーＭＰが形成される。
具体的には、まず図１４に示すように、例えば積層膜３２（ブロック絶縁膜３７、絶縁膜３６、及びトンネル酸化膜３５）並びに半導体層３１が、この順番で、ウエハの上面とメモリホールＭＨの内壁とのそれぞれに形成される。
このとき、コア部材３０は、半導体層３３及び酸化膜５３によってメモリホールＭＨ上部の内径が小さくなっていることから、例えば犠牲部材４９が形成された層において閉塞する。その結果、コア部材３０の内側には、図４を用いて説明した空間ＳＰが形成される。
そして、ウエハ上部に形成されたコア部材３０が除去され、メモリホールＭＨ内に形成されたコア部材３０がリセスされる。それから、コア部材３０がリセスされた部分に、半導体層３１が埋め込まれる。
これにより、図１５に示すように、コア部材３０の上面が、犠牲部材４９が設けられた層内且つ半導体層３３の上面よりも上層に位置し、半導体層３１によって覆われた構造が形成される。
次に、図１６に示すように、メモリホールＭＨ内の上部に半導体層３４が設けられた構造が形成される。
具体的には、まず、ウエハの上面に形成された半導体層３１、積層膜３２、及び酸化膜５３が除去され、メモリホールＭＨ内に形成された構造体の上部がリセスされる。それから、ウエハの上面に半導体層３４が形成され、半導体層３４に対するエッチバック処理が実行される。
すると、メモリホールＭＨ内において、半導体層３１、積層膜３２、及び酸化膜５３の上面に半導体層３４が設けられた構造が形成される。本工程によってメモリホールＭＨ内に形成された構造体が、図４を用いて説明したメモリピラーＭＰの構造に対応している。
次に、ステップＳ１１１の処理が実行され、選択ゲート線ＳＧＤが形成される。
具体的には、まず図１７に示すように、例えばウェットエッチングによって、犠牲部材４９が除去される。本エッチングでは、絶縁体５０と犠牲部材４９との間でエッチング選択比を大きくすることが可能なエッチング溶液が使用される。
そして、ウエハの上面に導電体層２４が形成され、犠牲部材４９が除去された領域が導電体層２４によって埋め込まれる。続けて、導電体層２４に対するエッチバック処理が実行され、導電体層２４（選択ゲート線ＳＧＤ）が形成される。
本工程では、導電体層２４の上面が、例えば半導体層３３の上面を含む層と導電体層２４の底面を含む層との間の層に設けられる。これに限定されず、導電体層２４は、少なくとも半導体層３３と接触し、且つ半導体層３４と離れていれば良い。
それから、ウエハの上面に絶縁体層５４が形成され、スリットＳＨＥ及びＳＨＥＷ並びにメモリピラーＭＰと、導電体層２４とによって形成された段差部分が、絶縁体層５４によって埋め込まれる。その後、例えばＣＭＰによって絶縁体層５４の上面が平坦化される。
次に、ステップＳ１１２の処理が実行され、図１８に示すように、スリットＳＬＴが形成される。
具体的には、まずフォトリソグラフィ等によって、スリットＳＬＴを形成する領域が開口したマスクが絶縁体層５４上に形成される。そして、形成されたマスクを用いた異方性エッチングによって、スリットＳＬＴが形成される。
本工程で形成されるスリットＳＬＴは、絶縁体層５４、スリットＳＨＥＷ（絶縁体５０）、導電体層２４、絶縁体層４８、複数の犠牲部材４７、複数の絶縁体層４６、導電体層４５、絶縁体層４４、導電体層４３、及び犠牲部材４２のそれぞれを分断する。そして、スリットＳＬＴの底部は、例えば導電体層４１が設けられた層内で停止する。
尚、本工程では、スリットＳＬＴの底部が導電体層４１が設けられた層内で停止することが好ましいが、スリットＳＬＴの底部は、少なくとも犠牲部材４２が形成された層に到達していれば良い。本工程における異方性エッチングは、例えばＲＩＥである。
次に、ステップＳ１１３の処理が実行され、ソース線ＳＬの置換処理が実行される。
具体的には、まずスリットＳＬＴを介したウェットエッチングにより犠牲部材４２が選択的に除去される。続けて、図１９に示すように、犠牲部材４２が除去された領域を介して、メモリピラーＭＰの側面に設けられた積層膜３２の一部分が除去される。
犠牲部材４２が除去された構造体は、例えば複数のメモリピラーＭＰによってその立体構造が維持される。本工程によって、メモリピラーＭＰ内の半導体層３１が、犠牲部材４２が除去された層において露出する。
その後に、図２０に示すように、例えばＣＶＤ（Chemical Vapor Deposition）によって、犠牲部材４２が除去された空間に導電体層５５が埋め込まれる。導電体層５５としては、例えばリンがドープされたポリシリコンが形成される。それから、エッチバック処理によって、スリットＳＬＴ内部とウエハの上面とに形成された導電体層５５が除去される。
本工程によって、メモリピラーＭＰ内の半導体層３１と、導電体層４１、５５及び４３の組とが電気的に接続される。導電体層４１、５５及び４３の組は、例えば図４を用いて説明した導電体層２１に対応し、ソース線ＳＬとして使用される。
次に、ステップＳ１１４の処理が実行され、図２１に示すように、ワード線ＷＬの置換処理が実行される。
具体的には、まずスリットＳＬＴ内で露出した導電体層４１、５５及び４３（例えばポリシリコン）の表面が酸化され、図示されない酸化保護膜が形成される。その後、例えば熱リン酸によるウェットエッチングによって、犠牲部材４７が除去される。犠牲部材４７が除去された構造体は、例えば複数のメモリピラーＭＰによってその立体構造が維持される。
そして、例えばＣＶＤによって、犠牲部材５７が除去された空間に導電体層２３が埋め込まれる。それから、エッチバック処理によって、スリットＳＬＴ内部とウエハの上面に形成された導電体層２３が除去される。これにより、異なる配線層間に形成された導電体層２３が分離される。
その結果、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体層２３が形成される。本工程において形成される導電体層２３は、バリアメタルを含んでいても良い。この場合、バリアメタルとして例えば窒化チタン（ＴｉＮ）が成膜された後に、例えばタングステン（Ｗ）が形成される。
次に、ステップＳ１１５の処理が実行され、図２２に示すように、スリットＳＬＴ内に絶縁体５６が形成される。具体的には、まずウエハの上面に絶縁体５６が形成され、スリットＳＬＴ内に絶縁体５６が埋め込まれる。その後、例えばＣＭＰによってウエハの上面が平坦化される。絶縁体５６は、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
以上で説明した製造工程によって、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬとのそれぞれが形成される。
尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にその他の処理が挿入されても良い。上記製造工程において形成されたアモルファスシリコンは、例えばその後の製造工程における熱処理によってポリシリコンに変化する。
［１−３］第１実施形態の効果
以下に、第１実施形態に係る半導体メモリ装置１における効果の詳細について説明する。
メモリセルが三次元に積層された半導体メモリ装置では、例えばワード線ＷＬとして使用される板状の配線が積層され、当該積層配線を貫通（通過）するメモリピラー内にメモリセルトランジスタＭＴとして機能するための構造体が形成される。
そして、このような半導体メモリ装置では、例えばワード線ＷＬと同様にメモリピラーが通過した板状の選択ゲート線ＳＧＤが形成され、選択ゲート線ＳＧＤが適宜分割されることによってページ単位の動作が実現される。半導体メモリ装置の単位面積当たりの記憶容量を大きくするためには、メモリピラーの配置密度を上げることが好ましい。
しかしながら、メモリピラーの配置密度を単純に上げていく場合、選択ゲート線ＳＧＤを分割するスリットＳＨＥを、高密度に配列されたメモリピラーＭＰと重ならずに形成することが困難になる。尚、ここで、通常、スリットＳＨＥは、例えばメモリピラーＭＰが形成された後に形成される。
しかしながらこの場合、スリットＳＨＥとメモリピラーＭＰとが重なって設けられると、選択トランジスタＳＴ１と選択ゲート線ＳＧＤとの接触面積にばらつきが生じ得る。つまり、選択トランジスタＳＴ１と選択ゲート線ＳＧＤとの接触面積に基づいて、選択トランジスタＳＴ１の特性がばらつき得る。
これに対して、第１実施形態に係る半導体メモリ装置１によれば、選択ゲート線ＳＧＤを分割するスリットＳＨＥとメモリピラーＭＰとの重なりが許容され、且つメモリピラーＭＰ内に円筒状の半導体層３３が設けられるようにした。
半導体層３３は、高濃度の不純物（例えばボロン）がドープされたシリコンであり、選択トランジスタＳＴ１のゲート電極として使用される。そして、半導体層３３は、対応する選択ゲート線ＳＧＤ（導電体層２４）と電気的に接続される。
第１実施形態に係る半導体メモリ装置１の製造工程において、メモリピラーＭＰはスリットＳＨＥが形成された後に形成される。つまり、メモリピラーＭＰ内に形成される半導体層３３は、スリットＳＨＥ加工時における影響を受けないため、メモリピラーＭＰ毎のばらつきが抑制され得る。
言い換えると、第１実施形態に係る半導体メモリ装置１の製造方法では、各選択トランジスタＳＴ１において、半導体層３１（チャネル）及び積層膜３２を囲む半導体層３３（ゲート電極）の面積を均一にすることが出来る。
その結果、第１実施形態に係る半導体メモリ装置１は、スリットＳＨＥとメモリピラーＭＰの重なりを許容し、且つ選択トランジスタＳＴ１の特性ばらつきを抑制することが出来る。従って、第１実施形態に係る半導体メモリ装置は、単位面積当たりの記憶容量を大きくすることが出来る。
尚、第１実施形態で説明された選択ゲート線ＳＧＤのゲート電極として使用される半導体層３３は、その他の構造のメモリピラーにおいても形成することが出来る。このようなメモリピラーの構造としては、例えば、メモリセルトランジスタＭＴに対応する下部ピラーが形成された後に、下部ピラー上に選択トランジスタＳＴ１に対応する上部ピラーが形成される構造が考えられる。
しかしながら、下部ピラーと上部ピラーとが連結されたメモリピラーでは、上部ピラーを形成する際に下部ピラーとの間で重ね合わせのずれが生じ得、重ね合わせ起因の不良が発生し得る。また、下部ピラーに対応するホールの形成と、上部ピラーに対応するホールの形成とのそれぞれにおいてリソグラフィ工程が必要になるため、必要な製造工程が増えてしまう。
一方で、第１実施形態に係る半導体メモリ装置１の製造方法では、１回のリソグラフィ工程で形成されたメモリホールＭＨ内に、メモリセルトランジスタＭＴに対応する構成と、半導体層３３を含む選択トランジスタＳＴ１に対応する構成とが形成される。このため、第１実施形態に係る半導体メモリ装置１の製造方法では、重ね合わせのずれは生じ得ない。
その結果、第１実施形態に係る半導体メモリ装置１の製造方法は、メモリピラーＭＰ起因の不良の発生を抑制することが出来、且つ製造工程の増加を抑制することが出来る。従って、第１実施形態に係る半導体メモリ装置１の製造方法は、半導体メモリ装置１の歩留まりを向上することが出来、且つ製造コストを抑制することが出来る。
［２］第２実施形態
第２実施形態に係る半導体メモリ装置１は、半導体層３３が後述する半導体膜６１に置き換えられた構造を有する。第１実施形態に係る半導体メモリ装置１の製造方法と、第２実施形態に係る半導体メモリ装置１の製造方法とでは、選択トランジスタＳＴ１のゲート電極として使用される半導体に対する不純物のドープ方法が異なっている。以下に、第２実施形態に係る半導体メモリ装置１の製造方法について、第１実施形態と異なる点を説明する。
［２−１］半導体メモリ装置１の製造方法
図２３は、第２実施形態に係る半導体メモリ装置１の製造方法の一例を示すフローチャートである。図２４〜図２６のそれぞれは、第２実施形態に係る半導体メモリ装置１の製造工程における、メモリセルアレイ１０に対応する構造体を含む断面構造の一例を示している。
以下に、図２３を適宜参照して、第２実施形態に係る半導体メモリ装置１における、ソース線ＳＬに対応する積層構造の形成からスリットＳＬＴの形成までの一連の製造工程の一例について説明する。
まず、第１実施形態と同様に、ステップＳ１０１、Ｓ１０２及びＳ１０３の処理が順に実行される。これにより、第１実施形態で図１０を用いて説明した構造が形成される。
次に、ステップＳ２０１の処理が実行され、図２４に示すように、メモリホールＭＨ内にダミーコア６０が形成される。
具体的には、まずダミーコア６０に対応する絶縁体がウエハ上に形成され、メモリホールＭＨ内が埋め込まれる。続けて、当該絶縁体に対するエッチバック処理が実行され、半導体膜５１の上面に形成された絶縁体が除去され、当該絶縁体がメモリホールＭＨ内で所望の高さに加工される。
その結果、メモリホールＭＨ内においてダミーコア６０がリセスされた構造が形成される。ダミーコア６０の上面は、犠牲部材４９が形成された層に含まれ、第１実施形態で図４を用いて説明した半導体層３３の上面の近傍に配置される。ダミーコア６０は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
次に、図２５に示すように、半導体膜６１、犠牲部材６２、及び酸化膜５３が形成される。
具体的には、まず、ステップＳ２０２の処理が実行され、ウエハの上面とメモリホールＭＨ内壁とに半導体膜６１が形成される。半導体膜６１の膜厚は、第１実施形態で図４を用いて説明した半導体層３３の厚さに対応している。半導体膜６１は、例えばボロンがドープされたシリコンである。半導体膜６１にドープされる不純物の種類は、これに限定されず、第１実施形態における半導体層３３と同様の不純物が選択され得る。
それから、ステップＳ２０３の処理が実行され、犠牲部材６２が形成される。具体的には、まず犠牲部材６２がウエハ上に形成され、メモリホールＭＨ内が埋め込まれる。続けて、犠牲部材６２に対するエッチバック処理が実行され、半導体膜６１の上面に形成された犠牲部材６２が除去され、且つ犠牲部材６２がメモリホールＭＨ内で所望の高さに加工される。
その結果、メモリホールＭＨ内において犠牲部材６２がリセスされた構造が形成される。犠牲部材６２の上面は、犠牲部材４９が形成された層に含まれ、第１実施形態で図４を用いて説明した半導体層３３の上面の近傍に配置される。犠牲部材６２は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
その後、ステップＳ２０４の処理が実行され、半導体膜６１に対する酸化処理が実行される。本工程では、半導体膜６１においてウエハ上で露出している部分が酸化され、酸化膜５３が形成される。つまり、本工程では、メモリホールＭＨ内で犠牲部材６２の側面及び底面に形成された半導体膜６１の酸化は抑制される。
次に、ステップＳ２０５の処理が実行され、図２６に示すように、犠牲部材６２と底部の半導体膜６１が除去され、ダミーコア６０が除去される。
具体的には、まずウェットエッチングによって、犠牲部材６２が除去される。続けて、半導体膜６１と酸化膜５３との間でエッチング選択比を大きくすることが可能な異方性エッチングによって、メモリホールＭＨの底部に露出している半導体膜６１が除去される。
その結果、メモリホールＭＨの底部においてダミーコア６０の上面が露出する。本工程により加工された半導体膜６１は、第１実施形態で図４を用いて説明した説明した半導体層３３と同様の構造になる。加工後の半導体膜６１は、半導体層３３と同様の構造を有し、半導体層３３と言い換えられても良い。
それから、ステップＳ２０６の処理が実行され、例えばウェットエッチングによってダミーコア６０（例えば窒化シリコン）が除去される。
その後、第１実施形態と同様に、ステップＳ１１０、Ｓ１１１、Ｓ１１２、Ｓ１１３、Ｓ１１４及びＳ１１５の処理が順に実行される。その結果、第１実施形態で図４を用いて説明した構造と同様の構造が形成される。
［２−２］第２実施形態の効果
以下に、第２実施形態に係る半導体メモリ装置１における効果の詳細について説明する。
第１実施形態に係る半導体メモリ装置１の製造方法では、まずメモリピラーＭＰ内にノンドープの半導体膜５１が形成される。そして、ノンドープの半導体膜５１に対するイオン注入処理によって、不純物がドープされた半導体層３１が形成される。
一方で、第２実施形態に係る半導体メモリ装置１の製造方法では、メモリホールＭＨ内に予め不純物がドープされた半導体膜６１が形成される。そして、当該半導体膜６１が、第１実施形態における半導体層３１と同様の形状に加工される。
このように加工された半導体膜６１は、その後の製造工程によって導電体層２４と電気的に接続され、当該半導体膜６１が、第１実施形態と同様に選択トランジスタＳＴ１のゲート電極（半導体層３１）として使用することが出来る。
以上のように、第２実施形態に係る半導体メモリ装置１の製造方法は、第１実施形態に係る半導体メモリ装置１と同様の構造を形成することが出来る。従って、第２実施形態に係る半導体メモリ装置１の製造方法は、第１実施形態と同様の効果を得ることが出来る。
［３］第３実施形態
第３実施形態に係る半導体メモリ装置１では、第１実施形態に係る半導体メモリ装置１の構造に対して、選択ゲート線ＳＧＤに対応する導電体層２４の下側にポリシリコンの電極が設けられる。以下に、第３実施形態に係る半導体メモリ装置１について、第１及び第２実施形態と異なる点を説明する。
［３−１］メモリセルアレイ１０の構造
図２７は、第２実施形態に係る半導体メモリ装置１の備えるメモリセルアレイ１０の断面構造の一例を示している。
図２７に示すように、第２実施形態に係る半導体メモリ装置１において、メモリセルアレイ１０は、例えば第１実施形態において図４を用いて説明したメモリセルアレイ１０の構造に対して、半導体層７０が追加された構造を有する。
具体的には、半導体層７０は、最上層の導電体層２３が設けられた層と、導電体層２４が設けられた層との間の層に設けられる。そして、半導体層７０は、導電体層２４の底面と、メモリピラーＭＰ内に設けられた半導体層３３の底部とのそれぞれに接触している。つまり、半導体層７０は、導電体層２４及び半導体層３３と電気的に接続される。
半導体層７０は、例えばボロン（Ｂ）がドープされたシリコン（Ｓｉ）である。尚、半導体層７０にドープされる不純物はボロンに限定されず、半導体層３３に使用される不純物に応じて、リン（Ｐ）やヒ素（Ａｓ）等のその他の不純物が使用されても良い。半導体層７０には、半導体層３３にドープされる不純物がＰ型不純物（例えばボロン）である場合にはＰ型不純物がドープされ、半導体層３３にドープされる不純物がＮ型不純物（例えばリン）である場合にはＮ型不純物がドープされる。
半導体層７０にドープされた不純物の濃度は、例えば１０１９（atoms/cm3）以上である。半導体層７０と導電体層２４との間のコンタクト抵抗は、半導体層７０にドープされた不純物の濃度が高いほど小さくなり得る。
第３実施形態において、メモリピラーＭＰは、半導体層７０を貫通（通過）している。同様に、スリットＳＨＥ及びＳＨＥＷの各々は、半導体層７０を分断している。第３実施形態に係る半導体メモリ装置１では、半導体層３３及び半導体層７０の組が、選択トランジスタＳＴ１のゲート電極として使用される。
以上で説明した第３実施形態に係る半導体メモリ装置１のその他の構成は、第１実施形態に係る半導体メモリ装置１と同様のため、説明を省略する。
［３−２］半導体メモリ装置１の製造方法
図２８は、第３実施形態に係る半導体メモリ装置１の製造方法の一例を示すフローチャートである。図２９〜図３２のそれぞれは、第３実施形態に係る半導体メモリ装置１の製造工程における、メモリセルアレイ１０に対応する構造体を含む断面構造の一例を示している。
以下に、図２８を適宜参照して、第３実施形態に係る半導体メモリ装置１における、ソース線ＳＬに対応する積層構造の形成からスリットＳＬＴの形成までの一連の製造工程の一例について説明する。
まず、ステップＳ３０１の処理が実行され、図２９に示すように、ソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤにそれぞれ対応する複数の犠牲部材が積層される。
具体的には、まず第１実施形態と同様に、半導体基板２０上に絶縁体層４０、導電体層４１、犠牲部材４２、導電体層４３、絶縁体層４４、及び導電体層４５が順に形成され、導電体層４５上に絶縁体層４６及び犠牲部材４７が交互に積層され、最上層の犠牲部材４７上に絶縁体層４８が形成される。
それから、第３実施形態に係る半導体メモリ装置１の製造方法では、絶縁体層４８上に半導体層７０が形成され、半導体層７０上に犠牲部材４９が形成される。
次に、ステップＳ３０２の処理が実行され、図３０に示すように、スリットＳＨＥ及びＳＨＥＷ部が形成される。
具体的には、第１実施形態と同様に、まずフォトリソグラフィ等によって、スリットＳＨＥ及びＳＨＥＷに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、スリットＳＨＥ及びＳＨＥＷが形成される。
本工程で形成されるスリットＳＨＥ及びＳＨＥＷの各々は、犠牲部材４７及び半導体層７０のそれぞれを分断し、スリットＳＨＥ及びＳＨＥＷのそれぞれの底部は、例えば絶縁体層４８内で停止する。
それから、第１実施形態と同様に、ウエハ上に絶縁体５０が形成され、スリットＳＨＥ及びＳＨＥＷ外に形成された絶縁体５０が除去される。その結果、スリットＳＨＥ内と及びＳＨＥＷ内とのそれぞれに絶縁体５０によって埋め込まれた構造が形成される。
次に、図３１に示すように、メモリホールＭＨ、半導体膜５１、ダミーコア５２、酸化膜５３、及び半導体層３３が形成される。
具体的には、まず、ステップＳ３０３の処理が実行され、メモリホールＭＨが形成される。
本工程で形成されるメモリホールＭＨは、例えば犠牲部材４９、半導体層７０、絶縁体層４８、複数の犠牲部材４７、複数の絶縁体層４６、導電体層４５、絶縁体層４４、導電体層４３、及び犠牲部材４２のそれぞれを貫通する。
そして、メモリホールＭＨの底部は、例えば導電体層４１が設けられた層内で停止する。スリットＳＨＥと重なるメモリホールＭＨは、スリットＳＨＥの一部分を削り取っている。本工程における異方性エッチングは、例えばＲＩＥである。
それから、第１実施形態と同様に、ステップＳ１０４、Ｓ１０５及びＳ１０６の処理が順に実行される。これにより、第１実施形態と同様に、半導体膜５１及びダミーコア５２が形成され、半導体膜５１に対する酸化処理によって酸化膜５３が形成される。
その後、ステップＳ３０４の処理が実行され、ダミーコア５２に対するエッチバック処理が実行される。本工程では、例えばダミーコア５２の上面が半導体層７０が形成された層に含まれるように加工される。これに限定されず、ダミーコア５２の上面は、絶縁体層４８が設けられた層に含まれていても良い。
そして、ステップＳ３０５の処理が実行され、半導体膜５１に対するイオン注入処理が実行される。本工程では、第１実施形態と同様に、メモリホールＭＨ内で露出している半導体膜５１に対して、例えばボロンが注入される。その結果、メモリホールＭＨの側面に不純物がドープされた半導体層３３が設けられ、半導体層３３が半導体層７０と接触した構造が形成される。
次に、ステップＳ３０６の処理が実行され、図３２に示すように、半導体膜５１及びダミーコア５２が除去される。
具体的には、まず例えばウェットエッチングによって、ダミーコア５２（窒化シリコン）が除去される。その後、例えばウェットエッチングによって、半導体膜５１（アモルファスシリコン）が除去される。
本工程におけるウェットエッチングでは、半導体膜５１と半導体層３３及び７０との間でエッチング選択比を大きくすることが可能なエッチング溶液が使用される。このため、ステップＳ３０５において半導体層３３にドープされる不純物としては、本工程においてエッチング選択比を大きくすることが可能な材料が選択される。
その後、第１実施形態と同様に、ステップＳ１１０、Ｓ１１１、Ｓ１１１、Ｓ１１２、Ｓ１１３、Ｓ１１４及びＳ１１５の処理が順に実行される。その結果、図２７を用いて説明した構造と同様の構造が形成される。
［３−３］第３実施形態の効果
以下に、第３実施形態に係る半導体メモリ装置１における効果の詳細について説明する。
第１実施形態に係る半導体メモリ装置１において、メモリピラーＭＰ内に形成される半導体層３３の高さは、ダミーコア５２の高さに基づいて制御される。ダミーコア５２の高さは、ダミーコア５２に対応する絶縁体の形成時の高さやエッチバック量に基づいて制御される。このため、ダミーコア５２の高さは、複数工程のばらつきの影響を受ける。
この影響により、第１実施形態に係る半導体メモリ装置１では、製造ロット間で半導体層３３の高さのばらつきが生じ、選択トランジスタＳＴ１の特性ばらつきが生じ得る。
これに対して、第３実施形態に係る半導体メモリ装置１では、選択ゲート線ＳＧＤとして使用される導電体層２４の底部に、メモリピラーＭＰ内の半導体層３３と接触する半導体層７０が設けられる。そして、第３実施形態に係る半導体メモリ装置１では、選択トランジスタＳＴ１のゲート電極における下端が、半導体層７０の位置によって決定される。
半導体層７０の高さは、成膜工程のみで制御されるため、ばらつきが小さい。つまり、第３実施形態に係る半導体メモリ装置１では、製造ロット間における選択トランジスタＳＴ１のゲート電極の下端の位置のばらつきを抑制することが出来る。
その結果、第３実施形態に係る半導体メモリ装置１は、第１実施形態と同様の効果を得ることが出来、さらに、製造ロット間における選択トランジスタＳＴ１の特性ばらつきを抑制することが出来る。
［４］第４実施形態
第４実施形態に係る半導体メモリ装置１では、第１実施形態に係る半導体メモリ装置１の構造に対して、メモリピラーＭＰ内の半導体層３３の内壁及び底面にＨｉｇｈ−ｋ膜が設けられる。以下に、第４実施形態に係る半導体メモリ装置１について、第１〜第３実施形態と異なる点を説明する。
［４−１］メモリセルアレイ１０の構造
図３３は、第４実施形態に係る半導体メモリ装置１の備えるメモリセルアレイ１０の断面構造の一例を示している。
図３３に示すように、第４実施形態に係る半導体メモリ装置１において、メモリセルアレイ１０は、例えば第１実施形態において図４を用いて説明したメモリセルアレイ１０の構造に対して、Ｈｉｇｈ−ｋ膜８０が追加された構造を有する。
Ｈｉｇｈ−ｋ膜８０は、各メモリピラーＭＰ内において、積層膜３２と半導体層３３との間に設けられる。そして、半導体層７０は、積層膜３２の側面と、半導体層３３の内壁及び底面とのそれぞれに接触している。
Ｈｉｇｈ−ｋ膜８０は、例えば窒化チタン（ＴｉＮ）であり、バリアメタルや、耐エッチング材料として使用される。これに限定されず、Ｈｉｇｈ−ｋ膜８０は、バリアメタルや耐エッチング材料として使用可能であれば、その他の材料であっても良い。
以上で説明した第４実施形態に係る半導体メモリ装置１のその他の構成は、第１実施形態に係る半導体メモリ装置１と同様のため、説明を省略する。
［４−２］半導体メモリ装置１の製造方法
図３４は、第４実施形態に係る半導体メモリ装置１の製造方法の一例を示すフローチャートである。図３５〜図３９のそれぞれは、第４実施形態に係る半導体メモリ装置１の製造工程における、メモリセルアレイ１０に対応する構造体を含む断面構造の一例を示している。
以下に、図３４を適宜参照して、第３実施形態に係る半導体メモリ装置１における、ソース線ＳＬに対応する積層構造の形成からスリットＳＬＴの形成までの一連の製造工程の一例について説明する。
まず、第１実施形態と同様に、ステップＳ１０１、Ｓ１０２及びＳ１０３の処理が順に実行される。これにより、第１実施形態で図１０を用いて説明した構造が形成される。
次に、第２実施形態と同様に、ステップＳ２０１、Ｓ２０２、Ｓ２０３、Ｓ２０４及びＳ２０５の処理が順に実行される。これにより、第２実施形態でステップＳ２０５において説明した構造が形成される。尚、以下で参照される図面では、この一連の工程で形成された半導体膜６１のことを、半導体層３３として示している。
次に、ステップＳ４０１の処理が実行され、図３５に示すように、ダミーコア６０の一部が除去される。
具体的には、例えばダミーコア６０の選択比が大きいウェットエッチングによって、ダミーコア６０が微量除去される。これにより、半導体層３３の底面において接触していたダミーコア６０が除去され、半導体層３３とダミーコア６０とが分離された構造が形成される。
次に、ステップＳ４０２の処理が実行され、図３６に示すように、Ｈｉｇｈ−ｋ膜８０が形成される。
具体的には、まず例えばＣＶＤ（Chemical Vapor Deposition）によって、ウエハの上面とメモリホールＭＨの内壁とにＨｉｇｈ−ｋ膜８０が形成される。本工程においてＨｉｇｈ−ｋ膜８０は、少なくとも半導体層３３が露出した部分を覆うように形成されていれば良い。
次に、図３７に示すように、Ｈｉｇｈ−ｋ膜８０の一部と、ダミーコア６０とが除去される。
具体的には、まず、例えば異方性のエッチングによって、メモリホールＭＨの底部に形成されたＨｉｇｈ−ｋ膜８０が除去される。その結果、メモリホールＭＨの底部においてダミーコア６０の上面が露出する。
尚、本工程において、ウエハの上面に形成されたＨｉｇｈ−ｋ膜８０が除去されても良い。本工程においてＨｉｇｈ−ｋ膜８０は、少なくともメモリホールＭＨ内で側面に露出した部分に残存していれば良い。
それから、ステップＳ４０３の処理が実行され、ダミーコア６０が除去される。本工程では、例えばＨｉｇｈ−ｋ膜８０とダミーコア６０との間の選択比が大きいウェットエッチングが実行され、Ｈｉｇｈ−ｋ膜８０が残存する。
次に、ステップＳ４０４の処理が実行され、メモリピラーＭＰが形成される。
具体的には、まず第１実施形態と同様に、例えば積層膜３２（ブロック絶縁膜３７、絶縁膜３６、及びトンネル酸化膜３５）並びに半導体層３１が、この順番で、ウエハの上面とメモリホールＭＨの内壁とのそれぞれに形成される。
そして、ウエハ上部に形成されたコア部材３０が除去され、メモリホールＭＨ内に形成されたコア部材３０がリセスされる。それから、コア部材３０がリセスされた部分に、半導体層３１が埋め込まれる。
これにより、図３８に示すように、コア部材３０の上面が、犠牲部材４９が設けられた層内且つ半導体層３３の上面よりも上層に位置し、半導体層３１によって覆われた構造が形成される。
続けて、ウエハの上面に形成された半導体層３１、積層膜３２、Ｈｉｇｈ−ｋ膜８０、及び酸化膜５３が除去され、メモリホールＭＨ内に形成された構造体の上部がリセスされる。それから、第１実施形態と同様に、ウエハの上面に半導体層３４が形成され、半導体層３４に対するエッチバック処理が実行される。
すると、図３９に示すように、メモリホールＭＨ内において、半導体層３１、積層膜３２、Ｈｉｇｈ−ｋ膜８０、及び酸化膜５３の上面に半導体層３４が設けられた構造が形成される。本工程によってメモリホールＭＨ内に形成された構造体が、図３３を用いて説明したメモリピラーＭＰの構造に対応している。
その後、第１実施形態と同様に、ステップＳ１１１、Ｓ１１２、Ｓ１１３、Ｓ１１４及びＳ１１５の処理が順に実行される。その結果、図３３を用いて説明した構造と同様の構造が形成される。
［４−３］第４実施形態の効果
以上のように、第４実施形態に係る半導体メモリ装置１では、第１実施形態に係る半導体メモリ装置１で説明したメモリピラーＭＰの構造に対して、Ｈｉｇｈ−ｋ膜８０が追加される。
Ｈｉｇｈ−ｋ膜８０は、第４実施形態に係る半導体メモリ装置１の製造工程において、選択トランジスタＳＴ１のゲート電極（半導体層３３）を保護することが出来る。つまり、第４実施形態に係る半導体メモリ装置１では、半導体層３３の形状ばらつきが抑制され得る。
言い換えると、第４実施形態に係る半導体メモリ装置１の製造方法では、選択トランジスタＳＴ１のゲート電極周りにおける構造のばらつきが抑制され得る。従って、第４実施形態に係る半導体メモリ装置１は、第１実施形態と同様の効果を得ることが出来、さらに、選択トランジスタＳＴ１の特性ばらつきを抑制することが出来る。
尚、第４実施形態では、第２実施形態係る半導体メモリ装置１の製造方法のように、予め不純物がドープされた半導体膜６１が形成される場合について例示したが、これに限定されない。
例えば、第４実施形態に係る半導体メモリ装置１の構造は、第１実施形態に係る半導体メモリ装置１の製造方法のように、ノンドープの半導体膜５１が形成された後に、半導体膜５１に対するイオン注入処理が実行されることによって形成されても良い。
このような場合、例えば第１実施形態において図１２を用いて説明した製造工程の後に、ダミーコア５２の一部と半導体膜５１の一部とが除去され、半導体層３３の底面を露出させられる。続けて、ステップＳ４０２の処理が実行され、半導体層３３を覆うようにＨｉｇｈ−ｋ膜８０が形成される。
それから、メモリホールＭＨの底部に形成されたＨｉｇｈ−ｋ膜８０が除去され、ステップＳ１０９の処理が実行される。その後の製造工程は、第１実施形態に係る半導体メモリ装置１の製造方法と同様のため、説明を省略する。
［５］変形例等
実施形態の半導体メモリ装置は、複数の第１導電体層と、第２導電体層と、第１半導体層と、第２半導体層と、積層体と、を含む。複数の第１導電体＜例えば図４、２３＞は、第１方向に互いに離間して配置され、第１方向と交差する第２方向にそれぞれ延在する。第２導電体層＜例えば図４、２４＞は、複数の第１導電体層のうちの最上層に対して上方に離間して配置される。第１半導体層＜例えば図４、３１＞は、第１方向に延在する。積層体＜例えば図４、３２＞は、第２方向において、第１半導体層と複数の第１導電体層の間、及び第１半導体層と第２導電体層の間に配置され、電荷蓄積層を含む。第２半導体層＜例えば図４、３３＞は、積層体と第２導電体層間に配置される。第１半導体層は、少なくとも第１導電体層の最上層に対向する部分から第２導電体層に対向する部分まで連続膜である。これにより、実施形態に係る半導体メモリ装置では、単位面積当たりの記憶容量を大きくすることが出来る。
第３実施形態と第４実施形態とは、互いに組み合わせることが可能である。つまり、半導体メモリ装置１は、第３実施形態で説明された半導体層７０と、第４実施形態で説明されたＨｉｇｈ−ｋ膜８０との両方を備えていても良い。このような場合に半導体メモリ装置１は、第３実施形態の効果と第４実施形態の効果との両方を得ることが出来る。
上記実施形態において、メモリセルアレイ１０の構造はその他の構造であっても良い。例えば、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。この場合に、メモリピラーＭＰは、例えば導電体層２４（選択ゲート線ＳＧＤ）及び複数の導電体層２３（ワード線ＷＬ）を貫通するピラーと、複数の導電体層２３（ワード線ＷＬ）及び導電体層２４（選択ゲート線ＳＧＳ）を貫通するピラーとが連結された構造であっても良い。また、メモリピラーＭＰには、複数の導電体層２３を貫通するピラーが複数含まれていても良い。
上記実施形態では、半導体メモリ装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体メモリ装置１は、半導体基板２０上にメモリセルアレイ１０及びセンスアンプモジュール１６が形成された構造であっても良い。この場合にメモリピラーＭＰは、例えばメモリピラーＭＰの底面を介して半導体層３１とソース線ＳＬとが電気的に接続される。
本明細書において、“Ｈｉｇｈ−ｋ膜”とは、高誘電率の材料のことを示している。Ｈｉｇｈ−ｋ膜の比誘電率は、酸化シリコン（ＳｉＯ２）の比誘電率よりも高い。“Ｈｉｇｈ−ｋ膜”は、“Ｈｉｇｈ−ｋ材料”や、“高誘電率膜”と言い換えられても良い。
上記実施形態において、“ダミーコア”は、メモリホールＭＨ内に一時的に形成される材料のことを示し、“犠牲部材”は、ワード線ＷＬや選択ゲート線ＳＧＤ等の配線の置換処理に使用される材料のことを示している。これに限定されず、本明細書において“ダミーコア”は、“犠牲部材”と言い換えられても良い。
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体メモリ装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２５…導電体、３０…コア部材、３１…半導体、３２…積層膜、３３，３４，７０…半導体、８０…Ｈｉｇｈ−ｋ膜、ＣＰ…コンタクト、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…選択ゲート線

Claims (22)

  1. 第１方向に互いに離間して配置され、前記第１方向と交差する第２方向にそれぞれ延在する複数の第１導電体層と、
    前記複数の第１導電体層のうちの最上層に対して上方に離間して配置された第２導電体層と、
    前記第１方向に延在する第１半導体層と、
    前記第２方向において、前記第１半導体層と前記複数の第１導電体層の間、及び前記第１半導体層と前記第２導電体層の間に配置された、電荷蓄積層を含む積層体と、
    前記積層体と前記第２導電体層間に配置された第２半導体層とを備え、
    前記第１半導体層は、少なくとも前記第１導電体層の最上層に対向する部分から前記第２導電体層に対向する部分まで連続膜である、
    半導体メモリ装置。
  2. 前記積層体は、少なくとも前記第１導電体層の最上層に対向する部分から前記第２導電体層に対向する部分まで連続膜である、
    請求項１に記載の半導体メモリ装置。
  3. 前記第２半導体層は、円筒状に設けられる、
    請求項１又は請求項２に記載の半導体メモリ装置。
  4. 前記第２半導体層の外径と前記積層体の外径との間が連続的に変化する部分を含む、
    請求項１乃至請求項３のいずれか一項に記載の半導体メモリ装置。
  5. 前記積層体は、前記第１半導体層に接触したトンネル酸化膜と、前記第２半導体層に接触したブロック絶縁膜と、前記トンネル酸化膜と前記ブロック絶縁膜との間の絶縁膜を含む、
    請求項１乃至請求項４のいずれか一項に記載の半導体メモリ装置。
  6. 前記第１方向に延在し、前記第１半導体層に覆われた第１絶縁体層をさらに備える、
    請求項１又は請求項２に記載の半導体メモリ装置。
  7. 前記第１導電体層が設けられた層における前記第１絶縁体層の外径が、前記第２導電体層が設けられた層における前記第１絶縁体層の外径よりも大きく、前記第１導電体層が設けられた層における前記第１半導体層の厚さが、前記第２導電体層が設けられた層における前記第１半導体層の厚さと略同じである、
    請求項６に記載の半導体メモリ装置。
  8. 前記第１絶縁体層は、積層された前記第１導電体層と交差する部分において円筒状に設けられる、
    請求項６又は請求項７に記載の半導体メモリ装置。
  9. 前記第１絶縁体層と、前記第１半導体層と、前記積層体とのそれぞれの上面に接する第３半導体層をさらに含む、
    請求項６乃至請求項８のいずれか一項に記載の半導体メモリ装置。
  10. 前記第２半導体層の側面は前記第３半導体層の側面と揃い、前記第２半導体層と前記第３半導体層との間は第２絶縁体層によって絶縁される、
    請求項９に記載の半導体メモリ装置。
  11. 前記第２導電体層を分断し且つ内部に絶縁体が形成され、前記第２半導体層に接触するスリットをさらに備える、
    請求項１乃至請求項１０のいずれか一項に記載の半導体メモリ装置。
  12. 前記第２導電体層に接触し、且つ前記第２導電体層の底部に設けられた第４半導体層をさらに備える、
    請求項１乃至請求項１１のいずれか一項に記載の半導体メモリ装置。
  13. 前記第２半導体層と前記積層体との間の高誘電体膜をさらに含む、
    請求項１乃至請求項１２のいずれか一項に記載の半導体メモリ装置。
  14. 前記第１絶縁体層の上面は、前記第２導電体層が設けられた層よりも上層に含まれる、
    請求項６乃至請求項１０のいずれか一項に記載の半導体メモリ装置。
  15. 前記第１導電体層と前記第１半導体層とが交差する部分は、メモリセルトランジスタとして機能し、前記第２導電体層と前記第１半導体層とが交差する部分は、選択トランジスタとして機能する、
    請求項１乃至請求項１４のいずれか一項に記載の半導体メモリ装置。
  16. 前記第２半導体層はボロンを含み、
    前記第２半導体層におけるボロン濃度は、１０１９（atoms/cm3）以上である、
    請求項１乃至請求項１５のいずれか一項に記載の半導体メモリ装置。
  17. 第１犠牲部材が互いに離間して積層され、最上層の第１犠牲部材の上方に離間して第２犠牲部材が形成された積層部を形成することと、
    それぞれが前記積層部を貫通する複数のホールを形成することと、
    前記複数のホールの側面及び底面に、第１半導体層を形成することと、
    前記第１半導体層を形成した後に、前記複数のホール内に第３犠牲部材を形成することと、
    前記第３犠牲部材を形成した後に、表面に露出した前記第１半導体層を酸化することと、
    前記酸化の後に、前記第３犠牲部材のエッチバック処理をすることと、
    前記エッチバック処理の後に、表面に露出し且つ酸化されていない前記第１半導体層に対するイオン注入処理をすることと、
    前記イオン注入処理の後に、前記第３犠牲部材と、前記イオン注入処理が実行されず且つ酸化されていない前記第１半導体層を除去することと、
    酸化されていない前記第１半導体層が除去された後に、前記複数のホール内にブロック絶縁膜、第１絶縁体層、トンネル酸化膜、第２半導体層、第２絶縁体層とを順に形成することと、
    前記第２絶縁体層を形成した後に、前記第２犠牲部材を除去することと、
    前記第２犠牲部材を除去した後に、イオン注入された前記第１半導体層に接触する第１導電体層を形成することと、
    前記第１導電体層を形成した後に、前記第１犠牲部材を除去し、前記第１犠牲部材が設けられていた空間に第２導電体層を形成することと、
    を備える半導体メモリ装置の製造方法。
  18. 前記積層部を形成する際に、最上層の前記第１犠牲部材を形成した後に第３半導体層を形成し、前記第３半導体層上に前記第２犠牲部材を形成することと、
    を備える請求項１７に記載の半導体メモリ装置の製造方法。
  19. 前記イオン注入処理の後且つ、前記第３犠牲部材を除去する前に、前記第３犠牲部材の一部と、前記イオン注入処理が実行されず且つ酸化されていない前記第１半導体層の一部とを除去することと、
    前記第３犠牲部材の一部と、前記第１半導体層の一部とを除去した後に、前記複数のホールの側面に形成された前記第１半導体層の側面及び底面に高誘電体膜を形成することと、
    を備える、
    請求項１７又は請求項１８に記載の半導体メモリ装置の製造方法。
  20. 第１犠牲部材とが互いに離間して積層され、最上層の第１犠牲部材の上方に離間して第２犠牲部材が形成された積層部を形成することと、
    それぞれが前記積層部を貫通する複数のホールを形成することと、
    前記複数のホールに、第３犠牲部材を形成することと、
    前記第３犠牲部材を形成した後に、前記複数のホールの側面と前記第３犠牲部材上に、不純物がドープされた第１半導体層を形成することと、
    前記第１半導体層を形成した後に、前記複数のホール内に第４犠牲部材を形成することと、
    前記第４犠牲部材を形成した後に、表面に露出した前記第１半導体層を酸化することと、
    前記酸化の後に、前記第４犠牲部材を除去し、前記複数のホールの底部に形成された前記第１半導体層を除去することと、
    前記複数のホールの底部に形成された前記第１半導体層を除去した後に、前記第３犠牲部材を除去することと、
    前記第３犠牲部材が除去された後に、前記複数のホール内にブロック絶縁膜、第１絶縁体層、トンネル酸化膜、第２半導体層、第２絶縁体層とを順に形成することと、
    前記第２絶縁体層が形成された後に、前記第２犠牲部材を除去することと、
    前記第２犠牲部材が除去された後に、酸化されていない前記第１半導体層に接触する第１導電体層を形成することと、
    前記第１導電体層が形成された後に、前記第１犠牲部材を除去し、前記第１犠牲部材が設けられていた空間に第２導電体層を形成することと、
    を備える半導体メモリ装置の製造方法。
  21. 前記積層部を形成する際に、最上層の前記第１犠牲部材を形成した後に第３半導体層を形成し、前記第３半導体層上に前記第２犠牲部材を形成することと、
    を備える請求項２０に記載の半導体メモリ装置の製造方法。
  22. 前記複数のホールの底部に形成された前記第１半導体層を除去した後、且つ前記第３犠牲部材を除去する前に、前記第３犠牲部材の一部を除去することと、
    前記第３犠牲部材の一部を除去した後に、前記複数のホールの側面に形成された前記第１半導体層の側面及び底面に高誘電体膜を形成することと、
    を備える、
    請求項２０又は請求項２１に記載の半導体メモリ装置の製造方法。
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