TW201535385A - 非揮發性半導體記憶裝置及記憶體系統 - Google Patents

非揮發性半導體記憶裝置及記憶體系統 Download PDF

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TW201535385A
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memory cell
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mos transistor
memory
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Yoshihiko Kamata
Yuko Yokota
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Toshiba Kk
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Abstract

本發明係提供一種可實現寫入動作、消去動作之高速化之非揮發性半導體記憶裝置及記憶體系統。 本發明之非揮發性半導體記憶裝置具備記憶胞、電壓產生電路及控制部。記憶胞包含消去位準位於負側之臨限值分佈，且可保持2值以上之資料。電壓產生電路產生第1電壓。控制部係以於欲寫入之上述資料為顯示下階位元之位址之情形時，藉由於寫入動作之前對上述記憶胞之閘極供給上述第1電壓而執行第1讀取之方式進行控制。上述第1電壓係較用於將位於上述消去位準之臨限值分佈之上端之第1負電壓供給至上述記憶胞之閘極施加電壓，為更大之值。

Description

非揮發性半導體記憶裝置及記憶體系統
本發明之實施形態係關於一種非揮發性半導體記憶裝置及記憶體系統。
NAND型快閃記憶體包含配置成矩陣狀之記憶胞、及使寫入資料保持於該記憶胞之感測放大器等。
本發明係提供一種可實現寫入動作、消去動作之高速化之非揮發性半導體記憶裝置及記憶體系統。
本發明之非揮發性半導體記憶裝置包含記憶胞、電壓產生電路及控制部。記憶胞包含消去位準位於負側之臨限值分佈，且可保持2值以上之資料。電壓產生電路產生第1電壓。控制部係以於欲寫入之上述資料為顯示下階位元之位址之情形時，藉由於寫入動作之前對上述記憶胞之閘極供給上述第1電壓而執行第1讀取之方式進行控制。上述第1電壓係較用於將位於上述消去位準之臨限值分佈之上端之第1負電壓供給至上述記憶胞之閘極施加電壓，為更大之值。
1‧‧‧記憶胞陣列
2‧‧‧列解碼器
3‧‧‧資料輸入輸出電路
4‧‧‧控制部
5‧‧‧感測放大器
6‧‧‧電壓產生電路
10‧‧‧NAND串
20‧‧‧n通道型MOS電晶體
21‧‧‧n通道型MOS電晶體
22‧‧‧n通道型MOS電晶體
23‧‧‧n通道型MOS電晶體
24‧‧‧p通道型MOS電晶體
25‧‧‧n通道型MOS電晶體
26‧‧‧n通道型MOS電晶體
27‧‧‧電容元件
28‧‧‧n通道型MOS電晶體
29‧‧‧n通道型MOS電晶體
30‧‧‧n通道型MOS電晶體
31‧‧‧n通道型MOS電晶體
32‧‧‧n通道型MOS電晶體
33‧‧‧n通道型MOS電晶體
430‧‧‧主資料快取
431‧‧‧次資料快取
433(433-1~433-3)‧‧‧動態資料快取
434‧‧‧臨時資料快取
1000‧‧‧非揮發性半導體記憶裝置
2000‧‧‧記憶體控制器
BG‧‧‧半導體層
BIASe‧‧‧信號
BIASo‧‧‧信號
BL(BL0~BL(n+1))‧‧‧位元線
BLC‧‧‧信號
BLC1‧‧‧信號
BLCLAMP‧‧‧信號
BLCRL‧‧‧信號
BLe‧‧‧偶數位元線
BLK0~BLKs‧‧‧區塊
BLo‧‧‧奇數位元線
BLPRE‧‧‧信號
BLQ‧‧‧信號
BLS‧‧‧信號
BLSe‧‧‧信號
BLSo‧‧‧信號
BLV‧‧‧信號
BLX‧‧‧信號
C1‧‧‧電容
CG‧‧‧控制閘極
CLI1‧‧‧時控反相器
CLI2‧‧‧時控反相器
CLI3‧‧‧時控反相器
CLI4‧‧‧時控反相器
CLK‧‧‧時脈
CP1‧‧‧接點插塞
CP2‧‧‧接點插塞
CP3‧‧‧接點插塞
Csen‧‧‧電容
DBUS‧‧‧接地電位
DSW‧‧‧信號
EQ1‧‧‧信號
Evfy‧‧‧電壓
HN1e‧‧‧n通道MOS電晶體
HN1o‧‧‧n通道MOS電晶體
HN2e‧‧‧n通道MOS電晶體
HN2o‧‧‧n通道MOS電晶體
Icell‧‧‧胞電流
Icell1‧‧‧胞電流
Icell2‧‧‧胞電流
INV‧‧‧信號
JP0‧‧‧耦合部
LAT1‧‧‧閂鎖器
LBUS‧‧‧配線
LSL‧‧‧信號
M1‧‧‧金屬層
M2‧‧‧金屬層
M3‧‧‧金屬層
MC(MC0~MCn)‧‧‧記憶胞
MS(MS0~MS5、MS11)‧‧‧記憶串
N1‧‧‧節點
N1n‧‧‧節點
N2‧‧‧節點
N3‧‧‧節點
NMOS10‧‧‧n通道型電晶體
NMOS11‧‧‧n通道型電晶體
NMOS4(NMOS4-1~NMOS4-3)‧‧‧n通道型電晶體
NMOS5‧‧‧n通道型電晶體
NMOS6‧‧‧n通道型電晶體
NMOS7‧‧‧n通道型電晶體
NMOS9(NMOS9-1~NMOS9-3)‧‧‧n通道型電晶體
S0~S2‧‧‧步驟
S10~S13‧‧‧步驟
SC(SC11~SC22、SC28、SC38)‧‧‧半導體層
SCOM‧‧‧節點
SEN‧‧‧節點
SEN1‧‧‧閂鎖器
SGD‧‧‧選擇信號線
SGD1‧‧‧選擇閘極線
SGS‧‧‧選擇信號線
SGS1‧‧‧選擇閘極線
SL‧‧‧源極線
SRCGND‧‧‧電壓
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
STB‧‧‧信號
t0~t6‧‧‧時刻
T1‧‧‧期間
T2‧‧‧期間
Tsense‧‧‧期間
V1~V3‧‧‧電壓
VCG_EV‧‧‧電壓
VCG_Gm‧‧‧電壓
Vclamp‧‧‧電壓
VDD‧‧‧電壓
Vera‧‧‧消去電壓
Vgs‧‧‧電壓
VHSA‧‧‧電壓
VLSA‧‧‧電壓
Vpgm‧‧‧寫入電壓
Vpgm1‧‧‧寫入電壓
Vpgm2‧‧‧寫入電壓
VPRE‧‧‧信號
VSS‧‧‧電壓
Vth‧‧‧臨限值電位
WL0~WL63‧‧‧字元線
XXL‧‧‧信號
圖1係第1實施形態之非揮發性半導體記憶裝置之整體構成圖。
圖2係第1實施形態之記憶胞之臨限值分佈。
圖3係顯示第1實施形態之電流-電壓特性之圖表。
圖4係第1實施形態之感測放大器之構成。
圖5A與圖5B係顯示第1實施形態之檢測部接通/斷開之條件之概念圖。
圖6係顯示第1實施形態之感測時間與基準電流之關係之概念圖。
圖7係顯示第1實施形態之讀取動作之時序圖。
圖8係用以獲得第1實施形態之旗標資訊之讀取動作之概念圖。
圖9係第1實施形態之旗標資訊與寫入電壓、消去電壓之對應表。
圖10係顯示第1實施形態之寫入動作之流程圖。
圖11A與圖11B係顯示第1實施形態之寫入動作之階躍之概念圖。
圖12係顯示第1實施形態之第1變化例之寫入動作之時序圖。
圖13係顯示第1實施形態之第1變化例之寫入動作之流程圖。
圖14係第1實施形態之第1變化例之感測放大器之構成。
圖15A與圖15B係顯示第1實施形態之第1變化例之讀取動作之時序圖。
圖16係第2實施形態之記憶胞陣列之剖面圖。
圖17係第2實施形態之寫入動作之概念圖。
圖18係第2實施形態之記憶胞陣列之剖面圖。
圖19係第2實施形態之寫入動作之概念圖。
圖20A與圖20B係第3實施形態之記憶胞陣列。
圖21係第3變化例之半導體裝置之概念圖。
圖22係第3變化例之半導體裝置之資料授受之概念圖。
以下，參照圖式對本實施形態進行說明。於該說明時，於所有圖，對共通之部分標註共通之參照符號。其中，圖式係示意性者，應留意厚度與平面尺寸之關係、各層之厚度之比例等與現實者不同。因 此，具體之厚度或尺寸應參考以下之說明而判斷。又，當然於圖式相互間亦包含彼此之尺寸之關係或比例不同之部分。
[第1實施形態]
於第1實施形態中，臨限值位準係基於流入至消去狀態之記憶胞MC之電流，產生旗標資訊，且將基於該旗標資訊而最佳化之寫入電壓、及消去電壓施加至記憶胞MC者。
於第1實施形態中，於每個頁面將該旗標資訊儲存於管理區域。
1.關於整體構成例
如圖1所示，本實施形態之半導體記憶裝置包含記憶胞陣列1、列解碼器2、資料輸入輸出電路3、控制部4、感測放大器5、及電壓產生電路6。
1-1.關於記憶胞陣列1之構成例
記憶胞陣列1包含包含複數個非揮發性之記憶胞MC之區塊BLK0至BLKs(s為自然數)。區塊BLK0至BLKs之各者包含串聯連接非揮發性之記憶胞MC之複數個NAND串10。
NAND串10之各者包含例如64個記憶胞MC、與選擇電晶體ST1、ST2。
記憶胞MC可保持2值以上之資料。該記憶胞MC之構造係FG構造。另，記憶胞MC之構造亦可為MONOS型。
記憶胞MC之控制閘極係電性連接於字元線，汲極係電性連接於位元線，源極係電性連接於源極線。又，記憶胞MC係n通道MOS電晶體。
另，記憶胞MC之個數並非限於64個，亦可為128個或256個、512個等，其數量並非限定。
又，記憶胞MC係以鄰接者彼此共有源極、汲極。且，以於選擇電晶體ST1、ST2間，其電流路徑串聯連接之方式配置。串聯連接之 記憶胞MC之一端側之汲極區域係連接於選擇電晶體ST1之源極區域，另一端側之源極區域係連接於選擇電晶體ST2之汲極區域。
同一列之記憶胞MC之控制閘極係共通連接於字元線WL0~WL63之任一者，位於同一列之記憶胞MC之選擇電晶體ST1、ST2之閘極電極分別共通連接於選擇閘極線SGD1、SGS1。
另，為了簡化說明，以下於不區分字元線WL0~WL63之情形時，有時簡稱為字元線WL。
又，於記憶胞陣列1中位於同一行之選擇電晶體ST1之汲極係共通連接於任一位元線BL0~BLn。以下，關於位元線BL0~BLn，亦於不區分該等之情形時統一稱為位元線BL(n：自然數)。選擇電晶體ST2之源極係共通連接於源極線SL。
又，對連接於相同字元線WL之複數個記憶胞MC統一寫入資料，將該單位稱為頁面。
該資料包含使用者資料與管理資料。所謂使用者資料係實質之寫入資料、讀取資料。
相對於此，所謂管理資料係基於如上所述般設置於同一頁面之記憶胞MC特性所產生之資料，於第1實施形態中稱為「旗標資訊」。所謂該旗標資訊係顯示例如記憶胞MC是否劣化(是否為進行了複數次之讀取、寫入、消去之記憶胞MC)之資訊。
又，複數個記憶胞MC係以區塊BLK單位統一消去資料。
1-2.關於記憶胞MC之臨限值分佈
使用圖2對上述記憶胞MC之臨限值分佈進行說明。圖2係將橫軸取為臨限值分佈(電壓)，於縱軸顯示記憶胞MC之數量之圖表。
如圖示般，各個記憶胞MC可保持例如2值(2位準)之資料(1位元資料)。
記憶胞MC可根據臨限值而保持“0”資料(A位準)、及“1”資料(E位 準)之1位元資料。
記憶胞MC係於消去狀態設定成“1”資料(例如負電壓)，藉由寫入資料，於電荷累積層注入電荷而設定成正的臨限值電壓。
另，針對4值之情形進行後述。
1-2-1.關於胞電流Icell
使用圖3，對施加至臨限值位於消去位準之記憶胞MC之閘極-源極間之電壓Vgs、與流入至記憶胞MC之通道之電流(Icell)進行說明。圖3係將橫軸取為Vgs，於縱軸顯示胞電流Icell之圖表。
記憶胞MC之特性係根據寫入動作與消去動作之重複而變化。重複寫入動作與消去動作之前之良好特性之記憶胞與多次重複寫入動作與消去動作之後之劣化之記憶胞之特性不同。於消去狀態，良好特性之記憶胞與劣化之記憶胞於施加消去驗證之電壓時均流通Icell2之胞電流(參照圖中之第1gm線、及第2gm線)。
當持續增大Vgs之值時，於記憶胞MC產生通道，電流流動。當記憶體特性為良好時，電流相對於電壓Vgs急遽上升(圖中第1gm線)。換言之，電流之傾斜度較大。
相對於此，當記憶體特性劣化時，電流之上升相對於電壓Vgs未如第1gm線急遽(圖中第2gm線)。換言之，電流之傾斜度較小。
當電壓Vgs=電壓V1時，特性良好之記憶胞MC(第1gm線)流通Icell1，但並非如此之記憶胞MC(第2gm線)流通小於Icell1之電流。
此處，若將例如Icell1分成“0”與“1”之基準電流，則將流通Icell1以上之記憶胞MC稱為接通胞，將流通低於Icell1之電流之記憶胞稱為斷開胞。
如此，將例如Icell1設為基準電流之情形時，將存在於1頁面之接通胞(或斷開胞)之量設為記憶胞MC之劣化程度之指標。
使用上述消去位準之記憶胞MC之讀取方法於後文有時稱為gm讀 取。
另，如圖3所示，將消去位準之臨限值分佈之上端之電壓設為電壓Evfy(<V1)。
1-3.關於列解碼器2
回至圖1對列解碼器2進行說明。列解碼器2係於資料之寫入動作時、讀取動作時、及消去時，將自控制部4給予之區塊選擇信號解碼，並基於其結果而選擇區塊BLK。
接著，對選擇之區塊BLK供給寫入電壓、讀取電壓、及消去電壓之任一者。
具體而言，列解碼器2係將供給至寫入對象之記憶胞MC之選擇寫入電壓(以下稱為電壓Vpgm)與供給至其以外之記憶胞MC之非選擇寫入電壓(以下稱為電壓Vpass)作為寫入電壓進行供給。
又，列解碼器2係將供給至讀取對象之記憶胞MC之選擇讀取電壓(以下稱為Vcgr)與供給至其以外之記憶胞MC之非選擇讀取電壓(以下稱為Vread)作為讀取電壓進行供給。
又，消去時，列解碼器2對字元線WL供給0V。
1-4.關於資料輸入輸出電路3
資料輸入輸出電路3係經由未圖示之I/O端子將自主機(host)供給之位址及指令輸出至控制部4。
又，資料輸入輸出電路3將寫入資料經由資料線Dline向感測放大器5輸出。
將資料輸出至主機時，基於控制部4之控制，將感測放大器5所放大之資料，經由資料線Dline接收後，經由I/O端子輸出至主機。
1-5.關於電壓產生電路6
電壓產生電路6產生讀取電壓及寫入電壓。
關於讀取電壓，存在：電壓VREAD，其係供給至非選擇字元線 WL；電壓VCGR，其係供給至選擇字元線WL；Gm讀取用之電壓VCG_GM；及電壓VCG_EV，其驗證消去狀態下之臨限值分佈之上端部分。
電壓VCG_GM係對欲自其寫入之某頁面上之記憶胞MC供給之電壓。
將於後述，具有電壓VCG_GM>電壓VCG_EV之關係。
另，所謂電壓VREAD係接通記憶胞MC之程度之電壓。所謂電壓VCGR係與欲讀取之記憶胞之臨限值位準相應之電壓。
1-6.關於控制部4
控制部4控制NAND型快閃記憶體全體之動作。即，經由資料輸入輸出電路3，基於自未圖示之主機給予之上述位址、及指令，執行資料之寫入動作、讀取動作、及消去動作之動作順序。
控制部4係基於位址、及動作順序，產生區塊選擇信號/行選擇信號。
控制部4將上述之區塊選擇信號輸出至列解碼器2。又，控制部4將行選擇信號輸出至感測放大器5。所謂行選擇信號係選擇感測放大器5之行方向之信號。
再者，控制部4係於對臨限值位於消去位準之記憶胞MC進行之讀取動作中，基於每個頁面之例如接通胞之數量，控制供給至排列於該同一頁面之記憶胞MC之寫入電壓之值。
例如，進行如下控制：若劣化進展而特性不良之記憶胞MC較多，則減小寫入電壓，反之，若為記憶體特性良好之記憶胞MC，則增大寫入電壓。
再者，關於消去電壓，以排列於複數頁面之記憶胞MC之劣化程度，控制消去電壓之值。
例如，進行如下控制：若劣化進展而特性不良之記憶胞MC較 多，則增大消去電壓，反之，若為記憶體特性良好之記憶胞MC，則減小消去電壓。
1-7.關於感測放大器5
感測放大器5係於資料之讀取時將自記憶胞MC讀取至位元線BL之資料進行感測並放大。又，於資料之寫入時，對對應之位元線BL傳送寫入資料。具體而言，將位元線BL預充電至特定電壓之後，使位元線BL放電，而感測該位元線BL之放電狀態。即，以感測放大器5放大位元線BL之電壓而感測記憶胞MC具有之資料。
另，第1實施形態之資料之讀取及寫入係對所有位元線BL同時進行。以下，對感測放大器5之構成進行說明。
1-7-1.感測放大器5之構成
1-7-1-1.感測放大器5之構成
接著，圖4中顯示可進行所有位元讀取、寫入之感測放大器5。如圖示般，感測放大器5包含n通道型MOS電晶體20~23、25、26、及28~33、p通道型MOS電晶體24、以及電容元件27。
另，以下藉由對MOS電晶體之臨限值電位Vth標註該MOS電晶體之參照符號而表示MOS電晶體之臨限值電位。例如，MOS電晶體22之臨限值電位係設為Vth22。
MOS電晶體20之電流路徑之一端係連接於位元線BL，另一端係連接於節點N1，並對閘極供給信號BLS。信號BLS係於讀取動作、寫入動作時，設為“H”位準，且可連接位元線BL與感測放大器5之信號。
MOS電晶體21之電流路徑之一端係連接於節點N1，另一端係接地(電壓VLSA)，並對閘極供給信號BLV。
MOS電晶體22之電流路徑之一端係連接於節點N1，另一端係連接於SCOM，並對閘極供給信號BLC。所謂信號BLC係用於將位元線 BL箝位至特定電位之信號。假設當對MOS電晶體22給予信號BLC=電壓(Vblc+Vth22)時，位元線BL之電位成為電壓Vblc。
MOS電晶體23之電流路徑之一端係連接於SCOM，另一端係連接於MOS電晶體24之一端，且對閘極供給信號BLX=電壓(Vblc+Vth23+BLC2BLX)。
所謂電壓BLC2BLX係用於將電壓VDD傳送至SCOM之保護頻帶電壓，係用於將MOS電晶體23之電流驅動力提高至大於MOS電晶體22之電壓。
對MOS電晶體24之電流路徑之另一端供給電壓VHSA(=電壓VDD)，對閘極供給信號INV。另，亦可省略該MOS電晶體24。
MOS電晶體25之電流路徑之一端係連接於節點SCOM，另一端係連接於SEN(檢測部)，且對閘極供給信號XXL=電壓(Vblc+Vth25+BLC2BLX+BLX2XXL)。
另，對MOS電晶體25之閘極，供給較MOS電晶體23僅大電壓BLX2XXL之電壓。此處，所謂電壓BLX2XXL係用於將累積於SEN之電荷傳送至SCOM之保護頻帶電壓。
此處，於信號BLC、信號BLX、及信號XXL之間，信號BLC<信號BLX<信號XXL之電壓關係成立。即，相較於MOS電晶體23，MOS電晶體25之電流驅動力更大。
其理由在於，感測“1”資料時，藉由將MOS電晶體25流通之電流增大至大於MOS電晶體23流通之電流，使節點SEN之電位優先流入至位元線BL。
MOS電晶體26之電流路徑之一端係連接於SCOM，另一端係接地(電壓SRCGND)，且對閘極供給信號INV。又，對電容元件27之一電極，以節點N2供給時脈CLK(=電壓(Vblc+BLC2BLX))，另一電極係連接於節點SEN。另，亦可省略該MOS電晶體26。
該時脈CLK具有用以增強節點SEN之電位之功能。MOS電晶體28之電流路徑之一端係連接於節點N2，且對閘極供給信號SEN。即，根據該節點SEN之電位而接通/斷開MOS電晶體28。
MOS電晶體29之電流路徑之一端與MOS電晶體28之另一端連接，電流路徑之另一端係連接於節點N3，且對閘極供給信號STB。
MOS電晶體30之電流路徑之一端係連接於節點SEN，電流路徑之另一端係連接於節點N3，且對閘極供給信號BLQ=電壓(VDD+Vth30)。
MOS電晶體31之電流路徑之一端係連接於節點SEN，且對閘極供給信號LSL。又，MOS電晶體32之電流路徑之一端係連接於MOS電晶體31之電流路徑之另一端，電流路徑之另一端係接地(電壓VLSA)，閘極係連接於節點N3。該等MOS電晶體31及32係用以運算資料之電晶體。
MOS電晶體33之電流路徑之一端係連接於節點N3，電流路徑之另一端係連接於DBUS(根據需要為接地電位)，且對閘極供給信號DSW。該信號DSW係自控制部4供給。即，藉由控制部4，將MOS電晶體33接通或斷開。
另，有時亦將連接節點N3之配線稱為LBUS。另，讀取及寫入時，藉由自連接於LBUS之未圖示之MOS電晶體，經由LBUS、MOS電晶體30對SEN供給電壓VDD而進行電荷分享之準備。
1-7-1-2.MOS電晶體28之接通條件
接著使用圖5A及圖5B就MOS電晶體28之接通、斷開條件進行說明。圖5A顯示MOS電晶體28為n通道型之情形，圖5B顯示MOS電晶體28為p通道型之情形。
如圖5A所示，於感測時MOS電晶體28斷開係以下條件。即，Vgs=Vsen-Vss<Vth28 (1)
此處，Vsen：SEN之電壓，Vss：節點N2之電壓(0V)。
僅以時刻T將信號XXL設為“H”位準後之SEN之電壓與Vth28之關係成為以下(2)式。即，(Csen．Vsen-Icell．T)/Csen<Vth28 (2)
此處，Csen：SEN之電容，Icell：流向位元線BL之電流。另，Csen與Vsen之值係設定之值。
因此，當於感測時間T以滿足(2)式之方式未流動Icell時(當Icell為較小之值時)，判斷欲讀取之記憶胞係MC斷開胞，反之，當以滿足(2)式之方式流動較大Icell時，判斷欲讀取之記憶胞MC係接通胞。
關於圖5B亦為相同。該情形時，MOS電晶體28接通係以下條件。即，Vgs=VDD-Vsen>Vth28 (3)
此處，VDD：SEN之初始充電之值。
僅以時刻T將信號XXL設為“H”位準後之SEN之電壓與Vth28之關係成為以下(4)式。即，VDD-(Csen．Vsen-Icell．T)/Csen>Vth28 (4)
因此，當於時間T以滿足(4)式之方式未流動Icell時(當Icell為較小之值時)，判斷欲讀取之記憶胞MC為斷開胞，反之，當以滿足(4)式之方式流動較大之Icell時，判斷欲讀取之記憶胞MC為接通胞。
2.關於基準電流Icell
接著使用圖6對將信號XXL設為“H”位準之期間T與基準電流Icell之關係進行說明。如圖6所示，接通/斷開判定之Icell臨限值可藉由使VSEN(初始充電位準)與期間T(感測期間)變動而變更。
如圖示般分成圖案I~III。
另，MOS電晶體28係設為n通道型。
．圖案I
該情形時，將Vsen設為V2，將期間T設為T2。此時，基準電流成為Icell2。
即，若於將Vsen設為V2且將期間T設為T2之讀取時為流通Icell2以上之記憶胞MC，則將其視為接通胞，相對於此，將流通小於Icell2之電流之記憶胞MC視為斷開胞。
以下相同。簡單進行說明。
．圖案II
若於將Vsen設為V1(>V2)且將期間T設為T1(>T2)之讀取時為流通Icell1以上之記憶胞MC，則將其視為接通胞，相對於此，將流通小於Icell1之電流之記憶胞MC視為斷開胞。
．圖案III
若於將Vsen設為V1且將期間T設為T2之讀取時為流通Icell2以上之記憶胞MC，則將其視為接通胞，相對於此，將流通小於Icell2之電流之記憶胞MC視為斷開胞。
3.時序圖
接著使用圖7說明上述說明之Icell與信號XXL之關係。圖7係顯示於讀取動作中節點SEN之電壓變化之時序圖。
將縱軸取為位元線BL之電壓位準與信號XXL，將橫軸取為時刻t。
如圖示般，將信號XXL於時刻t1(例如上述期間T1)之前設為“H”位準之情形時，由於良好之記憶胞MC將電流Icell1流入至位元線BL，故節點SEN之電壓急遽減少(下面電壓線)。
相對於此，將信號XXL於時刻t2(例如上述期間T2)之前設為“H”位準之情形時，良好之記憶胞MC將電流Icell2(<Icell1)流入至位元線BL。因此，節點SEN之電壓未如上述般下降，而成為上面電壓線位準之軌跡。
當T1→T2，使信號XXL設為“H”位準之期間T延長時，流入至位元線BL之電流Icell之值減少。即基準電流Icell下降。
因此，藉由將期間T設定為較短，將基準電流Icell設定為較高，可明確區分良好之記憶胞MC、與特性劣化之記憶胞MC。
圖8中顯示對臨限值位於消去位準之記憶胞MC，於每個頁面進行讀取動作之情形時之概念圖。此處，例如，藉由信號XXL將MOS電晶體25接通時刻t1(期間T1)。
圖8係藉由感測放大器5，對設置於例如頁面0之記憶胞MC進行所有位元線BL讀取之情形時之概念圖。
如圖示般，除了例如位元線BL2、BL3以外，亦對其他位元線BL(位元線BL0、BL1、BL(n-2)~BLn)讀取電流Icell1。
如此，若每個頁面之Icell1之數量較多，則記憶胞MC之特性判定為良好。
以下，其他頁面亦相同，將相對於所有位元線BL之條數，電流Icell1流通之位元線BL之條數之數量有多少之資料(以下為旗標資訊)由控制部4管理。
4.管理資訊
接著使用圖9對控制部4所保持之管理資訊進行說明。圖9係顯示旗標資訊、與基於其之寫入電壓、消去電壓之值之概念圖，該旗標資訊係如上所述般儲存於管理區域。
此處，將旗標資訊、寫入電壓、及消去電壓取於橫軸。另，此處將判斷記憶胞MC之“1”或“0”之基準電流設為Icell1。
如圖8所示，較多位元線BL流通電流Icell1之情形、即旗標資訊=“H”之情形時，控制部4判斷記憶胞MC之特性良好，將對獲得旗標資訊=“H”之頁面之寫入電壓設為例如電壓Vpgm1，將消去電壓設為例如Vera2。
相對於此，於很少位元線BL流通小於電流Icell1之電流之情形、即旗標資訊=“L”之情形時，控制部4判斷記憶胞MC之特性劣化，將對獲得旗標資訊=“L”之頁面之寫入電壓設為例如電壓Vpgm2(<Vpgm1)，將消去電壓設為例如Vera2(>Vera1)。
另，此處，將旗標資訊設為“H”或“L”位準之2種，但並不限於此。
即，亦可根據判定為斷開胞之胞數量，複數步設置寫入電壓之值。具體而言，亦可以若斷開胞數=未達1×103個則為寫入電壓Vpgm1，若斷開胞數=未達2×103個則為寫入電壓Vpgm2，且，若斷開胞數=未達3×103個則為寫入電壓Vpgm3...之方式，複數步設置。且係電壓Vpgm1>電壓Vpgm2>電壓Vpgm3之關係。
5.流程圖
接著，使用圖10對控制部4之動作進行說明。
圖10係基於上述每個頁面之gm讀取所獲得之旗標資訊進行寫入動作之前的流程圖。另，用以執行寫入動作之指令由未圖示之記憶體控制器(亦可為主機)發行，控制部4根據該指令執行以下動作。
接收指令之控制部4係於gm讀取後執行寫入動作。
如圖示般，控制部4首先對每個頁面執行gm讀取(步驟S0)。其結果，基於所獲得之旗標資訊，控制部4執行每個頁面之寫入動作(S1)。即，如上所述，基於旗標資訊，產生最佳之寫入電壓，且將其供給至記憶胞MC。於該寫入之時點，控制部4對管理區域寫入上述旗標資訊。
其後，若寫入驗證通過(S2為”是”)，則控制部4判斷已完成寫入，而結束動作。
相對於此，若寫入驗證失敗(S2為”否”)，則控制部4判斷未完成寫入，而再次執行寫入動作。
另，控制部4將於步驟S0藉由gm讀取所獲得之旗標資訊暫時保持於例如感測放大器5內之閂鎖部、或未圖示之記憶體控制器內之閂鎖部等。
6.關於寫入電壓
接著使用圖11A及圖11B對寫入電壓之階躍進行說明。階躍主要係於寫入驗證中失敗時，進行應供給更高電壓之動作。
圖11A係旗標資訊為“H”之情形時之階躍電壓之概念圖，圖11B係旗標資訊為“L”之情形時之階躍電壓之概念圖。
如圖11A所示，上升之寫入電壓之值、即Δ值係V1。
相對於此，如圖11B所示，上升之寫入電壓之值、即Δ值係小於V1之V2。
7.關於Gm讀取時之時序圖
接著使用圖12對於Gm讀取時供給至記憶胞MC之閘極之電壓之大小進行說明。為了比較電壓之大小，舉出電壓VCG_EV作為一例進行說明。
如圖12所示，供給至閘極之電壓係Gm讀取時大於消去時之電壓VCG_EV。
藉此，如圖3所示，可於較消去位準之臨限值分佈之上端電壓(Evfy)更高之位置(電壓V1)進行Gm讀取。
另，於gm讀取及消去驗證時之記憶胞MC之源極端，供給有大於供給至閘極之電壓之值。
<第1實施形態之效果>
若為第1實施形態之非揮發性半導體記憶裝置，則可獲得(1)~(3)之效果。
(1)可將寫入時間、消去時間進一步高速化(其1)。
關於該效果，舉出比較例進行說明。另，關於比較例，對相同 構成標註相同之參照符號。
比較例中舉出2值資料寫入為例。2值資料寫入之情形時，首先寫入下階位元，接著寫入上階位元。
於比較例中，採用如下之第2次以後之寫入方法：基於該下階位元之寫入結果，對臨限值位準較大上升之記憶胞MC減小上階位元之寫入電壓，對臨限值位準未較大上升之記憶胞MC增大上階位元寫入電壓。
因此，於比較例中，如“0Δ”資料(Δ：上階位元、“0”或“1”)般，下階位元之寫入必須為“0”。
其結果，若為比較例之寫入方法，則如上所述般下階位元並非“0”資料時，無法於第2次採用適當之寫入方法。
即，由於係依存於寫入資料之寫入方法，故若於寫入資料中“0”資料較少時，則無法獲得充分之旗標資訊(其1)。
再者，採用上述寫入方法之情形時，由於最佳之寫入電壓之計算係基於下階資料之寫入驗證之結果，故無論如何均成為第2次以後之寫入。
即，最初之寫入無法採用最佳之寫入電壓。因此，存在按照寫入資料，於寫入動作需要時間之情形(其2)。
但，若為第1實施形態之非揮發性半導體記憶裝置，則藉由如上所述般於寫入動作之前對消去位準之記憶胞MC執行讀取動作(gm讀取)，控制部4可獲得較比較例多之旗標資訊。
因此，可自最初之寫入動作、即下階位元資料，供給符合記憶胞MC之特性之最佳寫入電壓。
且，由於可供給最佳之寫入電壓，故可縮短寫入動作之時間。
再者，若為第1實施形態之非揮發性半導體記憶裝置，則例如於記憶胞MC保持1位元資料之情形時，寫入“1”(消去位準：E位準)→“0” 之情形、或於記憶胞MC保持2位元資料之情形時，不寫入下階位元而自例如“11”(消去位準：E位準)瞬間寫完至“00”(C位準)之情形等，可將寫入動作高速化。
又，由於亦可供給與記憶胞MC之特性相應之消去電壓，故亦可縮短消去動作之時間。
(2)可將寫入動作高速化(其2)
若為第1實施形態之非揮發性半導體記憶裝置，則由於將消去位準之記憶胞MC之特性設為旗標資訊，故與比較例不同，不存在旗標資訊之不均。因此，對全部上階位元亦可以高速執行寫入動作。
(3)可抑制ICCO之增加。
若為第1實施形態之非揮發性半導體記憶裝置，則進行所有位元線同時讀取。
但，當於所有位元線BL流通讀取電流時，於記憶胞陣列1全體流動之電流增加。此與消耗電力之增加相關聯。
因此，於第1實施形態中，事前已知對消去位準之記憶胞MC進行讀取動作。因此，旗標資訊確實減少，但藉由減少作為讀取對象之位元線BL之條數，可抑制於記憶胞陣列1內流動之電流。
該情形時，控制部4藉由對無需動作之感測放大器5供給特定之信號，而減少位元線BL讀取之條數。
[第1變化例]
接著，對第1實施形態之變化例(以下稱為第1變化例)之非揮發性半導體記憶裝置進行說明。
於第1變化例之非揮發性半導體記憶裝置中，對可保持2位元資料(下階位元資料、及上階位元資料)之記憶胞MC之寫入動作進行說明。
圖13中對第1變化例之寫入動作進行說明。
圖13係顯示寫入動作之流程圖。
另，記憶體控制器係緊接寫入指令，將位址、以及下階位元資料、及上階位元資料發行至非揮發性半導體記憶裝置。
藉由位址分配下階位元、及上階位元。
如圖示般，必須寫入下階位元資料之情形時，首先進行gm讀取之後，控制部4寫入下階位元，接著執行IDL(Internal Data Load：內部資料負載)動作(S10為”是”)。即，使用gm讀取，確認欲寫入之記憶胞MC之特性後，執行寫入動作。
接著，控制部4進行上階位元資料之寫入動作(S11)。於該寫入動作中，控制部4於掌握上述IDL動作所獲得之下階位元寫入後之臨限值分佈後進行。
接著，控制部4執行寫入驗證，若通過(S12為”是”)則結束寫入，若失敗則再次執行上階位元資料之寫入。
另，即便為無須寫入下階位元資料之情形(S10為”否”)，即如上所述般，自例如E位準向C位準瞬間進行資料之寫入之情形，亦必須進行上述IDL。
接著，控制部4對欲寫入之頁面進行IDL動作及gm讀取之後(S13)，寫入上階位元資料(S11)。
如此，可不寫入下階位元資料，藉由供給適當之電壓而瞬間將資料寫完至上階位元(例如C位準)，可實現寫入動作之高速化。
又，若使用本實施形態所採用之旗標資訊，則可根據記憶胞MC之特性計算最佳之消去動作中之消去電壓，及於第2次以後之消去動作計算最佳之Δ電壓(累加量)。
[第2變化例]
接著，使用圖14、圖15A及圖15B對第1實施形態之變化例(以下稱為第2變化例)之非揮發性半導體記憶裝置進行說明。本變化例與第 1實施形態不同之點在於：感測放大器5將資料之讀取、寫入對所有位元線BL各執行1/2。
於以下變化例中，僅對與第1實施形態不同之構成進行說明。
1.感測放大器5
圖14中顯示感測放大器5之構成。由該感測放大器5進行之資料之讀取及寫入係於鄰接之2條位元線BL中之1條進行。
鄰接之2條位元線BL之組分別為位元線BL0、位元線BL1之組、位元線BL2、位元線BL3之組、位元線BL4、位元線BL5之組，以下相同。即，對n條位元線BL中之n/2條位元線BL，統一進行讀取及寫入。
1.1關於感測放大器5之構成
如圖14所示，感測放大器5具有主資料快取(Primary Data Cache：PDC)430、次資料快取(Secondary Data Cache：SDC)431、3個動態資料快取(Dynamic Data Cache：DDC)433(433-1~433-3)、及臨時資料快取(Temporary Data Cache：TDC)434。
另，動態資料快取433及臨時資料快取434只要根據需要設置即可。
又，動態資料快取433亦可於程式時用作保持用以對位元線寫入VDD(高電位)與VSS(低電位)之中間電位(VQPW)之資料之快取。
主資料快取430具有時控反相器CLI1及CLI2以及n通道型電晶體NMOS5。次資料快取431具有時控反相器CLI3及CLI4以及n通道型電晶體NMOS6及NMOS7。
動態資料快取433具有n通道型電晶體NMOS4及NMOS9。
又，臨時資料快取434具有電容C1。
此處，臨時資料快取434係作為檢測讀取資料之節點(以下將該節點之電壓稱為Vsen)發揮功能。
感測係於臨時資料快取434與位元線BL之電荷分享後，根據該臨時資料快取434之電壓值確定讀取資料。
以下，顯示於讀取時接通NMOS10，進行電荷分享時之條件式。
首先，用以於讀取時接通NMOS10之條件係由以下(5)式表示。
(Vsen+Vth10)-Vbl>Vth10 (5)
此處，所謂Vbl係位元線BL之電壓。
又，電荷分享後之累積於位元線BL之電荷係由以下(6)式表示。
QBL=CBL．VClamp-Icell．Tsense (6)
此處，QBL：位元線BL之電荷，CBL：位元線電容，VClamp：供給至NMOS10之閘極之電壓，Tsense：將信號BLCLAMP設為“H”位準之期間。
若將(6)式之兩邊除以CBL，則成為以下(7)式。
Vbl=QBL/CBL=VClamp-Icell．Tsense/CBL(7)
再者，若將該(7)式代入(5)式，則獲得用以接通NMOS10之條件。將此設為(8)式。
(Vsen+Vth10)-VClamp+Icell．Tsense/CBL>Vth10 (8)
此處，如圖3所示，為了使基準電壓Icell上升，必須降低Vsen之初始充電位準，且縮短Tsense之值。
另，主資料快取430、次資料快取431、動態資料快取433及臨時資料快取434之電路構成並非限定於圖14所示者，亦可採用其他電路構成。
又，於圖14之例中，使用n通道MOS電晶體作為於資料快取中控制資料之輸入輸出之電晶體，但亦可使用p通道MOS電晶體。
且，感測放大器係藉由n通道MOS電晶體HN2e及HN2o，分別連接於對應之偶數位元線BLe及奇數位元線BLo。於電晶體HN2e及HN2o之閘極，分別輸入信號BLSe及BLSo。又，於偶數位元線BLe及 奇數位元線B1o，連接n通道MOS電晶體HN1e及HN1o之源極。電晶體HN1e及HN1o分別於閘極輸入信號BIASe及BIASo，於汲極輸入信號BLCRL。
2.讀取動作
接著使用圖15A及圖15B對變化例之感測放大器5中之讀取動作進行說明。圖15A係顯示讀取動作中之感測放大器5內之各信號、及位元線BL之電壓位準之時序圖。又，圖15B係對PDC430傳送讀取資料時之各信號之時序圖。
另，此處，將位元線BLe設為選擇位元線，將位元線BLo設為非選擇位元線BL。即，位元線BLo為電壓VSS(=0V)。
又，控制部4控制各信號之電壓位準。
如圖15A所示，於時刻t0使信號BIASe之電壓位準向“L”遷移。其後，於時刻t1將信號BLSe之電壓位準設為“H”。
藉此，將位元線BLe與NMOS10電性連接。
接著，將信號BLCLAMP之電壓位準設為“H”、即(電壓Vclamp+Vth10)。藉此，於該時刻t2將位元線BL之電位自0V上升至電壓Vclamp。
又，藉由於時刻t2將信號VPRE之電壓位準設為“H”，而將Vsen之值設為電壓VDD。
其後，於時刻t3將信號BLCLAMP之電壓位準設為“L”。即，結束經由NMOS11對位元線BL之充電。
其後，若將未圖示之字元線WL之電壓位準設為“H”，即對選擇字元線WL傳送電壓VCGR(例如0V)，對非選擇字元線WL傳送VREAD，藉此接通記憶胞MC，則於時刻t4位元線BLe電位自電壓Vclamp向0V下降，而進行放電。
相對於此，若記憶胞MC仍為斷開之狀態，則時刻t4以後位元線 BLe亦維持電壓Vclamp。
其後，於時刻t5將信號BLPRE之電壓位準設為“L”。
又，於時刻t6，將信號BLCLAMP之電壓位準設為“H”、即電壓(Vsen+Vth10)。即，使用上述之電荷分享於此處執行gm讀取。
然後，藉由感測電荷分享後之Vsen之值，完成gm讀取。
於本實施形態中，亦如圖6所示般藉由使節點SEN之初始充電與放電時間之時間T變化而進行gm讀取。
接著使用圖14與圖15B，對讀取資料之輸入時之各信號之電壓動作進行說明。
如圖15B所示，於輸入讀取資料之前，首先於將信號BLC1及信號EQ之電壓位準設為“L”之狀態，對構成SEN1及LAT1之n通道型MOS電晶體(未圖示)供給“H”之電壓位準。
該情形時，將節點N1之電壓位準設為“H”(節點N1n之電壓位準為“L”)。
接著，藉由對構成SEN1及LAT1之n通道型MOS電晶體供給“L”之電壓位準，而停止各閂鎖器(SEN1、LAT1)之輸出。
接著，藉由將信號EQ1之電壓位準設為“H”，而將SEN1及LAT1之輸入端電性連接。如此一來，節點N1與節點N1n之電壓位準成為同值(圖中為0V)。藉此，重設保持資料。
其後，再次將信號EQ1之電壓位準設為“L”，接著將信號BLC1之電壓位準設為“H”，藉此將讀取資料輸入至PDC。
例如，若讀取資料為“資料0”(記憶胞MC保持0資料)，則位元線BL仍為電壓VDD(“H”)，故節點N1之電壓位準成為“H”。
相對於此，若讀取資料為“資料1”(記憶胞MC為消去狀態)，則位元線BL成為接近於0V(“L”)之值，故節點N1之電壓位準成為“L”。
其後，藉由對分別構成SEN1及LAT1之n通道型MOS電晶體供給 “H”之電壓位準，而儲存讀取資料。
<第2變化例之效果>
即便為第2變化例之非揮發性半導體記憶裝置，亦可獲得與上述(1)~(3)相同之效果。
即，可獲得寫入動作、消去動作之高速化等之效果。
[第2實施形態]
接著，使用圖16~圖18就第2實施形態之非揮發性半導體記憶裝置進行說明。
第2實施形態之非揮發性半導體記憶裝置，構成為記憶胞MC相對於半導體基板於法線方向積層之形狀。即便為該記憶胞陣列之形狀，亦可由控制部4供給最佳之寫入電壓及消去電壓。另，僅對與上述實施形態不同之構成進行說明。
1.記憶胞陣列1之構成(其1)
第2實施形態之記憶胞陣列1包含例如平面P0及平面P1。該等平面P0及平面P1包含複數個記憶串MS，於該記憶串MS電性連接有位元線BL、及字元線WL、源極線CELSRC。
將予以後述，記憶串MS包含串聯連接之複數個記憶胞MC，於構成該記憶胞MC之控制閘極CG連接有上述字元線WL。
此處，舉例包含平面P0、及平面P1之情形，但保持記憶胞陣列1之平面P之數量並無限制。另，於不區分平面P0及平面P1之情形時，簡述為平面P。
以下，使用圖16就平面P之詳細構成進行說明。
1.1<子區塊SB之剖面圖>
接著，此處顯示著眼於位元線BL0之記憶胞陣列1之剖面圖之概念圖。如圖示般，於位元線BL0設有複數個記憶串MS，將該單位稱為子區塊SB。
且，將該子區塊SB之集合體稱為區塊BLK。即，包含連接於未圖示之位元線BL1~BLn(n：自然數)之各者之複數記憶串MS之集合體係區塊BLK。
子區塊SB包含例如12個記憶串MS、即記憶串MS0~MS11，但此處為了方便顯示記憶串MS0~MS5。
<1.1.1>關於記憶串MS0~MS5
如圖16所示，沿著剖面方向設置有記憶串MS0~MS5(粗框)。
各個記憶串MS係於半導體層BG上，且朝向與第1方向及第2方向分別正交之第3方向形成柱狀之半導體層SC11~SC12。以下，於不區分半導體層SC11~SC12之情形時簡稱為半導體層SC。
接著，沿著第1方向相互鄰接之半導體層SC彼此介隔設置於半導體層BG內之耦合部JP而耦合。例如，半導體層SC11與SC12介隔半導體層BG內之耦合部JP0而耦合。以此種構成形成U字形狀之記憶串MS0。
此外，關於半導體層SC13與SC14之組、...、半導體層SC21與SC22之組亦為相同之構成，故省略說明。
又，於各個記憶串MS內設置有複數層沿著第3方向形成之多晶矽層。一部分之多晶矽層係作為字元線WL發揮功能，其他多晶矽層係作為選擇信號線SGS、SGD發揮功能。
選擇信號線SGS、SGD係設置於如夾持字元線WL之位置。即若如圖2所示般將字元線WL之數量設為例如4條，則於半導體層BG上自下按字元線WL3、WL2、WL1、WL0、及選擇信號線SGS之順序將各者介隔絕緣膜而積層，同樣地於半導體層BG上自下按字元線WL4、WL5、WL6、WL7、及選擇信號線SGD之順序將各者介隔絕緣膜而積層。
因此，於半導體層SC與該等選擇信號線SGS、SGD及字元線WL 之交點，設置有選擇電晶體ST1、記憶胞MC7、記憶胞MC6、...、記憶胞MC1、記憶胞MC0、及選擇電晶體ST2。
另，該等選擇信號線SGS、SGD係作為控制記憶串MS之選擇/非選擇之選擇信號線SGS、SGD發揮功能。
於圖16中，作為一例顯示記憶串MS0保持記憶胞MC0~記憶胞MC7之情形，但並非限於此。於以下說明之寫入動作中，記憶串MS包含48個記憶胞MC、即記憶胞MC0~MC47。
2.寫入方法
接著使用圖17對寫入方法進行說明。此處，著眼於記憶串MS0。例如記憶串MS0包含記憶胞MC0~MC47。
於如圖示之記憶串MS0中，控制部4供給與記憶胞MC之階層相應之最佳寫入電壓Vpgm。
例如，對記憶胞MC0、MC1、MC46、及MC47之寫入電壓Vpgm係電壓V1，對記憶胞MC12~MC14、及MC33~MC35之寫入電壓Vpgm係電壓V2，且對記憶胞MC22、MC23、MC24、及MC25之寫入電壓Vpgm係電壓V3。此處，電壓V1~電壓V3之電壓關係係電壓V1<電壓V2<電壓V3。
其理由在於，隨著記憶胞MC之階層向下行進記憶孔變小，記憶胞特性惡化。因此，產生施加較大電壓之必要。
且，於第2實施形態中，亦可藉由使用上述旗標資訊將該等寫入電壓V1~V3設為最佳值。
另，關於對此處未圖示之記憶胞MC之寫入電壓Vpgm，亦供給考慮了上述相同事項之寫入電壓Vpgm。
即，控制部4對例如記憶胞MC2~MC11供給如成為電壓V1<電壓Vpgm<電壓V2之方式之寫入電壓Vpgm。
3.記憶胞陣列1之構成(其2)
接著，使用圖18對記憶胞陣列1之構成(其2)進行說明。圖18之不同點在於：鄰接之記憶胞MC未以後閘極電晶體BG連接。
即，將包含選擇電晶體ST1、ST2、及夾持於該等之記憶胞MC之記憶串MS複數條鄰接於晶圓上而形成。
以下，對向該構造之記憶胞陣列1之寫入電壓施加方法進行說明。
4.寫入方法
接著使用圖19對寫入動作中之供給至各記憶胞MC之寫入電壓Vpgm之值進行說明。
該情形時亦相同，自上層之記憶胞MC向下的記憶胞MC供給電壓V1~電壓V3。
且，可藉由使用旗標資訊，將寫入動作中之最初寫入電壓Vpgm最佳化。
<第2實施形態之效果>
即便為第2實施形態之非揮發性半導體記憶裝置，亦可獲得與上述(1)~(3)相同之效果。
即，可獲得寫入動作、消去動作之高速化等之效果。
[第3實施形態]
接著使用圖20A及圖20B對第3實施形態之非揮發性半導體記憶裝置進行說明。
圖20A係第3實施形態之平面0之俯視圖，圖20B係圖20A之剖面圖。如圖20A所示，此處僅顯示最上層，但實際上如圖20B般將相同之構成於紙面深度方向配置例如複數層。此處，為了方便而採用3層配置。於以下構成之說明中，對半導體層SC之每層進行說明。
1.<構成例>
<關於最上層(第1層)>
如圖20A所示，向第2方向配置有金屬層M1、SSL、信號配線SGD、字元線WL0、...WLn、信號配線SGS、及源極線SL。
接著，於源極線SL及金屬層M1之各者終止，且向第2方向形成貫通SSL、信號配線SGD、字元線WL0、...、WLn、信號配線SGS之半導體層SC11~SC18(於不區分半導體層SC11~SC18之情形時簡稱為半導體層SC)。
另，上述半導體層SC11~SC18係指第1層之半導體層SC1~SC8。又，關於後述之記憶串MS11~MS18，係指第1層之記憶串MS1~MS8。
即，於半導體層SC與信號配線SGS之交點設置有選擇電晶體ST2，且於半導體層SC與信號配線SGD之交點設置有選擇電晶體ST1(圖中斜線部分)。
又，於半導體層SC與字元線WL0、...、WLn之交點分別設置有記憶胞MC(圖中斜線部分)。
即，若著眼於例如半導體層SC11，則構成包含選擇電晶體ST1、及ST2、兩端藉由選擇電晶體ST1、及ST2夾持之複數個記憶胞MC0~MCn、以及源極線SL之記憶串MS11。
又，同樣地，於半導體層SC12~SC18區域構成記憶串MS12~MS18。
<關於第2層>
另，對第2層簡單進行說明。
關於最上層至第2層之半導體層SC21~SC28(關於半導體層SC21~SC27未於圖20B顯示)，以金屬層M2共通連接，其後經由接點插塞CP2連接於位元線BL2。
即，以積層於第2層之記憶串MS21~MS28構成子區塊SB2。
<關於第3層>
如圖20B所示，關於最上層至第3層之半導體層SC31~SC38(關於半導體層SC31~SC37未於圖20B顯示)，以金屬層M3共通連接。
且，貫通金屬層，形成其上表面連接於位元線BL3之接點插塞CP3。
即，以接點插塞CP3共通連接金屬層M3。因此，以積層於第3層之記憶串MS31~MS38構成子區塊SB3。
以上，藉由子區塊BLK1~SB3之集合體構成區塊BLK。
於此種構成中，亦可藉由使用旗標資訊，控制部4將最佳之寫入電壓Vpgm供給至各記憶胞MC。
<第3實施形態之效果>
即便為第3實施形態之非揮發性半導體記憶裝置，亦可獲得與上述(1)~(3)相同之效果。
即，可獲得寫入動作、消去動作之高速化等之效果。
[第3變化例]
接著，使用圖21及圖22對第1~第3實施形態之變化例(以下為第3變化例)進行說明。於第3變化例中，對包含上述實施例之非揮發性半導體記憶裝置、與控制其之記憶體控制器之半導體記憶進行說明。
圖21中顯示半導體裝置之全體。
如圖21所示，半導體裝置包含非揮發性半導體記憶裝置1000及記憶體控制器2000。
記憶體控制器2000對非揮發性半導體記憶裝置1000發行上述寫入指令。
如上所述，於該指令附帶位址及資料。
即，藉由自記憶體控制器2000發行之指令，非揮發性半導體記憶裝置1000執行上述圖13之動作。
使用圖22對該情況進行說明。
圖22中顯示表示記憶體控制器2000與非揮發性半導體記憶裝置1000之資料等之交換之概念圖。
如圖22所示，當記憶體控制器2000發行指令、位址及資料時，非揮發性半導體記憶裝置1000執行「A」或「B」任一動作。
所謂「A」係圖13中(S10、是)=>S11=>S12之步驟，所謂「B」係圖13中(S10、否)=>S13=>S11=>S12之步驟。
另，未圖示之外部之主機亦可保持上述記憶體控制器2000之功能。該情形時，半導體裝置可與外部之主機連接，以該半導體裝置1000與主機構成記憶體系統。
另，關於記憶胞陣列1之構成，例如記載於名為“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請案12/407,403號。又，記載於名為“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請案12/406,524號、名為“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請案12/679,991號、名為“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請案12/532,030號。該等專利申請案之全部內容以引用之方式併入本案說明書。
另，於關於本發明之各實施形態中，
(1)於讀取動作中，
於A位準之讀取動作中施加至選擇之字元線之電壓係例如0V~0.55V之間。並非限定於此，亦可設為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V任一者之間。
於B位準之讀取動作中施加至選擇之字元線之電壓係例如1.5V~2.3V之間。並非限定於此，亦可設為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V任一者之間。
於C位準之讀取動作中施加至選擇之字元線之電壓係例如3.0V~ 4.0V之間。並非限定於此，亦可設為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V任一者之間。
作為讀取動作之時間(tR)，亦可設為例如25μs~38μs、38μs~70μs、70μs~80μs之間。
(2)寫入動作係如上所述，包含程式動作與驗證動作。於寫入動作中，
於程式動作時最初施加至選擇之字元線之電壓係例如13.7V~14.3V之間。並非限定於此，亦可設為例如13.7V~14.0V、14.0V~14.6V任一者之間。
寫入奇數序號之字元線時之最初施加至選擇之字元線之電壓、與寫入偶數序號之字元線時之最初施加至選擇之字元線之電壓亦可改變。
將程式動作設為ISPP方式(Incremental Step Pulse Program：遞增階躍脈衝程式)時，作為階躍之電壓，舉出例如0.5V左右。
作為施加至非選擇之字元線之電壓，亦可設為例如6.0V~7.3V之間。並非限定於該情形，亦可設為例如7.3V~8.4V之間，亦可設為6.0V以下。
亦可藉使非選擇之字元線為奇數序號之字元線，或為偶數序號之字元線，而改變施加之通過電壓。
作為寫入動作之時間(tProg)，亦可設為例如1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。
(3)於消去動作中，
最初施加至形成於半導體基板上部且於上方配置有上述記憶胞之晶圓之電壓係例如12V~13.6V之間。並非限定於該情形，亦可為例如13.6V~14.8V、14.8V~19.0V、19.0V~19.8V、19.8V~21V之間。
作為消去動作之時間(tErase)，亦可設為例如3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
(4)記憶胞之構造
於半導體基板(矽基板)上具有介隔膜厚為4~10nm之隧道絕緣膜配置之電荷累積層。該電荷累積層可採用膜厚為2~3nm之SiN、或SiON等絕緣膜與膜厚為3~8nm之多晶矽之積層構造。又，亦可於多晶矽中添加Ru等之金屬。於電荷累積層上具有絕緣膜。該絕緣膜例如具有夾持於膜厚為3~10nm之下層High-k膜與膜厚為3~10nm之上層High-k膜之膜厚為4~10nm之矽氧化膜。High-k膜可舉出HfO等。又，矽氧化膜之膜厚可設為較High-k膜之膜厚更厚。於絕緣膜上介隔膜厚為3~10nm之功函數調整用之材料而形成有膜厚為30nm~70nm之控制電極。此處，功函數調整用之材料係TaO等之金屬氧化膜、TaN等之金屬氮化膜。控制電極可使用W等。
又，可於記憶胞間形成空氣隙。
雖已說明本發明之若干實施形態，但該等實施形態係作為例子而提示者，並非意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態或其變形包含在發明範圍或主旨內，且包含在申請專利範圍所揭示之發明及其均等之範圍內。
1‧‧‧記憶胞陣列
2‧‧‧列解碼器
3‧‧‧資料輸入輸出電路
4‧‧‧控制部
5‧‧‧感測放大器
6‧‧‧電壓產生電路
10‧‧‧NAND串
BL0~BL(n+1)‧‧‧位元線
BLK0~BLKs‧‧‧區塊
MC‧‧‧記憶胞
SGD1‧‧‧選擇閘極線
SGS1‧‧‧選擇閘極線
SL‧‧‧源極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
WL0~WL63‧‧‧字元線

Claims (12)

  1. 一種非揮發性半導體記憶裝置，其特徵在於包含：記憶胞，其包含消去位準位於負側之臨限值分佈，且可保持2值以上之資料；電壓產生電路，其產生第1電壓；及控制部，其係以於欲寫入之上述資料為顯示下階位元之位址之情形時，藉由於寫入動作之前對上述記憶胞之閘極供給上述第1電壓而執行第1讀取之方式進行控制；且上述第1電壓係較用於將位於上述消去位準之臨限值分佈之上端之第1負電壓供給至上述記憶胞之閘極施加電壓，為更大之值。
  2. 如請求項1之非揮發性半導體記憶裝置，其中上述第1讀取係將大於上述第1負電壓之第2負電壓供給至上述記憶胞。
  3. 如請求項2之非揮發性半導體記憶裝置，其中包含感測放大器，該感測放大器包含檢測部，且使用該檢測部判定與讀取之電流值相應之上述資料；且上述感測放大器，包含第1MOS電晶體，該第1MOS電晶體係一端連接於上述檢測部，另一端連接於位元線；且上述電流值可根據由上述控制部控制之上述第1MOS電晶體接通之時間進行調整。
  4. 如請求項1之非揮發性半導體記憶裝置，其中包含複數個上述記憶胞；該等複數個上述記憶胞構成記憶胞陣列； 上述記憶胞陣列包含：寫入資料之使用者區域；及寫入管理資訊之管理區域；上述控制部於接收到寫入指令時，執行針對上述記憶胞之上述第1讀取，藉由該第1讀取獲得結果；接著一面執行寫入下階位元之資料之動作，一面於上述管理區域儲存上述結果；且基於藉由讀取儲存於上述管理區域之上述結果之第3讀取動作所獲得之上述結果，執行上述資料之上階位元之寫入動作。
  5. 一種非揮發性半導體記憶裝置，其特徵在於包含：記憶胞，其可保持資料；電壓產生電路，其產生第1電壓及第2電壓之各者；及控制部，其係以於寫入動作之前，執行第1讀取動作(IDL)及第2讀取動作(GmRead)之方式進行控制；且上述控制部係將對上述記憶胞之閘極供給上述第1電壓作為上述第1讀取動作，並將對上述閘極供給上述第2電壓作為上述第1讀取動作之後之第2讀取動作。
  6. 如請求項5之非揮發性半導體記憶裝置，其中上述第1讀取動作係掌握上述記憶胞之臨限值分佈之位置之動作；且上述第2讀取動作係用以自流入至臨限值分佈位於消去位準之上述記憶胞之電流值，掌握該記憶胞之特性之動作。
  7. 如請求項6之非揮發性半導體記憶裝置，其中上述寫入動作係使上述記憶胞之上述消去位準之臨限值分佈，上升至上階位元之臨限值分佈之動作。
  8. 如請求項5之非揮發性半導體記憶裝置，其中 包含感測放大器，該感測放大器包含檢測部，且使用該檢測部判定讀取之上述資料；且上述感測放大器係包含第1MOS電晶體，該第1MOS電晶體係一端連接於上述檢測部，另一端連接於位元線；且流通於上述位元線之電流值，係可根據由上述控制部控制之上述第1MOS電晶體接通之時間進行調整。
  9. 一種記憶體系統，其特徵在於包含：非揮發性半導體記憶裝置，其包含複數個記憶胞陣列，該記憶胞陣列包含複數個可保持資料之記憶胞；及記憶體控制器，其係於2次之讀取動作之後，將執行寫入動作之第1指令(無下階=>寫入上階)，或於進行1次讀取動作之後，將執行上述寫入動作之第2指令，發行至上述非揮發性半導體記憶裝置；且上述第1指令之上述讀取動作係包含用於確認上述記憶胞之臨限值分佈之第1讀取動作、及自流入至臨限值分佈位於消去位準之上述記憶胞之電流值，辨識該記憶胞之特性之第2讀取動作。
  10. 如請求項9之記憶體系統，其中上述非揮發性半導體記憶裝置於自上述記憶體控制器接收到上述第1指令時，於對上述記憶胞執行上述第1讀取動作(IDL)及第2讀取動作(Gm Read)之後，執行寫入動作；且上述寫入動作係使上述消去位準之臨限值分佈，上升至上階位元之臨限值分佈之動作。
  11. 如請求項9之記憶體系統，其中上述非揮發性半導體記憶裝置進而包含電壓產生電路與控制 部；於自上述記憶體控制器接收到上述第2指令時，上述控制部使上述電壓產生電路產生第1電壓；於欲寫入之上述資料為顯示下階位元之位址之情形時，藉由於事前對上述記憶胞之閘極供給上述第1電壓而執行第1讀取(Gm Read)，而掌握流入至該記憶胞之電流值；且上述第1電壓係較將位於上述消去位準之臨限值分佈之上端般之第1負電壓供給至上述記憶胞之電壓，為更大之值。
  12. 如請求項11之記憶體系統，其中上述非揮發性半導體記憶裝置進而包含感測放大器，該感測放大器包含檢測部，且使用該檢測部判定讀取之上述資料；且上述感測放大器包含第1MOS電晶體，該第1MOS電晶體係一端連接於上述檢測部，另一端連接於位元線；且於上述第2讀取動作中流通於上述位元線之電流值，係可根據由上述控制部控制之上述第1MOS電晶體接通之時間進行調整。
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