JP7129312B2 - 不揮発性メモリ装置 - Google Patents
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Description
図1を参照すれば、不揮発性メモリ装置1は、メモリセルアレイ20、ロウデコーダ30、ページバッファ回路40、電圧生成部50、データ入出力回路10及び制御ロジック60を含む。しかし、不揮発性メモリ装置1の構成は、これに限定されるものではなく、他の構成要素をさらに含んでもよい。
図1及び図2を参照すれば、データ出力回路100は、出力ドライバ110及び駆動信号生成器120を含む。データ出力回路100は、データラインDLsを介して、内部データDATAを受信し、制御ロジック60からクロック信号CLKを受信する。
図2及び図3を参照すれば、出力ドライバ110は、プルアップドライバ111及びプルダウンドライバ113を含む。
図4を参照すれば、プルアップドライバ111は、P型トランジスタPU0乃至PUkで構成される第1プルアップドライバPU、及びN型トランジスタNU0乃至NUlで構成される第2プルアップドライバNUを含む。第1プルアップドライバPU及び第2プルアップドライバNUには、同一電圧レベルを有するロー電源電圧VDDQ1がそれぞれ印加される。ロー電源電圧VDDQ1は、相対的に低い電圧レベルを有する電源電圧を意味し、具体的には、図5のハイ電源電圧VDDQ2より低い電圧レベルを有する。
従って、本発明の一実施形態による不揮発性メモリ装置に含まれたプルアップドライバ111は、相対的に低い電源電圧(例えば、ロー電源電圧VDDQ1)が印加され、第1プルアップドライバPUが出力する電流ID_PU1が十分ではないとしても、第2プルアップドライバNUが出力する電流ID_NU1により補完される。
従って、本発明の一実施形態による不揮発性メモリ装置に含まれたプルアップドライバ111は、相対的に高い電源電圧(例えば、ハイ電源電圧VDDQ2)が印加され、第2プルアップドライバNUが出力する電流ID_NU2が十分ではないとしても、第1プルアップドライバPUが出力する電流ID_PU2により補完する。
図3及び図6を参照すれば、P型トランジスタPU0乃至PUk及びN型トランジスタNU0乃至NUlは、互いの特性差により、データ信号DQの電圧レベルである出力電圧VDQによる、P型トランジスタPU0乃至PUk及びN型トランジスタNU0乃至NUlにそれぞれ流れる電流ID_PU、ID_NUの大きさ変化曲線が異なる。
図9を参照すれば、データ出力回路100bは、出力ドライバ110b及び駆動信号生成器120bを含む。データ出力回路100bは、データライン(例えば、図1のDLs)を介して、内部データDATAを受信し、内部データDATAが入力され、制御ロジック(例えば、図1の60)の制御により、データ信号DQを出力する。
図19を参照すれば、メモリセルアレイ(例えば、図1の20)は、水平NANDフラッシュメモリのメモリセルアレイでもあり、複数のメモリブロックを含む。各メモリブロックBLK0は、ビットラインBL0乃至BLm-1側に、多数個のメモリセルMCが直列に連結されるm(mは、2以上の整数)本のセルストリングSTRを含む。
図20を参照すれば、メモリセルアレイ(例えば、図1の20)は、垂直NANDフラッシュメモリのメモリセルアレイであり、複数のメモリブロックを含む。各メモリブロックBLK0’は、複数のNANDセルストリングNS11、NS12、NS13、NS21、NS22、NS23、NS31、NS32、NS33、複数のワードラインWL1乃至WL8、複数のビットラインBL1乃至BL3、複数のグラウンド選択ラインGSL1乃至GSL3)、複数のセルストリング選択ラインSSL1ないしSSL3及び共通ソースラインCSLを含む。図20は、1つのブロックに8本のワードラインWL1-乃至WL8が具備される例を図示したが、それに限定されるものではなく、8本以上のワードラインが具備されもする。ここで、NANDセルストリングの本数、ワードラインの本数、ビットラインの本数、グラウンド選択ラインの本数、及びセルストリング選択ラインの本数は、実施形態によって多様に変更される。
図21を参照すれば、メモリセルアレイ(例えば、図1の20)に含まれた各メモリブロックは、基板SUBに対して垂直方向に形成されている。図21では、メモリブロックが、2本の選択ラインGSL、SSL、8本のワードラインWL1乃至WL8、及び3本のビットラインBL1乃至BL3を含むように図示しているが、実際には、それより多くても、少なくともよい。
図22を参照すれば、コンピューティングシステム装置1000は、バス1060に電気的に連結されたCPU 1030、ユーザインターフェース1050、並びにメモリコントローラ1012及び不揮発性メモリ装置1011を具備する不揮発性メモリシステム1010を含む。
10 データ入出力回路
20 メモリセルアレイ
30 ロウデコーダ
40 ページバッファ回路
50 電圧生成部
60 制御ロジック
100、100b データ出力回路
110、110a、110b 出力ドライバ
111、111b プルアップドライバ
120、120b 駆動信号生成器
113、113a、113b プルダウンドライバ
120、120b 駆動信号生成器
1000 コンピューティングシステム装置
1010 不揮発性メモリシステム
1011 不揮発性メモリ装置
1012 メモリコントローラ
1020 パワー供給装置
1030 CPU
1040 RAM
1050 ユーザインターフェース
1060 バス
Claims (17)
- データ信号を出力する出力ドライバを含む不揮発性メモリ装置において、
前記出力ドライバは、
複数のP型トランジスタで構成される第1プルアップドライバ、及び複数のN型トランジスタで構成される第2プルアップドライバを含むプルアップドライバと、
複数のN型トランジスタを含むプルダウンドライバと、を含み、
前記プルアップドライバは、互いに異なる電圧レベルを有する複数の電源電圧のうち一部が選択的に印加され、
前記第1プルアップドライバは、第1電源電圧が印加され、前記第2プルアップドライバは、第2電源電圧が印加され、
前記出力ドライバは、前記出力ドライバに受信されるプルアップ駆動信号及びプルダウン駆動信号に基づいて駆動され、
前記プルアップ駆動信号及び前記プルダウン駆動信号の周波数に基づいて、前記プルアップドライバに含まれた前記第1プルアップドライバ及び前記第2プルアップドライバのうち少なくとも一つが駆動されることを特徴とする不揮発性メモリ装置。 - 前記第1電源電圧及び前記第2電源電圧は、互いに異なる電圧レベルを有することを特徴とする請求項1に記載の不揮発性メモリ装置。
- 前記第1電源電圧及び前記第2電源電圧は、互いに同一電圧レベルを有することを特徴とする請求項1に記載の不揮発性メモリ装置。
- 前記出力ドライバは、
前記プルアップドライバに印加される前記第1電源電圧及び前記第2電源電圧のレベルに基づいて、前記第1プルアップドライバ及び前記第2プルアップドライバのうち少なくとも一つが駆動することを特徴とする請求項1に記載の不揮発性メモリ装置。 - 前記第1プルアップドライバの複数のP型トランジスタは、ターンオフされることを特徴とする請求項4に記載の不揮発性メモリ装置。
- 前記第1プルアップドライバの複数のP型トランジスタは、ターンオフされることを特徴とする請求項1に記載の不揮発性メモリ装置。
- 前記プルダウンドライバは、
複数のP型トランジスタをさらに含むことを特徴とする請求項1に記載の不揮発性メモリ装置。 - データ信号を出力する出力ドライバと、
前記出力ドライバを駆動させる複数の駆動信号を生成する駆動信号生成器と、を含み、
前記出力ドライバは、
複数のP型トランジスタで構成される第1プルアップドライバ、及び複数のN型トランジスタで構成される第2プルアップドライバを含むプルアップドライバと、
複数のN型トランジスタを含むプルダウンドライバと、を含み、
前記プルアップドライバは、互いに異なる電圧レベルを有する複数の電源電圧のうち一部が選択的に印加され、
前記プルアップドライバの複数のP型トランジスタは、第1電源電圧が印加され、前記プルアップドライバの複数のN型トランジスタは、第2電源電圧が印加され、
前記駆動信号生成器は、
前記プルアップドライバに印加される前記第1電源電圧及び前記第2電源電圧のレベルに係る情報を受信し、
前記第1電源電圧及び前記第2電源電圧のレベルに係る情報を基に、前記第1プルアップドライバと前記第2プルアップドライバのうち少なくとも1つを選択的に駆動させる前記複数の駆動信号を生成することを特徴とする不揮発性メモリ装置。 - 前記駆動信号生成器は、
前記複数の駆動信号のうち、前記第1プルアップドライバに伝送される少なくとも1つの駆動信号を、ハイレベルとローレベルとの間でトグリングするように生成し、
前記複数の駆動信号のうち、前記第2プルアップドライバに伝送される少なくとも1つの駆動信号を、ハイレベルとローレベルとの間でトグリングするように生成することを特徴とする請求項8に記載の不揮発性メモリ装置。 - 前記駆動信号生成器は、
前記複数の駆動信号のうち、前記第1プルアップドライバに含まれた複数のP型トランジスタにそれぞれ伝送される駆動信号をハイレベルを有するように生成し、
前記複数の駆動信号のうち、前記第2プルアップドライバに伝送される少なくとも1つの駆動信号を、ハイレベルとローレベルとの間でトグリングするように生成し、
前記第2プルアップドライバに伝送される少なくとも1つの駆動信号のハイレベルが有する電圧レベルは、前記第2電源電圧のレベルと同一であることを特徴とする請求項8に記載の不揮発性メモリ装置。 - 前記駆動信号生成器は、クロック信号を受信し、
前記クロック信号の周波数を基に、前記複数の駆動信号を生成することを特徴とする請求項8に記載の不揮発性メモリ装置。 - 前記駆動信号生成器は、
前記複数の駆動信号のうち、前記第1プルアップドライバに伝送される少なくとも1つの駆動信号を、ハイレベルとローレベルとの間でトグリングするように生成し、
前記複数の駆動信号のうち、前記第2プルアップドライバに伝送される少なくとも1つの駆動信号を、ハイレベルとローレベルとの間でトグリングするように生成することを特徴とする請求項11に記載の不揮発性メモリ装置。 - 前記プルダウンドライバは、複数のP型トランジスタをさらに含み、
前記プルダウンドライバの複数のP型トランジスタは、第1プルダウンドライバを構成し、前記プルダウンドライバの複数のN型トランジスタは、第2プルダウンドライバを構成することを特徴とする請求項8に記載の不揮発性メモリ装置。 - データ信号を出力する出力ドライバと、
前記出力ドライバを駆動させる複数の駆動信号を生成する駆動信号生成器と、を含み、
前記出力ドライバは、
複数のP型トランジスタで構成される第1プルアップドライバ、及び複数のN型トランジスタで構成される第2プルアップドライバを含むプルアップドライバと、
複数のP型トランジスタで構成される第1プルダウンドライバ、及び複数のN型トランジスタで構成される第2プルダウンドライバと、を含み、
前記出力ドライバ、前記駆動信号生成器を含むデータ出力回路は、前記データ出力回路に入力されるクロック信号の周波数に基づいて、含まれた前記第1プルアップドライバ、前記第2プルアップドライバ、前記第1プルダウンドライバ及び前記第2プルダウンドライバを選択的に駆動させることを特徴とする不揮発性メモリ装置。 - 前記駆動信号生成器は、
前記第1プルアップドライバ及び前記第2プルアップドライバのうち少なくとも一つを選択的に駆動させるプルアップ駆動信号を生成し、前記第1プルダウンドライバ及び前記第2プルダウンドライバのうち少なくとも一つを選択的に駆動させるプルダウン駆動信号を生成することを特徴とする請求項14に記載の不揮発性メモリ装置。 - 前記駆動信号生成器は、
前記プルアップドライバに連結される電源電圧のレベルを基に、前記第1プルアップドライバ及び前記第2プルアップドライバのうち少なくとも一つを選択的に駆動させることを特徴とする請求項15に記載の不揮発性メモリ装置。 - 前記駆動信号生成器は、
前記第1プルアップドライバ及び前記第2プルアップドライバを駆動させる前記プルアップ駆動信号を生成し、前記第1プルダウンドライバ及び前記第2プルダウンドライバを駆動させる前記プルダウン駆動信号を生成することを特徴とする請求項15に記載の不揮発性メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2017-0148320 | 2017-11-08 | ||
KR1020170148320A KR102491576B1 (ko) | 2017-11-08 | 2017-11-08 | 비휘발성 메모리 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019087296A JP2019087296A (ja) | 2019-06-06 |
JP7129312B2 true JP7129312B2 (ja) | 2022-09-01 |
Family
ID=66179033
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018204654A Active JP7129312B2 (ja) | 2017-11-08 | 2018-10-31 | 不揮発性メモリ装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10770149B2 (ja) |
JP (1) | JP7129312B2 (ja) |
KR (1) | KR102491576B1 (ja) |
CN (1) | CN109754838B (ja) |
DE (1) | DE102018127040A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10825506B2 (en) * | 2018-02-17 | 2020-11-03 | Micron Technology, Inc. | Systems and methods for improving output signal quality in memory devices |
US10951206B1 (en) | 2020-08-05 | 2021-03-16 | Nanya Technology Corporation | Off chip driving system and signal compensation method |
US11450378B2 (en) | 2020-09-29 | 2022-09-20 | Micron Technology, Inc. | Apparatuses and methods of power supply control for threshold voltage compensated sense amplifiers |
WO2022165791A1 (en) | 2021-02-07 | 2022-08-11 | Yangtze Memory Technologies Co., Ltd. | Peak power management for multi-die operations |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4282496A (en) * | 1979-08-29 | 1981-08-04 | Rca Corporation | Starting circuit for low power oscillator circuit |
DE4128290C1 (ja) * | 1991-08-27 | 1992-12-03 | Samsung Electronics Co., Ltd., Suwon, Kr | |
KR100211758B1 (ko) * | 1995-08-18 | 1999-08-02 | 윤종용 | 멀티 파워를 사용하는 데이터 출력버퍼 |
US5773999A (en) * | 1995-09-28 | 1998-06-30 | Lg Semicon Co., Ltd. | Output buffer for memory circuit |
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US5933041A (en) | 1997-01-28 | 1999-08-03 | Vlsi Technology, Inc. | Output driver with constant source impedance |
KR100422821B1 (ko) * | 1997-06-30 | 2004-05-24 | 주식회사 하이닉스반도체 | 출력 버퍼 장치 |
JP2000049585A (ja) | 1998-07-31 | 2000-02-18 | Fujitsu Ltd | 出力バッファ回路 |
US6141263A (en) * | 1999-03-01 | 2000-10-31 | Micron Technology, Inc. | Circuit and method for a high data transfer rate output driver |
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US6894529B1 (en) * | 2003-07-09 | 2005-05-17 | Integrated Device Technology, Inc. | Impedance-matched output driver circuits having linear characteristics and enhanced coarse and fine tuning control |
KR100543197B1 (ko) | 2003-08-25 | 2006-01-20 | 주식회사 하이닉스반도체 | 데이터 출력드라이버 |
KR100729916B1 (ko) | 2004-04-08 | 2007-06-18 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 회로 |
KR100670699B1 (ko) * | 2004-11-01 | 2007-01-17 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 회로를 갖는 반도체메모리소자 |
KR100714486B1 (ko) | 2005-11-21 | 2007-05-07 | 삼성전자주식회사 | 출력 드라이버 |
US7471121B2 (en) | 2006-12-21 | 2008-12-30 | System General Corp. | Transistor drive circuit of power converter operating in a wide voltage range |
JP2009289308A (ja) * | 2008-05-28 | 2009-12-10 | Toshiba Corp | 半導体記憶装置 |
US8531898B2 (en) * | 2010-04-02 | 2013-09-10 | Samsung Electronics Co., Ltd. | On-die termination circuit, data output buffer and semiconductor memory device |
JP5319724B2 (ja) | 2011-03-25 | 2013-10-16 | 株式会社東芝 | 出力ドライバ回路、出力ドライバシステム、および、半導体記憶装置 |
JP2015076655A (ja) | 2013-10-07 | 2015-04-20 | マイクロン テクノロジー, インク. | 半導体装置 |
US10365833B2 (en) * | 2016-01-22 | 2019-07-30 | Micron Technology, Inc. | Apparatuses and methods for encoding and decoding of signal lines for multi-level communication architectures |
US9911469B1 (en) * | 2016-11-10 | 2018-03-06 | Micron Technology, Inc. | Apparatuses and methods for power efficient driver circuits |
-
2017
- 2017-11-08 KR KR1020170148320A patent/KR102491576B1/ko active IP Right Grant
-
2018
- 2018-07-30 US US16/048,786 patent/US10770149B2/en active Active
- 2018-10-10 CN CN201811212371.0A patent/CN109754838B/zh active Active
- 2018-10-30 DE DE102018127040.2A patent/DE102018127040A1/de active Pending
- 2018-10-31 JP JP2018204654A patent/JP7129312B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
US20190139613A1 (en) | 2019-05-09 |
JP2019087296A (ja) | 2019-06-06 |
KR102491576B1 (ko) | 2023-01-25 |
CN109754838A (zh) | 2019-05-14 |
US10770149B2 (en) | 2020-09-08 |
KR20190052548A (ko) | 2019-05-16 |
CN109754838B (zh) | 2023-10-13 |
DE102018127040A1 (de) | 2019-05-09 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210406 |
|
A131 | Notification of reasons for refusal |
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