TW201443999A - 溝渠式功率半導體元件的製作方法 - Google Patents

溝渠式功率半導體元件的製作方法 Download PDF

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Abstract

一種溝渠式功率電晶體元件的製作方法。首先提供一基底；再於該基底上形成一磊晶層；於該磊晶層中形成至少一閘極溝槽；於該閘極溝槽內形成一閘極氧化層；再於該閘極溝槽中形成一閘極；然後進行一離子佈植製程，於該磊晶層中形成一源極摻雜區；再全面沈積一介電層，使該介電層覆蓋該溝渠閘極以及該閘極氧化層；蝕刻該介電層及該磊晶層，形成一接觸洞；進行一基極離子佈植製程，經由該接觸洞於該磊晶層中形成至少一摻雜區；以及進行一接觸洞離子佈植製程，於該接觸洞底部形成一接觸摻雜區。

Description

溝渠式功率半導體元件的製作方法
本發明係有關於半導體元件技術領域，特別是有關於一種溝渠式功率半導體元件的製作方法。
在傳統功率電晶體中，平面型功率元件(DMOS)因來自於通道區域(channel region)、聚集層(accumulation layer)以及接面場效電晶體(JFET)的貢獻，而使得導通電阻(on-resistance)上升。
為了降低上述區域之電阻，溝渠式功率電晶體元件(UMOS)於是被提出來，更因為UMOS結構不存在JFET區域，因此可以縮小UMOS元件尺寸(cell size)以提高通道密度(channel density)，可以進一步降低導通電阻。
本發明目的，即在於提供一種溝渠式功率半導體元件的製作方法，除了能降低導通電阻，更可以減少閘極氧化層因離子佈植時所造成之傷害，提升閘極氧化層的品質以及降低次臨限電流(subthreshold current,Isub)。
本發明一實施例提供一種溝渠式功率電晶體元件的製作方法。首先提供一第一導電型之半導體基底；再於該半導體基底上形成一磊晶層；於該磊晶層中形成至少一閘極溝槽；於該閘極溝槽內形成一閘極氧化層；再於該閘極溝槽中形成一閘極；然後進行一離子佈植製程，於該磊晶層中形成一源極摻雜區；再全面沈積一介電層，使該介電層覆蓋該溝渠閘極以及該閘極氧化層；蝕刻該介電層及該磊晶層，形成一接觸洞；進行一基極離子佈植製程，經由該接觸洞於該磊晶層中形成至少一摻雜區；以及進行一接觸洞離子 佈植製程，於該接觸洞底部形成一接觸摻雜區。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
10‧‧‧半導體基底
11‧‧‧磊晶層
12‧‧‧硬遮罩層
18‧‧‧閘極氧化層
20a‧‧‧溝渠閘極
22‧‧‧源極摻雜區
32‧‧‧阻障層
34‧‧‧金屬層
112‧‧‧開口
122‧‧‧閘極溝槽
123‧‧‧凹陷區域
140‧‧‧介電層
210‧‧‧離子井
230‧‧‧接觸洞
250‧‧‧接觸摻雜區
300‧‧‧基極離子佈植製程
310‧‧‧摻雜區
350‧‧‧側壁摻雜區
第1圖至第9圖為依據本發明一實施例所繪示的溝渠式功率電晶體元件之製造方法示意圖。
請參閱第1圖至第9圖，其為依據本發明一實施例所繪示的溝渠式功率電晶體元件之製造方法示意圖。首先，如第1圖所示，提供一半導體基底10，例如N型重摻雜之矽基底，其可作為電晶體元件的汲極(drain)。接著，利用一磊晶製程於半導體基底10上形成一磊晶層11，例如N型磊晶矽層。接著，可以在磊晶層11表面形成一硬遮罩層12，例如，氧化矽或者氮化矽。
然後，如第2圖所示，利用光阻以及微影、蝕刻等製程，於硬遮罩層12中形成開口112。接著將光阻去除，然後，利用乾蝕刻製程，經由硬遮罩層12中的開口112，蝕刻磊晶層11至一預定深度，如此形成閘極溝槽122。
如第3圖所示，可以繼續進行一氧化製程，於閘極溝槽122表面形成一犧牲氧化層(圖未示)，再以蝕刻將硬遮罩層12及犧牲氧化層去除，留下閘極溝槽122。
如第4圖所示，接著進行一熱氧化製程，於閘極溝槽122的表面形成一閘極氧化層18，接下來，進行一化學氣相沈積製程，全面沈積一多晶矽層(圖未示)，填滿閘極溝槽122，再進行一蝕刻製程，將部分厚度的多晶矽層蝕除，而剩下的多晶矽層則構成溝渠閘極20a。此時，在溝渠閘極20a上形 成凹陷區域123。溝渠閘極之組成除為多晶矽外，另可為金屬閘極或為金屬矽化物閘極等組成，但不限於此。
如第5圖所示，接著進行一離子佈植製程，於磊晶層11中形成緊鄰閘極溝槽122的源極摻雜區22，例如，N+源極摻雜區。然後可以進行熱驅入製程，進行摻質的驅入及擴散。上述離子佈植製程可以配合微影製程進行，先以光阻圖案定義出待佈植的源極區域，再進行離子佈植製程。
如第6圖所示，接著進行化學氣相沈積製程，全面沈積一介電層140，使介電層140覆蓋溝渠閘極20a以及閘極溝槽122外的閘極氧化層18，然後進行微影製程，先於介電層140上形成一光阻圖案(圖未示)，定義出接觸洞的位置，再利用光阻圖案為蝕刻遮罩，蝕刻介電層140、磊晶層11至一預定深度，形成接觸洞230，然後去除光阻圖案。
如第7圖所示，接著進行基極離子佈植製程300，經由接觸洞230於磊晶層11中形成至少一摻雜區310，例如，P型摻雜區。上述基極離子佈植製程300可以進行單次或複數次摻雜，摻雜能量可以介於40KeV至1000KeV之間，摻雜劑量介於1E12至1E14atoms/cm2。
如第8圖所示，接著進行熱驅入製程，例如900至1200℃，針對摻雜區310進行摻質的驅入及擴散，俾形成離子井210。然後，進行接觸洞離子佈植製程，於接觸洞230底部形成接觸摻雜區250，例如P+摻雜區，其離子佈植能量可以介於40KeV至120KeV之間，離子佈植劑量介於1E12至1E14atoms/cm2。隨後進行一斜角度離子佈植，將P型摻質植入在靠近閘極溝槽122的磊晶層11中，形成側壁摻雜區350。隨後可以再進行快速熱退火處理。
最後如第9圖所示，然後可以繼續沈積阻障層32及金屬層34，並使金屬層34填滿接觸洞230。
本發明特徵在於：基極或P型井210於接觸洞230之後才形成，故在進行基極離子佈植製程300時，閘極溝槽122內的閘極氧化層18可以被 介電層140保護住，不被破壞。因此，本發明可以有效提升閘極氧化層的品質以及降低次臨限電流(subthreshold current,Isub)。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧半導體基底
11‧‧‧磊晶層
18‧‧‧閘極氧化層
20a‧‧‧溝渠閘極
22‧‧‧源極摻雜區
140‧‧‧介電層
210‧‧‧離子井
230‧‧‧接觸洞
300‧‧‧基極離子佈植製程
310‧‧‧摻雜區

Claims (10)

  1. 一種溝渠式功率電晶體元件的製作方法，包含有：提供一第一導電型之半導體基底；於該半導體基底上形成一磊晶層；於該磊晶層中形成至少一閘極溝槽；於該閘極溝槽內形成一閘極氧化層；於該閘極溝槽中形成一閘極；進行一離子佈植製程，於該磊晶層中形成一源極摻雜區；全面沈積一介電層，使該介電層覆蓋該溝渠閘極以及該閘極氧化層；蝕刻該介電層及該磊晶層，俾形成一接觸洞；進行一基極離子佈植製程，經由該接觸洞於該磊晶層中形成至少一摻雜區；以及進行一接觸洞離子佈植製程，於該接觸洞底部形成一接觸摻雜區。
  2. 如申請專利範圍第1項所述之溝渠式功率電晶體元件的製作方法，其中在形成該接觸摻雜區後，另包含有：進行一斜角度離子佈植，將摻質植入在靠近該閘極溝槽的該磊晶層中，形成一側壁摻雜區；以及進行快速熱退火處理。
  3. 如申請專利範圍第1項所述之溝渠式功率電晶體元件的製作方法，其中在進行一基極離子佈植製程後，另包含有：進行熱驅入製程，對該摻雜區進行摻質的驅入及擴散，俾形成一離子井。
  4. 如申請專利範圍第3項所述之溝渠式功率電晶體元件的製作方法，其中該磊晶層具有該第一導電型，該離子井具有一第二導電型，該源極摻雜區具 有該第一導電型。
  5. 如申請專利範圍第4項所述之溝渠式功率電晶體元件的製作方法，其中該第一導電型為N型，該第二導電型為P型。
  6. 如申請專利範圍第4項所述之溝渠式功率電晶體元件的製作方法，其中該熱驅入製程的溫度介於900至1200℃之間。
  7. 如申請專利範圍第1項所述之溝渠式功率電晶體元件的製作方法，其中該基極離子佈植製程可以進行單次或複數次摻雜。
  8. 如申請專利範圍第1項所述之溝渠式功率電晶體元件的製作方法，其中該基極離子佈植製程的摻雜能量可以介於40KeV至1000KeV之間，摻雜劑量介於1E12至1E14atoms/cm2。
  9. 如申請專利範圍第1項所述之溝渠式功率電晶體元件的製作方法，其中該接觸洞離子佈植製程離子佈植能量可以介於40KeV至120KeV之間，離子佈植劑量介於1E12至1E14atoms/cm2。
  10. 如申請專利範圍第1項所述之溝渠式功率電晶體元件的製作方法，其中該該源極摻雜區緊鄰該閘極溝槽。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9564363B1 (en) * 2015-08-19 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming butted contact
CN106098686B (zh) * 2016-07-11 2019-05-21 华润微电子（重庆）有限公司 一种超势垒整流器及其制备方法
CN108878527B (zh) * 2017-05-12 2021-09-28 新唐科技股份有限公司 U形金属氧化物半导体组件及其制造方法
CN110911281B (zh) * 2019-11-29 2022-07-29 绍兴中芯集成电路制造股份有限公司 具有沟槽型栅极的半导体器件及其制造方法
CN113990952B (zh) * 2021-10-29 2024-05-10 上海华虹宏力半导体制造有限公司 半导体器件及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6262453B1 (en) * 1998-04-24 2001-07-17 Magepower Semiconductor Corp. Double gate-oxide for reducing gate-drain capacitance in trenched DMOS with high-dopant concentration buried-region under trenched gate
CN101185169B (zh) * 2005-04-06 2010-08-18 飞兆半导体公司 沟栅场效应晶体管及其形成方法
TW200713579A (en) * 2005-09-26 2007-04-01 Fwu-Iuan Hshieh Structure for avalanche improvement of ultra high density trench MOSFET
US7687851B2 (en) * 2005-11-23 2010-03-30 M-Mos Semiconductor Sdn. Bhd. High density trench MOSFET with reduced on-resistance
US7790549B2 (en) * 2008-08-20 2010-09-07 Alpha & Omega Semiconductor, Ltd Configurations and methods for manufacturing charge balanced devices
CN100508143C (zh) * 2007-07-20 2009-07-01 哈尔滨工程大学 一种沟槽栅功率半导体器件制造方法
CN101656213B (zh) * 2008-08-19 2012-09-26 尼克森微电子股份有限公司 沟槽栅金属氧化物半导体场效应晶体管及其制作方法
CN102103998B (zh) * 2009-12-18 2012-12-12 上海华虹Nec电子有限公司 沟槽mos晶体管的结构及其制备方法
JP5717661B2 (ja) * 2011-03-10 2015-05-13 株式会社東芝 半導体装置とその製造方法
JP6290526B2 (ja) * 2011-08-24 2018-03-07 ローム株式会社 半導体装置およびその製造方法
JP5562917B2 (ja) * 2011-09-16 2014-07-30 株式会社東芝 半導体装置及びその製造方法

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