TWI576981B - 適合應用於靜電放電保護的半導體結構 - Google Patents

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Description

適合應用於靜電放電保護的半導體結構
本發明是關於一種半導體結構，特別是關於一種適合應用於靜電放電保護的半導體結構。
半導體裝置以一種降低其尺寸的潮流在發展。現在，技術節點(technology node)已經發展至22奈米、14奈米、甚至更小。一種達成製造如此小的半導體裝置的方法是鰭式場效應電晶體(FinFET)技術。然而，傳統的靜電放電保護結構並非使用「鰭」來製造。儘管如此，靜電放電保護結構對於保護半導體裝置免於因靜電放電而損壞來說是必須的。因此，採用FinFET技術的半導體裝置可能需要額外的靜電放電保護結構，而這種靜電放電保護結構是佔空間的。這並不利於半導體裝置的尺寸降低。
在本說明書中，提供一種採用FinFET技術的半導體結構，其適合應用於靜電放電保護。
根據一些實施例，此種半導體結構包括一第一井、一第二井、一第三井、一第一鰭、一第二鰭、一陽極、一陰極以 及一第一摻雜區。第一井具有第一摻雜類型。第二井具有第一摻雜類型。第三井具有第二摻雜類型。第一井和第二井設置在第三井中。第一鰭設置在第一井上。第一鰭具有第一摻雜類型。第二鰭設置在第二井上。第二鰭具有第一摻雜類型。陽極設置在第一鰭上。陰極設置在第二鰭上。第一摻雜區設置在第一鰭下。第一摻雜區分離第一鰭和第一井。第一摻雜區具有第二摻雜類型。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
10‧‧‧靜電放電保護結構
12‧‧‧第一井
14‧‧‧第二井
16‧‧‧第一重摻雜區
18‧‧‧第二重摻雜區
20‧‧‧第三重摻雜區
22‧‧‧第四重摻雜區
100‧‧‧半導體結構
102‧‧‧第一井
104‧‧‧第二井
106‧‧‧第三井
108‧‧‧第一鰭
110‧‧‧第二鰭
112‧‧‧陽極
114‧‧‧陰極
116‧‧‧第一摻雜區
118‧‧‧淺溝槽隔離結構
200‧‧‧半導體結構
202‧‧‧第一井
204‧‧‧第二井
206‧‧‧第三井
208‧‧‧上部
210‧‧‧下部
212‧‧‧陽極
214‧‧‧陰極
220‧‧‧第二摻雜區
222‧‧‧第二摻雜區
300‧‧‧半導體結構
400‧‧‧半導體結構
500‧‧‧半導體結構
600‧‧‧半導體結構
700‧‧‧半導體結構
800‧‧‧半導體結構
900‧‧‧半導體結構
1000‧‧‧半導體結構
1100‧‧‧半導體結構
1200‧‧‧半導體結構
1300‧‧‧半導體結構
1400‧‧‧半導體結構
1500‧‧‧半導體結構
第1A~1C圖是根據本發明一實施例的半導體結構的示意圖。
第2A~2B圖是傳統的靜電放電保護結構的示意圖。
第3圖是根據本發明一實施例的半導體結構的示意圖。
第4圖是根據本發明一實施例的半導體結構的示意圖。
第5圖是根據本發明一實施例的半導體結構的示意圖。
第6A~6B圖是根據本發明一實施例的半導體結構的示意圖。
第7A~7B圖是根據本發明一實施例的半導體結構的示意圖。
第8圖是根據本發明一實施例的半導體結構的示意圖。
第9圖是根據本發明一實施例的半導體結構的示意圖。
第10圖是根據本發明一實施例的半導體結構的示意圖。
第11圖是根據本發明一實施例的半導體結構的示意圖。
第12圖是根據本發明一實施例的半導體結構的示意圖。
第13圖是根據本發明一實施例的半導體結構的示意圖。
第14圖是根據本發明一實施例的半導體結構的示意圖。
第15圖是根據本發明一實施例的半導體結構的示意圖。
第16圖是根據本發明一實施例的半導體結構的示意圖。
根據本說明書的半導體結構包括一第一井、一第二井、一第三井、一第一鰭、一第二鰭、一陽極、一陰極以及一第一摻雜區。第一井和第二井設置在第三井中。第一鰭設置在第一井上。第二鰭設置在第二井上。陽極設置在第一鰭上。陰極設置在第二鰭上。第一摻雜區設置在第一鰭下。第一摻雜區分離第一鰭和第一井。第一井、第二井、第一鰭和第二鰭具有第一摻雜類型。第三井和第一摻雜區具有第二摻雜類型。此種半導體結構可包括一p-n-p-n矽控整流器(Silicon-Controlled Rectifier,SCR)，且第一摻雜區和第一井屬於該p-n-p-n矽控整流器。
以下將提供各種的實施例，以增加對於本說明書的了解。在大部分的情況下，即使具有不同的參照符號，被賦予相同名稱的元件亦是實質上相同的。因此，除了不同之處外，相關的敘述(如其材料和摻雜濃度等等)可能不會再次重複。
請參照第1A~1C圖，其繪示根據一實施例的半導體結構100，其中第1A圖是半導體結構100的剖面圖，第1B圖是俯視圖，第1C圖是電路圖。半導體結構100包括一第一井102、一第二井104、一第三井106、一第一鰭108、一第二鰭110、一陽極112(在電路圖中指示為A)、一陰極114(在電路圖中指示為 C)以及一第一摻雜區116(在電路圖中指示為PESD)。第一井102具有第一摻雜類型。第二井104具有第一摻雜類型。第三井106具有第二摻雜類型。第一井102和第二井104設置在第三井106中。在此一實施例中，第一井102和第二井104由第三井106所分離。第一鰭108設置在第一井102上。第一鰭108具有第一摻雜類型。第二鰭110設置在第二井104上。第二鰭110具有第一摻雜類型。陽極112設置在第一鰭108上。陰極114設置在第二鰭110上。在此一實施例中，陽極112具有第一摻雜類型，陰極114具有第一摻雜類型。第一摻雜區116設置在第一鰭108下。第一摻雜區116分離第一鰭108和第一井102。舉例來說，如第1圖所示，第一摻雜區116的一水平尺寸可大於第一鰭108的一水平尺寸，以分離第一鰭108和第一井102。第一摻雜區116具有第二摻雜類型。半導體結構100還可包括一淺溝槽隔離(Shallow Trench Isolation,STI)結構118。淺溝槽隔離結構118在空間中並電性上地隔離第一鰭108和第二鰭110。
舉例來說，第一摻雜類型可以是n型，第二摻雜類型可以是p型。n型的第一井102、第二井104、第一鰭108和第二鰭110的摻雜濃度可大約是1015cm-3~1016cm-3。p型的第三井106的摻雜濃度可大約是1015cm-3~1016cm-3。n型的陽極112和陰極114的摻雜濃度可大約是1019cm-3~1021cm-3。p型的第一摻雜區116的摻雜濃度可大約是1017cm-3~1018cm-3。基材可以是矽(Si)、鍺摻雜的矽(Ge-doped Si)、碳摻雜的矽(C-doped Si)、鍺(Ge)、SiGe、或III族-V族半導體如GaAs、InGaAs、InSb、InAs、GaSb或InP等等。n型植入物可以是磷(P)或砷(As)等等。p型植入物可 以是硼(B)或BF2等等。
在第一摻雜類型是n型、第二摻雜類型是p型的情況下，第一鰭108和第一摻雜區116構成一n-p二極體。第一摻雜區116、第一井102、第三井106和第二井104構成一p-n-p-n矽控整流器。藉由這樣的配置，半導體結構100可具有高的保持電壓(holding voltage)。舉例來說，保持電壓可高於3.3V、或甚至高於5V。這有利於應用在靜電放電保護。然而應能理解，保持電壓可根據電路的VDD值來設計。
此外，半導體結構100的型態有利於尺寸降低。第2A~2B圖繪示傳統的靜電放電保護結構10，其中第2A圖是靜電放電保護結構10的剖面圖，第2B圖是俯視圖。靜電放電保護結構10包括一第一井12、一第二井14、一第一重摻雜區16、一第二重摻雜區18、一第三重摻雜區20以及一第四重摻雜區22。第一井12具有第二摻雜類型。第二井14設置在第一井12中。第二井14具有第一摻雜類型。第一重摻雜區16和第二重摻雜區18設置在第二井14中。第一重摻雜區16具有第一摻雜類型。第二重摻雜區18具有第二摻雜類型。第三重摻雜區20和第四重摻雜區22設置在第一井12中。第三重摻雜區20具有第一摻雜類型。第四重摻雜區22具有第二摻雜類型。第一重摻雜區16和第二重摻雜區18作為陽極(A)，第三重摻雜區20和第四重摻雜區22作為陰極(C)。相較於靜電放電保護結構10，半導體結構100所需的面積可減少約50%。
請參照第3圖，其繪示根據一實施例的半導體結構200。在此一實施例中，陽極112具有第一摻雜類型，陰極114 具有第一摻雜類型。在此一實施例中，第一井202和第二井204彼此連接。事實上，第一井202和第二井204可整合為一個井，而第三井206沒有設置在此二者之間的部分，如第3圖所示。在此一實施例中，半導體結構200更包括一第二摻雜區220。第二摻雜區220設置在第一鰭108中。第二摻雜區220將第一鰭108分為一上部208和一下部210。第二摻雜區220具有第二摻雜類型。第二摻雜區220的摻雜濃度可大約是1017cm-3~1018cm-3。可使用前文所提及的基材和植入物。
在第一摻雜類型是n型、第二摻雜類型是p型的情況下，第一鰭108的上部208和第二摻雜區220構成一n-p二極體。第二摻雜區220、第一鰭108的下部210、第一摻雜區116和第一井202構成一p-n-p-n矽控整流器。藉由這樣的配置，半導體結構200可具有高的保持電壓。
請參照第4圖，其繪示根據一實施例的半導體結構300。在此一實施例中，陽極112具有第一摻雜類型，陰極114具有第一摻雜類型。在此一實施例中，半導體結構300更包括一第二摻雜區220，其設置在第一鰭108中並將第一鰭108分為一上部208和一下部210。在此一實施例中，第一井102和第二井104由第三井106所分離。
在第一摻雜類型是n型、第二摻雜類型是p型的情況下，第一鰭108的上部208和第二摻雜區220構成一n-p二極體。第二摻雜區220、第一鰭108的下部210和第一摻雜區116構成一p-n-p雙極性電晶體(BJT)。第一摻雜區116、第一井102、第三井106和第二井104構成一p-n-p-n矽控整流器。從另一個 角度來看，第二摻雜區220、第一鰭108的下部210、第一摻雜區116和第一井102構成一p-n-p-n矽控整流器，第一摻雜區116、第一井102、第三井106和第二井104構成另一p-n-p-n矽控整流器。藉由這樣的配置，半導體結構300可具有高的保持電壓。
請參照第5圖，其繪示根據一實施例的半導體結構400。在此一實施例中，陽極112具有第一摻雜類型，陰極114具有第一摻雜類型。在此一實施例中，第一井202和第二井204彼此連接。在此一實施例中，半導體結構400更包括一第二摻雜區222。第二摻雜區222設置在第二鰭110下。第二摻雜區222分離第二鰭110和第二井204。舉例來說，第二摻雜區222的一水平尺寸可大於第二鰭110的一水平尺寸，以分離第二鰭110和第二井204。第二摻雜區222具有第二摻雜類型。第二摻雜區222的摻雜濃度可大約是1017cm-3~1018cm-3。可使用前文所提及的基材和植入物。
在第一摻雜類型是n型、第二摻雜類型是p型的情況下，第一鰭108和第一摻雜區116構成一n-p二極體。第一摻雜區116、第一井202和第二井204、第二摻雜區222和第二鰭110構成一p-n-p-n矽控整流器。藉由這樣的配置，半導體結構400可具有高的保持電壓。
請參照第6A~6B圖，其繪示根據一實施例的半導體結構500，其中第6A圖是半導體結構500的剖面圖，第6B圖是電路圖。在此一實施例中，陽極112(在電路圖中指示為A)具有第一摻雜類型，陰極114(在電路圖中指示為C)具有第一摻雜類型。在此一實施例中，第一井102和第二井104由第三井106所分離。 在此一實施例中，半導體結構500更包括一第二摻雜區222(在電路圖中指示為PESD)，其設置在第二鰭110下並分離第二鰭110和第二井104。
在第一摻雜類型是n型、第二摻雜類型是p型的情況下，第一鰭108和第一摻雜區116(在電路圖中指示為PESD)構成一n-p二極體。第一摻雜區116、第一井102和第三井106構成一p-n-p雙極性電晶體。第三井106、第二井104、第二摻雜區222和第二鰭110構成一p-n-p-n矽控整流器。從另一個角度來看，第一摻雜區116、第一井102、第三井106和第二井104構成一p-n-p-n矽控整流器，第三井106、第二井104、第二摻雜區222和第二鰭110構成另一p-n-p-n矽控整流器。藉由這樣的配置，半導體結構500可具有高的保持電壓。
請參照第7A~7B圖，其繪示根據一實施例的半導體結構600，其中第7A圖是半導體結構600的剖面圖，第7B圖是電路圖。在此一實施例中，陽極212(在電路圖中指示為A)具有第二摻雜類型，陰極114具有第一摻雜類型(在電路圖中指示為C)。陽極212的摻雜濃度可大約是1019cm-3~1021cm-3。可使用前文所提及的基材和植入物。在此一實施例中，第一井102和第二井104由第三井106所分離。
在第一摻雜類型是n型、第二摻雜類型是p型的情況下，陽極212、第一鰭108和第一摻雜區116(在電路圖中指示為PESD)構成一p-n-p雙極性電晶體。第一摻雜區116、第一井102、第三井106和第二井104構成一p-n-p-n矽控整流器。藉由這樣的配置，半導體結構600可具有高的觸發電壓。舉例來說， 觸發電壓可高於8V。然而應能理解，觸發電壓可依照所需來設計。
請參照第8圖，其繪示根據一實施例的半導體結構700。在此一實施例中，陽極212具有第二摻雜類型，陰極114具有第一摻雜類型。在此一實施例中，半導體結構700更包括一第二摻雜區220，其設置在第一鰭108中並將第一鰭108分為一上部208和一下部210。在此一實施例中，第一井202和第二井204彼此連接。
在第一摻雜類型是n型、第二摻雜類型是p型的情況下，陽極212、第一鰭108的上部208和第二摻雜區220構成一p-n-p雙極性電晶體。第二摻雜區220、第一鰭108的下部210、第一摻雜區116和第一井202構成一p-n-p-n矽控整流器。藉由這樣的配置，半導體結構700可具有高的觸發電壓。
請參照第9圖，其繪示根據一實施例的半導體結構800。在此一實施例中，陽極212具有第二摻雜類型，陰極114具有第一摻雜類型。在此一實施例中，半導體結構800更包括一第二摻雜區220，其設置在第一鰭108中並將第一鰭108分為一上部208和一下部210。在此一實施例中，第一井102和第二井104由第三井106所分離。
在第一摻雜類型是n型、第二摻雜類型是p型的情況下，陽極212、第一鰭108的上部208和第二摻雜區220構成一p-n-p雙極性電晶體。第二摻雜區220、第一鰭108的下部210、第一摻雜區116和第一井102構成一p-n-p-n矽控整流器。第一 摻雜區116、第一井102、第三井106和第二井104構成另一p-n-p-n矽控整流器。藉由這樣的配置，半導體結構800可具有高的觸發電壓。
請參照第10圖，其繪示根據一實施例的半導體結構900。在此一實施例中，陽極212具有第二摻雜類型，陰極114具有第一摻雜類型。在此一實施例中，第一井202和第二井204彼此連接。在此一實施例中，半導體結構900更包括一第二摻雜區222，其設置在第二鰭110下並分離第二鰭110和第二井204。
在第一摻雜類型是n型、第二摻雜類型是p型的情況下，陽極212、第一鰭108和第一摻雜區116構成一p-n-p雙極性電晶體。第一摻雜區116、第一井202和第二井204、第二摻雜區222和第二鰭110構成一p-n-p-n矽控整流器。藉由這樣的配置，半導體結構900可具有高的觸發電壓。
請參照第11圖，其繪示根據一實施例的半導體結構1000。在此一實施例中，陽極212具有第二摻雜類型，陰極114具有第一摻雜類型。在此一實施例中，第一井102和第二井104由第三井106所分離。在此一實施例中，半導體結構1000更包括一第二摻雜區222，其設置在第二鰭110下並分離第二鰭110和第二井104。
在第一摻雜類型是n型、第二摻雜類型是p型的情況下，陽極212、第一鰭108和第一摻雜區116構成一p-n-p雙極性電晶體。第一摻雜區116、第一井102、第三井106和第二井104構成一p-n-p-n矽控整流器。第三井106、第二井104、第二 摻雜區222和第二鰭110構成另一p-n-p-n矽控整流器。藉由這樣的配置，半導體結構1000可具有高的觸發電壓。
請參照第12圖，其繪示根據一實施例的半導體結構1100。在此一實施例中，陽極212具有第二摻雜類型，陰極214具有第二摻雜類型。陽極212和陰極214的摻雜濃度可大約是1019cm-3~1021cm-3。可使用前文所提及的基材和植入物。在此一實施例中，第一井102和第二井104由第三井106所分離。
在第一摻雜類型是n型、第二摻雜類型是p型的情況下，陽極212、第一鰭108和第一摻雜區116構成一p-n-p雙極性電晶體。第一摻雜區116、第一井102、第三井106和第二井104構成一p-n-p-n矽控整流器。藉由這樣的配置，半導體結構1100可具有高的觸發電壓。此外，由於陽極212和陰極214二者都具有第二摻雜類型，半導體結構1100具有雙向性(bi-directional)。
請參照第13圖，其繪示根據一實施例的半導體結構1200。在此一實施例中，陽極212具有第二摻雜類型，陰極214具有第二摻雜類型。在此一實施例中，半導體結構1200更包括一第二摻雜區220，其設置在第一鰭108中並將第一鰭108分為一上部208和一下部210。在此一實施例中，第一井202和第二井204彼此連接。
在第一摻雜類型是n型、第二摻雜類型是p型的情況下，陽極212、第一鰭108的上部208和第二摻雜區220構成一p-n-p雙極性電晶體。第二摻雜區220、第一鰭108的下部210、 第一摻雜區116和第一井202構成一p-n-p-n矽控整流器。藉由這樣的配置，半導體結構1200可具有高的觸發電壓。此外，由於陽極212和陰極214二者都具有第二摻雜類型，半導體結構1200具有雙向性。
請參照第14圖，其繪示根據一實施例的半導體結構1300。在此一實施例中，陽極212具有第二摻雜類型，陰極214具有第二摻雜類型。在此一實施例中，半導體結構1300更包括一第二摻雜區220，其設置在第一鰭108中並將第一鰭108分為一上部208和一下部210。在此一實施例中，第一井102和第二井104由第三井106所分離。
在第一摻雜類型是n型、第二摻雜類型是p型的情況下，陽極212、第一鰭108的上部208和第二摻雜區220構成一p-n-p雙極性電晶體。第二摻雜區220、第一鰭108的下部210、第一摻雜區116和第一井102構成一p-n-p-n矽控整流器。第一摻雜區116、第一井102、第三井106和第二井104構成另一p-n-p-n矽控整流器。藉由這樣的配置，半導體結構1300可具有高的觸發電壓。此外，由於陽極212和陰極214二者都具有第二摻雜類型，半導體結構1300具有雙向性。
請參照第15圖，其繪示根據一實施例的半導體結構1400。在此一實施例中，陽極212具有第二摻雜類型，陰極214具有第二摻雜類型。在此一實施例中，第一井202和第二井204彼此連接。在此一實施例中，半導體結構1400更包括一第二摻雜區222，其設置在第二鰭110下並分離第二鰭110和第二井204。
在第一摻雜類型是n型、第二摻雜類型是p型的情況下，陽極212、第一鰭108和第一摻雜區116構成一p-n-p雙極性電晶體。第一摻雜區116、第一井202和第二井204、第二摻雜區222和第二鰭110構成一p-n-p-n矽控整流器。藉由這樣的配置，半導體結構1400可具有高的觸發電壓。此外，由於陽極212和陰極214二者都具有第二摻雜類型，半導體結構1400具有雙向性。
請參照第16圖，其繪示根據一實施例的半導體結構1500。在此一實施例中，陽極212具有第二摻雜類型，陰極214具有第二摻雜類型。在此一實施例中，第一井102和第二井104由第三井106所分離。在此一實施例中，半導體結構1500更包括一第二摻雜區222，其設置在第二鰭110下並分離第二鰭110和第二井104。
在第一摻雜類型是n型、第二摻雜類型是p型的情況下，陽極212、第一鰭108和第一摻雜區116構成一p-n-p雙極性電晶體。第一摻雜區116、第一井102、第三井106和第二井104構成一p-n-p-n矽控整流器。第三井106、第二井104、第二摻雜區222和第二鰭110構成另一p-n-p-n矽控整流器。藉由這樣的配置，半導體結構1500可具有高的觸發電壓。此外，由於陽極212和陰極214二者都具有第二摻雜類型，半導體結構1500具有雙向性。
以上，在本說明書中已提供多個實施例。根據實施例的半導體結構特別適合應用於靜電放電保護。根據實施例的半導體結構具有較密集的佈局。此外，根據這些實施例的半導體結 構還可分別具有其自己的特色，例如高的保持電壓、高的觸發電壓、和/或雙向性。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體結構
102‧‧‧第一井
104‧‧‧第二井
106‧‧‧第三井
108‧‧‧第一鰭
110‧‧‧第二鰭
112‧‧‧陽極
114‧‧‧陰極
116‧‧‧第一摻雜區
118‧‧‧淺溝槽隔離結構

Claims (12)

  1. 一種半導體結構，包括：一第一井，具有一第一摻雜類型；一第二井，具有該第一摻雜類型；一第三井，具有一第二摻雜類型，其中該第一井和該第二井設置在該第三井中；一第一鰭，設置在該第一井上，該第一鰭具有該第一摻雜類型；一第二鰭，設置在該第二井上，該第二鰭具有該第一摻雜類型；一陽極，設置在該第一鰭上；一陰極，設置在該第二鰭上；以及一第一摻雜區，設置在該第一鰭下，該第一摻雜區分離該第一鰭和該第一井，該第一摻雜區具有該第二摻雜類型。
  2. 如申請專利範圍第1項所述之半導體結構，其中該第一摻雜區的一水平尺寸大於該第一鰭的一水平尺寸。
  3. 如申請專利範圍第1項所述之半導體結構，其中該陽極具有該第一摻雜類型，該陰極具有該第一摻雜類型。
  4. 如申請專利範圍第3項所述之半導體結構，其中該第一摻雜區和該第一井屬於一p-n-p-n矽控整流器。
  5. 如申請專利範圍第1項所述之半導體結構，其中該陽極具有該第二摻雜類型，該陰極具有該第一摻雜類型。
  6. 如申請專利範圍第1項所述之半導體結構，其中該陽極具有該第二摻雜類型，該陰極具有該第二摻雜類型。
  7. 如申請專利範圍第1項所述之半導體結構，其中該第一井和該第二井彼此連接。
  8. 如申請專利範圍第1項所述之半導體結構，其中該第一井和該第二井由該第三井所分離。
  9. 如申請專利範圍第1項所述之半導體結構，更包括：一第二摻雜區，設置在該第一鰭中，該第二摻雜區將該第一鰭分為一上部和一下部，該第二摻雜區具有該第二摻雜類型。
  10. 如申請專利範圍第1項所述之半導體結構，更包括：一第二摻雜區，設置在該第二鰭下，該第二摻雜區分離該第二鰭和該第二井，該第二摻雜區具有該第二摻雜類型。
  11. 如申請專利範圍第1項所述之半導體結構，其中該第一摻雜類型是n型，該第二摻雜類型是p型。
  12. 如申請專利範圍第1項所述之半導體結構，應用於靜電放電保護。
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