TW201405822A - 半導體元件與高電壓半導體元件的形成方法 - Google Patents

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Abstract

本發明提供之高電壓半導體元件，其電晶體具有閘極、源極、與汲極。源極與汲極係形成於摻雜的基板中，且源極與汲極之間隔有基板的漂移區。閘極形成於漂移區上，且閘極位於源極與汲極之間。電晶體係用以處理至少幾百伏特的高電壓。介電結構形成於電晶體的源極與汲極之間。介電結構穿入並凸出基板。介電結構的不同部份具有不一致的厚度。高電壓半導體元件之電阻形成於介電結構上。電阻具有多個纏繞部件，且纏繞部件之間具有實質上相同的間距。

Description

半導體元件與高電壓半導體元件的形成方法
本發明係關於高電壓半導體元件，更特別關於其電阻元件與場效電晶體的電性耦合。
半導體積體電路(IC)產業快速成長。IC材料與設計的技術進步，使IC更小且其電路更複雜。製程尺寸縮小往往有利於增加製程效率並降低相關成本，但亦增加製程複雜度。然而製程尺寸縮小的優點顯而易見，因此需要更小的IC製程。新一代的IC具有較大的功能密度(比如固定晶片面積中的內連線元件數目)，與較小的尺寸(比如製程形成的最小構件或連線)。
這些IC包括高電壓半導體元件。當元件尺寸持續縮小時，現有的高電壓半導體元件將難以達到所需的效能標準。舉例來說，習知的高電壓半導體元件之效能將受限於崩潰電壓。在習知的高電壓半導體元件中，為改良崩潰電壓而降低漂移區的掺雜，將會導致元件之開啟狀態的電阻增加。
如此一來，現有的高電壓半導體元件一般只能符合特定需求，而無法滿足所有領域。
本發明一實施例提供一種半導體元件，包括基板；源極與汲極位於基板中；漂移區位於基板中，且漂移區位 於源極與汲極之間，其中漂移區包括不同導電型態的多個掺雜部份；介電構件位於基板之表面上，且介電構件位於源極與汲極之間；電阻位於介電構件上；以及閘極位於介電構件上，其中閘極位於電阻與源極之間，或位於電阻與汲極之間。
本發明另一實施例提供一種半導體元件，包括：電晶體具有閘極、源極、與汲極，其中：源極與汲極係形成於掺雜的基板中，且源極與汲極之間隔有基板的漂移區，閘極形成於漂移區上，且閘極位於源極與汲極之間；以及電晶體係用以處理至少幾百伏特的高電壓；介電結構形成於電晶體的源極與汲極之間，介電結構穿入並凸出基板，其中介電結構的不同部份具有不一致的厚度；以及電阻形成於介電結構上，電阻具有多個纏繞部件，且纏繞部件之間具有實質上相同的間距。
本發明又一實施例提供一種高電壓半導體元件的形成方法，包括：形成漂移區於基板中，其中漂移區包括不同導電型態的多個掺雜區；形成介電隔離結構於漂移區上；形成電晶體的閘極於介電隔離結構上；形成電阻元件於介電隔離結構上，其中電阻元件包括多個纏繞部件；以及形成源極與汲極於基板中，其中源極與汲極之間隔有漂移區與介電隔離結構，且其中電阻元件與閘極位於源極與汲極之間。
10‧‧‧方法
12、14、16、18、20‧‧‧步驟
20A、20B、20C、20D、20E、20F、20G‧‧‧高電壓半導體元件
30‧‧‧基板
35‧‧‧埋井
50‧‧‧高電壓掺雜井
80、81‧‧‧隔離結構
90‧‧‧厚度
100‧‧‧掺雜延伸區
105‧‧‧凸出部份
110‧‧‧掺雜隔離區
120‧‧‧閘極
130‧‧‧電阻元件
150‧‧‧重掺雜汲極區
160‧‧‧重掺雜源極區
161‧‧‧重掺雜區
170‧‧‧導電墊
200‧‧‧內連線結構
210、211、212、213、214‧‧‧接點
220、221‧‧‧金屬線路
230‧‧‧電性浮置金屬電導
250‧‧‧掺雜井
260‧‧‧掺雜埋層
第1圖係本發明多個實施例中，形成高電壓半導體元件之方法的流程圖；第2至9圖係本發明多個實施例中，高電壓半導體元件的部 份剖視圖；以及第10A-10D、11-13圖係本發明多個實施例中，高電壓半導體元件的部份上視圖。
可以理解的是，下述揭露內容提供的不同實施例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明而非侷限本發明。此外，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。為簡化及清楚說明本發明，可採用任意比例繪示多種結構。
如第1圖所示之流程圖，本發明之多種實施例以方法10製作高電壓半導體元件。方法10之步驟12形成漂移區於基板中。漂移區包含不同導電型態的掺雜區。方法10之步驟14形成介電隔離結構於漂移區上。在某些實施例中，介電隔離結構包括凸出基板表面的局部氧化矽(LOCOS)。方法10之步驟16形成電晶體閘極於部份的介電隔離結構上。方法10之步驟18形成電阻元件於介電隔離結構上。電阻元件包括多個纏繞部件。在某些實施例中，纏繞部件具有實質上一致的尺寸與間距。方法10之步驟20形成源極與汲極於基板中。源極與汲極之間隔有漂移區與介電隔離結構。電阻元件與閘極位於源極與汲極之間。
可以理解的是，其他額外步驟可用以製作高電壓半導體元件。舉例來說，上述方法可形成內連線結構於基板上。內連線結構可使電晶體與電阻元件電性並聯，或讓電阻元件電性浮置。
第2圖為本發明一實施例中，高電壓半導體元件20A之剖視圖。可以理解的是，已簡化第2圖以利了解本發明概念。
在第2圖中，高電壓半導體元件20A包括部份的基板30。基板30掺雜p型掺質如硼。在另一實施例中，基板30可掺雜n型掺質如磷或砷。基板30亦包含其他合適的半導體元素材料如鑽石或鍺；半導體化合物如碳化矽、砷化銦、或磷化銦；或半導體合金如碳化矽鍺、磷化鎵砷、或磷化鎵銦。
藉由已知的離子佈植製程，形成埋井35於部份的基板30中。埋井35之導電型態與基板30相反。在此實施例中，埋井35為n型掺雜，而基板為p型基板。在另一實施例中，基板30為n型基板，而埋井35為p型掺雜。埋井35之形成方法可為佈植製程，其掺雜劑量介於約1×1012原子/cm2至約2×1012原子/cm2之間。埋井35之掺雜濃度介於於約1×1015原子/cm3至約1×1016原子/cm3之間。
高電壓掺雜井50形成於基板30中。高電壓掺雜井50之形成方法可為習知的離子佈植製程，其掺雜劑量介於約3×1012原子/cm2至約4×1012原子/cm2之間。在一實施例中，高電壓掺雜井50之掺雜濃度介於於約1×1015原子/cm3至約1×1016原子/cm3之間。在進行離子佈植製程時，圖案化光阻層(未圖示)可形成於基板30上以作為遮罩。
高電壓掺雜井50之掺雜導電型態與埋井35相同，並與基板30相反。如此一來，此實施例之高電壓掺雜井50為高電壓n型井(HVNW)。高電壓掺雜井50亦可稱作漂移區。在某些 實施例中，埋井35被視為部份的高電壓掺雜井50，即部份的漂移區。
在第2圖中，多個隔離結構80與81係形成於高電壓掺雜井50上。隔離結構80與81可包含介電材料。在第2圖所示之實施例中，隔離結構80與81為局部氧化矽(LOCOS)元件，又稱作場氧化物。LOCOS元件之形成方法可採用氮化物遮罩，再經由遮罩開口熱成長氧化物。部份的LOCOS元件將朝下穿入並朝上凸出高電壓掺雜井50。此外，LOCOS元件具有不一致的厚度(或深度)。舉例來說，LOCOS元件的邊緣部份可為較小厚度的錐形。在某些實施例中，LOCOS元件的非邊緣部份的厚度90，係介於約0.2微米至約1微米之間。
在另一實施例中，隔離結構80與81可為淺溝槽隔離(STI)元件或深溝槽隔離(DTI)元件。隔離結構80與81可定義稍後形成的掺雜區之間的邊界，比如場效電晶體元件(FET)之源極與汲極區的邊界。
掺雜延伸區100係形成於高電壓掺雜井50中。在圖示的實施例中，掺雜延伸區100係形成於高電壓掺雜井50與埋井35之間。掺雜延伸區100之導電型態與基板30相同，但與高電壓掺雜井50相反。如此一來，圖示之實施例中的掺雜延伸區100具有p型導電型態。
在此實施例中，掺雜延伸區100之形成方法可為兩道分開的離子佈植製程。第一道離子佈植製程，可形成掺雜區於高電壓掺雜井50其至少部份的上半部(靠近其上表面)中。第二道離子佈植製程，可形成較深與較廣的掺雜區，且此掺雜區 橫向延伸或凸出。接著進行熱製程使兩道離子佈植製程形成的掺雜區擴散合併為單一掺雜區，即掺雜延伸區100。上述步驟形成的掺雜延伸區100，其凸出部份105橫向延伸或凸出至部份的高電壓掺雜井50中。如此一來，掺雜延伸區100可稱為p型體延伸區。
如第2圖所示，凸出部份105埋入高電壓掺雜井50中，而非靠近高電壓掺雜井50的上表面。換言之，凸出部份50遠離高電壓掺雜井50的表面。上述結構的好處之一為凸出部份可提供額外的導電路徑，以降低電晶體於開啟狀態的電阻。
形成掺雜隔離區110之佈植製程，與形成掺雜延伸區100之佈植製程類似。在一實施例中，掺雜隔離區110之形成方法，為形成掺雜延伸區100的第二道佈植製程(以形成較寬與較深之掺雜區)。為定義掺雜隔離區110之橫向尺寸，可形成具有開口之光阻遮罩層於基板上，再進行前述的第二道佈植製程穿過開口，以定義掺雜隔離區110。換言之，在形成掺雜延伸區100之凸出部份105時，亦可形成掺雜隔離區110。如此一來，掺雜隔離區110與凸出部份105將具有類似的掺雜濃度。
閘極120係形成於高電壓掺雜井50上。在特定實施例中，閘極120可形成於部份的隔離結構80上。閘極120之形成方法可為多重沉積與圖案化製程。在某些實施例中，閘極120為具有金屬矽化表面的多晶矽材料。舉例來說，金屬矽化表面可為矽化鎢。
電阻元件130係形成於隔離結構80上。在某些實施例中，電阻元件130包含多晶矽材料，並因此稱作為多晶矽電 阻。舉例來說，電阻元件130可包含未掺雜多晶矽材料、p型掺雜多晶矽材料、或多晶矽材料上金屬矽化物。電阻元件130設計為處理高電壓，比如大於約100伏特或幾百伏特的電壓。如此一來，電阻元件130亦可稱為高電壓電阻元件。在某些實施例中，電阻元件130與閘極120同時形成。在其他實施例中，電阻元件130與閘極120以不同製程分開形成。
在本發明多種實施例中，電阻元件130具有細長的纏繞形狀。如第2圖所示之剖視圖，電阻元件130的外觀為多個纏繞部件。可以理解的是，這些纏繞部件可實際作為部份獨立的細長電阻元件130。在某些實施例中，電阻元件130的纏繞部件具有實質上一致的垂直與橫向尺寸(比如高度/厚度與寬度)。舉例來說，不同纏繞部件的垂直與橫向尺寸之間的差異，只有幾個百分比或更小。在某些實施例中，電阻元件130其相鄰的纏繞部件之間距也實質上一致。
重掺雜汲極區150係形成於隔離結構80一側上的高電壓掺雜井50之上表面中，而重掺雜源極區160係形成於隔離結構80另一側上的掺雜延伸區100之上表面中。換言之，重掺雜汲極區150與重掺雜源極區160係位於隔離結構80的相反兩側上。重掺雜區161係形成於鄰接重掺雜源極區160的位置。在某些實施例中，重掺雜區161可作為保護環。
重掺雜汲極區150與重掺雜源極區160的導電型態與高電壓掺雜井50相同，且重掺雜區161的導電型態與掺雜延伸區100相同。如此一來第2圖所示之實施例中，重掺雜汲極區150與重掺雜源極區160為n型掺雜，而重掺雜區161為p型掺 雜。重掺雜汲極區150與重掺雜源極區160之掺質濃度，明顯高於高電壓掺雜井50之掺質濃度。重掺雜區161之掺質濃度，明顯高於掺雜延伸區100之掺質濃度。在圖示的實施例中，重掺雜汲極區150與重掺雜源極區160可稱作N+區，而重掺雜區161可稱作P+區。導電墊170亦可形成於源極或汲極區(或掺雜隔離區110)上，以形成電性連接至源極或汲極區。
閘極120(位於重掺雜汲極區150與重掺雜源極區160之間)、重掺雜汲極區150、與重掺雜源極區160為FET電晶體元件的構件。本發明之FET電晶體元件為可處理高電壓的高電壓電晶體。舉例來說，FET電晶體元件可在幾百伏特的電壓下操作。
內連線結構200係形成於基板30的表面上。換言之，內連線結構200係形成於隔離結構80與81、閘極120、電阻元件130、重掺雜源極區160、與重掺雜汲極區150上。內連線結構200包含多個圖案化介電層與導電層，以提供電路、輸入/輸出、及多種掺雜結構(如高電壓掺雜井50)之間的內連線線路。進一步來說，內連線結構200可包含多個內連線層(亦稱作金屬層)。每一內連線層包括多個內連線結構(亦稱作金屬線路)。金屬線路可為鋁內連線線路或銅內連線線路，且可包括導電材料如鋁、銅、鋁合金、銅合金、鋁/矽/銅合金、鈦、氮化鈦、組、氮化鉭、鎢、多晶矽、金屬矽化物、或上述之組合。金屬線路之形成方法可為物理氣相沉積法(PVD)、化學氣相沉積法(CVD)、濺鍍法、電鍍法、或上述之組合。
內連線結構200包含層間介電層(ILD)以隔離內連 線層。ILD可包含介電材料如低介電常數材料或氧化物材料。內連線結構200亦包含多個接點，以提供基板上不同內連線層及/或結構(比如重掺雜源極區160、重掺雜汲極區150、及電阻元件130)之間的電性連接。
舉例來說，部份的內連線結構200與多個接點210、211、212、213、及214可提供電性連接至掺雜隔離區110、電阻元件130、重掺雜汲極區150、及重掺雜源極區160。在第2圖中的實施例，接點211及212係形成於電阻元件130之相反兩端上，且電性耦合至電阻元件130之相反兩端。
內連線結構200包含的金屬線路(或內連線線路)電性耦合至接點210、211、212、213、及214。舉例來說，金屬線路220電性耦合至接點212與213，而金屬線路221電性耦合至接點210、211、及214。換言之，電阻元件130的一端電性耦合至重掺雜汲極區150，而電阻元件130的另一端電性耦合至重掺雜源極區160及掺雜隔離區110。這種情況下的電阻元件130將與FET電晶體元件並聯耦合，特別是與FET電晶體元件的汲極與源極並聯耦合。
在本發明的多個實施例中，並聯耦合的電阻元件130可改善高電壓掺雜井50中的電場一致性。如前所述，電阻元件130具有多個實質上一致的纏繞部件，且這些纏繞部件之間的距離實質上一致。如此一來，每一纏繞部件可承受實質上固定且定量的電壓。換言之，由於FET電晶體與電阻元件並聯耦合，當高電壓(如幾百伏特)施加至FET電晶體的源極與汲極之間時，高電壓即施加至電阻元件130。電阻元件130之構件尺 寸與間距的一致性，可讓高電壓平均分佈於電阻元件130，進而改善電阻元件130下之高電壓掺雜井50中的電場一致性。更加一致的電場分佈可增加FET電晶體的崩潰電壓。藉由本發明中並聯耦合的電阻元件，可讓崩潰電壓增加幾百伏特。
第3至9圖係本發明其他實施例中，高電壓元件的部份剖視圖。為了說明清楚及一致性，將以相同標號標示第2至9圖中的類似構件。
如第3圖所示，高電壓半導體元件20B與前述之高電壓半導體元件20A多有類似，兩者之間的差異在於高電壓半導體元件20B為電性浮置。舉例來說，電阻元件130不具任何部件直接電性耦合至FET電晶體元件的任何構件。相反地，電阻元件130藉由電感與FET電晶體元件之間產生電性並聯耦合。就某種意義來說，高電壓掺雜井50、隔離結構80、與電阻元件130形成電容。特別的是，介電的隔離結構80作為電容的絕緣構件，高電壓掺雜井50與電阻元件130各自作為夾住絕緣構件的電導。上述結構亦可改善高電壓半導體元件20B中的電場一致性。換言之，即使電阻元件130為電性浮置的電阻元件，高電壓半導體元件20B的崩潰電壓高於(亦優於)習知的高電壓半導體元件的崩潰電壓。
如第4圖所示，高電壓半導體元件20C與前述之高電壓半導體元件20A多有類似，兩者之間的差異在於高電壓半導體元件20C包括電性浮置金屬電導230。電性浮置金屬電導230位於電阻元件130上，但未直接電性連接至FET電晶體的構件。與前述之電阻元件130類似，電性浮置金屬電導230可改善 高電壓半導體元件的電場一致性。如此一來，高電壓半導體元件20C的崩潰電壓高於(亦優於)習知的高電壓半導體元件的崩潰電壓。
如第5圖所示，高電壓半導體元件20D合併了高電壓半導體元件20B與20C之結構。換言之，高電壓半導體元件20D具有電性浮置電阻元件130與電性浮置金屬電導230。如此一來，高電壓半導體元件20D具有改良的電場一致性，且高電壓半導體元件20D的崩潰電壓高於(亦優於)習知的高電壓半導體元件的崩潰電壓。
如第6圖所示，高電壓半導體元件20E與前述之高電壓半導體元件20A多有類似，兩者之間的差異在於高電壓半導體元件20E之電阻元件130電性耦合至FET電晶體元件的重掺雜源極區160，而非經由掺雜隔離結構110電性耦合至基板30本身。另一方面，第7圖中的高電壓半導體元件20F的電阻元件130經由掺雜隔離結構110電性耦合至基板30，而非電性耦合至重掺雜源極區160。不論電阻元件130電性耦合至何處，上述兩者之電阻元件均電性並聯耦合至FET電晶體元件，進而改善高電壓半導體元件中的電場一致性。如此一來，高電壓半導體元件20E與20F的崩潰電壓均高於(亦優於)習知的高電壓半導體元件的崩潰電壓。
如第8圖所示，高電壓半導體元件20G與前述之高電壓半導體元件20A多有類似，兩者之間的差異在於高電壓半導體元件20G的高電壓掺雜井50具有單一導電性。在此實施例中，高電壓半導體元件20F具有n型高電壓掺雜井50。與此相 較，高電壓半導體元件20A之高電壓掺雜井50包括n型掺雜部份(如n型埋井35與n型高電壓掺雜井50)與p型掺雜部份(如p型體的掺雜延伸區100)。FET電晶體元件的重掺雜源極區160形成於掺雜井250中(或被掺雜井250包圍)。在此實施例中，掺雜井250為p型井。不論高電壓掺雜井50的掺雜型態，高電壓半導體元件20G仍因並聯耦合的電阻元件130而具有改良的電場一致性。高電壓半導體元件20G的崩潰電壓高於習知的高電壓半導體元件的崩潰電壓。
如第9圖所示，高電壓半導體元件20H與第8圖之高電壓半導體元件20G多有類似，兩者之間的差異在於高電壓半導體元件20H更包含掺雜埋層260於高電壓掺雜井50中。掺雜埋層260之導電型態與高電壓掺雜井50相反。如此一來，第9圖中的掺雜埋層260為P刑掺雜埋層。就功能而言，掺雜埋層260與前述之p型體的掺雜延伸區100類似。不論如何，高電壓半導體元件20H因並聯耦合的電阻元件130而具有改良的電場一致性。高電壓半導體元件20H的崩潰電壓高於習知的高電壓半導體元件的崩潰電壓。
可以理解的是依設計與製程需要，高電壓半導體元件20A至20H的任一實施例均可與另一實施例組合。舉例來說，高電壓半導體元件的實施例可具有電性浮置電阻元件(如第3圖所示之結構)與單一導電型態的高電壓掺雜井(如第8圖所示之結構)。為簡化說明起見，不特別討論上述實施例之間的可能組合。
第10A至10D圖係一實施例中，前述高電壓半導體 元件的簡化部份上視圖。進一步來說，第10B、10C、及10D圖為第10A圖中不同部份的放大圖，以清楚顯示高電壓半導體元件。某些前述單元如FET電晶體的漂移區、閘極、源極、與汲極，與FET電晶體電性並聯耦合的電阻元件將標示於第10A至10D圖，以利了解上視圖與前述剖視圖之間的關連。
如第10B至10D圖所示，電性並聯耦合至FET電晶體的電阻元件包括多個纏繞部件。，如第10A至10D圖所示，纏繞部件有如體育館內的跑道。如前所述，為了使電場分佈一致，電阻元件的纏繞部件具有實質上一致的尺寸與間距。
第10A圖中，高電壓半導體元件的佈局可稱為指狀佈局。然而本發明之高電壓半導體元件不限於此種佈局，而可為其他合適佈局如第11圖所示之線狀佈局、第12圖所示之圓形佈局、或第13圖所示之方形佈局。
除了上述製程步驟外，可進行其他額外步驟以完成高電壓半導體元件。舉例來說，在形成內連線結構後，可對高電壓半導體元件進行鈍化製程。在另一實施例中，高電壓半導體元件亦包括一或多道測試製程如晶圓允收測試製程。為簡化說明，將不在此詳述這些額外製程。
本發明關於一種半導體元件，包括基板；源極與汲極位於基板中；漂移區位於基板中，且漂移區位於源極與汲極之間，其中漂移區包括不同導電型態的多個掺雜部份；介電構件位於基板之表面上，且介電構件位於源極與汲極之間；電阻位於介電構件上；以及閘極位於介電構件上，其中閘極位於電阻與源極之間，或位於電阻與汲極之間。
在某些實施例中，上述電阻係電性浮置。
在某些實施例中，源極、汲極、與閘極係電晶體之構件，而電阻電性並聯耦合至電晶體。
在某些實施例中，電阻具有第一端部份及與其相反的第二端部份；電阻的第一端部份電性耦合至汲極；以及電阻的第二端部份電性耦合至源極或基板。
在某些實施例中，電阻包括多晶矽與多個纏繞部件。
在某些實施例中，纏繞部件具有實質上一致的寬度，且纏繞部件之間具有實質上相同的間距。
在某些實施例中，介電構件包括凸出基板的場氧化物。
在某些實施例中，漂移區中的掺雜部份包括一p型掺雜部份位於兩個n型掺雜部份之間。
本發明亦關於一種半導體元件，包括：電晶體具有閘極、源極、與汲極，其中：源極與汲極係形成於掺雜的基板中，且源極與汲極之間隔有基板的漂移區，閘極形成於漂移區上，且閘極位於源極與汲極之間；以及電晶體係用以處理至少幾百伏特的高電壓；介電結構形成於電晶體的源極與汲極之間，介電結構穿入並凸出基板，其中介電結構的不同部份具有不一致的厚度；以及電阻形成於介電結構上，電阻具有多個纏繞部件，且纏繞部件之間具有實質上相同的間距。
在某些實施例中，漂移區包含p型掺雜部份與n型掺雜部份。
在某些實施例中，半導體元件包括指狀佈局、線狀佈局、圓形佈局、或方形佈局。
在某些實施例中，p型掺雜部份包括的p型體延伸區電性耦合至源極，並橫向凸出於介電結構下；以及n型掺雜部份包括的n型井位於介電結構與p型體延伸區之間。
在某些實施例中，電阻係電性浮置。
在某些實施例中，電阻係電性並聯耦合至電晶體。
在某些實施例中，電阻電性並聯耦合至汲極與源極，或電性並聯耦合至汲極與基板。
在某些實施例中，電阻之纏繞部件具有實質上一致的橫向尺寸。
在某些實施例中，電阻包括多晶矽，而介電結構包括場氧化物。
本發明亦關於一種高電壓半導體元件的形成方法，包括：形成漂移區於基板中，其中漂移區包括不同導電型態的多個掺雜區；形成介電隔離結構於漂移區上；形成電晶體的閘極於介電隔離結構上；形成電阻元件於介電隔離結構上，其中電阻元件包括多個纏繞部件；以及形成源極與汲極於基板中，其中源極與汲極之間隔有漂移區與介電隔離結構，且其中電阻元件與閘極位於源極與汲極之間。
在某些實施例中，上述方法更包括形成內連線結構於基板上，且電阻元件係電性浮置或電性並聯耦合電晶體。
在某些實施例中，電阻元件的纏繞部件具有實質上一致的尺寸與間距。
在某些實施例中，介電隔離結構包括凸出基板表面的局部氧化矽。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20A‧‧‧高電壓半導體元件
30‧‧‧基板
35‧‧‧埋井
50‧‧‧高電壓掺雜井
80、81‧‧‧隔離結構
90‧‧‧厚度
100‧‧‧掺雜延伸區
105‧‧‧凸出部份
110‧‧‧掺雜隔離區
120‧‧‧閘極
130‧‧‧電阻元件
150‧‧‧重掺雜汲極區
160‧‧‧重掺雜源極區
161‧‧‧重掺雜區
170‧‧‧導電墊
200‧‧‧內連線結構
210、211、212、213、214‧‧‧接點
220、221‧‧‧金屬線路

Claims (10)

  1. 一種半導體元件，包括：一基板；一源極與一汲極位於該基板中；一漂移區位於該基板中，且該漂移區位於該源極與該汲極之間，其中該漂移區包括不同導電型態的多個掺雜部份；一介電構件位於該基板之表面上，且該介電構件位於該源極與該汲極之間；一電阻位於該介電構件上；以及一閘極位於該介電構件上；其中該閘極位於該電阻與該源極之間，或位於該電阻與該汲極之間。
  2. 如申請專利範圍第1項所述之半導體元件，其中該電阻為電性浮置。
  3. 如申請專利範圍第1項所述之半導體元件，其中該源極、該汲極、與該閘極係一電晶體之構件，而該電阻電性並聯耦合至該電晶體；該電阻具有一第一端部份及與其相反的一第二端部份；該電阻的該第一端部份電性耦合至該汲極；以及該電阻的該第二端部份電性耦合至該源極或該基板。
  4. 如申請專利範圍第1項所述之半導體元件，其中該電阻包括多晶矽與多個纏繞部件，其中該些纏繞部件具有實質上一致的寬度，且該些纏繞部件之間具有實質上相同的間距。
  5. 一種半導體元件，包括： 一電晶體具有一閘極、一源極、與一汲極，其中：該源極與該汲極係形成於掺雜的一基板中，且該源極與該汲極之間隔有該基板的一漂移區，其中該漂移區包括一p型掺雜部份與一n型掺雜部份；該閘極形成於該漂移區上，且該閘極位於該源極與該汲極之間；該電晶體係用以處理至少幾百伏特的高電壓；一介電結構形成於該電晶體的該源極與該汲極之間，該介電結構穿入並凸出該基板，其中該介電結構的不同部份具有不一致的厚度；以及一電阻形成於該介電結構上，該電阻具有多個纏繞部件，且該些纏繞部件之間具有實質上相同的間距。
  6. 如申請專利範圍第5項所述之半導體元件，其中該電阻係電性浮置。
  7. 如申請專利範圍第5項所述之半導體元件，其中該電阻係電性並聯耦合至該電晶體，其中該電阻電性並聯耦合至該汲極與該源極，或電性並聯耦合至該汲極與該基板。
  8. 一種高電壓半導體元件的形成方法，包括：形成一漂移區於一基板中，其中該漂移區包括不同導電型態的多個掺雜區；形成一介電隔離結構於該漂移區上；形成一電晶體的一閘極於該介電隔離結構上；形成一電阻元件於該介電隔離結構上，其中該電阻元件包括多個纏繞部件；以及 形成一源極與一汲極於該基板中，其中該源極與該汲極之間隔有該漂移區與該介電隔離結構，且其中該電阻元件與該閘極位於該源極與該汲極之間。
  9. 如申請專利範圍第8項所述之高電壓半導體元件的形成方法，更包括：形成一內連線結構於該基板上，且該電阻元件係電性浮置或電性並聯耦合該電晶體。
  10. 如申請專利範圍第8項所述之高電壓半導體元件的形成方法，其中該電阻元件的該些纏繞部件具有實質上一致的尺寸與間距。
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