TW201403753A - 半導體結構的形成方法 - Google Patents

Abstract

一種半導體結構的形成方法，包括：提供基底，在基底上形成介質層；在介質層上形成第一掩膜層，第一掩膜層具有暴露介質層表面的開口；以第一掩膜層為掩膜，對介質層進行等離子體刻蝕，偏置功率源以脈衝的方式輸出偏置功率，當偏置功率源打開時，刻蝕部分介質層，當偏置功率源關閉時，在第一掩膜層表面形成聚合物，重複偏置功率源打開和偏置功率源關閉的過程，直至形成具有凹槽和通孔的雙大馬士革結構。採用等離子體刻蝕，重複刻蝕步驟和聚合物的形成步驟，使得聚合物能保持一定的厚度，保護第一掩膜層的不會損傷或損傷的速率減小，提高介質層相對於第一掩膜層的刻蝕選擇比。

Description

半導體結構的形成方法

本發明係關於一種半導體製作領域，特別是關於一種半導體結構的形成方法。

隨著積體電路向亞微米尺寸發展，器件的密集程度和工藝的複雜程度不斷增加，對工藝過程的嚴格控制變得更為重要。其中，凹槽用於填充金屬以形成金屬互連結構，作為有源區與有源區之間，有源區與外界電路之間的連接的通道，由於其在器件結構組成中具有的重要作用，使得凹槽的形成工藝歷來為本領域技術人員所重視。

圖1~圖3為現有凹槽形成過程的結構示意圖。

參考圖1，提供半導體襯底100，在所述半導體襯底上形成介質層101，所述介質層101為單層結構或多層堆疊結構，例如：所述介質層101為氧化矽層的單層結構；在所述介質層101表面形成掩膜層102，所述掩膜層102具有暴露介質層101表面的開口103，所述掩膜層102的材料為氮化鈦。

參考圖2，採用等離子體刻蝕工藝，沿開口103刻蝕所述介質層101，形成凹槽104，所述凹槽暴露半導體襯底100的表面，等離子體刻蝕採用的氣體為CF₄或C₄F₈。

然而，在實際的生產發現，由於掩膜層102材料會存在一定的應力，因此掩膜層102的厚度較薄(小於100納米)，進行等離子體刻蝕時，氟自由基會腐蝕掩膜層，使掩膜層會變薄或損傷(參考圖3)，掩膜層的變薄或損傷，會降低介質層相對於掩膜層的刻蝕選擇比，會造成刻蝕形成的凹槽的變形或橋接。

更多關於凹槽的形成方法，請參考公開號為US2009/0224405A1的美國專利。

緣此，本發明之目的即是提供一種半導體結構的形成方法，用以提高介質層相對於掩膜層的刻蝕選擇比。

本發明為解決習知技術之問題所採用之技術手段係一種半導體結構的形成方法，包括：提供基底，在所述基底上形成介質層；在所述介質層上形成第一掩膜層，所述第一掩膜層具有暴露介質層表面的開口；以所述第一掩膜層為掩膜，對所述介質層進行等離子體刻蝕，偏置功率源以脈衝的方式輸出偏置功率，當偏置功率源打開時，刻蝕部分所述介質層，當偏置功率源關閉時，在第一掩膜層表面形成聚合物，重複偏置功率源打開和偏置功率源關閉的過程，直至形成具有凹槽和通孔的雙大馬士革結構。

在本發明的一實施例中，所述等離子體刻蝕採用的氣體為CF₄、C₄F₈、C₄F₆、CHF₃、CH₂F₂、CO中的一種或幾種。

在本發明的一實施例中，所述等離子體刻蝕採用的氣體還包括O₂和Ar。

在本發明的一實施例中，所述等離子體刻蝕的射頻功率源功率為0~2000瓦，射頻頻率為60~120兆赫茲，偏置功率源的功率為100~4000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~200毫托。

在本發明的一實施例中，所述偏置功率源輸出的一個脈衝週期內，所述偏置功率源打開的時間為第一時間，所述偏置功率源關閉的時間為第二時間，第一時間與第一時間和第二時間之和的比值為第一占空比，等離子體刻蝕過程中，所述第一占空比保持不變。

在本發明的一實施例中，所述第一占空比的範圍為10%~90%。

在本發明的一實施例中，所述進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，所述偏置功率源滯後射頻功率源一段時間打開。

在本發明的一實施例中，所述偏置功率源滯後打開的時間小於等於所述偏置功率源關閉的第二時間。

在本發明的一實施例中，所述射頻功率源以脈衝的方式輸出射頻功率，所述射頻功率源輸出的一個脈衝週期內，所述射頻功率源打開的時間為第三時間，所述射頻功率源關閉的時間為第四時間，第三時間與第三時間和第四時間之和的比值為第二占空比，等離子體刻蝕過程中，所述第二占空比保持不變。

在本發明的一實施例中，所述射頻功率源輸出脈衝的頻率等於偏置功率源輸出脈衝的頻率。

在本發明的一實施例中，所述射頻功率源輸出脈衝的頻率和偏置功率源輸出脈衝的頻率小於等於50千赫茲。

在本發明的一實施例中，所述偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比。

在本發明的一實施例中，所述第一占空比範圍為10%~80%，所述第二占空比範圍為30%~90%。

在本發明的一實施例中，所述進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，相對應的所述偏置功率源也打開。

在本發明的一實施例中，所述進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，所述偏置功率源滯後射頻功率源一段時間打開。

在本發明的一實施例中，所述偏置功率源滯後打開的時間小於等於所述射頻功率源打開的第三時間。

在本發明的一實施例中，所述介質層的材料為低K介電材料或超低K介電材料，所述第一掩膜層的材料為氮化鈦。

在本發明的一實施例中，所述介質層的厚度大於200納米，所述第一掩膜層的厚度小於60納米。

在本發明的一實施例中，所述雙大馬士革結構的形成過程為：刻蝕所述第一掩膜層，形成暴露介質層表面的第一子開口；在第一掩膜層上形成光刻膠層，光刻膠層填充滿所述第一子開口，圖形化所述光刻膠層，形成第二子開口，第二子開口的位置與第一子開口的位置相對應，第二子開口暴露介質層表面，第二子開口的寬度小於第一子開口的寬度；沿第二子開口，採用等離子體刻蝕所述介質層，形成貫穿所述介質層的第一子通孔；去除所述圖形化的光刻膠層；沿第二子開口，採用等離子體刻蝕部分所述介質層，形成第一子凹槽，所述第一子通孔和第一子凹槽構成雙大馬士革結構。

在本發明的一實施例中，所述介質層為多層堆疊結構，包括：第一介質層、位於第一介質層表面的第二掩膜層、位於第二掩膜層表面的第二介質層，所述第二掩膜層中具有暴露第一介質層表面的第三子開口，第二介質層填充滿所述第三子開口。

在本發明的一實施例中，所述第一介質層和第二介質層的材料為低K介電材料、超低K介電材料或氧化矽，所述第二掩膜層的材料為氮化矽、氮氧化矽、碳化矽或碳氮化矽，所述第一掩膜層的材料為光刻膠或無定形碳。

在本發明的一實施例中，所述雙大馬士革結構的形成過程為：以第一掩膜層為掩膜，採用等離子體刻蝕所述第一介質層，形成第二子凹槽，第二子凹槽暴露第二掩膜層表面，第二子凹槽的位置與第三子開口的位置相對應，第一子凹槽的寬度大於第三子開口的寬度；沿第三子開口，採用等離子體刻蝕所述第二介質層，形成貫穿所述第二介質層的第二子通孔，所述第二子凹槽和第二子通孔構成凹槽。

經由本發明所採用之技術手段，等離子體刻蝕時，射頻功率源打開電離刻蝕氣體，形成等離子體，偏置功率源以脈衝的方式輸出偏置功率，當偏置功率源打開時，刻蝕部分所述介質層，當偏置功率源關閉時，在第一掩膜層表面形成聚合物，聚合物在後續刻蝕時，保護第一掩膜層不會受到損傷或者減小第一掩膜層損傷的速率，提高了介質層相對於第一掩膜層的刻蝕選擇比。

再者，射頻功率源連續的輸出射頻功率，偏置功率源以脈衝的方式輸出脈衝功率，所述進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，相對應的所述偏置功率源滯後射頻功率源一段時間打開，即滯後的一段時間內，偏置功率源是關閉的，此時進行聚合物形成步驟；在一段時間後，偏置功率源打開，偏置功率源以正常的脈衝的方式輸出偏置功率，在刻蝕步驟開始前，會先進行聚合物形成步驟，在第一掩膜層表面形成聚合物，從而在刻蝕一開始，保護第一掩膜層不會被刻蝕損傷。

更者，進行等離子體刻蝕時，射頻功率源和偏置功率源以脈衝的方式輸出射頻功率和脈衝功率，射頻功率源和偏置功率源脈衝的輸出頻率相等，相位相同，偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比，刻蝕步驟後部分，射頻功率源是打開的，而偏置功率源提前關閉，因此部分聚合物會沉積在掩膜層表面，刻蝕步驟後，射頻功率源和偏置功率源均關閉，進行聚合物形成步驟(聚合物進一步的沉積)，在第一掩膜層表面形成聚合物，加上刻蝕步驟中形成部分聚合物，使聚合物的厚度更厚，從而更好的保護第一掩膜層不會受到損害或被損害的速率減小，提高介質層相對於第一掩膜層的刻蝕選擇比，並且聚合物的形成和刻蝕效果更佳。第一占空比小於第二占空比，所述第一占空比範圍為10%~80%，所述第二占空比範圍為30%~90%，在提高刻蝕效率同時，又能在第一掩膜層表面形成足夠的聚合物。

本發明所採用的具體實施例，將藉由以下之實施例及附呈圖式作進一步之說明。

發明人在採用現有的等離子體刻蝕工藝在刻蝕介質層的過程中發現，由於掩膜層材料會存在一定的應力，因此掩膜層的厚度較薄，進行等離子體刻蝕時，氟自由基會腐蝕掩膜層，使掩膜層會變薄或損傷，掩膜層的變薄或損傷，會降低介質層相對於掩膜層的刻蝕選擇比，會造成刻蝕形成的凹槽的變形或橋接，後續在凹槽中形成互連結構時，影響器件的穩定性。

為解決上述問題，發明人提出一種半導體結構的形成方法，參考圖4，圖4為本發明第一實施例半導體結構的形成方法的流程示意圖，包括：

步驟S21，提供基底，在所述基底上形成介質層；

步驟S22，在所述介質層上形成第一掩膜層，所述第一掩膜層具有暴露介質層表面的開口；

步驟S23，以所述第一掩膜層為掩膜，對所述介質層進行等離子體刻蝕，射頻功率源以連續的方式輸出射頻功率，偏置功率源以脈衝的方式輸出偏置功率，偏置功率源輸出脈衝的第一占空比保持不變，所述進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，相對應的所述偏置功率源也打開。

圖5~圖8為本發明第一實施例半導體結構的形成過程的剖面結構示意圖；圖9為本發明第一實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖。

參考圖5，提供基底200，在所述基底200上形成介質層202；在所述介質層202表面形成第一掩膜層203，所述第一掩膜層203具有暴露介質層202表面的開口205。

所述基底200為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、氮化鎵襯底其中的一種。所述基底200內形成有離子摻雜區、矽通孔等(圖中未示出)；所述基底200上還可以形成電晶體、電阻、電容、記憶體等半導體器件(圖中未示出)。

在本發明的其他實施例中，所述基底200上還形成有一層或多層層間介質層(圖中未示出)，所述層間介質層的材料為氧化矽、低K介電材料或超低K介電材料，所述介質層中形成有金屬互連線、導電插塞等半導體結構。

所述介質層202的材料為低K介電材料或超低K介電材料，所述介質層的厚度大於200納米，所述第一掩膜層203的材料為氮化鈦，後續採用等離子體刻蝕所述介質層202，形成具有凹槽和通孔的雙大馬士革結構，等離子體刻蝕過程中，會在所述第一掩膜層203表面形成聚合物，保護第一掩膜層203不會被刻蝕，從而提高介質層材料與第一掩膜層材料的刻蝕選擇比。由於刻蝕過程中會在第一掩膜層203表面形成聚合物，刻蝕過程中第一掩膜層203的損耗會減小，所述第一掩膜層203的厚度小於60納米，以減小施加在介質層202上的應力。

所述雙大馬士革結構的形成過程為：刻蝕所述第一掩膜層，形成暴露介質層表面的第一子開口；在第一掩膜層上形成光刻膠層，光刻膠層填充滿所述第一子開口，圖形化所述光刻膠層，形成第二子開口，第二子開口的位置與第一子開口的位置相對應，第二子開口暴露介質層表面，第二子開口的寬度小於第一子開口的寬度；沿第二子開口，採用等離子體刻蝕所述介質層，形成貫穿所述介質層的第一子通孔；去除所述圖形化的光刻膠層；沿第二子開口，採用等離子體刻蝕部分所述介質層，形成第一子凹槽，所述第一子通孔和第一子凹槽構成雙大馬士革結構。等離子體刻蝕所述介質層時，會相應的在光刻膠層或第一掩膜層表面形成聚合物，從而提高介質層材料與第一掩膜層材料或光刻膠材料的刻蝕選擇比。

由於形成雙大馬士革結構的工藝流程為公知技術，本發明實施例針對形成雙大馬士革結構刻蝕工藝提出改善，為了更簡便和清晰的闡述本發明的意圖，本實施例和後續的實施例以及說明書附圖中以在介質層中形成凹槽代替形成雙大馬士革結構作為示例。

在本發明的其他實施例中，所述介質層為多層堆疊結構，包括：第一介質層、位於第一介質層表面的第二掩膜層、位於第二掩膜層表面的第二介質層，所述第二掩膜層中具有暴露第一介質層表面的第三子開口，第二介質層填充滿所述第三子開口。所述第一介質層和第二介質層的材料為低K介電材料、超低K介電材料或氧化矽，所述第二掩膜層的材料為氮化矽、氮氧化矽、碳化矽或碳氮化矽，所述第一掩膜層的材料為光刻膠或無定形碳。後續刻蝕所述堆疊結構，形成雙大馬士革結構，所述雙大馬士革結構的形成方法為：以第一掩膜層為掩膜，採用等離子體刻蝕所述第一介質層，形成第二子凹槽，第二子凹槽暴露第二掩膜層表面，第二子凹槽的位置與第三子開口的位置相對應，第一子凹槽的寬度大於第三子開口的寬度；沿第三子開口，採用等離子體刻蝕所述第二介質層，形成貫穿所述第二介質層的第二子通孔，所述第二子凹槽和第二子通孔構成雙大馬士革結構。等離子體刻蝕所述第一介質層和第二介質層時，會相應的在第一掩膜層和第二掩膜層表面形成聚合物，從而提高第一介質層相對於第一掩膜層的刻蝕選擇比，以及第二介質層相對於第一掩膜層和第二掩膜層的刻蝕選擇比。

參考圖6和圖7，以所述第一掩膜層203為掩膜，對所述介質層202進行等離子體刻蝕，射頻功率源以連續的方式輸出射頻功率，偏置功率源以脈衝的方式輸出偏置功率，所述等離子體刻蝕包括刻蝕步驟和聚合物形成步驟，當射頻功率源打開，偏置功率源也打開時，射頻功率電離刻蝕氣體，形成等離子體，進行刻蝕步驟，刻蝕部分所述介質層202，形成刻蝕凹槽206，當偏置功率源保持打開，偏置功率源關閉時，進行聚合物形成步驟，在第一掩膜層203表面形成聚合物204。

需要說明的是，本實施例以及後續實施例中進行等離子體刻蝕採用的刻蝕裝置可以是電感耦合等離子體刻蝕裝置(ICP)也可以是電容耦合等離子體刻蝕裝置(CCP)，電感耦合等離子體刻蝕裝置和電容耦合等離子體刻蝕裝置提供的射頻功率源頻率大於等於27兆赫茲，偏置功率源頻率小於等於15兆赫茲。當所述刻蝕裝置為電容耦合等離子體刻蝕裝置時，射頻功率源可以施加在上電極上或者施加在上下電極上，用於產生射頻功率，電離刻蝕氣體，產生等離子體，並控制等離子體的密度；偏置功率源施加在下電極，用於產生偏置功率，影響鞘層特性(鞘層電壓或加速電壓)，並控制等離子體的能量分佈。當所述刻蝕裝置為電感耦合等離子體刻蝕裝置時，射頻功率源可以施加在電感線圈，用於產生射頻功率，電離刻蝕氣體，產生等離子體，並控制等離子體的密度；偏置功率源施加在下電極，用於產生偏置功率，影響鞘層特性(鞘層電壓或加速電壓)，並控制等離子體的能量分佈。

參考圖9，圖9為本實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖，射頻功率源連續的輸出射頻功率，偏置功率源以脈衝的方式輸出脈衝功率，所述進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，相對應的所述偏置功率源也打開，偏置功率源輸出的一個脈衝週期C1內，偏置功率源打開的時間為第一時間T1，偏置功率源關閉的時間為第二時間T2，第一時間T1與第一時間T1和第二時間T2之和的比值為第一占空比，偏置功率源輸出脈衝的第一占空比保持不變。等離子體刻蝕時，射頻功率源持續輸出射頻功率(一直打開)，射頻功率電離刻蝕氣體，形成等離子體，當偏置功率源打開時(輸出偏置功率)，進行刻蝕步驟；當偏置功率源關閉時(不輸出偏置功率)，進行聚合物形成步驟。所述第一占空比為10%~90%，較佳的所述第一占空比為30%~70%，使得刻蝕步驟和聚合物形成步驟保持一定的時間，在進行等離子體刻蝕時，在提高刻蝕效率的同時，在第一掩膜層表面形成足量的聚合物，使得第一掩膜層不會被損傷或被損傷的速率減小，提高介質層相對於第一掩膜層的刻蝕選擇比。

繼續參考圖6和圖7，開始進行等離子體刻蝕時，當射頻功率源打開，偏置功率源也同時打開時，進行刻蝕步驟，射頻功率電離刻蝕氣體，激發形成等離子體，刻蝕部分所述介質層202，形成刻蝕凹槽206；當射頻功率源保持打開，而偏置功率源關閉時，進行聚合物形成步驟，在第一掩膜層203的表面形成聚合物204，所述聚合物204在下一個刻蝕週期沿刻蝕凹槽206刻蝕介質層202時保護第一掩膜層203不會受到損害或被損害的速率減小，從而提高介質層202相對於第一掩膜層203的刻蝕選擇比。在聚合物形成步驟，所述刻蝕凹槽206的側壁也會形成部分聚合物(圖中未示出)，在下一個刻蝕週期中，保護刻蝕凹槽206的側壁不會過刻蝕，使最終形成的凹槽側壁具有較好的形貌。

所述等離子體刻蝕的射頻功率源功率為0~2000瓦，射頻頻率為60~120兆赫茲，偏置功率源的功率為100~4000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~200毫托，所述偏置功率源打開和關閉的頻率小於等於50千赫茲，在進行等離子體刻蝕時，在提高刻蝕效率的同時，在第一掩膜層203表面形成足量的聚合物，使得第一掩膜層203不會被損傷，提高介質層202相對於第一掩膜層203的刻蝕選擇比。

所述等離子體刻蝕採用的氣體為CF₄、C₄F₈、C₄F₆、CHF₃、CH₂F₂、CO中的一種或幾種，所述刻蝕採用的氣體還包括O₂和Ar。CF₄、C₄F₈、C₄F₆用於提供氟碳反應物，CHF₃、CH₂F₂用於提高聚合物的濃度，O₂用於控制聚合物的量，Ar用於形成正離子，CO用於控制氟碳的比例，Ar用於提供反應的能量。

本實施例中所述等離子體刻蝕採用的氣體為CF₄、C₄F₈、C₄F₆、CHF₃、CH₂F₂、O₂、CO和Ar的混合氣體，以保證等離子體刻蝕過程中，在掩膜層203表面形成足夠的聚合物。當射頻功率源打開，偏置功率源也打開時，CF₄、C₄F₈、C₄F₆、CHF₃、CH₂F₂等會被射頻功率電離生成F自由基、中性的CF₂等分子碎片，同時也會生成一些正離子如：CF₃ ⁺等，Ar也會失去電子生成Ar⁺正離子，正離子經過等離子體鞘層(plasma sheath)和偏置功率的加速，會轟擊介質層材料，去除部分介質層，同時F自由基也會和介質層材料發生化學反應，去除部分介質層材料；當射頻功率源打開，偏置功率源關閉時，刻蝕氣體的電離過程一直在進行，電離形成的中性的活性成分如CF₂等會複合生成氟碳聚合物，沉積在第一掩膜層203的表面，由於不存在加速電場或加速電場較小，正離子不會轟擊形成的聚合物204或轟擊力度減小，使形成的聚合物204全部或部分得以保存，後續繼續刻蝕時，由於存在一定厚度的聚合物204，從而保護第一掩膜層203不會受到損害或者受損害的速率減小。

參考圖8，重複上述刻蝕步驟和聚合物形成步驟，沿刻蝕凹槽203刻蝕所述介質層202，直至形成凹槽。

重複刻蝕步驟和聚合物的形成步驟，使得聚合物204始終能保持一定的厚度，從而在整個刻蝕過程中，保護第一掩膜層203不會受到損傷或者被損傷的速率減小，提高介質層202相對於第一掩膜層203的刻蝕選擇比，使得介質層202相對於第一掩膜層203的刻蝕選擇比大於15：1。

參考圖10，圖10為本發明第二實施例半導體結構的形成方法的流程示意圖，包括：

步驟S31，提供基底，在所述基底上形成介質層；

步驟S32，在所述介質層上形成第一掩膜層，所述第一掩膜層具有暴露介質層表面的開口；

步驟S33，以所述第一掩膜層為掩膜，對所述介質層進行等離子體刻蝕，射頻功率源以連續的方式輸出射頻功率，偏置功率源以脈衝的方式輸出偏置功率，偏置功率源輸出脈衝的第一占空比保持不變，所述進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，所述偏置功率源滯後射頻功率源一段時間打開。

圖11~圖14為本發明第二實施例半導體結構的形成過程的剖面結構示意圖；圖15為本發明第二實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖。

參考圖11，提供基底300，在所述基底300上形成介質層302；在所述介質層302表面形成第一掩膜層303，所述第一掩膜層303具有暴露介質層302表面的開口305。

所述基底300為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、氮化鎵襯底其中的一種。所述基底300內形成有離子摻雜區、矽通孔等(圖中未示出)；所述基底300上還可以形成電晶體、電阻、電容、記憶體等半導體器件(圖中未示出)。

在本發明的其他實施例中，所述基底300上還形成有一層或多層層間介質層(圖中未示出)，所述層間介質層的材料為氧化矽、低K介電材料或超低K介電材料，所述介質層中形成有金屬互連線、導電插塞等半導體結構。

所述介質層302的材料為低K介電材料或超低K介電材料，所述介質層的厚度大於200納米，所述第一掩膜層303的材料為氮化鈦，後續採用等離子體刻蝕所述介質層302，形成具有凹槽和通孔的雙大馬士革結構，等離子體刻蝕過程中，會在所述第一掩膜層303表面形成聚合物，保護第一掩膜層303不會被刻蝕，從而提高介質層材料與第一掩膜層材料的刻蝕選擇比。由於刻蝕過程中會在第一掩膜層303形成聚合物，刻蝕過程中第一掩膜層303的損耗會減小，所述第一掩膜層303的厚度小於60納米，以減小施加在介質層302上的應力。

所述雙大馬士革結構的形成過程為：刻蝕所述第一掩膜層，形成暴露介質層表面的第一子開口；在第一掩膜層上形成光刻膠層，光刻膠層填充滿所述第一子開口，圖形化所述光刻膠層，形成第二子開口，第二子開口的位置與第一子開口的位置相對應，第二子開口暴露介質層表面，第二子開口的寬度小於第一子開口的寬度；沿第二子開口，採用等離子體刻蝕所述介質層，形成貫穿所述介質層的第一子通孔；去除所述圖形化的光刻膠層；沿第二子開口，採用等離子體刻蝕部分所述介質層，形成第一子凹槽，所述第一子通孔和第一子凹槽構成雙大馬士革結構。等離子體刻蝕所述介質層時，會相應的在光刻膠層或第一掩膜層表面形成聚合物，從而提高介質層材料與第一掩膜層材料或光刻膠材料的刻蝕選擇比。

在本發明的其他實施例中，所述介質層為多層堆疊結構，包括：第一介質層、位於第一介質層表面的第二掩膜層、位於第二掩膜層表面的第二介質層，所述第二掩膜層中具有暴露第一介質層表面的第三子開口，第二介質層填充滿所述第三子開口。所述第一介質層和第二介質層的材料為低K介電材料、超低K介電材料或氧化矽，所述第二掩膜層的材料為氮化矽、氮氧化矽、碳化矽或碳氮化矽，所述第一掩膜層的材料為光刻膠或無定形碳。後續刻蝕所述堆疊結構，形成雙大馬士革結構，所述雙大馬士革結構的形成方法為：以第一掩膜層為掩膜，採用等離子體刻蝕所述第一介質層，形成第二子凹槽，第二子凹槽暴露第二掩膜層表面，第二子凹槽的位置與第三子開口的位置相對應，第一子凹槽的寬度大於第三子開口的寬度；沿第三子開口，採用等離子體刻蝕所述第二介質層，形成貫穿所述第二介質層的第二子通孔，所述第二子凹槽和第二子通孔構成雙大馬士革結構。等離子體刻蝕所述第一介質層和第二介質層時，會相應的在第一掩膜層和第二掩膜層表面形成聚合物，從而提高第一介質層相對於第一掩膜層的刻蝕選擇比，以及第二介質層相對於第一掩膜層和第二掩膜層的刻蝕選擇比。

參考圖12和圖13，以所述第一掩膜層303為掩膜，對所述介質層302進行等離子體刻蝕，射頻功率源以連續的方式輸出射頻功率，偏置功率源以脈衝的方式輸出偏置功率，偏置功率源輸出脈衝的第一占空比保持不變，所述等離子體刻蝕包括刻蝕步驟和聚合物形成步驟，開始進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，形成等離子體，所述偏置功率源滯後射頻功率源一段時間打開，即此時偏置功率源關閉，進行聚合物形成步驟，在第一掩膜層303表面形成聚合物；射頻功率源保持打開，接著偏置功率源打開，進行刻蝕步驟，沿開口305刻蝕所述介質層302，形成刻蝕凹槽306。

本實施例中，開始進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，形成等離子體，所述偏置功率源滯後射頻功率源一段時間打開，相比於第一實施例，在刻蝕步驟開始前，會先進行聚合物形成步驟，在第一掩膜層303表面形成聚合物，從而在刻蝕一開始，保護第一掩膜層303不會被刻蝕損傷。

參考圖15，圖15為本實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖，射頻功率源連續的輸出射頻功率，偏置功率源以脈衝的方式輸出脈衝功率，所述進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，相對應的所述偏置功率源滯後射頻功率源一段時間△T1打開，即△T1時間內，偏置功率源是關閉的，此時進行聚合物形成步驟；在△T1後，偏置功率源打開，偏置功率源以正常的脈衝的方式輸出偏置功率，偏置功率源輸出的一個脈衝週期C1內，偏置功率源打開的時間為第一時間T1，偏置功率源關閉的時間為第二時間T2，第一時間T1與第一時間T1和第二時間T2之和的比值為第一占空比，偏置功率源輸出脈衝的第一占空比保持不變，等離子體刻蝕時，射頻功率源持續輸出射頻功率(一直打開)，射頻功率電離刻蝕氣體，形成等離子體，當偏置功率源打開時(輸出偏置功率)，進行刻蝕步驟；當偏置功率源關閉時(不輸出偏置功率)，進行聚合物形成步驟。所述滯後的時間△T1小於或等於偏置功率源關閉的第二時間T2，在不影響刻蝕效率的情況下，形成一定厚度的聚合物，所述第一占空比為10%~90%，較佳的所述第一占空比為30%~70%，使得刻蝕步驟和聚合物形成步驟保持一定的時間，在進行等離子體刻蝕時，在提高刻蝕效率的同時，在第一掩膜層表面形成足量的聚合物，使得第一掩膜層不會被損傷或被損傷的速率減小，提高介質層相對於第一掩膜層的刻蝕選擇比。

繼續參考圖12和圖13，所述等離子體刻蝕的射頻功率源功率為0~2000瓦，射頻頻率為60~120兆赫茲，偏置功率源的功率為100~4000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~200毫托，所述偏置功率源打開和關閉的頻率小於等於50千赫茲，在進行等離子體刻蝕時，在提高刻蝕效率的同時，在第一掩膜層303表面形成足量的聚合物，使得第一掩膜層303不會被損傷，提高介質層302相對於第一掩膜層303的刻蝕選擇比。

所述等離子體刻蝕採用的氣體為CF₄、C₄F₈、C₄F₆、CHF₃、CH₂F₂、CO中的一種或幾種，所述刻蝕採用的氣體還包括O₂和Ar。CF₄、C₄F₈、C₄F₆用於提供氟碳反應物，CHF₃、CH₂F₂用於提高聚合物的濃度，O₂用於控制聚合物的量，Ar用於形成正離子，CO用於控制氟碳的比例，Ar用於提供反應的能量。

本實施例中所述等離子體刻蝕採用的氣體為CF₄、C₄F₈、C₄F₆、CHF₃、CH₂F₂、O₂、CO和Ar的混合氣體，以保證等離子體刻蝕過程中，在掩膜層303表面形成足夠的聚合物。當射頻功率源打開，偏置功率源也打開時，CF₄、C₄F₈、C₄F₆、CHF₃、CH₂F₂等會被射頻功率解離生成F自由基、中性的CF₂等分子碎片，同時也會生成一些正離子如：CF₃ ⁺等，Ar也會失去電子生成Ar⁺正離子，正離子經過等離子體鞘層(plasma sheath)和偏置功率的加速，會轟擊介質層材料，去除部分介質層，同時F自由基也會和介質層材料發生化學反應，去除部分介質層材料；當射頻功率源打開，偏置功率源關閉時，此時腔室內還存在活性成分，而中性的活性成分如CF₂等會複合生成氟碳聚合物，沉積在第一掩膜層303的表面，由於不存在加速電場或加速電場很小，正離子不會轟擊形成的聚合物304或轟擊力度減小，使形成的聚合物304全部或部分得以保存，後續繼續刻蝕時，由於存在一定厚度的聚合物304，從而保護第一掩膜層303不會受到損害或者受損害的速率減小。本實施例中，由於偏置功率源滯後射頻功率源一段時間打開，因此在刻蝕步驟開始前，會在第一掩膜層303表面先形成聚合物，從而在刻蝕一開始，保護第一掩膜層303不會被刻蝕損傷。

參考圖14，重複上述刻蝕步驟和聚合物形成步驟，沿刻蝕凹槽303刻蝕所述介質層302，直至形成凹槽。

偏置功率源以脈衝的方式輸出偏置功率，等離子體刻蝕時，重複刻蝕步驟和聚合物的形成步驟，使得聚合物304始終能保持一定的厚度，從而在整個刻蝕過程中，保護第一掩膜層303不會受到損傷或者被損傷的速率減小，提高介質層302相對於第一掩膜層303的刻蝕選擇比，使得介質層302相對於第一掩膜層303的刻蝕選擇比大於15：1。

參考圖16，圖16為本發明第三實施例半導體結構的形成方法的流程示意圖，包括：

步驟S41，提供基底，在所述基底上形成介質層；

步驟S42，在所述介質層上形成第一掩膜層，所述第一掩膜層具有暴露介質層表面的開口；

步驟S43，以所述第一掩膜層為掩膜，對所述介質層進行等離子體刻蝕，射頻功率源和偏置功率源以脈衝的方式輸出射頻功率和脈衝功率，射頻功率源和偏置功率源脈衝的輸出頻率相等，偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比，所述進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，相對應的所述偏置功率源也打開。

圖17~圖20為本發明第三實施例半導體結構的形成過程的剖面結構示意圖；圖21為本發明第三實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖。

參考圖17，提供基底400，在所述基底400上形成介質層402；在所述介質層402表面形成第一掩膜層403，所述第一掩膜層403具有暴露介質層402表面的開口405。

所述基底400為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、氮化鎵襯底其中的一種。所述基底400內形成有離子摻雜區、矽通孔等(圖中未示出)；所述基底400上還可以形成電晶體、電阻、電容、記憶體等半導體器件(圖中未示出)。

在本發明的其他實施例中，所述基底400上還形成有一層或多層層間介質層(圖中未示出)，所述層間介質層的材料為氧化矽、低K介電材料或超低K介電材料，所述介質層中形成有金屬互連線、導電插塞等半導體結構。

所述介質層402的材料為低K介電材料或超低K介電材料，所述介質層的厚度大於200納米，所述第一掩膜層403的材料為氮化鈦，後續採用等離子體刻蝕所述介質層402，形成具有凹槽和通孔的雙大馬士革結構，等離子體刻蝕過程中，會在所述第一掩膜層403表面形成聚合物，保護第一掩膜層403不會被刻蝕，從而提高介質層材料與第一掩膜層材料的刻蝕選擇比。由於刻蝕過程中會在第一掩膜層403形成聚合物，刻蝕過程中第一掩膜層303的損耗會減小，所述第一掩膜層403的厚度小於60納米，以減小施加在介質層402上的應力。

所述雙大馬士革結構的形成過程為：刻蝕所述第一掩膜層，形成暴露介質層表面的第一子開口；在第一掩膜層上形成光刻膠層，光刻膠層填充滿所述第一子開口，圖形化所述光刻膠層，形成第二子開口，第二子開口的位置與第一子開口的位置相對應，第二子開口暴露介質層表面，第二子開口的寬度小於第一子開口的寬度；沿第二子開口，採用等離子體刻蝕所述介質層，形成貫穿所述介質層的第一子通孔；去除所述圖形化的光刻膠層；沿第二子開口，採用等離子體刻蝕部分所述介質層，形成第一子凹槽，所述第一子通孔和第一子凹槽構成雙大馬士革結構。等離子體刻蝕所述介質層時，會相應的在光刻膠層或第一掩膜層表面形成聚合物，從而提高介質層材料與第一掩膜層材料或光刻膠材料的刻蝕選擇比。

在本發明的其他實施例中，所述介質層為多層堆疊結構，包括：第一介質層、位於第一介質層表面的第二掩膜層、位於第二掩膜層表面的第二介質層，所述第二掩膜層中具有暴露第一介質層表面的第三子開口，第二介質層填充滿所述第三子開口。所述第一介質層和第二介質層的材料為低K介電材料、超低K介電材料或氧化矽，所述第二掩膜層的材料為氮化矽、氮氧化矽、碳化矽或碳氮化矽，所述第一掩膜層的材料為光刻膠或無定形碳。後續刻蝕所述堆疊結構，形成雙大馬士革結構，所述雙大馬士革結構的形成方法為：以第一掩膜層為掩膜，採用等離子體刻蝕所述第一介質層，形成第二子凹槽，第二子凹槽暴露第二掩膜層表面，第二子凹槽的位置與第三子開口的位置相對應，第一子凹槽的寬度大於第三子開口的寬度；沿第三子開口，採用等離子體刻蝕所述第二介質層，形成貫穿所述第二介質層的第二子通孔，所述第二子凹槽和第二子通孔構成雙大馬士革結構。等離子體刻蝕所述第一介質層和第二介質層時，會相應的在第一掩膜層和第二掩膜層表面形成聚合物，從而提高第一介質層相對於第一掩膜層的刻蝕選擇比，以及第二介質層相對於第一掩膜層和第二掩膜層的刻蝕選擇比。

參考圖18和圖19，以所述第一掩膜層403為掩膜，對所述介質層402進行等離子體刻蝕，射頻功率源和偏置功率源以脈衝的方式輸出射頻功率和脈衝功率，射頻功率源和偏置功率源脈衝的輸出頻率相等，偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比，所述進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，相對應的所述偏置功率源也打開。所述等離子體刻蝕包括刻蝕步驟和聚合物形成步驟，開始進行等離子體刻蝕時，進行刻蝕步驟，沿開口405刻蝕所述介質層402，形成刻蝕凹槽406；當射頻功率源關閉，偏置功率源也關閉時，在第一掩膜層303表面形成聚合物404，後續繼續刻蝕時，保護第一掩膜層303不會受到損傷或減小損傷的速率。

參考圖21，圖21為本實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖，射頻功率源以脈衝的方式的輸出射頻功率，偏置功率源以脈衝的方式輸出脈衝功率，射頻功率源和偏置功率源輸出脈衝的頻率相等，相位相同，偏置功率源輸出的一個脈衝週期C1內，偏置功率源打開的時間為第一時間T1，偏置功率源關閉的時間為第二時間T2，第一時間T1與第一時間T1和第二時間T2之和的比值為第一占空比，射頻功率源輸出的一個脈衝週期C2內，射頻功率源打開的時間為第三時間T3，射頻功率源關閉的時間為第四時間T4，第三時間T3與第三時間T3和第四時間T4之和的比值為第二占空比，第一占空比小於第二占空比，所述第一占空比範圍為10%~80%，所述第二占空比範圍為30%~90%，比如：第一占空比為40%，第二占空比為60%，在提高刻蝕效率同時，又能在第一掩膜層表面形成足夠的聚合物。

本實施例中，進行等離子體刻蝕時，射頻功率源和偏置功率源以脈衝的方式輸出射頻功率和脈衝功率，射頻功率源和偏置功率源脈衝的輸出頻率相等，相位相同，偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比，在進行刻蝕步驟後部分，射頻功率源是打開的，而偏置功率源提前關閉，因此部分聚合物會沉積在掩膜層表面，刻蝕步驟後，射頻功率源和偏置功率源均關閉，進行聚合物形成步驟，在第一掩膜層表面形成聚合物，加上刻蝕步驟中形成部分聚合物，使聚合物的厚度更厚，從而更好的保護第一掩膜層不會受到損害或被損害的速率減小，提高介質層相對於第一掩膜層的刻蝕選擇比，並且聚合物的形成和刻蝕效果更佳。

繼續參考圖18和圖19，所述等離子體刻蝕的射頻功率源功率為0~2000瓦，射頻頻率為60~120兆赫茲，偏置功率源的功率為100~4000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~200毫托，所述射頻功率源打開和關閉的頻率小於等於50千赫茲，在進行等離子體刻蝕時，在提高刻蝕效率的同時，在第一掩膜層403表面形成足量的聚合物，使得第一掩膜層403不會被損傷，提高介質層402相對於第一掩膜層403的刻蝕選擇比。

所述等離子體刻蝕採用的氣體為CF₄、C₄F₈、C₄F₆、CHF₃、CH₂F₂、CO中的一種或幾種，所述刻蝕採用的氣體還包括O₂和Ar。CF₄、C₄F₈、C₄F₆用於提供氟碳反應物，CHF₃、CH₂F₂用於提高聚合物的濃度，O₂用於控制聚合物的量，Ar用於形成正離子，CO用於控制氟碳的比例，Ar用於提供反應的能量。

本實施例中所述等離子體刻蝕採用的氣體為CF₄、C₄F₈、C₄F₆、CHF₃、CH₂F₂、O₂、CO和Ar的混合氣體，以保證等離子體刻蝕過程中，在掩膜層403表面形成足夠的聚合物。在刻蝕步驟，當射頻功率源打開，偏置功率源也打開時，CF₄、C₄F₈、C₄F₆、CHF₃、CH₂F₂等會被射頻功率解離生成F自由基、中性的CF₂等分子碎片，同時也會生成一些正離子如：CF₃ ⁺等，Ar也會失去電子生成Ar⁺正離子，正離子經過等離子體鞘層(plasma sheath)和偏置功率的加速，會轟擊介質層材料，去除部分介質層，同時F自由基也會和介質層材料發生化學反應，去除部分介質層材料，在刻蝕步驟的後部分，由於偏置功率源提前關閉，部分聚合物會沉積在第一掩膜層403表面；刻蝕步驟後，進行聚合物形成步驟，射頻功率源關閉，偏置功率源也關閉，此時腔室內還存在活性成分，而中性的活性成分如CF₂等會複合生成氟碳聚合物，沉積在第一掩膜層403的表面，由於不存在加速電場，正離子不會轟擊形成的聚合物，使形成的聚合物全部或部分得以保存，由於刻蝕步驟後部分有部分聚合物已形成在第一掩膜層403表面，加上聚合物形成步驟形成的聚合物，使聚合物404的厚度更厚，後續繼續刻蝕時，從而更好的保護第一掩膜層403不會受到損害或者受損害的速率減小。

參考圖20，重複上述刻蝕步驟和聚合物形成步驟，沿刻蝕凹槽403刻蝕所述介質層402，直至形成凹槽。

進行等離子體刻蝕時，射頻功率源和偏置功率源以脈衝的方式輸出射頻功率和脈衝功率，射頻功率源和偏置功率源脈衝的輸出頻率相等，相位相同，偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比，重複刻蝕步驟和聚合物的形成步驟，使得聚合物404始終能保持一定的厚度，從而在整個刻蝕過程中，保護第一掩膜層403不會受到損傷或者被損傷的速率減小，提高介質層402相對於第一掩膜層403的刻蝕選擇比，使得介質層402相對於第一掩膜層403的刻蝕選擇比大於15：1。

參考圖22，圖22為本發明第四實施例半導體結構的形成方法的流程示意圖，包括：

步驟S51，提供基底，在所述基底上形成介質層；

步驟S52，在所述介質層上形成第一掩膜層，所述第一掩膜層具有暴露介質層表面的開口；

步驟S53，以所述第一掩膜層為掩膜，對所述介質層進行等離子體刻蝕，射頻功率源和偏置功率源以脈衝的方式輸出射頻功率和脈衝功率，射頻功率源和偏置功率源脈衝的輸出頻率相等，偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比，所述進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，所述偏置功率源滯後射頻功率源一段時間打開。

圖23~圖26為本發明第四實施例半導體結構的形成過程的剖面結構示意圖；圖27為本發明第四實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖。

參考圖23，提供基底500，在所述基底500上形成介質層502；在所述介質層502表面形成第一掩膜層503，所述第一掩膜層503具有暴露介質層502表面的開口505。

所述基底500為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、氮化鎵襯底其中的一種。所述基底500內形成有離子摻雜區、矽通孔等(圖中未示出)；所述基底500上還可以形成電晶體、電阻、電容、記憶體等半導體器件(圖中未示出)。

在本發明的其他實施例中，所述基底500上還形成有一層或多層層間介質層(圖中未示出)，所述層間介質層的材料為氧化矽、低K介電材料或超低K介電材料，所述介質層中形成有金屬互連線、導電插塞等半導體結構。

所述介質層502的材料為低K介電材料或超低K介電材料，所述介質層的厚度大於200納米，所述第一掩膜層503的材料為氮化鈦，後續採用等離子體刻蝕所述介質層502，形成具有凹槽和通孔的雙大馬士革結構，等離子體刻蝕過程中，會在所述第一掩膜層503表面形成聚合物，保護第一掩膜層503不會被刻蝕，從而提高介質層材料與第一掩膜層材料的刻蝕選擇比。由於刻蝕過程中會在第一掩膜層503形成聚合物，刻蝕過程中第一掩膜層503的損耗會減小，所述第一掩膜層503的厚度小於60納米，以減小施加在介質層502上的應力。

所述雙大馬士革結構的形成過程為：刻蝕所述第一掩膜層，形成暴露介質層表面的第一子開口；在第一掩膜層上形成光刻膠層，光刻膠層填充滿所述第一子開口，圖形化所述光刻膠層，形成第二子開口，第二子開口的位置與第一子開口的位置相對應，第二子開口暴露介質層表面，第二子開口的寬度小於第一子開口的寬度；沿第二子開口，採用等離子體刻蝕所述介質層，形成貫穿所述介質層的第一子通孔；去除所述圖形化的光刻膠層；沿第二子開口，採用等離子體刻蝕部分所述介質層，形成第一子凹槽，所述第一子通孔和第一子凹槽構成雙大馬士革結構。等離子體刻蝕所述介質層時，會相應的在光刻膠層或第一掩膜層表面形成聚合物，從而提高介質層材料與第一掩膜層材料或光刻膠材料的刻蝕選擇比。

在本發明的其他實施例中，所述介質層為多層堆疊結構，包括：第一介質層、位於第一介質層表面的第二掩膜層、位於第二掩膜層表面的第二介質層，所述第二掩膜層中具有暴露第一介質層表面的第三子開口，第二介質層填充滿所述第三子開口。所述第一介質層和第二介質層的材料為低K介電材料、超低K介電材料或氧化矽，所述第二掩膜層的材料為氮化矽、氮氧化矽、碳化矽或碳氮化矽，所述第一掩膜層的材料為光刻膠或無定形碳。後續刻蝕所述堆疊結構，形成雙大馬士革結構，所述雙大馬士革結構的形成方法為：以第一掩膜層為掩膜，採用等離子體刻蝕所述第一介質層，形成第二子凹槽，第二子凹槽暴露第二掩膜層表面，第二子凹槽的位置與第三子開口的位置相對應，第一子凹槽的寬度大於第三子開口的寬度；沿第三子開口，採用等離子體刻蝕所述第二介質層，形成貫穿所述第二介質層的第二子通孔，所述第二子凹槽和第二子通孔構成雙大馬士革結構。等離子體刻蝕所述第一介質層和第二介質層時，會相應的在第一掩膜層和第二掩膜層表面形成聚合物，從而提高第一介質層相對於第一掩膜層的刻蝕選擇比，以及第二介質層相對於第一掩膜層和第二掩膜層的刻蝕選擇比。

參考圖24和圖25，以所述第一掩膜層503為掩膜，對所述介質層502進行等離子體刻蝕，射頻功率源和偏置功率源以脈衝的方式輸出射頻功率和脈衝功率，射頻功率源和偏置功率源脈衝的輸出頻率相等，偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比，所述等離子體刻蝕包括刻蝕步驟和聚合物形成步驟，開始進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，形成等離子體，所述偏置功率源滯後射頻功率源一段時間打開，即此時偏置功率源關閉，進行聚合物形成步驟，在第一掩膜層503表面形成聚合物；射頻功率源保持打開，接著偏置功率源打開，進行刻蝕步驟，沿開口505刻蝕所述介質層502，形成刻蝕凹槽506。

參考圖27，圖27為本實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖，射頻功率源以脈衝的方式的輸出射頻功率，偏置功率源以脈衝的方式輸出脈衝功率，射頻功率源和偏置功率源輸出脈衝的頻率相等，所述偏置功率源滯後射頻功率源一段時間打開，所述進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，相對應的所述偏置功率源滯後射頻功率源一段時間△T2打開，即△T2時間內，偏置功率源是關閉的，此時進行聚合物形成步驟；在△T2後，偏置功率源打開，偏置功率源以正常的脈衝的方式輸出偏置功率。偏置功率源輸出的一個脈衝週期C1內，偏置功率源打開的時間為第一時間T1，偏置功率源關閉的時間為第二時間T2，第一時間T1與第一時間T1和第二時間T2之和的比值為第一占空比，射頻功率源輸出的一個脈衝週期C2內，射頻功率源打開的時間為第三時間T3，射頻功率源關閉的時間為第四時間T4，第三時間T3與第三時間T3和第四時間T4之和的比值為第二占空比，第一占空比小於第二占空比，所述第一占空比範圍為10%~80%，所述第二占空比範圍為30%~90%，比如：第一占空比為40%，第二占空比為60%，在提高刻蝕效率同時，又能在第一掩膜層表面形成足夠的聚合物。

所述滯後的時間△T2小於或等於射頻功率源打開的第三時間T3，在不影響刻蝕效率的情況下，形成一定厚度的聚合物。由於偏置功率源滯後射頻功率源一段時間打開，因此在刻蝕步驟開始前，會在第一掩膜層503表面先形成聚合物，從而在刻蝕一開始，保護第一掩膜層503不會被刻蝕損傷。

繼續參考圖24和圖25，所述等離子體刻蝕的射頻功率源功率為0~2000瓦，射頻頻率為60~120兆赫茲，偏置功率源的功率為100~4000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~200毫托，所述射頻功率源打開和關閉的頻率小於等於50千赫茲，在進行等離子體刻蝕時，在提高刻蝕效率的同時，在第一掩膜層503表面形成足量的聚合物，使得第一掩膜層503不會被損傷，提高介質層502相對於第一掩膜層503的刻蝕選擇比。

所述等離子體刻蝕採用的氣體為CF₄、C₄F₈、C₄F₆、CHF₃、CH₂F₂、CO中的一種或幾種，所述刻蝕採用的氣體還包括O₂和Ar。CF₄、C₄F₈、C₄F₆用於提供氟碳反應物，CHF₃、CH₂F₂用於提高聚合物的濃度，O₂用於控制聚合物的量，Ar用於形成正離子，CO用於控制氟碳的比例，Ar用於提供反應的能量。

本實施例中所述等離子體刻蝕採用的氣體為CF₄、C₄F₈、C₄F₆、CHF₃、CH₂F₂、O₂、CO和Ar的混合氣體，以保證等離子體刻蝕過程中，在掩膜層503表面形成足夠的聚合物。當射頻功率源打開，偏置功率源也打開時，CF₄、C₄F₈、C₄F₆、CHF₃、CH₂F₂等會被射頻功率解離生成F自由基、中性的CF₂等分子碎片，同時也會生成一些正離子如：CF₃ ⁺等，Ar也會失去電子生成Ar⁺正離子，正離子經過等離子體鞘層(plasma sheath)和偏置功率的加速，會轟擊介質層材料，去除部分介質層，同時F自由基也會和介質層材料發生化學反應，去除部分介質層材料；射頻功率源打開或關閉，偏置功率源關閉時，此時腔室內還存在活性成分，而中性的活性成分如CF₂等會複合生成氟碳聚合物，沉積在第一掩膜層503的表面，由於不存在加速電場，正離子不會轟擊形成的聚合物，使形成的聚合物全部或部分得以保存，從而的保護第一掩膜層503不會受到損害或者受損害的速率減小。本實施例中，由於偏置功率源滯後射頻功率源一段時間打開，因此在刻蝕步驟開始前，會在第一掩膜層503表面先形成聚合物，從而在刻蝕一開始，保護第一掩膜層503不會被刻蝕損傷。

參考圖26，重複上述刻蝕步驟和聚合物形成步驟，沿刻蝕凹槽503刻蝕所述介質層502，直至形成凹槽。

進行等離子體刻蝕時，射頻功率源和偏置功率源以脈衝的方式輸出射頻功率和脈衝功率，射頻功率源和偏置功率源脈衝的輸出頻率相等，偏置功率源滯後射頻功率源一段時間打開，偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比，重複刻蝕步驟和聚合物的形成步驟，使得聚合物504始終能保持一定的厚度，從而在整個刻蝕過程中，保護第一掩膜層503不會受到損傷或者被損傷的速率減小，提高介質層502相對於第一掩膜層503的刻蝕選擇比，使得介質層502相對於第一掩膜層503的刻蝕選擇比大於15：1。

綜上，本發明實施例提供的半導體結構的形成方法，等離子體刻蝕時，射頻功率源打開電離刻蝕氣體，形成等離子體，偏置功率源以脈衝的方式輸出偏置功率，當偏置功率源打開時，刻蝕部分所述介質層，當偏置功率源關閉時，在第一掩膜層表面形成聚合物，聚合物在後續刻蝕時，保護第一掩膜層不會受到損傷或者減小第一掩膜層損傷的速率，提高了介質層相對於第一掩膜層的刻蝕選擇比。

射頻功率源連續的輸出射頻功率，偏置功率源以脈衝的方式輸出脈衝功率，所述進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，相對應的所述偏置功率源滯後射頻功率源一段時間打開，即滯後的一段時間內，偏置功率源是關閉的，此時進行聚合物形成步驟；在一段時間後，偏置功率源打開，偏置功率源以正常的脈衝的方式輸出偏置功率，在刻蝕步驟開始前，會先進行聚合物形成步驟，在第一掩膜層表面形成聚合物，從而在刻蝕一開始，保護第一掩膜層不會被刻蝕損傷。

進行等離子體刻蝕時，射頻功率源和偏置功率源以脈衝的方式輸出射頻功率和脈衝功率，射頻功率源和偏置功率源脈衝的輸出頻率相等，相位相同，偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比，在進行刻蝕步驟後部分，射頻功率源是打開的，而偏置功率源提前關閉，因此部分聚合物會沉積在掩膜層表面，刻蝕步驟後，射頻功率源和偏置功率源均關閉，進行聚合物形成步驟，在第一掩膜層表面形成聚合物，加上刻蝕步驟中形成部分聚合物，使聚合物的厚度更厚，從而更好的保護第一掩膜層不會受到損害或被損害的速率減小，提高介質層相對於第一掩膜層的刻蝕選擇比，並且聚合物的形成和刻蝕效果更佳。第一占空比小於第二占空比，所述第一占空比範圍為10%~80%，所述第二占空比範圍為30%~90%，在提高刻蝕效率同時，又能在第一掩膜層表面形成足夠的聚合物。

以上之敘述僅為本發明之較佳實施例說明，凡精於此項技藝者當可依據上述之說明而作其它種種之改良，惟這些改變仍屬於本發明之發明精神及以下所界定之專利範圍中。

200、300、400、500．．．基底

202、302、402、502．．．介質層

203、303、403、503．．．第一掩膜層

204、304、404、504．．．聚合物

205、305、405、505．．．開口

206、306、406、506．．．刻蝕凹槽

C1．．．脈衝週期

T1．．．第一時間

T2．．．第二時間

T3．．．第三時間

T4．．．第四時間

△T1．．．一段時間

S21、S31、S41、S51．．．提供基底，在所述基底上形成介質層

S22、S32、S42、S52．．．在所述介質層上形成第一掩膜層

S23、S33、S43、S53．．．對所述介質層進行等離子體刻蝕

圖1~圖3為現有凹槽形成過程的結構示意圖；圖4為本發明第一實施例半導體結構的形成方法的流程示意圖；圖5~圖8為本發明第一實施例半導體結構的形成過程的剖面結構示意圖；圖9為本發明第一實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖；圖10為本發明第二實施例半導體結構的形成方法的流程示意圖；圖11~圖14為本發明第二實施例半導體結構的形成過程的剖面結構示意圖；圖15為本發明第二實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖；圖16為本發明第三實施例半導體結構的形成方法的流程示意圖；圖17~圖20為本發明第三實施例半導體結構的形成過程的剖面結構示意圖；圖21為本發明第三實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖；圖22為本發明第四實施例半導體結構的形成方法的流程示意圖；圖23~圖26為本發明第四實施例半導體結構的形成過程的剖面結構示意圖；圖27為本發明第四實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖。

S51．．．提供基底，在所述基底上形成介質層

S52．．．在所述介質層上形成掩膜層

S53．．．對所述介質層進行等離子體刻蝕

Claims (22)

1. 一種半導體結構的形成方法，包含：提供基底，在所述基底上形成介質層；在所述介質層上形成第一掩膜層，所述第一掩膜層具有暴露介質層表面的開口；以所述第一掩膜層為掩膜，對所述介質層進行等離子體刻蝕，偏置功率源以脈衝的方式輸出偏置功率，當偏置功率源打開時，刻蝕部分所述介質層，當偏置功率源關閉時，在第一掩膜層表面形成聚合物，重複偏置功率源打開和偏置功率源關閉的過程，直至形成具有凹槽和通孔的雙大馬士革結構。
2. 如請求項1所述的半導體結構的形成方法，其中所述等離子體刻蝕採用的氣體為CF₄、C₄F₈、C₄F₆、CHF₃、CH₂F₂、CO中的一種或幾種。
3. 如請求項2所述的半導體結構的形成方法，其中所述等離子體刻蝕採用的氣體還包括O₂和Ar。
4. 如請求項2所述的半導體結構的形成方法，其中所述等離子體刻蝕的射頻功率源功率為0~2000瓦，射頻頻率為60~120兆赫茲，偏置功率源的功率為100~4000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~200毫托。
5. 如請求項2所述的半導體結構的形成方法，其中所述偏置功率源輸出的一個脈衝週期內，所述偏置功率源打開的時間為第一時間，所述偏置功率源關閉的時間為第二時間，第一時間與第一時間和第二時間之和的比值為第一占空比，等離子體刻蝕過程中，所述第一占空比保持不變。
6. 如請求項5所述的半導體結構的形成方法，其中所述第一占空比的範圍為10%~90%。
7. 如請求項5所述的半導體結構的形成方法，其中所述射頻功率源以連續的方式輸出射頻功率，所述進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，所述偏置功率源滯後射頻功率源一段時間打開。
8. 如請求項7所述的半導體結構的形成方法，其中所述偏置功率源滯後打開的時間小於等於所述偏置功率源關閉的第二時間。
9. 如請求項5所述的半導體結構的形成方法，其中所述射頻功率源以脈衝的方式輸出射頻功率，所述射頻功率源輸出的一個脈衝週期內，所述射頻功率源打開的時間為第三時間，所述射頻功率源關閉的時間為第四時間，第三時間與第三時間和第四時間之和的比值為第二占空比，等離子體刻蝕過程中，所述第二占空比保持不變。
10. 如請求項9所述的半導體結構的形成方法，其中所述射頻功率源輸出脈衝的頻率等於偏置功率源輸出脈衝的頻率。
11. 如請求項10所述的半導體結構的形成方法，其中所述射頻功率源輸出脈衝的頻率和偏置功率源輸出脈衝的頻率小於等於50千赫茲。
12. 如請求項10所述的半導體結構的形成方法，其中所述偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比。
13. 如請求項12所述的半導體結構的形成方法，其中所述第一占空比範圍為10%~80%，所述第二占空比範圍為30%~90%。
14. 如請求項12所述的半導體結構的形成方法，其中所述進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，相對應的所述偏置功率源也打開。
15. 如請求項12所述的半導體結構的形成方法，其中所述進行等離子體刻蝕時，當射頻功率源打開，電離刻蝕氣體，所述偏置功率源滯後射頻功率源一段時間打開。
16. 如請求項15所述的半導體結構的形成方法，其中所述偏置功率源滯後打開的時間小於等於所述射頻功率源打開的第三時間。
17. 如請求項1所述的半導體結構的形成方法，其中所述介質層的材料為低K介電材料或超低K介電材料，所述第一掩膜層的材料為氮化鈦。
18. 如請求項17所述的半導體結構的形成方法，其中所述介質層的厚度大於200納米，所述第一掩膜層的厚度小於60納米。
19. 如請求項18所述的半導體結構的形成方法，其中所述雙大馬士革結構的形成過程為：刻蝕所述第一掩膜層，形成暴露介質層表面的第一子開口；在第一掩膜層上形成光刻膠層，光刻膠層填充滿所述第一子開口，圖形化所述光刻膠層，形成第二子開口，第二子開口的位置與第一子開口的位置相對應，第二子開口暴露介質層表面，第二子開口的寬度小於第一子開口的寬度；沿第二子開口，採用等離子體刻蝕所述介質層，形成貫穿所述介質層的第一子通孔；去除所述圖形化的光刻膠層；沿第二子開口，採用等離子體刻蝕部分所述介質層，形成第一子凹槽，所述第一子通孔和第一子凹槽構成雙大馬士革結構。
20. 如請求項1所述的半導體結構的形成方法，其中所述介質層為多層堆疊結構，包括：第一介質層、位於第一介質層表面的第二掩膜層、位於第二掩膜層表面的第二介質層，所述第二掩膜層中具有暴露第一介質層表面的第三子開口，第二介質層填充滿所述第三子開口。
21. 如請求項20所述的半導體結構的形成方法，其中所述第一介質層和第二介質層的材料為低K介電材料、超低K介電材料或氧化矽，所述第二掩膜層的材料為氮化矽、氮氧化矽、碳化矽或碳氮化矽，所述第一掩膜層的材料為光刻膠或無定形碳。
22. 如請求項21所述的半導體結構的形成方法，其中所述雙大馬士革結構的形成過程為：以第一掩膜層為掩膜，採用等離子體刻蝕所述第一介質層，形成第二子凹槽，第二子凹槽暴露第二掩膜層表面，第二子凹槽的位置與第三子開口的位置相對應，第一子凹槽的寬度大於第三子開口的寬度；沿第三子開口，採用等離子體刻蝕所述第二介質層，形成貫穿所述第二介質層的第二子通孔，所述第二子凹槽和第二子通孔構成凹槽。