TW201403704A

TW201403704A - 半導體結構的形成方法

Info

Publication number: TW201403704A
Application number: TW101151248A
Authority: TW
Inventors: zhao-xiang Wang; Jie Liang
Original assignee: Advanced Micro Fab Equip Inc
Priority date: 2012-07-05
Filing date: 2012-12-28
Publication date: 2014-01-16
Also published as: TWI514466B; CN102738074A; CN102738074B

Abstract

一種半導體結構的形成方法，包括步驟：提供基底，在所述基底上形成氮化矽層和氧化矽層交替分佈的多層堆疊結構；對所述堆疊結構進行等離子體刻蝕，偏置功率源以脈衝的方式輸出偏置功率，當偏置功率源打開時，刻蝕部分所述堆疊結構，形成刻蝕孔，當偏置功率源關閉時，在已形成的刻蝕孔的側壁和底部形成聚合物，重複偏置功率源打開和偏置功率源關閉的過程，直至形成通孔，刻蝕步驟和聚合物形成步驟交替進行，刻蝕形成部分深度的刻蝕孔後，會相應的在刻蝕孔的側壁形成聚合物，後續沿刻蝕孔繼續刻蝕堆疊結構時，保護已形成的刻蝕孔不會被過刻蝕，從而使最終形成的通孔保持垂直的側壁形貌。

Description

半導體結構的形成方法

本發明關於一種半導體的製作，特別是關於一種半導體結構的形成方法。

隨著積體電路向次微米尺寸發展，器件的密集程度和技術的複雜程度不斷增加，對技術過程的嚴格控制變得更為重要。其中，通孔作為多層金屬層間互連以及器件有源區與外界電路之間的連接的通道，由於其在器件結構組成中具有的重要作用，使得通孔的形成技術歷來為本領域技術人員所重視。

圖1~圖3為習知通孔形成過程的結構示意圖。

參考圖1，提供半導體襯底100，在所述半導體襯底上形成待刻蝕材料層101，所述待刻蝕材料層101為單層結構或多層堆疊結構，例如：所述待刻蝕材料層101為氮化矽層和氧化矽層交替分佈的多層堆疊結構；在所述待刻蝕材料層101表面形成掩膜層102，所述掩膜層102具有暴露待刻蝕材料層101表面的開口103。

參考圖2，採用等離子體刻蝕技術，沿開口103刻蝕所述待刻蝕材料層101，形成通孔104，等離子體刻蝕採用的氣體為CF₄或C₄F₈。

然而，在實際的生產發現，隨著器件的尺寸的縮小，通孔的尺寸也隨之縮小，尤其是採用習知的等離子體刻蝕技術在形成具有高的深寬比的通孔時，容易使形成的通孔104的側壁具有如圖3所述的波浪形缺陷。

更多關於通孔的形成方法，請參考公開號為US2009/0224405A1的美國專利。

本發明解決的問題是提供一種半導體結構的形成方法，使形成通孔的側壁具有較好的形貌。

為解決上述問題，本發明提供了一種半導體結構的形成方法，包括步驟：提供基底，在所述基底上形成氮化矽層和氧化矽層交替分佈的多層堆疊結構；對所述堆疊結構進行等離子體刻蝕，偏置功率源以脈衝的方式輸出偏置功率，當偏置功率源打開時，刻蝕部分所述堆疊結構，形成刻蝕孔，當偏置功率源關閉時，在已形成的刻蝕孔的側壁和底部形成聚合物，重複偏置功率源打開和偏置功率源關閉的過程，直至形成通孔。

可選的，所述堆疊結構的厚度大於等於1微米。

可選的，所述氮化矽層和氧化矽層交替分佈的次數大於等於8次。

可選的，所述等離子體刻蝕採用的氣體為碳氟氣體、碳氟氫氣體、氧氣和氬氣。

可選的，所述碳氟氣體為C₄F₈、C₄F₆中的一種或幾種，所述碳氟氫氣體為CHF₃、CH₂F₂、CH₃F中的一種或幾種。

可選的，所述等離子體刻蝕的射頻功率源功率為500~4000瓦，射頻頻率為60~120兆赫茲，偏置功率源功率為2000~8000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~100毫托耳。

可選的，所述偏置功率源打開和關閉的頻率小於50千赫茲。

可選的，所述等離子體刻蝕的一個脈衝週期內，所述偏置功率源打開的時間為第一時間，所述偏置功率源關閉的時間為第二時間，第一時間與第一時間和第二時間之和的比值為占空比，等離子體刻蝕過程中，所述占空比保持不變。

可選的，所述占空比的範圍為10%~90%。

可選的，所述等離子體刻蝕的一個脈衝週期內，所述偏置功率源打開的時間為第一時間，所述偏置功率源關閉的時間為第二時間，第一時間與第一時間和第二時間之和的比值為占空比，等離子體刻蝕過程中，所述占空比逐漸減小，每個脈衝週期內第一時間和第二時間之和保持不變。

可選的，等離子體刻蝕過程中，所述占空比隨著刻蝕時間的增大逐漸減小。

可選的，等離子體刻蝕過程中，所述占空比隨著通孔刻蝕深度的增加逐漸減小。

可選的，所述占空比的減小為階梯式的減小。

可選的，所述占空比階梯式減小時，相鄰階梯間的占空比的減小幅度相同或不同。

可選的，所述占空比從90%逐漸減小到10%。

可選的，進行等離子體刻蝕時，首先採用占空比不變的等離子體刻蝕所述堆疊結構，形成第一刻蝕孔，接著沿第一刻蝕孔，採用占空比不斷減小的等離子體刻蝕堆疊結構，形成第二刻蝕孔，第一刻蝕孔和第二刻蝕孔構成通孔。

可選的，所述第一刻蝕孔的深度為通孔深度的30%~60%。

可選的，對所述堆疊結構進行等離子體刻蝕之前，採用連續等離子體刻蝕技術刻蝕所述堆疊結構，形成第三刻蝕孔，接著沿第三刻蝕孔對堆疊結構進行偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕，形成第四刻蝕孔，第三刻蝕孔和第四刻蝕孔構成通孔。

可選的，所述第三刻蝕孔的深度為通孔深度的10%~50%。

可選的，所述偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕為占空比不變的等離子體刻蝕或占空比不斷減小的等離子體刻蝕。

可選的，所述通孔的深寬比為15：1~100：1。

可選的，所述堆疊結構的表面還形成有掩膜層。

與習知技術相比，本發明技術方案具有以下優點：採用偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕技術刻蝕氮化矽層和氧化矽層交替分佈的多層堆疊結構，形成通孔，由於刻蝕步驟和聚合物形成步驟交替進行，刻蝕形成部分深度的刻蝕孔後，會相應的在刻蝕孔的側壁形成聚合物，後續沿刻蝕孔繼續刻蝕堆疊結構時，保護已形成的刻蝕孔不會被過刻蝕，從而使最終形成的通孔保持垂直的側壁形貌。

進一步，採用占空比不斷減小的等離子體刻蝕，隨著刻蝕過程的進行，由於占空比的不斷減小，一個脈衝週期內，偏置功率源打開的時間變短，即刻蝕步驟的時間在減少，聚合物形成步驟的時間在增加，從而保證刻蝕孔深度增加時，刻蝕孔的側壁形成一定量的聚合物。

更進一步，採用占空比不變的等離子體刻蝕形成的第一刻蝕孔，接著採用占空比不斷減小的等離子體刻蝕沿第一刻蝕孔繼續刻蝕堆疊結構，直至形成通孔，在使形成的通孔的側壁具有較好的形貌，減小了通孔的刻蝕時間，提高了效率。

再進一步，採用連續等離子刻蝕形成第三刻蝕孔後，接著採用偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕沿第三刻蝕孔刻蝕堆疊結構，直至形成通孔，使形成的通孔具有較好的側壁形貌的同時，減少可刻蝕時間，提高了效率。

100‧‧‧半導體襯底

101‧‧‧待刻蝕材料層

102‧‧‧掩膜層

103‧‧‧開口

104‧‧‧通孔

200‧‧‧基底

201‧‧‧氮化矽層

202‧‧‧氧化矽層

203‧‧‧掩膜層

204‧‧‧堆疊結構

205‧‧‧開口

206‧‧‧刻蝕孔

207‧‧‧聚合物

208‧‧‧通孔

300‧‧‧基底

301‧‧‧氮化矽層

302‧‧‧氧化矽層

303‧‧‧掩膜層

304‧‧‧堆疊結構

305‧‧‧開口

306‧‧‧刻蝕孔

307‧‧‧聚合物

308‧‧‧通孔

400‧‧‧基底

401‧‧‧氮化矽層

402‧‧‧氧化矽層

403‧‧‧掩膜層

404‧‧‧堆疊結構

405‧‧‧開口

406‧‧‧第一刻蝕孔

407‧‧‧聚合物

408‧‧‧通孔

500‧‧‧基底

501‧‧‧氮化矽層

502‧‧‧氧化矽層

503‧‧‧掩膜層

504‧‧‧堆疊結構

505‧‧‧開口

506‧‧‧第三刻蝕孔

507‧‧‧聚合物

508‧‧‧通孔

圖1~圖3為習知通孔形成過程的結構示意圖；圖4為本發明第一實施例半導體結構的形成方法的流程示意圖；圖5~圖8為本發明第一實施例半導體結構的形成過程的剖面結構示意圖；圖9為本發明第二實施例半導體結構的形成方法的流程示意圖；圖10~13為本發明第二實施例半導體結構形成過程的剖面結構示意圖；圖14為本發明第三實施例半導體結構的形成方法的流程示意圖；圖15~圖17為本發明第三實施例半導體結構的形成過程的剖面結構示意圖；圖18為本發明第四實施例半導體結構的形成方法的流程示意圖；圖19~圖21為本發明第四實施例半導體結構的形成過程的剖面結構示意圖。

發明人在習知採用等離子刻蝕形成通孔的過程中發現，隨著刻蝕的通孔的深寬比的不斷變大，進入到刻蝕孔內的活性刻蝕成分會越來越少，會導致刻蝕的速率越來越慢，這時需要提高偏置功率來促進刻蝕孔內的氣體的交換，以增加刻蝕孔的刻蝕速率，但是隨著刻蝕深度的增加，活性刻蝕成分會對孔的側壁造成過刻蝕，特別是在氮化矽和氧化矽的交替分佈的多層堆疊結構中，對氧化矽層的刻蝕偏向於反應離子刻蝕，即先在氧化層表面形成氟碳的聚合物，然後等離子體中的正離子物理轟擊提供能量，使聚合物與氧化矽進行反應，完成刻蝕，而對氮化矽層的刻蝕則偏向於化學刻蝕，主要是通過含氟的自由基刻蝕氮化矽層，因此採用習知的等離子體刻蝕技術刻蝕氮化矽和氧化矽的交替分佈的多層堆疊結構時，隨著刻蝕孔刻蝕深度的增加，氮化矽層的過刻蝕現象會加重，從而形成波浪形的通孔側壁形貌，後續形成金屬互連結構時，影響互連結構的穩定性。

為此發明人提出一種半導體結構的形成方法，參考圖4，圖4為本發明第一實施例半導體結構的形成方法的流程示意圖，包括：步驟S21，提供基底，在所述基底上形成氮化矽層和氧化矽層交替分佈的多層堆疊結構，在所述堆疊結構表面形成掩膜層，所述掩膜層具有暴露堆疊結構表面的開口；步驟S22，對所述堆疊結構進行等離子體刻蝕，偏置功率源以脈衝的方式輸出偏置功率，所述等離子體刻蝕為占空比保持不變的等離子體刻蝕，當偏置功率源打開時，刻蝕部分所述堆疊結構，形成刻蝕孔，當偏置功率源關閉時，在已形成的刻蝕孔的側壁和底部形成聚合物，重複偏置功率源打開和偏置功率源關閉的過程，直至形成通孔。

圖5~圖8為本發明第一實施例半導體結構的形成過程的剖面結構示意圖。

參考圖5，提供基底200，在所述基底200上形成氮化矽層201和氧化矽層202交替分佈的多層堆疊結構204，在所述堆疊結構204表面形成掩膜層203，所述掩膜層203具有暴露堆疊結構204表面的開口205。

所述基底200為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、氮化鎵襯底其中的一種。所述基底200內形成有離子摻雜區、矽通孔等(圖中未示出)；所述基底200上還可以形成電晶體、電阻、電容、記憶體等半導體器件(圖中未示出)。

在本發明的其他實施例中，所述基底200上還形成有一層或多層層間介質層(圖中未示出)，所述層間介質層的材料為氧化矽、低K介電材料或超低K介電材料，所述介質層中形成有金屬互連線、導電插塞等半導體結構。

所述堆疊結構204為氮化矽層201和氧化矽層202交替分佈的多層結構，本實施例中，形成堆疊結構204具體過程為：在基底表面形成第一氮化矽層，接著在第一氮化矽層表面形成第一氧化矽層，然後在第一氧化矽層表面形成第二氮化矽層，在第二氮化矽層表面形成第二氧化矽層，依次類推，多次交替後，形成堆疊結構204。所述堆疊結構204的厚度大於等於1微米，所述氮化矽層201和氧化矽層202的交替的次數大於等於8次。所述堆疊結構用於DRAM元件，採用多層堆疊結構可以增加材料的K值，從而改進電容器存儲電子的性能。

在本發明的其他實施例中，形成交疊結構時，所述氮化矽層位於氧化矽層表面。

所述掩膜層203的材料為無定形碳或光刻膠，作為後續刻蝕堆疊結構204時的掩膜，通過圖形化所述掩膜層203在掩膜層203中形成暴露堆疊結構204表面的開口205，所述開口205的位置與後續堆疊結構204中形成的通孔的位置相對應。

參考圖6，對所述堆疊結構204進行等離子體刻蝕，偏置功率源以脈衝的方式週期性的輸出偏置功率，即偏置功率源間隔的打開或關閉，偏置功率源打開時有偏置功率輸出，偏置功率源關閉時沒有偏置功率輸出，偏置功率源打開和相鄰的關閉的過程為一個脈衝週期，所述偏置功率源打開的時間為第一時間，所述偏置功率源關閉的時間為第二時間，第一時間與第一時間和第二時間之和的比值為占空比，本實施例中，等離子體刻蝕過程中，每一個脈衝週期中所述占空比保持不變，即所述等離子體刻蝕為占空比保持不變的等離子體刻蝕。本實施例中，等離子體刻蝕時，射頻功率源以連續的方式輸出射頻功率，在本發明的其他實施例中，射頻功率源以脈衝的方式輸出射頻功率。

需要說明的是，本實施例以及後續實施例中進行等離子體刻蝕採用的刻蝕裝置可以是電感耦合等離子體刻蝕裝置(ICP)也可以是電容耦合等離子體刻蝕裝置(CCP)，電感耦合等離子體刻蝕裝置和電容耦合等離子體刻蝕裝置提供的射頻功率源頻率大於等於27兆赫茲，偏置功率源頻率小於等於15兆赫茲。當所述刻蝕裝置為電容耦合等離子體刻蝕裝置時，射頻功率源可以施加在上電極上或者施加在上下電極上，用於產生射頻功率，電離刻蝕氣體，產生等離子體，並控制等離子體的密度；偏置功率源施加在下電極，用於產生偏置功率，影響鞘層特性(鞘層電壓或加速電壓)，並控制等離子體的能量分佈。當所述刻蝕裝置為電感耦合等離子體刻蝕裝置時，射頻功率源可以施加在電感線圈，用於產生射頻功率，電離刻蝕氣體，產生等離子體，並控制等離子體的密度；偏置功率源施加在下電極，用於產生偏置功率，影響鞘層特性(鞘層電壓或加速電壓)，並控制等離子體的能量分佈。

所述等離子體刻蝕的射頻功率源功率為500~4000瓦，射頻頻率為60~120兆赫茲，偏置功率源功率為2000~8000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~100毫托耳，所述偏置功率源打開和關閉的頻率小於50千赫茲，所述占空比的範圍為10%~90%，較佳的，所述占空比的範圍為40%~60%，在進行等離子體刻蝕時，在提高刻蝕效率的同時，保證已形成的刻蝕孔的側壁形成足量的聚合物，保護側壁不會被過刻蝕。

在等離子體刻蝕的一個脈衝週期內，包括刻蝕步驟和聚合物形成步驟，參考圖6，射頻功率電離刻蝕氣體形成等離子體，當偏置功率源打開時進行刻蝕步驟，刻蝕部分所述堆疊結構，形成刻蝕孔206，接著參考圖7，當偏置功率源關閉時，進行聚合物形成步驟，在已形成的刻蝕孔206的側壁和底部形成聚合物207，所述聚合物207在後續沿刻蝕孔206刻蝕堆疊結構204時保護刻蝕孔206的側壁不會被刻蝕到，底部的聚合物在後續刻蝕步驟中被去除。

所述等離子體刻蝕採用的氣體為碳氟氣體、碳氟氫氣體、氧氣(O₂)和氬氣(Ar)，所述碳氟氣體為C₄F₈、C₄F₆中的一種或幾種，所述碳氟氫氣體為CHF₃、CH₂F₂、CH₃F中的一種或幾種，CHF₃、CH₂F₂、CH₃F用於提高聚合物濃度，O₂用於控制聚合物的量，CO用於控制氟碳的比例，Ar用於形成正離子，提供反應的能量。

本實施例中所述等離子體刻蝕採用的氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂、CH₃F、O₂和Ar的混合氣體，以保證等離子體刻蝕過程中，在已形成的刻蝕孔側壁形成足夠的聚合物。射頻功率源打開，偏置功率源也打開時，進行刻蝕步驟，C₄F₆、C₄F₈、CHF₃、CH₂F₂、C_H3F等會被射頻功率電離生成氟自由基、中性的CF₂等分子碎片，同時也會生成一些正離子，如：CF₃ ⁺等，Ar也會失去電子生成Ar⁺正離子，正離子經過等離子體鞘層(plasma sheath)和偏置功率的加速，會轟擊待刻蝕材料，去除部分待刻蝕材料，同時F自由基也會和待刻蝕材料發生化學反應，去除部分待刻蝕材料；當射頻功率源保持打開，而偏置功率源關閉時，此時腔室內還存在刻蝕步驟殘留的部分活性基團或新形成活性基團，而中性的活性成分如CF₂等會複合生成氟碳聚合物沉積在刻蝕孔的側壁和底部表面，由於偏置功率源關閉，不存在加速電場或加速電場減小，正離子不會轟擊形成的聚合物或只會去除部分形成的聚合物，使形成的聚合物全部或部分得以保存，後續繼續刻蝕時保護已形成的刻蝕孔的側壁不會被過刻蝕。

參考圖8，重複上述刻蝕步驟和聚合物的形成步驟，沿刻蝕孔206(參考圖7)刻蝕所述堆疊結構204，直至形成通孔208。

所述通孔208的深寬比為15：1~100：1，形成高的深寬比的通孔208時，偏置功率源以脈衝的方式週期性的輸出偏置功率，偏置功率的占空比保持不變，由於刻蝕步驟和聚合物形成步驟交替進行，刻蝕形成部分深度的刻蝕孔後，會相應的在刻蝕孔的側壁形成聚合物，後續沿刻蝕孔繼續刻蝕堆疊結構時，保護已形成的刻蝕孔不會被過刻蝕，從而使最終形成的通孔208保持垂直的側壁形貌。

第二實施例

參考圖9，圖9為本發明第二實施例半導體結構的形成方法的流程示意圖，包括：步驟S31，提供基底，在所述基底上形成氮化矽層和氧化矽層交替分佈的多層堆疊結構，在所述堆疊結構表面形成掩膜層，所述掩膜層具有暴露堆疊結構表面的開口；步驟S32，對所述堆疊結構進行等離子體刻蝕，偏置功率源以脈衝的方式輸出偏置功率，所述等離子體刻蝕為占空比不斷減小的等離子體刻蝕，當偏置功率源打開時，刻蝕部分所述堆疊結構，形成刻蝕孔，當偏置功率源關閉時，在已形成的刻蝕孔的側壁和底部形成聚合物，重複偏置功率源打開和偏置功率源關閉的過程，直至形成通孔。

圖10~13為本發明第二實施例半導體結構形成過程的剖面結構示意圖。

參考圖10，提供基底300，在所述基底300上形成氮化矽層301和氧化矽層302交替分佈的多層堆疊結構304，在所述堆疊結構304表面形成掩膜層303，所述掩膜層303具有暴露堆疊結構304表面的開口305。

所述基底300為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、氮化鎵襯底其中的一種。所述基底300內形成有離子摻雜區、矽通孔(圖中未示出)等；所述基底300上還可以形成電晶體、電阻、電容、記憶體等半導體器件(圖中未示出)。

在本發明的其他實施例中，所述基底300上還形成有一層或多層層間介質層(圖中未示出)，所述層間介質層的材料為氧化矽、低K介電材料或超低K介電材料，所述介質層中形成有金屬互連線、導電插塞等半導體結構。

所述堆疊結構304為氮化矽層301和氧化矽層302交替分佈的多層結構，本實施例中，形成堆疊結構304具體過程為：先在基底表面形成第一氮化矽層，接著在第一氮化矽層表面形成第一氧化矽層，然後在第一氧化矽層表面形成第二氮化矽層，在第二氮化矽層表面形成第二氧化矽層，依次類推，多次交替後，形成堆疊結構304。所述堆疊結構304的厚度大於等於1微米，所述氮化矽層301和氧化矽層302的交替的次數大於等於8次。

參考圖11，對所述堆疊結構304進行等離子體刻蝕，偏置功率源以脈衝的方式週期性的輸出偏置功率，偏置功率源打開時有偏置功率輸出，偏置功率源關閉時沒有偏置功率輸出，偏置功率源打開和相鄰的關閉的過程為一個脈衝週期，所述偏置功率源打開的時間為第一時間，所述偏置功率源關閉的時間為第二時間，第一時間與第一時間和第二時間之和的比值為占空比。本實施例中，等離子體刻蝕過程中，所述偏置功率源輸出脈衝的占空比逐漸減小，每個脈衝週期內第一時間和第二時間之和保持不變。本實施例中，等離子體刻蝕時，射頻功率源以連續的方式輸出射頻功率，在本發明的其他實施例中，射頻功率源以脈衝的方式輸出射頻功率。

採用第一實施例的占空比不變的等離子體刻蝕方法形成通孔時，發明人發現，隨著刻蝕孔深度的增加，刻蝕孔側壁形成的聚合物的量會逐漸減小，會影響通孔下部形成的形貌，因此本實施例中，採用占空比不斷減小的等離子體刻蝕，隨著刻蝕過程的進行，由於占空比的不斷減小，一個脈衝週期內，偏置功率源打開的時間變短，即刻蝕步驟的時間在減少，聚合物形成步驟的時間在增加，從而保證刻蝕孔深度增加時，刻蝕孔的側壁形成一定量的聚合物。

在本實施例中，占空比不斷減小的等離子體刻蝕過程中，所述占空比隨著刻蝕時間的增大逐漸減小，所述占空比的減小為階梯式的減小，所述占空比隨著刻蝕時間的增加從90%逐漸減小到10%，相鄰階梯間的占空比的減小幅度相同或不同，採用這種方式控制過程簡單，且刻蝕孔側壁的聚合物具有較好的均勻性。具體的，將刻蝕時間分成T₁、T₂.....T_N個時間段，每個時間段可以相等也可以不等，相應的每個時間段對應占空比為A₁、A₂.....A_N，A₁>A₂>.....A_N。

在本發明其他實施例中，占空比不斷減小的等離子體刻蝕過程中，所述占空比隨著通孔刻蝕深度的增加逐漸減小。所述占空比的減小為階梯式的減小，所述占空比隨著刻蝕深度的增加從90%逐漸減小到10%，相鄰階梯間的占空比的減小幅度相同或不同，採用這種方式控制比較精確，使刻蝕孔側壁的聚合物具有較好的均勻性。具體的，將通孔的刻蝕深度分成T₁、T₂.....T_N個深度段，每個深度段可以相等也可以不等，相應的每個深度段對應占空比為A₁、A₂.....A_N，A₁>A₂>.....A_N，較佳的，每個深度段的距離相等，相鄰占空比的減小幅度也相等。

所述占空比不斷減小的等離子體刻蝕的射頻功率源功率為500~4000瓦，射頻頻率為60~120兆赫茲，偏置功率源功率為2000~8000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~100毫托耳，所述偏置功率源打開和關閉的頻率小於50千赫茲，在進行等離子體刻蝕時，在提高刻蝕效率的同時，保證已形成的刻蝕孔的側壁形成足量的聚合物，保護側壁不會被過刻蝕。

在占空比不斷減小的等離子體刻蝕的一個脈衝週期內，包括刻蝕步驟和聚合物形成步驟，參考圖11，射頻功率電離刻蝕氣體形成等離子體，當偏置功率源打開時，進行刻蝕步驟，刻蝕部分所述堆疊結構，形成刻蝕孔306，接著參考圖12，當偏置功率源關閉時，進行聚合物形成步驟，在已形成的刻蝕孔306的側壁和底部形成聚合物307，所述聚合物307在後續沿刻蝕孔306刻蝕堆疊結構304時保護刻蝕孔306的側壁不會被刻蝕到。

所述占空比不斷減小的等離子體刻蝕採用的氣體為碳氟氣體、碳氟氫氣體、氧氣(O₂)和氬氣(Ar)，所述碳氟氣體為C₄F₈、C₄F₆中的一種或幾種，所述碳氟氫氣體為CHF₃、CH₂F₂、CH₃F中的一種或幾種，CHF₃、CH₂F₂、CH₃F用於提高聚合物濃度，O₂用於控制聚合物的量，CO用於控制氟碳的比例，Ar用於形成正離子，提供反應的能量。

本實施例中所述占空比不斷減小的等離子體刻蝕採用的氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂、CH₃F、O₂和Ar的混合氣體，以保證等離子體刻蝕過程中，在已形成的刻蝕孔側壁形成足夠的聚合物。射頻功率源打開，偏置功率源也打開時，進行刻蝕步驟，C₄F₈、C₄F₆、CHF₃、CH₂F₂、CH₃F等會被射頻功率電離生成氟自由基、中性的CF₂等分子碎片，同時也會生成一些正離子，如：CF₃ ⁺等，Ar也會失去電子生成Ar⁺正離子，正離子經過等離子體鞘層(plasma sheath)和偏置功率的加速，會轟擊待刻蝕材料，去除部分待刻蝕材料，同時F自由基也會和待刻蝕材料發生化學反應，去除部分待刻蝕材料；當射頻功率源保持打開，而偏置功率源關閉時，此時腔室內還存在刻蝕步驟殘留的部分活性基團或新形成活性基團，而中性的活性成分如CF₂等會複合生成氟碳聚合物沉積在刻蝕孔的側壁和底部表面，由於偏置功率源關閉，不存在加速電場或加速電場減小，正離子不會轟擊形成的聚合物或只會去除部分形成的聚合物，使形成的聚合物全部或部分得以保存，後續繼續刻蝕時保護已形成的刻蝕孔的側壁不會被過刻蝕。本實施例中，偏置功率的占空比不斷減小，偏置功率的一個脈衝週期內，第一時間會逐漸減少，第二時間會逐漸的增大，因此，等離子體刻蝕時，刻蝕步驟的時間會逐漸少，聚合物形成步驟的時間會逐漸增加，從而保證刻蝕孔深度增加時，刻蝕孔的側壁形成足夠的聚合物，並使形成的聚合物保持一定的均勻性，保護已形成的刻蝕孔不會被過刻蝕，從而使最終形成的通孔保持垂直的側壁形貌。

參考圖13，重複上述刻蝕步驟和聚合物的形成步驟，沿刻蝕孔306(參考圖12)刻蝕所述堆疊結構304，直至形成通孔308。

所述通孔308的深寬比為15：1~100：1，採用等離子體刻蝕形成高的深寬比的通孔308時，由於刻蝕步驟和聚合物形成步驟交替進行，並且在刻蝕的過程中，偏置功率源輸出脈衝的占空比不斷減小，一個脈衝週期內，偏置功率源打開的時間變短，即刻蝕步驟的時間在減少，聚合物形成步驟的時間在增加，從而保證刻蝕孔深度增加時，刻蝕孔的側壁形成足夠的聚合物，並使形成的聚合物保持一定的均勻性，保護已形成的刻蝕孔不會被過刻蝕，從而使最終形成的通孔308保持垂直的側壁形貌。

第三實施例

參考圖14，圖14為本發明第三實施例半導體結構的形成方法的流程示意圖，包括：步驟S41，提供基底，在所述基底上形成氮化矽層和氧化矽層交替分佈的多層堆疊結構，在所述堆疊結構表面形成掩膜層，所述掩膜層具有暴露堆疊結構表面的開口；步驟S42，採用占空比不變的等離子體刻蝕所述堆疊結構，形成第一刻蝕孔；步驟S43，沿第一刻蝕孔，採用占空比不斷減小的等離子體刻蝕堆疊結構，形成第二刻蝕孔，第一刻蝕孔和第二刻蝕孔構成通孔。

圖15~圖17為本發明第三實施例半導體結構的形成過程的剖面結構示意圖。

參考圖15，提供基底400，在所述基底400上形成氮化矽層401和氧化矽層402交替分佈的多層堆疊結構404，在所述堆疊結構404表面形成掩膜層403，所述掩膜層403具有暴露堆疊結構404表面的開口405。

所述基底400為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、氮化鎵襯底其中的一種。所述基底400內形成有離子摻雜區、矽通孔(圖中未示出)等；所述基底400上還可以形成電晶體、電阻、電容、記憶體等半導體器件(圖中未示出)。

在本發明的其他實施例中，所述基底400上還形成有一層或多層層間介質層(圖中未示出)，所述層間介質層的材料為氧化矽、低K介電材料或超低K介電材料，所述介質層中形成有金屬互連線、導電插塞等半導體結構。

所述堆疊結構404為氮化矽層401和氧化矽層402交替分佈的多層結構，本實施例中，形成堆疊結構404具體過程為：先在基底表面形成第一氮化矽層，接著在第一氮化矽層表面形成第一氧化矽層，然後在第一氧化矽層表面形成第二氮化矽層，在第二氮化矽層表面形成第二氧化矽層，依次類推，多次交替後，形成堆疊結構404。所述堆疊結構404的厚度大於等於1微米，所述氮化矽層401和氧化矽層402的交替的次數大於等於8次。

參考圖16，沿所述開口405，採用占空比不變的等離子體刻蝕所述堆疊結構404，形成第一刻蝕孔406。

所述占空比不變的等離子體刻蝕的射頻功率源功率為500~4000瓦，射頻頻率為60~120兆赫茲，偏置功率源功率為2000~8000 瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~100毫托耳，偏置功率源以脈衝的方式輸出偏置功率，刻蝕過程中，偏置功率的占空比保持不變，所述偏置功率源打開和關閉的頻率小於50千赫茲，所述占空比的範圍為10%~90%，較佳的，所述占空比的範圍為40%~60%，在進行等離子體刻蝕時，在提高刻蝕效率的同時，保證已形成的刻蝕孔的側壁形成足量的聚合物，保護側壁不會被過刻蝕。

所述占空比不變的等離子體刻蝕採用的氣體為碳氟氣體、碳氟氫氣體、氧氣(O₂)和氬氣(Ar)，所述碳氟氣體為C₄F₈、C₄F₆中的一種或幾種，所述碳氟氫氣體為CHF₃、CH₂F₂、CH₃F中的一種或幾種，CHF₃、CH₂F₂、CH₃F用於提高聚合物濃度，O₂用於控制聚合物的量，CO用於控制氟碳的比例，Ar用於形成正離子，提供反應的能量。

本實施例中所述占空比不斷的等離子體刻蝕採用的氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂、CH₃F、O₂和Ar的混合氣體，以保證等離子體刻蝕過程中，在已形成的刻蝕孔側壁形成足夠的聚合物。

採用占空比不變的等離子體刻蝕形成的第一刻蝕孔406，所述第一刻蝕孔406的刻蝕深度為通孔深度的30%~60%，第一刻蝕孔406的深度相對較淺，採用占空比不變的等離子體刻蝕形成第一刻蝕孔406的過程中側壁形成的聚合物足以保護側壁不會被過刻蝕，後續採用占空比不斷減小的等離子體刻蝕沿第一刻蝕孔406繼續刻蝕堆疊結構404，採用占空比不斷減小的等離子體刻蝕時，使後續形成的刻蝕孔的側壁形成足夠的聚合物，直至形成通孔，使形成的通孔的側壁具有較好的形貌，相比于本發明第三實施例直接採用占空比不斷減小的等離子體刻蝕方法，本實施例中，採用占空比不變的等離子體刻蝕和占空比不斷減小的等離子體刻蝕減小了通孔的刻蝕時間，刻蝕時間較短，提高了效率，並且形成的通孔具有較好的側壁形貌。

參考圖17，沿第一刻蝕孔406(參考圖16)，採用占空比不斷減小的等離子體刻蝕堆疊結構404，形成第二刻蝕孔，第一刻蝕孔和第二刻蝕孔構成通孔408。

所述通孔408的深寬比為15：1~100：1，由於隨著刻蝕孔的深度的增加，刻蝕孔側壁形成的聚合物會不斷減少，因此第二刻蝕孔的形成採用占空比不斷減小的等離子體刻蝕，隨著刻蝕過程的進行，由於占空比的不斷減小，一個脈衝週期內，偏置功率源打開的時間變短，即刻蝕步驟的時間在減少，聚合物形成步驟的時間在增加，從而保證刻蝕孔深度增加時，刻蝕孔的側壁形成一定量的聚合物407。

在本實施例中，占空比不斷減小的等離子體刻蝕過程中，所述占空比隨著刻蝕時間的增大逐漸減小，所述占空比的減小為階梯式的減小，所述占空比隨著刻蝕時間的增加從90%逐漸減小到10%，相鄰階梯間的占空比的減小幅度相同或不同，採用這種方式控制過程簡單，且刻蝕孔側壁的聚合物具有較好的均勻性。具體的，將刻蝕時間分成T₁、T₂.....T_N個時間段，每個時間段可以相等也可以不等，相應的每個時間段對應占空比為A₁、A₂.....A_N，A₁>A₂>.....A_N。較佳的，由於要刻蝕的第二刻蝕孔深度的減小，刻蝕形成第二刻蝕孔時，所述占空比從90%逐漸減小到50%，或者增大相鄰階梯間的占空比的變化幅度，以提高刻蝕和聚合物形成的效率。

在本發明其他實施例中，占空比不斷減小的等離子體刻蝕過程中，所述占空比隨著通孔刻蝕深度的增加逐漸減小。所述占空比的減小為階梯式的減小，所述占空比隨著刻蝕深度的增加從90%逐漸減小到10%，相鄰階梯間的占空比的減小幅度相同或不同，採用這種方式控制比較精確，使刻蝕孔側壁的聚合物具有較好的均勻性。具體的，將通孔的刻蝕深度分成T₁、T₂.....T_N個深度段，每個深度段可以相等也可以不等，相應的每個深度段對應占空比為A₁、A₂.....A_N，A₁>A₂>.....A_N。較佳的，由於要刻蝕的第二刻蝕孔深度的減小，刻蝕形成第二刻蝕孔時，所述占空比從90%逐漸減小到50%，或者減少刻蝕深度段的分段次數，抑或者增大相鄰階梯間的占空比的變化幅度，以提高刻蝕和聚合物形成的效率。

本實施例中所述占空比不斷減小的等離子體刻蝕採用的氣體為碳氟氣體、碳氟氫氣體、氧氣(O₂)和氬氣(Ar)，所述碳氟氣體為C₄F₈、C₄F₆中的一種或幾種，所述碳氟氫氣體為CHF₃、CH₂F₂、CH₃F中的一種或幾種，CHF₃、CH₂F₂、CH₃F用於提高聚合物濃度，O₂用於控制聚合物的量，CO用於控制氟碳的比例，Ar用於形成正離子，提供反應的能量。

本實施例中所述占空比不斷減小的等離子體刻蝕採用的氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂、CH₃F、O₂和Ar的混合氣體，以保證等離子體刻蝕過程中，在已形成的刻蝕孔側壁形成足夠的聚合物。

第四實施例

參考圖18，圖18為本發明第四實施例半導體結構的形成方法的流程示意圖，包括：步驟S51，提供基底，在所述基底上形成氮化矽層和氧化矽層交替分佈的多層堆疊結構，在所述堆疊結構表面形成掩膜層，所述掩膜層具有暴露堆疊結構表面的開口；步驟S52，採用連續的等離子體刻蝕技術刻蝕所述堆疊結構，形成第三刻蝕孔；步驟S53，接著沿第三刻蝕孔對堆疊結構進行偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕，形成第四刻蝕孔，第三刻蝕孔和第四刻蝕孔構成通孔。

圖19~圖21為本發明第四實施例半導體結構的形成過程的剖面結構示意圖。

參考圖19，提供基底500，在所述基底500上形成氮化矽層501和氧化矽層502交替分佈的多層堆疊結構504，在所述堆疊結構504表面形成掩膜層503，所述掩膜層503具有暴露堆疊結構504表面的開口505。

所述基底500為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、氮化鎵襯底其中的一種。所述基底500內形成有離子摻雜區、矽通孔(圖中未示出)等；所述基底500上還可以形成電晶體、電阻、電容、記憶體等半導體器件(圖中未示出)。

在本發明的其他實施例中，所述基底500上還形成有一層或多層層間介質層(圖中未示出)，所述層間介質層的材料為氧化矽、低K介電材料或超低K介電材料，所述介質層中形成有金屬互連線、導電插塞等半導體結構。

所述堆疊結構504為氮化矽層501和氧化矽層502交替分佈的多層結構，本實施例中，形成堆疊結構504具體過程為：先在基底表面形成第一氮化矽層，接著在第一氮化矽層表面形成第一氧化矽層，然後在第一氧化矽層表面形成第二氮化矽層，在第二氮化矽層表面形成第二氧化矽層，依次類推，多次交替後，形成堆疊結構504。所述堆疊結構504的厚度大於等於1微米，所述氮化矽層501和氧化矽層502的交替的次數大於等於8次。

參考圖20，採用等離子體刻蝕技術刻蝕所述堆疊結構504，形成第三刻蝕孔506。

所述等離子刻蝕為習知的常規等離子刻蝕(連續等離子刻蝕)，偏置功率源和射頻功率源均是連續的輸出偏置功率和射頻功率，採用習知的常規的等離子刻蝕的刻蝕堆疊結構504是連續的刻蝕過程，相比於偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕，刻蝕時間短，刻蝕效率高。

所述第三刻蝕孔506的深度為後續形成的通孔深度的10%~50%，由於第三刻蝕孔506的深度相對較淺，因此採用常規等離子刻蝕形成第三刻蝕孔506時，刻蝕過程對第三刻蝕孔506側壁的損傷忽略不計。

採用常規等離子刻蝕形成第三刻蝕孔506後，後續沿第三刻蝕孔506採用偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕技術刻蝕所述堆疊結構，直至形成通孔，採用偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕技術刻蝕堆疊結構時會在第三刻蝕孔506和後續形成的刻蝕孔側壁形成聚合物，從而防止偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕時，對第三刻蝕孔506和後續形成的刻蝕孔側壁的過刻蝕，使形成的通孔具有較好的側壁形貌的同時，減少了刻蝕時間，提高了效率。

參考圖21，沿第三刻蝕孔506(參考圖20)對堆疊結構504進行偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕，形成第四刻蝕孔，第三刻蝕孔506和第四刻蝕孔構成通孔508。

所述通孔508的深寬比為15：1~100：1，採用偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕技術刻蝕堆疊結構504時會在第三刻蝕孔506和第四刻蝕孔的側壁形成聚合物507，從而防止等離子體刻蝕時，對第三刻蝕孔506和第四刻蝕孔側壁的過刻蝕，使形成的通孔508具有較好的側壁形貌。

所述偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕採用的氣體為碳氟氣體、碳氟氫氣體、氧氣(O₂)和氬氣(Ar)，所述碳氟氣體為C₄F₈、C₄F₆中的一種或幾種，所述碳氟氫氣體為CHF₃、CH₂F₂、CH₃F中的一種或幾種，CHF₃、CH₂F₂、CH₃F用於提高聚合物濃度，O₂用於控制聚合物的量，CO用於控制氟碳的比例，Ar用於形成正離子，提供反應的能量。

本實施例中所述偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕採用的氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂、CH₃F、O₂和Ar的混合氣體，以保證等離子體刻蝕過程中，在已形成的刻蝕孔側壁形成足夠的聚合物。

所述偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕是指刻蝕時，偏置功率源以脈衝的方式輸出偏置功率，所述等離子體刻蝕為占空比不變的等離子體刻蝕或者占空比不斷減小的等離子體刻蝕，即偏置功率源輸出脈衝的占空比保持不變或不斷減小。

所述占空比不變的等離子體刻蝕的射頻功率源功率為500~4000瓦，射頻頻率為60~120兆赫茲，偏置功率源功率為2000~8000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~100毫托耳，偏置功率源輸出脈衝的占空比保持不變，所述偏置功率源打開和關閉的頻率小於50千赫茲，所述偏置功率源輸出脈衝的占空比的範圍為10%~90%，較佳的，所述占空比的範圍為40%~60%，在進行等離子體刻蝕時，在提高刻蝕效率的同時，保證已形成的刻蝕孔的側壁形成足量的聚合物，保護側壁不會被過刻蝕。

所述占空比不斷減小的等離子體刻蝕過程中，偏置功率源輸出脈衝的占空比不斷減小，所述占空比隨著刻蝕時間的增大逐漸減小，所述占空比的減小為階梯式的減小，所述占空比隨著刻蝕時間的增加從90%逐漸減小到10%，相鄰階梯間的占空比的減小幅度相同或不同，採用這種方式控制過程簡單，且刻蝕孔側壁的聚合物具有較好的均勻性。具體的，將刻蝕時間分成T1、T2.....TN個時間段，每個時間段可以相等也可以不等，相應的每個時間段對應占空比為A1、A2.....AN，A1>A2>.....AN。較佳的，由於要刻蝕的第二刻蝕孔深度的減小，刻蝕形成第二刻蝕孔時，所述占空比從90%逐漸減小到50%，或者減少刻蝕時間段的分段次數，抑或者增大相鄰階梯間的占空比的變化幅度，以提高刻蝕和聚合物形成的效率。

在本發明其他實施例中，所述占空比不斷減小的等離子體刻蝕過程中，所述占空比隨著通孔刻蝕深度的增加逐漸減小。所述占空比的減小為階梯式的減小，所述占空比隨著刻蝕深度的增加從90%逐漸減小到10%，相鄰階梯間的占空比的減小幅度相同或不同，採用這種方式控制比較精確，使刻蝕孔側壁的聚合物具有較好的均勻性。具體的，將通孔的刻蝕深度分成T₁、T₂.....T_N個深度段，每個深度段可以相等也可以不等，相應的每個深度段對應占空比為A₁、A₂.....A_N，A₁>A₂>.....A_N。較佳的，由於要刻蝕的第二刻蝕孔深度的減小，刻蝕形成第二刻蝕孔時，所述占空比從90%逐漸減小到50%，或者減少刻蝕深度段的分段次數，抑或者增大相鄰階梯間的占空比的變化幅度，以提高刻蝕和聚合物形成的效率。

綜上，本發明實施例提供的半導體結構的形成方法，採用偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕技術刻蝕氮化矽層和氧化矽層交替分佈的多層堆疊結構，形成通孔，由於刻蝕步驟和聚合物形成步驟交替進行，刻蝕形成部分深度的刻蝕孔後，會相應的在刻蝕孔的側壁形成聚合物，後續沿刻蝕孔繼續刻蝕堆疊結構時，保護已形成的刻蝕孔不會被過刻蝕，從而使最終形成的通孔保持垂直的側壁形貌。

更進一步，採用占空比不變的等離子體刻蝕形成的第一刻蝕孔，接著採用占空比不斷減小的等離子體刻蝕沿第一刻蝕孔繼續刻蝕堆疊結構，直至形成通孔，使形成的通孔的側壁具有較好的形貌，減小了通孔的刻蝕時間，提高了效率。

再進一步，採用常規等離子刻蝕形成第三刻蝕孔後，接著採用偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕沿第三刻蝕孔刻蝕堆疊結構，直至形成通孔，使形成的通孔具有較好的側壁形貌的同時，減少刻蝕時間，提高了效率。

本發明雖然已以較佳實施例公開如上，但其並不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和範圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬於本發明技術方案的保護範圍。

Claims

一種半導體結構的形成方法，包括步驟：提供基底，在所述基底上形成氮化矽層和氧化矽層交替分佈的多層堆疊結構；對所述堆疊結構進行等離子體刻蝕，偏置功率源以脈衝的方式輸出偏置功率，當所述偏置功率源打開時，刻蝕部分所述堆疊結構，形成刻蝕孔，當所述偏置功率源關閉時，在已形成的所述刻蝕孔的側壁和底部形成聚合物，重複所述偏置功率源打開和偏置功率源關閉的過程，直至形成通孔。
如請求項1所述的半導體結構的形成方法，其中所述堆疊結構的厚度大於等於1微米。
如請求項1所述的半導體結構的形成方法，其中所述氮化矽層和氧化矽層交替分佈的次數大於等於8次。
如請求項1所述的半導體結構的形成方法，其中所述等離子體刻蝕採用的氣體為碳氟氣體、碳氟氫氣體、氧氣和氬氣。
如請求項4所述的半導體結構的形成方法，其中所述碳氟氣體為C₄F₈、C₄F₆中的一種或幾種，所述碳氟氫氣體為CHF₃、CH₂F₂、CH₃F中的一種或幾種。
如請求項1所述的半導體結構的形成方法，其中所述等離子體刻蝕的射頻功率源功率為500~4000瓦，射頻頻率為60~120兆赫茲，偏置功率源功率為2000~8000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~100毫托耳。
如請求項1所述的半導體結構的形成方法，其中所述偏置功率源打開和關閉的頻率小於50千赫茲。
如請求項1所述的半導體結構的形成方法，其中所述等離子體刻蝕的一個脈衝週期內，所述偏置功率源打開的時間為第一時間，所述偏置功率源關閉的時間為第二時間，所述第一時間與所述第一時間和第二時間之和的比值為占空比，等離子體刻蝕過程中，所述占空比保持不變。
如請求項8所述的半導體結構的形成方法，其中所述占空比的範圍為10%~90%。
如請求項1所述的半導體結構的形成方法，其中所述等離子體刻蝕的一個脈衝週期內，所述偏置功率源打開的時間為第一時間，所述偏置功率源關閉的時間為第二時間，所述第一時間與所述第一時間和第二時間之和的比值為占空比，等離子體刻蝕過程中，所述占空比逐漸減小，每個脈衝週期內所述第一時間和第二時間之和保持不變。
如請求項10所述的半導體結構的形成方法，其中等離子體刻蝕過程中，所述占空比隨著刻蝕時間的增大逐漸減小。
如請求項10所述的半導體結構的形成方法，其中等離子體刻蝕過程中，所述占空比隨著通孔刻蝕深度的增加逐漸減小。
如請求項11或12所述的半導體結構的形成方法，其中所述占空比的減小為階梯式的減小。
如請求項13所述的半導體結構的形成方法，其中所述占空比階梯式減小時，相鄰階梯間的占空比的減小幅度相同或不同。
如請求項10所述的半導體結構的形成方法，其中所述占空比從90%逐漸減小到10%。
如請求項8或10所述的半導體結構的形成方法，其中進行等離子體刻蝕時，首先採用占空比不變的等離子體刻蝕所述堆疊結構，形成第一刻蝕孔，接著沿所述第一刻蝕孔，採用占空比不斷減小的等離子體刻蝕堆疊結構，形成第二刻蝕孔，所述第一刻蝕孔和所述第二刻蝕孔構成所述通孔。
如請求項16所述的半導體結構的形成方法，其中所述第一刻蝕孔的深度為所述通孔深度的30%~60%。
如請求項1所述的半導體結構的形成方法，其中對所述堆疊結構進行等離子體刻蝕之前，採用連續的等離子體刻蝕技術刻蝕所述堆疊結構，形成第三刻蝕孔，接著沿所述第三刻蝕孔對所述堆疊結構進行所述偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕，形成第四刻蝕孔，所述第三刻蝕孔和所述第四刻蝕孔構成所述通孔。
如請求項18所述的半導體結構的形成方法，其中所述第三刻蝕孔的深度為所述通孔深度的10%~50%。
如請求項18所述的半導體結構的形成方法，其中所述偏置功率源以脈衝的方式輸出偏置功率等離子體刻蝕為占空比不變的等離子體刻蝕或占空比不斷減小的等離子體刻蝕。
如請求項1所述的半導體結構的形成方法，其中所述通孔的深寬比為15：1~100：1。
如請求項1所述的半導體結構的形成方法，其中所述堆疊結構的表面更形成有掩膜層。