TW201403752A - 半導體結構的形成方法 - Google Patents

Abstract

一種半導體結構的形成方法，包括：提供基底，在所述基底上形成介質層；在所述介質層上形成掩膜層，所述掩膜層具有暴露介質層表面的開口；以所述掩膜層為掩膜，對所述介質層進行等離子體刻蝕，偏置功率源以脈衝的方式輸出偏置功率，當偏置功率源打開時，刻蝕部分所述介質層，形成刻蝕孔，當偏置功率源關閉時，在掩膜層表面形成聚合物，重複偏置功率源打開和偏置功率源關閉的過程，直至形成通孔。成通孔時，重複刻蝕步驟和聚合物的形成步驟，使得聚合物能保持一定的厚度，從而在整個刻蝕過程中，保護掩膜層不會受到損傷或損傷的速率減小，提高介質層相對於掩膜層的刻蝕選擇比。

Description

半導體結構的形成方法

本發明係關於一種半導體製作領域，特別是關於一種半導體結構的形成方法。

隨著積體電路向亞微米尺寸發展，器件的密集程度和工藝的複雜程度不斷增加，對工藝過程的嚴格控制變得更為重要。其中，通孔作為多層金屬層間互連以及器件有源區與外界電路之間的連接的通道，由於其在器件結構組成中具有的重要作用，使得通孔的形成工藝歷來為本領域技術人員所重視。

圖1~圖3為現有通孔形成過程的結構示意圖。

參考圖1，提供半導體襯底100，在所述半導體襯底上形成介質層101，所述介質層101為單層結構或多層堆疊結構，例如：所述介質層101為氧化矽層的單層結構；在所述介質層101表面形成掩膜層102，所述掩膜層102具有暴露介質層101表面的開口103，所述掩膜層102的材料為光刻膠。

參考圖2，採用等離子體刻蝕工藝，沿開口103刻蝕所述介質層101，形成通孔104，所述通孔104暴露半導體襯底100的表面，等離子體刻蝕採用的氣體為CF₄或C₄F₈。

然而，在實際的生產中發現，隨著器件的尺寸的縮小，通孔的尺寸也隨之縮小，尤其是採用現有的等離子體刻蝕工藝在形成具有高的深寬比的通孔時，隨著刻蝕的進行，通孔內的氣體交換越來越慢，因此需要加強偏置功率來增強氣體的交換和通孔內的反應速率，偏置功率的增加，使得刻蝕時的高能量離子的物理轟擊作用變強，掩膜層102會變薄或者損傷(參考圖3)，掩膜層的變薄或損傷，會降低介質層相對於掩膜層的刻蝕選擇比，會造成刻蝕形成的通孔的變形或者相鄰通孔之間的橋接。

更多關於通孔的形成方法，請參考公開號為US2009/0224405A1的美國專利。

緣此，本發明之主要目的即是提供一種，用以提高介質層相對於掩膜層的刻蝕選擇比。

本發明為解決習知技術之問題所採用之技術手段係一種半導體結構的形成方法，包括：提供基底，在所述基底上形成介質層；在所述介質層上形成掩膜層，所述掩膜層具有暴露介質層表面的開口，所述掩膜層材料為光刻膠或無定形碳；以所述掩膜層為掩膜，對所述介質層進行等離子體刻蝕，偏置功率源以脈衝的方式輸出偏置功率，當偏置功率源打開時，刻蝕部分所述介質層，形成刻蝕孔，當偏置功率源關閉時，在掩膜層表面形成聚合物，重複偏置功率源打開和偏置功率源關閉的過程，直至形成通孔。

在本發明的一實施例中，所述介質層為氧化矽層、氮化矽層、碳化矽層的單層或多層的堆疊結構。

在本發明的一實施例中，所述等離子體刻蝕採用的氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂、CO中的一種或幾種。

在本發明的一實施例中，所述等離子體刻蝕採用的氣體還包括O2和Ar。

在本發明的一實施例中，所述等離子體刻蝕的射頻功率源功率為500~4000瓦，射頻頻率為60~120兆赫茲，偏置功率源功率為2000~8000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~200毫托。

在本發明的一實施例中，所述偏置功率源輸出的一個脈衝週期內，所述偏置功率源打開的時間為第一時間，所述偏置功率源關閉的時間為第二時間，第一時間與第一時間和第二時間之和的比值為第一占空比，等離子體刻蝕過程中，所述第一占空比保持不變。

在本發明的一實施例中，所述第一占空比的範圍為10%~90%。

在本發明的一實施例中，所述偏置功率源輸出的一個脈衝週期內，所述偏置功率源打開的時間為第一時間，所述偏置功率源關閉的時間為第二時間，第一時間與第一時間和第二時間之和的比值為第一占空比，等離子體刻蝕過程中，所述第一占空比逐漸減小，每個脈衝週期內第一時間和第二時間之和保持不變。

在本發明的一實施例中，所述第一占空比從90%逐漸減小到10%。

在本發明的一實施例中，所述射頻功率源以脈衝的方式輸出射頻功率。

在本發明的一實施例中，所述偏置功率源輸出脈衝的頻率等於射頻功率源輸出脈衝的頻率。

在本發明的一實施例中，所述偏置功率源和射頻功率源輸出脈衝的頻率小於等於50千赫茲。

在本發明的一實施例中，所述射頻功率源輸出的一個脈衝週期內，所述射頻功率源打開的時間為第三時間，所述射頻功率源關閉的時間為第四時間，第三時間與第三時間和第四時間之和的比為第二占空比，所述第二占空比等於第一占空比。

在本發明的一實施例中，所述第二占空比為10%~90%。

在本發明的一實施例中，所述射頻功率源輸出的一個脈衝週期內，所述射頻功率源打開的時間為第三時間，所述射頻功率源關閉的時間為第四時間，第三時間與第三時間和第四時間之和的比為第二占空比，所述第一占空比小於第二占空比。

在本發明的一實施例中，所述第一占空比為第二占空比的40%~90%。

在本發明的一實施例中，所述第二占空比為30%~90%，第一占空比為10%~80%。

在本發明的一實施例中，所述形成的通孔的深寬比大於等於10：1。

經由本發明所採用之技術手段，採用偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕形成通孔時，偏置功率源以脈衝的方式輸出偏置功率，重複刻蝕步驟和聚合物的形成步驟，使得聚合物能保持一定的厚度，從而在整個刻蝕過程中，保護掩膜層不會受到損傷或損傷的速率減小，提高介質層相對於掩膜層的刻蝕選擇比。

進一步，採用偏置功率的第一占空比不斷減小的等離子體刻蝕，隨著刻蝕過程的進行，由於第一占空比的不斷減小，一個刻蝕週期內，射頻功率源打開的時間變短，即刻蝕步驟的時間在減少，聚合物形成步驟的時間在增加，從而在刻蝕形成通孔的同時，在掩膜層表面形成足量的聚合物。

更進一步，射頻功率源和偏置功率源均以脈衝的方式輸出射頻功率，射頻功率源和偏置功率源輸出脈衝的頻率相等，射頻功率源輸出脈衝的第二占空比保持不變，偏置功率源輸出脈衝的第一占空比等於射頻功率源輸出脈衝的第二占空比，即在聚合物形成時，偏置功率源和射頻功率源均關閉，腔體中刻蝕步驟殘餘的正離子受到的加速電場為0，形成的聚合物不會受到正離子的轟擊而產生損耗，聚合物始終維持在一定的厚度，均勻性較好，從而保護掩膜層不會受到損害或被損害的速率減小。

再進一步，射頻功率源和偏置功率源均以脈衝的方式輸出射頻功率，射頻功率源和偏置功率源輸出脈衝的頻率相等，射頻功率源輸出脈衝的第二占空比保持不變，偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比，使得在每個刻蝕週期的刻蝕步驟的後部分，由於偏置功率源的關閉，在刻蝕步驟中部分聚合物沉積在掩膜層表面，刻蝕步驟後，射頻功率源和偏置功率源均關閉，進行聚合物沉積步驟，能沉積更多的聚合物，從而保護掩膜層不會受到損害或被損害的速率減小。所述第一占空比為第二占空比的40%~90%，所述第二占空比為30%~90%，第一占空比為10%~80%，提高刻蝕效率同時，又能在掩膜層表面形成足夠的聚合物。

本發明所採用的具體實施例，將藉由以下之實施例及附呈圖式作進一步之說明。

發明人在採用現有的等離子體刻蝕工藝刻蝕介質層的過程中發現，隨著在介質層中形成的通孔的深寬比的增加，通孔內的氣體的交換速率越來越慢，影響刻蝕速率和通孔形成的側壁形貌，為了提高通孔內的氣體的交換速率，需要增加等離子體刻蝕時的偏置功率，而偏置功率的增加會使得刻蝕時正離子的轟擊作用變強，使得掩膜層變薄或發生損傷，降低了介質層對於掩膜層的刻蝕選擇比，小於4：1，繼續以變薄或發生損傷的掩膜層為掩膜刻蝕介質層時，會使得介質層中形成的通孔發生變形或者相鄰通孔直接的橋接，後續在通孔中形成互連結構時，影響器件的穩定性。

為解決上述問題，發明人提出一種半導體結構的形成方法，參考圖4，圖4為本發明第一實施例半導體結構的形成方法的流程示意圖，包括：

步驟S21，提供基底，在所述基底上形成介質層；

步驟S22，在所述介質層上形成掩膜層，所述掩膜層具有暴露介質層表面的開口；

步驟S23，以所述掩膜層為掩膜，對所述介質層進行等離子體刻蝕，射頻功率源以連續的方式輸出射頻功率，偏置功率源以脈衝的方式輸出偏置功率，偏置功率源輸出脈衝的第一占空比保持不變，當偏置功率源打開時，刻蝕部分所述介質層，形成刻蝕孔，當偏置功率源關閉時，在掩膜層表面形成聚合物，重複上述過程，直至形成通孔。

圖5~圖8為本發明第一實施例半導體結構的形成過程的剖面結構示意圖；圖9為本發明第一實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率的信號圖。

參考圖5，提供基底200，在所述基底200上形成介質層202；在所述介質層202上形成掩膜層203，所述掩膜層203具有暴露介質層202表面的開口205。

所述基底200為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、氮化鎵襯底其中的一種。所述基底200內形成有離子摻雜區、矽通孔等(圖中未示出)；所述基底200上還可以形成電晶體、電阻、電容、記憶體等半導體器件(圖中未示出)。

在本發明的其他實施例中，所述基底200上還形成有一層或多層層間介質層(圖中未示出)，所述層間介質層的材料為氧化矽、低K介電材料或超低K介電材料，所述介質層中形成有金屬互連線、導電插塞等半導體結構。

所述介質層202為氧化矽層、氮化矽層或碳化矽層的單層結構；所述介質層202可以為氧化矽層和氮化矽層的雙層結構或者雙層結構的多層堆疊結構；所述介質層202可以為氧化矽層和碳化矽層的雙層結構或者雙層結構的多層堆疊結構；所述介質層202可以為氮化矽層和碳化矽層的雙層結構或者雙層結構的多層堆疊結構；所述介質層202可以為氧化矽層、氮化矽層、碳化矽層的三層結構或者三層結構的多層堆疊結構。所述介質層202中後續形成通孔，通孔用於填充金屬形成插塞。

本實施例中所述介質層202為氧化矽層的單層結構。

所述掩膜層203材料為光刻膠或者無定形碳，作為後續刻蝕介質層202時的掩膜，所述掩膜層的厚度為200~600納米，通過圖形化所述掩膜層203形成開口205，所述開口205暴露介質層202的表面，開口205的位置與後續刻蝕的通孔的位置相對應。

參考圖6和圖7，以所述掩膜層203為掩膜，對所述介質層進行等離子體刻蝕，射頻功率源以連續的方式輸出射頻功率，偏置功率源以脈衝的方式輸出偏置功率，偏置功率源輸出脈衝的第一占空比保持不變，所述等離子體刻蝕的一個刻蝕週期包括刻蝕步驟和聚合物形成步驟，當偏置功率源打開時，進行刻蝕步驟，刻蝕部分所述介質層202，形成刻蝕孔206；當偏置功率源關閉時，進行聚合物形成步驟，在掩膜層203表面形成聚合物204。

需要說明的是，本實施例以及後續實施例中進行等離子體刻蝕採用的刻蝕裝置可以是電感耦合等離子體刻蝕裝置(ICP)也可以是電容耦合等離子體刻蝕裝置(CCP)，電感耦合等離子體刻蝕裝置和電容耦合等離子體刻蝕裝置提供的射頻功率源頻率大於等於27兆赫茲，偏置功率源頻率小於等於15兆赫茲。當所述刻蝕裝置為電容耦合等離子體刻蝕裝置時，射頻功率源可以施加在上電極上或者施加在上下電極上，用於產生射頻功率，電離刻蝕氣體，產生等離子體，並控制等離子體的密度；偏置功率源施加在下電極，用於產生偏置功率，影響鞘層特性(鞘層電壓或加速電壓)，並控制等離子體的能量分佈。當所述刻蝕裝置為電感耦合等離子體刻蝕裝置時，射頻功率源可以施加在電感線圈，用於產生射頻功率，電離刻蝕氣體，產生等離子體，並控制等離子體的密度；偏置功率源施加在下電極，用於產生偏置功率，影響鞘層特性(鞘層電壓或加速電壓)，並控制等離子體的能量分佈。

等離子體刻蝕時，偏置功率源以脈衝的方式週期性的輸出偏置功率，即偏置功率源間隔的打開或關閉，偏置功率源打開時有偏置功率輸出，偏置功率源關閉時沒有偏置功率輸出，參考圖9，圖9為射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率的信號圖，射頻功率源持續的輸出射頻功率，射頻功率始終為“高”時(射頻功率源打開)，射頻功率用於電離刻蝕氣體，形成等離子體，偏置功率源以脈衝的方式輸出偏置功率，偏置功率源輸出的偏置功率的一個脈衝週期C1內，所述偏置功率源打開的時間為第一時間T1，所述偏置功率源關閉的時間為第二時間T2，第一時間T1與第一時間T1和第二時間T2之和的比值為第一占空比，偏置功率打開時，進行刻蝕步驟，偏置功率關閉時，進行聚合物形成步驟，本實施例中，等離子體刻蝕過程中，偏置功率的每一個脈衝週期中所述占空比保持不變，所述第一占空比的範圍為10%~90%，較佳的，所述第一占空比的範圍為40%~60%，使得刻蝕步驟和聚合物形成步驟保持一定的時間，在進行等離子體刻蝕時，在提高刻蝕效率的同時，在掩膜層表面形成足量的聚合物，使得掩膜層不會被損傷或損傷很小，提高介質層相對於掩膜層的刻蝕選擇比。

繼續參考圖6和圖7，在等離子體刻蝕的一個脈衝週期內，射頻功率源打開，偏置功率源也打開時，進行刻蝕步驟，射頻功率電離刻蝕氣體，激發形成等離子體，偏置功率提供加速電場，刻蝕部分所述介質層202，形成刻蝕孔206；接著射頻功率源保持打開，而偏置功率源關閉時，加速電場不存在或很小，進行聚合物形成步驟，在掩膜層203的表面形成聚合物204，所述聚合物204在後續沿刻蝕孔206刻蝕介質層202時保護掩膜層203不會受到損害或被損害的速率減小，從而提高介質層202相對於掩膜層203的刻蝕選擇比。在聚合物形成步驟，所述刻蝕孔206的側壁也會形成部分聚合物(圖中未示出)，在下一個脈衝週期的刻蝕步驟中，保護刻蝕孔206的側壁不會過刻蝕。

所述等離子體刻蝕的射頻功率源功率為500~4000瓦，射頻頻率為60~120兆赫茲，偏置功率源功率為2000~8000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~200毫托，所述偏置功率源打開和關閉的頻率小於等於50千赫茲，在進行等離子體刻蝕時，在提高刻蝕效率的同時，在掩膜層203表面形成足量的聚合物，使得掩膜層203不會被損傷或損傷很小，提高介質層202相對於掩膜層203的刻蝕選擇比。

所述等離子體刻蝕採用的氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂、CO中的一種或幾種，C₄F₈、C₄F₆用於提供氟碳反應物，所述刻蝕採用的氣體還包括O₂和Ar，CHF₃、CH₂F₂用於提高聚合物的濃度，O₂用於控制聚合物的量，CO用於控制碳氟的比例，Ar用於形成正離子，提供反應的能量。

本實施例中所述等離子體刻蝕採用的氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂、O₂、CO和Ar的混合氣體，以保證等離子體刻蝕過程中，在掩膜層203表面形成足夠的聚合物。當射頻功率源打開，偏置功率源也打開時，進行刻蝕步驟，C₄F₈、C₄F₆、CHF₃、CH₂F₂等會在射頻功率的作用下電離生成F自由基、中性的CF₂等分子碎片，同時也會生成一些正離子如：CF₃ ⁺等，Ar也會失去電子生成Ar⁺正離子，正離子經過等離子體鞘層(plasma sheath)和偏置功率的加速，會轟擊介質層材料去除部分介質層，同時F自由基也會和介質層材料發生化學反應，去除部分介質層材料；當射頻功率源打開，而偏置功率源關閉時，進行聚合物形成步驟，此時腔室內具有刻蝕步驟殘留的部分活性基團和新電離形成的活性基團，而中性的活性成分如CF₂等會複合生成氟碳聚合物沉積在掩膜層203的表面，由於偏置功率源關閉，不存在加速電場或加速電場很小，正離子不會轟擊形成的聚合物204或轟擊作用很小，使形成的聚合物204全部或部分得以保存，後續繼續刻蝕時，由於存在一定厚度的聚合物204，從而保護掩膜層不會受到損害或被損害的速率減小。

參考圖8，重複上述刻蝕步驟和聚合物的形成步驟，沿刻蝕孔206刻蝕所述介質層204，直至形成通孔。

所述通孔的深寬比為大於等於10：1，採用偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕形成高的深寬比的通孔時，偏置功率源以脈衝的方式輸出偏置功率，偏置功率源輸出脈衝的第一占空比保持不變，重複刻蝕步驟和聚合物的形成步驟，使得聚合物204始終能保持一定的厚度，從而在整個刻蝕過程中，保護掩膜層203的不會受到損傷或損傷的速率減小，提高介質層202相對於掩膜層203的刻蝕選擇比，使得介質層202相對於掩膜層203的刻蝕選擇比大於10：1。

參考圖10，圖10為本發明第二實施例半導體結構的形成方法的流程示意圖，包括：

步驟S31，提供基底，在所述基底上形成介質層；

步驟S32，在所述介質層上形成掩膜層，所述掩膜層具有暴露介質層表面的開口；

步驟S33，以所述掩膜層為掩膜，對所述介質層進行等離子體刻蝕，射頻功率源以連續的方式輸出射頻功率，偏置功率源以脈衝的方式輸出偏置功率，偏置功率源輸出脈衝的第一占空比不斷減小，當偏置功率源打開時，刻蝕部分所述介質層，形成刻蝕孔，當偏置功率源關閉時，在掩膜層表面形成聚合物，重複上述過程，直至形成通孔。

圖11~圖14為本發明第二實施例半導體結構的形成過程的剖面結構示意圖；圖15為本發明第二實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率的信號圖；圖16為第一占空比與刻蝕時間或刻蝕深度的關係示意圖。

參考圖11，提供基底300，在所述基底300上形成介質層302；在所述介質層302上形成掩膜層303，所述掩膜層303具有暴露介質層302表面的開口305。

所述基底300為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、氮化鎵襯底其中的一種。所述基底300內形成有離子摻雜區、矽通孔等(圖中未示出)；所述基底300上還可以形成電晶體、電阻、電容、記憶體等半導體器件(圖中未示出)。

在本發明的其他實施例中，所述基底300上還形成有一層或多層層間介質層(圖中未示出)，所述層間介質層的材料為氧化矽、低K介電材料或超低K介電材料，所述介質層中形成有金屬互連線、導電插塞等半導體結構。

所述介質層302為氧化矽層、氮化矽層或碳化矽層的單層結構；所述介質層302可以為氧化矽層和氮化矽層的雙層結構或者雙層結構的多層堆疊結構；所述介質層302可以為氧化矽層和碳化矽層的雙層結構或者雙層結構的多層堆疊結構；所述介質層302可以為氮化矽層和碳化矽層的雙層結構或者雙層結構的多層堆疊結構；所述介質層302可以為氧化矽層、氮化矽層、碳化矽層的三層結構或者三層結構的多層堆疊結構。所述介質層302中後續形成通孔，通孔用於填充金屬形成插塞。

本實施例中所述介質層302為氧化矽層的單層結構。

所述掩膜層303材料為光刻膠或者無定形碳，作為後續刻蝕介質層302時的掩膜，通過圖形化所述掩膜層303形成開口305，所述開口305暴露介質層302的表面，開口305的位置與後續刻蝕的通孔的位置相對應。

參考圖12和圖13，以所述掩膜層303為掩膜，對所述介質層進行等離子體刻蝕，射頻功率源以連續的方式輸出射頻功率，偏置功率源以脈衝的方式輸出偏置功率，偏置功率源輸出脈衝的第一占空比不斷減小，所述等離子體刻蝕的一個刻蝕週期包括刻蝕步驟和聚合物形成步驟，當偏置功率源打開時，進行刻蝕步驟，刻蝕部分所述介質層302，形成刻蝕孔306；當偏置功率源關閉時，進行聚合物形成步驟，在掩膜層303表面形成聚合物304。

採用第一實施例的射頻功率的第一占空比不變的等離子體刻蝕方法形成通孔時，發明人發現，隨著刻蝕孔深度的增加或者刻蝕時間的加長，由於刻蝕時的損耗，掩膜層表面留有的聚合物的量會逐漸減小，對掩膜層的保護會減弱，因此本實施例中，採用偏置功率的第一占空比不斷減小的等離子體刻蝕，隨著刻蝕過程的進行，由於第一占空比的不斷減小，偏置功率的一個脈衝週期內，偏置功率源打開的時間變短，即刻蝕步驟的時間在減少，聚合物形成步驟的時間在增加，從而在刻蝕形成通孔的同時，在掩膜層表面形成足量的聚合物。

參考圖15，圖15為射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率的信號圖，射頻功率源持續的輸出射頻功率，射頻功率始終為“高”時(射頻功率源打開)，射頻功率用於電離刻蝕氣體，形成等離子體，偏置功率源以脈衝的方式輸出偏置功率，偏置功率源輸出的偏置功率的一個脈衝週期C1內，所述偏置功率源打開的時間為第一時間T1，所述偏置功率源關閉的時間為第二時間T2，第一時間T1與第一時間T1和第二時間T2之和的比值為第一占空比，在等離子體刻蝕過程中，每個脈衝週期的時間相等，所述第一占空比不斷減小，圖15中射頻功率後一脈衝週期C2中的第一占空比小於前一脈衝週期C1中的第一占空比，在本發明的其他實施例中，可以隔一段時間後或至少兩個脈衝週期後占空比再減小，即同一占空比保持一段時間，以簡化控制過程，提高刻蝕效率，所述每段時間間隔大於等於2倍的脈衝週期。

所述第一占空比從90%逐漸減小到10%，較佳的，所述第一占空比從70%逐漸減小到20%，使得刻蝕時間和聚合物沉積時間保持在合理的狀態，提高刻蝕效率同時，又能在掩膜層表面形成足夠的聚合物。

所述第一占空比不斷減小的方式為隨著刻蝕時間或刻蝕深度階梯式減小，參考圖16，圖16為第一占空比與刻蝕時間或刻蝕深度的關係示意圖，所述第一占空比隨著刻蝕時間的增長或刻蝕深度的增加呈階梯式不斷減小，使得控制過程簡化，相鄰階梯間第一占空比的減小幅度可以相等也可以不相等，使得控制過程多樣化。

繼續參考圖12和圖13，在等離子體刻蝕的一個脈衝週期內，射頻功率源打開，偏置功率源也打開時，進行刻蝕步驟，射頻功率電離刻蝕氣體，激發形成等離子體，偏置功率提供加速電場，刻蝕部分所述介質層302，形成刻蝕孔306；接著射頻源功率源保持打開，偏置功率源關閉時，進行聚合物形成步驟，在掩膜層303的表面形成聚合物304，所述聚合物304在後續沿刻蝕孔306刻蝕介質層302時保護掩膜層303不會受到損害或被損害的速率減小，從而提高介質層302相對於掩膜層303的刻蝕選擇比。在聚合物形成步驟中，所述刻蝕孔306的側壁也會形成部分聚合物(圖中未示出)，在下一個脈衝週期的刻蝕步驟中，保護刻蝕孔306的側壁不會過刻蝕。

所述等離子體刻蝕的射頻功率源功率為500~4000瓦，射頻頻率為60~120兆赫茲，偏置功率源功率為2000~8000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~200毫托，所述偏置功率源打開和關閉的頻率小於等於50千赫茲，在進行等離子體刻蝕時，在提高刻蝕效率的同時，在掩膜層303表面形成足量的聚合物，使得掩膜層303不會被損傷或損傷很小，提高介質層302相對於掩膜層303的刻蝕選擇比。

所述等離子體刻蝕採用的氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂、CO中的一種或幾種，C₄F₈、C₄F₆用於提供氟碳反應物，所述刻蝕採用的氣體還包括O₂和Ar，CHF₃、CH₂F₂用於提高聚合物的濃度，O₂用於控制聚合物的量，CO用於控制碳氟的比例，Ar用於形成正離子，提供反應的能量。

本實施例中所述等離子體刻蝕採用的氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂、O₂、CO和Ar的混合氣體，以保證等離子體刻蝕過程中，在掩膜層303表面形成足夠的聚合物。當射頻功率源打開時，偏置功率源也打開時，進行刻蝕步驟，C₄F₈、C₄F₆、CHF₃、CH₂F₂等會在射頻功率的作用下電離生成F自由基、中性的CF₂等分子碎片，同時也會生成一些正離子，如：CF₃ ⁺等，Ar也會失去電子生成Ar⁺正離子，正離子經過等離子體鞘層(plasma sheath)和偏置功率的加速，會轟擊介質層材料，去除部分介質層，同時F自由基也會和介質層材料發生化學反應，去除部分介質層材料；當射頻功率源打開，而偏置功率源關閉時，進行聚合物形成步驟，此時腔室內具有刻蝕步驟殘留的部分活性基團和新電離形成的活性基團，而中性的活性成分如CF₂等會複合生成氟碳聚合物沉積在掩膜層303的表面，由於偏置功率源關閉，不存在加速電場或加速電場減小，正離子不會轟擊形成的聚合物304或轟擊作用很小，使形成的聚合物304全部或部分得以保存，後續繼續刻蝕時，由於存在一定厚度的聚合物304，從而保護掩膜層不會受到損害或被損害的速率減小。在刻蝕的過程中，由於偏置功率的第一占空比不斷減小，每個脈衝週期內，刻蝕時間不斷減小，聚合物形成的時間不斷增加，隨著通孔刻蝕深度的增加或者刻蝕時間的增長，掩膜層303上形成聚合物304的量在消耗的同時，得到更多量的補充，從而在刻蝕過程中，掩膜層303上形成聚合物304始終保持足夠的量，保護掩膜層303始終不會受到損害或被損害的速率減小。

參考圖14，重複上述刻蝕步驟和聚合物的形成步驟，沿刻蝕孔306刻蝕所述介質層304，直至形成通孔。

所述通孔的深寬比為大於等於10：1，採用偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕形成高的深寬比的通孔時，重複刻蝕步驟和聚合物的形成步驟，偏置功率的第一占空比不斷減小，每個脈衝週期內，刻蝕時間不斷減小，聚合物形成的時間不斷增加，隨著通孔刻蝕深度的增加或者刻蝕時間的增長，掩膜層303上形成聚合物304的量在消耗的同時，得到更多量的補充，從而在刻蝕過程中，掩膜層303上形成聚合物304始終保持足夠的量，保護掩膜層303始終不會受到損害或被損害的速率減小，提高介質層302相對於掩膜層303的刻蝕選擇比，使得介質層302相對於掩膜層303的刻蝕選擇比大於15：1。

參考圖17，圖17為本發明第三實施例半導體結構的形成方法的流程示意圖，包括：

步驟S41，提供基底，在所述基底上形成介質層；

步驟S42，在所述介質層上形成掩膜層，所述掩膜層具有暴露介質層表面的開口；

步驟S43，以所述掩膜層為掩膜，對所述介質層進行等離子體刻蝕，射頻功率源和偏置功率源均以脈衝的方式輸出射頻功率，射頻功率源和偏置功率源脈衝的輸出頻率相等，射頻功率源輸出脈衝的第二占空比保持不變，偏置功率源輸出脈衝的第一占空比等於射頻功率源輸出脈衝的第二占空比，當射頻功率源打開，偏置功率源也打開時，刻蝕部分所述介質層，形成刻蝕孔，當射頻功率源關閉，偏置功率源也關閉時，在掩膜層表面形成聚合物，重複上述過程，直至形成通孔。

圖18~圖21為本發明第三實施例半導體結構的形成過程的剖面結構示意圖；圖22為本發明第三實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖。

參考圖18，提供基底400，在所述基底400上形成介質層402；在所述介質層402上形成掩膜層403，所述掩膜層403具有暴露介質層402表面的開口405。

所述基底400為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、氮化鎵襯底其中的一種。所述基底400內形成有離子摻雜區、矽通孔等(圖中未示出)；所述基底400上還可以形成電晶體、電阻、電容、記憶體等半導體器件(圖中未示出)。

在本發明的其他實施例中，所述基底400上還形成有一層或多層層間介質層(圖中未示出)，所述層間介質層的材料為氧化矽、低K介電材料或超低K介電材料，所述介質層中形成有金屬互連線、導電插塞等半導體結構。

所述介質層402為氧化矽層、氮化矽層或碳化矽層的單層結構；所述介質層402可以為氧化矽層和氮化矽層的雙層結構或者雙層結構的多層堆疊結構；所述介質層402可以為氧化矽層和碳化矽層的雙層結構或者雙層結構的多層堆疊結構；所述介質層402可以為氮化矽層和碳化矽層的雙層結構或者雙層結構的多層堆疊結構；所述介質層402可以為氧化矽層、氮化矽層、碳化矽層的三層結構或者三層結構的多層堆疊結構。所述介質層402中後續形成通孔，通孔用於填充金屬形成插塞。

本實施例中所述介質層402為氧化矽層的單層結構。

所述掩膜層403材料為光刻膠或者無定形碳，作為後續刻蝕介質層402時的掩膜，通過圖形化所述掩膜層403形成開口405，所述開口405暴露介質層402的表面，開口405的位置與後續刻蝕的通孔的位置相對應。

參考圖19和圖20，以所述掩膜層403為掩膜，對所述介質層進行等離子體刻蝕，射頻功率源和偏置功率源均以脈衝的方式輸出射頻功率，射頻功率源和偏置功率源輸出脈衝的頻率相等，相位相同，射頻功率源輸出脈衝的第二占空比保持不變，偏置功率源輸出脈衝的第一占空比等於射頻功率源輸出脈衝的第二占空比，等離子體刻蝕的一個刻蝕週期包括刻蝕步驟和聚合物形成步驟，當射頻功率源打開，偏置功率源也打開時，進行刻蝕步驟，激發等離子體，刻蝕部分所述介質層402，形成刻蝕孔406；當射頻功率源關閉，偏置功率源也關閉時，進行聚合物形成步驟，在掩膜層403表面形成聚合物404。

本實施例中，射頻功率源和偏置功率源均以脈衝的方式輸出射頻功率，射頻功率源和偏置功率源輸出脈衝的頻率相等，射頻功率源輸出脈衝的第二占空比保持不變，偏置功率源輸出脈衝的第一占空比等於射頻功率源輸出脈衝的第二占空比，即在聚合物形成時，射頻功率源不輸出射頻功率，偏置功率源不輸出偏置功率，不會受到射頻功率新電離的等離子體中正離子比例較大等因素的影響，使得聚合物始終維持在一定的厚度，並具有較好的均勻性，並且，射頻功率和偏置功率均關閉，正離子受到的加速電場為0，不會對形成的聚合物產生任何轟擊，從而更好的保護掩膜層不會受到損害或被損害的速率減小。

參考圖22，圖22為射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖，上面的曲線為射頻功率源輸出的脈衝射頻功率，下面的曲線為偏置功率源輸出的脈衝偏置功率，射頻功率源和偏置功率源輸出脈衝的頻率相等，即射頻功率的一個脈衝週期的時間等於偏置功率的一個脈衝週期的時間，射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率同相位。

在偏置功率的一個脈衝週期內，所述偏置功率源打開的時間為第一時間T1，所述偏置功率源關閉的時間為第二時間T2，第一時間T1與第一時間T1和第二時間T2之和的比值為第一占空比，等離子體刻蝕過程中，所述第一占空比保持不變，每個射頻功率的脈衝週期的時間相等。射頻功率源打開，偏置功率源也打開時，進行刻蝕步驟，刻蝕所述介質層，射頻功率源關閉，偏置功率源也關閉時，進行聚合物沉積步驟，在掩膜層表面形成聚合物。

在射頻功率的一個脈衝週期內，所述射頻功率源打開的時間為第三時間T3，所述射頻功率源關閉的時間為第四時間T4，第三時間T3與第三時間T3和第四時間T4之和的比值為第二占空比，在等離子體刻蝕過程中，所述第二占空比等於第一占空比，偏置功率源的打開和關閉與射頻功率源的打開和關閉相對應，即在聚合物形成時，射頻功率源不輸出射頻功率，偏置功率源也不輸出偏置功率，腔體中刻蝕步驟中殘餘的正離子受到的加速電場為0，形成的聚合物不會受到正離子的轟擊而產生損耗，使得聚合物形成時，聚合物的維持一定厚度並具有較好的均勻性，後續隨著刻蝕過程的進行，更好的保護掩膜層不會受到損害或被損害的速率減小。

所述第一占空比和第二占空比的範圍為10%~90%，偏置功率源和射頻功率源輸出脈衝的頻率小於等於50千赫茲，提高刻蝕效率同時，又能在掩膜層表面形成足夠的聚合物。

繼續參考圖19和圖20，在等離子體刻蝕的一個刻蝕週期內，射頻功率源打開，偏置功率源也打開時，進行刻蝕步驟，射頻功率電離刻蝕氣體，激發形成等離子體，刻蝕部分所述介質層402，形成刻蝕孔406；接著射頻功率源關閉，偏置功率源也關閉，進行聚合物形成步驟，在掩膜層403的表面形成聚合物404，所述聚合物404在後續沿刻蝕孔406刻蝕介質層402時保護掩膜層403不會受到損害或被損害的速率減小，從而提高介質層402相對於掩膜層403的刻蝕選擇比。在聚合物形成步驟，所述刻蝕孔406的側壁也會形成部分聚合物(圖中未示出)，在下一個脈衝週期的刻蝕步驟中，保護刻蝕孔406的側壁不會過刻蝕。

所述等離子體刻蝕的射頻功率源功率為500~4000瓦，射頻頻率為60~120兆赫茲，偏置功率源功率為2000~8000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~200毫托，所述射頻功率源打開和關閉的頻率小於等於50千赫茲，射頻功率源打開和關閉的頻率小於等於50千赫茲，在進行等離子體刻蝕時，在提高刻蝕效率的同時，在掩膜層403表面形成足量的聚合物，使得掩膜層403不會被損傷或損傷很小，提高介質層402相對於掩膜層403的刻蝕選擇比。

所述等離子體刻蝕採用的氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂、CO中的一種或幾種，C₄F₈、C₄F₆用於提供氟碳反應物，所述刻蝕採用的氣體還包括O₂和Ar，CHF₃、CH₂F₂用於提高聚合物的濃度，O₂用於控制聚合物的量，CO用於控制碳氟的比例，Ar用於形成正離子，提供反應的能量。

本實施例中所述等離子體刻蝕採用的氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂、O₂、CO和Ar的混合氣體，以保證等離子體刻蝕過程中，在掩膜層403表面形成足夠的聚合物。當射頻功率源打開，偏置功率源也打開時，進行刻蝕步驟，為C₄F₈、C₄F₆、CHF₃、CH₂F₂等會在射頻功率的作用下電離生成F自由基、中性的CF₂等分子碎片，同時也會生成一些正離子如：CF₃ ⁺等，Ar會失去電子生成Ar⁺正離子，正離子經過等離子體鞘層(plasma sheath)和偏置功率的加速，會轟擊介質層材料，去除部分介質層，同時F自由基也會和介質層材料發生化學反應，去除部分介質層材料；當射頻功率源關閉，偏置功率源關閉時，進行聚合物形成步驟，此時腔室內具有刻蝕步驟殘留的部分活性基團，而中性的活性成分如CF₂等會複合生成氟碳聚合物沉積在掩膜層403的表面，由於射頻功率源和偏置功率源均關閉，不存在加速電場，正離子不會轟擊形成的聚合物，使形成的聚合物404全部得以保存，並具有較好的均勻性，後續繼續刻蝕時，由於存在一定厚度的聚合物404，從而保護掩膜層不會受到損害或被損害的速率減小。由於偏置功率和射頻功率均是以脈衝的方式輸出。

參考圖21，重複上述刻蝕步驟和聚合物的形成步驟，沿刻蝕孔406刻蝕所述介質層404，直至形成通孔。

所述通孔的深寬比為大於等於10：1，射頻功率源和偏置功率源均以脈衝的方式輸出射頻功率，射頻功率源和偏置功率源輸出脈衝的頻率相等，射頻功率源輸出脈衝的第二占空比保持不變，偏置功率源輸出脈衝的第一占空比等於射頻功率源輸出脈衝的第二占空比，即在聚合物形成時，偏置功率源不輸出偏置功率，腔體中刻蝕步驟殘餘的正離子受到的加速電場為0，形成的聚合物404不會受到正離子的轟擊而產生損耗，隨著刻蝕過程的進行，聚合物404始終維持在一定的厚度，從而保護掩膜層403不會受到損害或被損害的速率減小，提高介質層402相對於掩膜層403的刻蝕選擇比，使得介質層402相對於掩膜層403的刻蝕選擇比大於15：1。

參考圖23，圖23為本發明第四實施例半導體結構的形成方法的流程示意圖，包括：

步驟S51，提供基底，在所述基底上形成介質層；

步驟S52，在所述介質層上形成掩膜層，所述掩膜層具有暴露介質層表面的開口；

步驟S53，以所述掩膜層為掩膜，對所述介質層進行等離子體刻蝕，射頻功率源和偏置功率源均以脈衝的方式輸出射頻功率，射頻功率源和偏置功率源脈衝的輸出頻率相等，射頻功率源輸出脈衝的第二占空比保持不變，偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比，當射頻功率源打開，偏置功率也打開時，刻蝕部分所述介質層，形成刻蝕孔，當射頻功率源打開或關閉時，偏置功率關閉時，在掩膜層表面形成聚合物，重複上述過程，直至形成通孔。

圖24~圖27為本發明第四實施例半導體結構的形成過程的剖面結構示意圖；圖28為本發明第四實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖。

參考圖24，提供基底500，在所述基底500上形成介質層502；在所述介質層502上形成掩膜層503，所述掩膜層503具有暴露介質層502表面的開口505。

所述基底500為矽襯底、鍺襯底、矽鍺襯底、碳化矽襯底、氮化鎵襯底其中的一種。所述基底500內形成有離子摻雜區、矽通孔等(圖中未示出)；所述基底500上還可以形成電晶體、電阻、電容、記憶體等半導體器件(圖中未示出)。

在本發明的其他實施例中，所述基底500上還形成有一層或多層層間介質層(圖中未示出)，所述層間介質層的材料為氧化矽、低K介電材料或超低K介電材料，所述介質層中形成有金屬互連線、導電插塞等半導體結構。

所述介質層502為氧化矽層、氮化矽層或碳化矽層的單層結構；所述介質層502可以為氧化矽層和氮化矽層的雙層結構或者雙層結構的多層堆疊結構；所述介質層502可以為氧化矽層和碳化矽層的雙層結構或者雙層結構的多層堆疊結構；所述介質層502可以為氮化矽層和碳化矽層的雙層結構或者雙層結構的多層堆疊結構；所述介質層502可以為氧化矽層、氮化矽層、碳化矽層的三層結構或者三層結構的多層堆疊結構。所述介質層502中後續形成通孔，通孔用於填充金屬形成插塞。

本實施例中所述介質層502為氧化矽層的單層結構。

所述掩膜層503材料為光刻膠或者無定形碳，作為後續刻蝕介質層502時的掩膜，通過圖形化所述掩膜層503形成開口505，所述開口505暴露介質層502的表面，開口505的位置與後續刻蝕的通孔的位置相對應。

參考圖25和圖26，以所述掩膜層503為掩膜，對所述介質層進行等離子體刻蝕，射頻功率源和偏置功率源均以脈衝的方式輸出射頻功率，射頻功率源和偏置功率源輸出脈衝的頻率相等，相位相同，射頻功率源輸出脈衝的第二占空比保持不變，偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比，等離子體刻蝕的一個刻蝕週期包括刻蝕步驟和聚合物形成步驟，當射頻功率源打開，偏置功率源也打開時，進行刻蝕步驟，激發等離子體，刻蝕部分所述介質層502，形成刻蝕孔506；當射頻功率源打開或關閉，偏置功率源關閉時，進行聚合物形成步驟，在掩膜層503表面形成聚合物504。

射頻功率源和偏置功率源均以脈衝的方式輸出射頻功率，射頻功率源和偏置功率源輸出脈衝的頻率相等，相位相同，射頻功率源輸出脈衝的第二占空比保持不變，偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比，使得在刻蝕步驟中射頻功率源打開的後部分，由於偏置功率源的關閉，在刻蝕步驟中部分聚合物沉積在掩膜層表面，刻蝕步驟後，射頻功率源和偏置功率源均關閉，進行聚合物沉積步驟，能沉積更多的聚合物，從而保護掩膜層不會受到損害或被損害的速率減小。參考圖28，圖28為射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖，上面的曲線為射頻功率源的輸出的脈衝射頻功率，下面的曲線為偏置功率源的輸出的脈衝偏置功率，射頻功率源和偏置功率源輸出脈衝的頻率相等，即射頻功率的一個脈衝週期的時間等於偏置功率的一個脈衝週期的時間，射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率同相位，偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比。

在射頻功率的一個脈衝週期內，所述射頻功率源打開的時間為第三時間T3，所述射頻功率源關閉的時間為第四時間T4，第三時間T3與第三時間T3和第四時間T4之和的比值為第二占空比，等離子體刻蝕過程中，所述第二占空比保持不變，每個射頻功率的脈衝週期的時間相等。

在偏置功率的一個脈衝週期內，所述偏置功率源打開的時間為第一時間T1，所述偏置功率源關閉的時間為第二時間T2，第一時間T1與第一時間T1和第二時間T2之和的比值為第一占空比，等離子體刻蝕過程中，所述第一占空比小於第二占空比，在偏置功率源打開的後部分，偏置功率源會先於射頻功率源關閉，由於偏置功率源的關閉，在刻蝕步驟中會有部分聚合物沉積在掩膜層表面，加上聚合物形成步驟形成的聚合物，使得聚合物的總量增加，而在聚合物形成步驟中，射頻功率源不輸出射頻功率，偏置功率源也不輸出偏置功率，腔體中刻蝕步驟中殘餘的正離子受到的加速電場為0，形成的聚合物不會受到正離子的轟擊而產生損耗，後續隨著刻蝕過程的進行，聚合物始終維持在一定的厚度，從而保護掩膜層不會受到損害或被損害的速率減小。

所述第一占空比為第二占空比的40%~90%，所述第二占空比為30%~90%，第一占空比為10%~80%，比如：第二占空比為80%，第一占空比可以為60%，提高刻蝕效率同時，又能在掩膜層表面形成足夠的聚合物。

繼續參考圖25和圖26，在等離子體刻蝕的一個刻蝕週期內，當射頻功率源打開，偏置功率源也打開時，進行刻蝕步驟，射頻功率電離刻蝕氣體，激發形成等離子體，刻蝕部分所述介質層502，形成刻蝕孔506，在刻蝕步驟後部分，由於偏置功率源提前關閉，會有部分聚合物形成在掩膜層503表面；接著射頻功率源關閉，偏置功率源也關閉，進行聚合物形成步驟，在掩膜層503的表面形成聚合物504，所述聚合物504在後續沿刻蝕孔506刻蝕介質層502時保護掩膜層503不會受到損害或被損害的速率減小，從而提高介質層502相對於掩膜層503的刻蝕選擇比。在聚合物形成步驟，所述刻蝕孔506的側壁也會形成部分聚合物(圖中未未示出)，在下一個脈衝週期的刻蝕步驟中，保護刻蝕孔506的側壁不會過刻蝕。

所述等離子體刻蝕的射頻功率源功率為500~4000瓦，射頻頻率為60~120兆赫茲，偏置功率源功率為2000~8000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~200毫托，所述射頻功率源打開和關閉的頻率小於等於50千赫茲，在進行等離子體刻蝕時，在提高刻蝕效率的同時，在掩膜層503表面形成足量的聚合物，使得掩膜層503不會被損傷或損傷很小，提高介質層502相對於掩膜層503的刻蝕選擇比。

所述等離子體刻蝕採用的氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂、CO中的一種或幾種，C₄F₈、C₄F₆用於提供氟碳反應物，所述刻蝕採用的氣體還包括O₂和Ar，CHF₃、CH₂F₂用於提高聚合物的濃度，O₂用於控制聚合物的量，CO用於控制碳氟的比例，Ar用於形成正離子，提供反應的能量。

本實施例中所述等離子體刻蝕採用的氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂、O₂、CO和Ar的混合氣體，以保證等離子體刻蝕過程中，在掩膜層503表面形成足夠的聚合物。射頻功率源打開，偏置功率也打開時，進行刻蝕步驟，C₄F₈、C₄F₆、CHF₃、CH₂F₂等會在射頻功率的作用下電離生成生成F自由基、中性的CF₂等分子碎片，同時也會生成一些正離子，如：CF₃ ⁺等，Ar也會失去電子生成Ar⁺正離子，正離子經過等離子體鞘層(plasma sheath)和偏置功率的加速，會轟擊介質層材料，去除部分介質層，同時F自由基也會和介質層材料發生化學反應，去除部分介質層材料，在刻蝕步驟的後部分，由於偏置功率源的關閉，在刻蝕步驟中部分聚合物會沉積在掩膜層表面；當射頻功率源關閉，射頻功率源關閉時，進行聚合物形成步驟，此時腔室內還存在活性基團，而中性的活性成分如CF₂等會複合生成氟碳聚合物沉積在掩膜層503的表面，由於射頻功率源不輸出射頻功率，偏置功率源也不輸出偏置功率，加速電場不存在，正離子不會轟擊形成的聚合物504使形成的聚合物504全部得以保存，加上刻蝕步驟形成的部分聚合物，使得總的聚合物的量增大，後續繼續刻蝕時，聚合物不會因為刻蝕過程的進行而產生大的損耗或損耗很小，使聚合物504始終保持一定厚度，從而保護掩膜層不會受到損害或被損害的速率減小。

參考圖27，重複上述刻蝕步驟和聚合物的形成步驟，沿刻蝕孔506刻蝕所述介質層504，直至形成通孔。

所述通孔的深寬比為大於等於10：1，射頻功率源和偏置功率源均以脈衝的方式輸出射頻功率，射頻功率源和偏置功率源輸出脈衝的頻率相等，射頻功率源輸出脈衝的第二占空比保持不變，偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比，使得在每個脈衝週期的刻蝕步驟的後部分，由於偏置功率源的關閉，在刻蝕步驟中部分聚合物沉積在掩膜層表面，刻蝕步驟後，射頻功率源和偏置功率源均關閉，進行聚合物沉積步驟，能沉積更多的聚合物，隨著刻蝕過程的進行，聚合物504始終維持在一定的厚度，從而保護掩膜層502不會受到損害或被損害的速率減小，提高介質層502相對於掩膜層504的刻蝕選擇比，使得介質層502相對於掩膜層504的刻蝕選擇比大於15：1。

綜上，本發明實施例提供的半導體結構的形成方法，採用偏置功率源以脈衝的方式輸出偏置功率的等離子體刻蝕形成通孔時，偏置功率源以脈衝的方式輸出偏置功率，重複刻蝕步驟和聚合物的形成步驟，使得聚合物能保持一定的厚度，從而在整個刻蝕過程中，保護掩膜層不會受到損傷或損傷的速率減小，提高介質層相對於掩膜層的刻蝕選擇比。

進一步，採用偏置功率的第一占空比不斷減小的等離子體刻蝕，隨著刻蝕過程的進行，由於第一占空比不斷減小，一個刻蝕週期內，射頻功率源打開的時間變短，即刻蝕步驟的時間在減少，聚合物形成步驟的時間在增加，從而在刻蝕形成通孔的同時，在掩膜層表面形成足量的聚合物。

更進一步，射頻功率源和偏置功率源均以脈衝的方式輸出射頻功率，射頻功率源和偏置功率源輸出脈衝的頻率相等，射頻功率源輸出脈衝的第二占空比保持不變，偏置功率源輸出脈衝的第一占空比等於射頻功率源輸出脈衝的第二占空比，即在聚合物形成時，偏置功率源和射頻功率源均關閉，腔體中刻蝕步驟殘餘的正離子受到的加速電場為0，形成的聚合物不會受到正離子的轟擊而產生損耗，聚合物始終維持在一定的厚度，均勻性較好，從而保護掩膜層不會受到損害或被損害的速率減小。

再進一步，射頻功率源和偏置功率源均以脈衝的方式輸出射頻功率，射頻功率源和偏置功率源輸出脈衝的頻率相等，射頻功率源輸出脈衝的第二占空比保持不變，偏置功率源輸出脈衝的第一占空比小於射頻功率源輸出脈衝的第二占空比，使得在每個刻蝕週期的刻蝕步驟的後部分，由於偏置功率源的關閉，在刻蝕步驟中部分聚合物沉積在掩膜層表面，刻蝕步驟後，射頻功率源和偏置功率源均關閉，進行聚合物沉積步驟，能沉積更多的聚合物，從而保護掩膜層不會受到損害或被損害的速率減小。所述第一占空比為第二占空比的40%~90%，所述第二占空比為30%~90%，第一占空比為10%~80%，提高刻蝕效率同時，又能在掩膜層表面形成足夠的聚合物。

以上之敘述僅為本發明之較佳實施例說明，凡精於此項技藝者當可依據上述之說明而作其它種種之改良，惟這些改變仍屬於本發明之發明精神及以下所界定之專利範圍中。

200、300、400、500．．．基底

202、302、402、502．．．介質層

203、303、403、503．．．掩膜層

204、304、404、504．．．聚合物

205、305、405、505．．．開口

206、306、406、506．．．刻蝕孔

C1．．．脈衝週期

T1．．．第一時間

T2．．．第二時間

T3．．．第三時間

T4．．．第四時間

S21、S31、S41、S51．．．提供基底，在所述基底上形成介質層

S22、S32、S42、S52．．．在所述介質層上形成掩膜層

S23、S33、S43、S53．．．對所述介質層進行等離子體刻蝕

圖1~圖3為現有通孔形成過程的結構示意圖；圖4為本發明第一實施例半導體結構的形成方法的流程示意圖；圖5~圖8為本發明第一實施例半導體結構的形成過程的剖面結構示意圖；圖9為本發明第一實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率的信號圖；圖10為本發明第二實施例半導體結構的形成方法的流程示意圖；圖11~圖14為本發明第二實施例半導體結構的形成過程的剖面結構示意圖；圖15為本發明第二實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率的信號圖；圖16為第一占空比與刻蝕時間或刻蝕深度的關係示意圖；圖17為本發明第三實施例半導體結構的形成方法的流程示意圖；圖18~圖21為本發明第三實施例半導體結構的形成過程的剖面結構示意圖；圖22為本發明第三實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖；圖23為本發明第四實施例半導體結構的形成方法的流程示意圖；圖24~圖27為本發明第四實施例半導體結構的形成過程的剖面結構示意圖；圖28為本發明第四實施例射頻功率源輸出的射頻功率和偏置功率源輸出的偏置功率信號圖。

S51．．．提供基底，在所述基底上形成介質層

S52．．．在所述介質層上形成掩膜層

S53．．．對所述介質層進行等離子體刻蝕

Claims (18)

1. 一種半導體結構的形成方法，其特徵在於，包括：提供基底，在所述基底上形成介質層；在所述介質層上形成掩膜層，所述掩膜層具有暴露介質層表面的開口，所述掩膜層材料為光刻膠或無定形碳；以所述掩膜層為掩膜，對所述介質層進行等離子體刻蝕，偏置功率源以脈衝的方式輸出偏置功率，當偏置功率源打開時，刻蝕部分所述介質層，形成刻蝕孔，當偏置功率源關閉時，在掩膜層表面形成聚合物，重複偏置功率源打開和偏置功率源關閉的過程，直至形成通孔。
2. 如請求項1所述的半導體結構的形成方法，其中所述介質層為氧化矽層、氮化矽層、碳化矽層的單層或多層的堆疊結構。
3. 如請求項1所述的半導體結構的形成方法，其中所述等離子體刻蝕採用的氣體為C₄F₈、C₄F₆、CHF₃、CH₂F₂、CO中的一種或幾種。
4. 如請求項3所述的半導體結構的形成方法，其中所述等離子體刻蝕採用的氣體還包括O₂和Ar。
5. 如請求項3所述的半導體結構的形成方法，其中所述等離子體刻蝕的射頻功率源功率為500~4000瓦，射頻頻率為60~120兆赫茲，偏置功率源功率為2000~8000瓦，偏置頻率為2~15兆赫茲，刻蝕腔壓力為20~200毫托。
6. 如請求項5所述的半導體結構的形成方法，其中所述偏置功率源輸出的一個脈衝週期內，所述偏置功率源打開的時間為第一時間，所述偏置功率源關閉的時間為第二時間，第一時間與第一時間和第二時間之和的比值為第一占空比，等離子體刻蝕過程中，所述第一占空比保持不變。
7. 如請求項6所述的半導體結構的形成方法，其中所述第一占空比的範圍為10%~90%。
8. 如請求項5所述的半導體結構的形成方法，其中所述偏置功率源輸出的一個脈衝週期內，所述偏置功率源打開的時間為第一時間，所述偏置功率源關閉的時間為第二時間，第一時間與第一時間和第二時間之和的比值為第一占空比，等離子體刻蝕過程中，所述第一占空比逐漸減小，每個脈衝週期內第一時間和第二時間之和保持不變。
9. 如請求項8所述的半導體結構的形成方法，其中所述第一占空比從90%逐漸減小到10%。
10. 如請求項6所述的半導體結構的形成方法，其中所述射頻功率源以脈衝的方式輸出射頻功率。
11. 如請求項10所述的半導體結構的形成方法，其中所述偏置功率源輸出脈衝的頻率等於射頻功率源輸出脈衝的頻率。
12. 如請求項11所述的半導體結構的形成方法，其中所述偏置功率源和射頻功率源輸出脈衝的頻率小於等於50千赫茲。
13. 如請求項10所述的半導體結構的形成方法，其中所述射頻功率源輸出的一個脈衝週期內，所述射頻功率源打開的時間為第三時間，所述射頻功率源關閉的時間為第四時間，第三時間與第三時間和第四時間之和的比為第二占空比，所述第二占空比等於第一占空比。
14. 如請求項11所述的半導體結構的形成方法，其中所述第二占空比為10%~90%。
15. 如請求項10所述的半導體結構的形成方法，其中所述射頻功率源輸出的一個脈衝週期內，所述射頻功率源打開的時間為第三時間，所述射頻功率源關閉的時間為第四時間，第三時間與第三時間和第四時間之和的比為第二占空比，所述第一占空比小於第二占空比。
16. 如請求項15所述的半導體結構的形成方法，其中所述第一占空比為第二占空比的40%~90%。
17. 如請求項15所述的半導體結構的形成方法，其中所述第二占空比為30%~90%，第一占空比為10%~80%。
18. 如請求項15所述的半導體結構的形成方法，其中所述形成的通孔的深寬比大於等於10：1。