TW201403273A - 時鐘測試電路 - Google Patents

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Abstract

一種時鐘測試電路，用於測試一時鐘電路是否合格，該時鐘測試電路包括一電源電路，用於為該時鐘測試電路的各電子元件提供工作電壓；一分頻電路，用於產生一與該時鐘電路輸出的時鐘脈衝訊號一致的分頻脈衝訊號；一控制電路，包括一處理晶片，該處理晶片用於接收該時鐘電路輸出的時鐘脈衝訊號及該分頻電路輸出的分頻脈衝訊號；該處理晶片包括一計時器及一計數器；該計時器用於計數測試的時間；該計數器用於計數該時針脈衝訊號與該分頻脈衝訊號之間的差值；該處理晶片根據該計數器值與該計時器值的比值來判斷該時鐘電路是否合格。

Description

時鐘測試電路
本發明涉及一種時鐘測試電路。
電腦的系統時間由主機板上的晶振及相關元件所組成的時鐘電路產生的脈衝訊號來提供，其中該時鐘電路輸出的脈衝頻率為32.768KHz。通常時鐘電路中晶振產生的頻率受溫度的影響，因而或多或少會產生一定的時間誤差，從而影響了系統時間的準確性。因此，需要測試晶振產生的頻率的時間誤差是否在一定的範圍內。一般業界的要求是在24小時內時鐘電路產生的時間與標準時間的偏差要小於2秒。然而，如當時鐘電路產生的時間與標準時間的偏差為2.3秒時，測試人員則很難分辨小數點後面的0.3秒。因此測試的結果有可能不準確。
鑒於以上內容，有必要提供一種可提高測試準確度的時鐘測試電路。
一種時鐘測試電路，包括：
一分頻電路，用於產生一分頻脈衝訊號，該分頻脈衝訊號的頻率與待測時鐘電路輸出的時鐘脈衝訊號的額定頻率一致；以及
一控制電路，包括一處理晶片，該處理晶片用於接收該待測時鐘電路輸出的時鐘脈衝訊號及該分頻電路輸出的分頻脈衝訊號；該處理晶片還包括一計時器及一計數器；該計時器用於對測試的時間進行計時；該計數器用於計數在測試的時間內該時針脈衝訊號與該分頻脈衝訊號之間的差值，當接收到一個該時鐘脈衝訊號時，該計數器的值加1；當接收到一個該分頻脈衝訊號時，該計數器的值減1；該處理晶片根據該計數器的計數值與該計時器的計時值的比值來判斷該待測時鐘電路是否合格；當該計數器的計數值與該計時器的計時值的比值大於一標準脈衝差值時，該時鐘電路不合格；當該計數器的計數值與該計時器的計時值的比值不大於標準脈衝差值時，該時鐘電路合格；
一電源電路，用於為該分頻電路及該控制電路提供工作電壓。
透過該處理晶片接收該主機板時鐘電路輸出的時鐘脈衝訊號與該分頻電路輸出的與該時鐘脈衝訊號的額定頻率一致的分頻脈衝訊號，還透過該計時器來計算測試的時間，透過該計數器來計數兩個脈衝訊號的差值，並根據該計數器的計數值與該計時器的計時比值來判斷該待測時鐘電路是否合格，如此避免了透過人為的判斷該時鐘電路是否合格，進而提高了測試的準確度。
請參考圖1，本發明時鐘測試電路用於測試一時鐘電路是否合格，該時鐘測試電路的較佳實施方式包括一放大電路20、一分頻電路40、一控制電路30、一顯示電路50及一為該放大電路20、分頻電路40及該控制電路30提供工作電壓的電源電路10。
請參考圖2，該電源電路10包括一二極體D1、一電容C1及兩個電源晶片U1和U2。該電源晶片U1及U2的接地引腳GND均接地。該電源晶片U1的輸入引腳VIN與該二極體D1的陰極相連，還透過該電容C1接地。該二極體D1的陽極與該電源VCC相連。該電源晶片U1用於將該電源VCC輸出的電壓進行轉換，並透過該電源晶片U1的輸出引腳Vout輸出轉換後的電壓，以為該分頻電路40及放大電路20提供工作電壓。該電源晶片U2的輸入引腳VIN與該二極體D1的陰極相連。該電源晶片U2用於將該電源VCC輸出的電壓進行轉換，並透過該電源晶片U2的輸出引腳Vout輸出轉換後的電壓，以為該控制電路30提供工作電壓。
該放大電路20用於接收一主機板輸出的脈衝訊號RTC，並對該脈衝訊號進行放大，以輸出一放大訊號。該放大電路20包括一放大器U6、兩個電阻R5和R6及兩個電容C5和C6。該放大器U6的電源引腳與該電源晶片U1的輸出引腳Vout相連，還分別透過該電容C5及C6接地。該放大器U6的接地引腳接地。該放大器U6的反相輸入引腳用於接收主機板輸出的脈衝訊號RTC，正相輸入引腳透過該電阻R6接地。該放大器U6的輸出引腳用於輸出該放大訊號，並透過該電阻R5與該放大器U6的正相輸入引腳相連。本實施方式中，該主機板輸出的脈衝訊號RTC的額定頻率為32.768KHz。在實際的工作中，該主機板輸出的脈衝訊號RTC的實際頻率可能不為32.768KHz。
該分頻電路40用於輸出一分頻脈衝訊號。該分頻電路40包括一電阻R1、一電容C3及一分頻晶片U3。該分頻晶片U3的電源引腳VCC1透過該電阻R1與該電源晶片U1的輸出引腳Vout相連，還透過該電容C3接地。該分頻晶片U3的電源引腳VCC2與分頻晶片U3的電源引腳VCC1相連。該分頻晶片U3的接地引腳GND接地，輸出引腳OUT用於輸出該分頻脈衝訊號。本實施方式中，該分頻晶片U3內設有可產生頻率為16.384MHz的標準脈衝訊號，該分頻晶片U3還用於將該16.384MHz的脈衝訊號進行500分頻，以產生與該主機板輸出的時鐘脈衝訊號的額定頻率一致的脈衝訊號，即16.384MHz / 500 =32.768KHz。
該控制電路30包括一處理晶片U4、兩個電容C2和C4及一電阻R4。該處理晶片U4的電源引腳VDD與該電源晶片U2的輸出引腳Vout相連，還分別透過該電容C2與C4接地。該處理晶片U4的接地引腳GND接地，復位引腳RST透過該電阻R4與該電源引腳VDD相連。當該復位引腳RST接收到低電平的重定訊號時，可對該處理晶片U4進行重定。該處理晶片U4的放大訊號接收引腳P0用於接收該放大電路20輸出的放大訊號。該處理晶片U4的分頻脈衝訊號接收引腳P1用於接收該分頻電路40輸出的分頻脈衝訊號。該處理晶片U4內還設有一計數器及一計時器。當該處理晶片U4接收到該主機板輸出的脈衝訊號RTC的一個放大的脈衝訊號時，該計數器的值加1；當該處理晶片U4接收到該分頻電路40輸出的一個脈衝的分頻脈衝訊號時，該計數器減1。該計時器用於記錄測試的時間。
本實施方式中，假設當主機板的時鐘電路在24小時內產生的時間與標準時間的偏差小於2秒時，則表示該主機板的時鐘電路即被認為透過測試。本實施方式中，該計數器為一32位元二進位計數器。該處理晶片U4判斷該時鐘電路是否透過測試的計算方法如下：
2秒*32768/(24*60*60秒)=0.758。
即表示在1秒的時間內該主機板的實際的時鐘脈衝訊號與標準的分頻脈衝訊號的差值對應的標準脈衝差值為0.758。當在1秒的時間內，該時鐘脈衝訊號與標準的分頻脈衝訊號的差值大於0.758時，則表示該時鐘電路不合格；當在1秒的時間內，該時鐘脈衝訊號與標準的分頻脈衝訊號的差值小於或等於0.758時，則表示該時鐘電路合格。
例如，當該計數器的值為600，該計時器的值為750秒時，則比值600/750=0.8。因0.8 大於標準脈衝差值 0.758，故可以認為該時鐘電路測試失敗。
該顯示電路50包括一顯示晶片U5及兩個電阻R2和R3。該顯示晶片U5的電源引腳2與該電源晶片U1的輸出引腳Vout相連，該顯示晶片U5的電源引腳3透過該電阻R2與該電源晶片U1的輸出引腳Vout相連，該顯示晶片U5的電源引腳3還透過該電阻R3接地。該顯示晶片U5的接地引腳1與5接地。該顯示晶片U5的片選訊號引腳4與該處理晶片U4的引腳P2相連，該顯示晶片U5的讀寫引腳6與該處理晶片U4的引腳P3相連。該顯示晶片U5的八個資料引腳7-14分別與該處理晶片U4的八個引腳P1.0-P1.7相連。該顯示晶片U5用於顯示該計數器與該計時器的值，還用於顯示測試是否成功。
上述時鐘測試電路透過該處理晶片接收該主機板時鐘電路輸出的時鐘脈衝訊號與該分頻電路輸出的與該時鐘脈衝訊號的額定頻率一致的分頻脈衝訊號，還透過該計時器來計算測試的時間，透過該計數器來計數兩個脈衝訊號的差值，避免了透過人為的判斷該時鐘電路是否合格，進而提高了測試的準確度。
綜上所述，本發明確已符合發明專利的要件，爰依法提出專利申請。惟，以上所述者僅為本發明的較佳實施方式，本發明的範圍並不以上述實施方式為限，舉凡熟悉本案技藝的人士援依本發明的精神所作的等效修飾或變化，皆應涵蓋於以下申請專利範圍內。
10．．．電源電路
20．．．放大電路
30．．．控制電路
40．．．分頻電路
50．．．顯示電路
U1、U2．．．電源晶片
U3．．．分頻晶片
U4．．．處理晶片
U5．．．顯示晶片
U6．．．放大器
R1-R6．．．電阻
C1-C6．．．電容
D1．．．二極體
圖1是時鐘測試電路的較佳實施方式的方框圖。
圖2是本發明時鐘測試電路的較佳實施方式的電路圖。
10．．．電源電路
20．．．放大電路
30．．．控制電路
40．．．分頻電路
50．．．顯示電路

Claims (8)

  1. 一種時鐘測試電路，包括：
    一分頻電路，用於產生一分頻脈衝訊號，該分頻脈衝訊號的頻率與待測時鐘電路輸出的時鐘脈衝訊號的額定頻率一致；以及
    一控制電路，包括一處理晶片，該處理晶片用於接收該待測時鐘電路輸出的時鐘脈衝訊號及該分頻電路輸出的分頻脈衝訊號；該處理晶片還包括一計時器及一計數器；該計時器用於對測試的時間進行計時；該計數器用於計數在測試的時間內該時針脈衝訊號與該分頻脈衝訊號之間的差值，當接收到一個該時鐘脈衝訊號時，該計數器的值加1；當接收到一個該分頻脈衝訊號時，該計數器的值減1；該處理晶片根據該計數器的計數值與該計時器的計時值的比值來判斷該待測時鐘電路是否合格；當該計數器的計數值與該計時器的計時值的比值大於一標準脈衝差值時，該時鐘電路不合格；當該計數器的計數值與該計時器的計時值的比值不大於標準脈衝差值時，該時鐘電路合格；
    一電源電路，用於為該分頻電路及該控制電路提供工作電壓。
  2. 如申請專利範圍第1項所述之時鐘測試電路，還包括一放大電路，該放大電路用於對接收的該時鐘電路輸出的時鐘脈衝訊號進行放大處理，還輸出對應放大後的時鐘脈衝訊號至該處理晶片。
  3. 如申請專利範圍第2項所述之時鐘測試電路，其中該放大電路包括一放大器及一第一電阻，該放大器的反相輸入端用於接收該待測時鐘電路輸出的時鐘脈衝訊號，正相輸入引腳接地，該放大器的電源引腳與電源電路相連，接地引腳接地；該放大器的輸出引腳用於輸出放大後的時鐘脈衝訊號，還透過該第一電阻與該放大器的正相輸入引腳相連。
  4. 如申請專利範圍第1項所述之時鐘測試電路，其中該分頻電路包括一分頻晶片，該分頻晶片的電源引腳與該電源電路相連，該分頻晶片用於產生一標準的脈衝訊號，該分頻晶片將該標準的脈衝訊號進行分頻以得到與待測時鐘電路輸出的時鐘脈衝訊號的額定頻率一致的分頻脈衝訊號，並透過該分頻晶片的輸出引腳輸出該分頻脈衝訊號。
  5. 如申請專利範圍第1項所述之時鐘測試電路，其中該電源電路包括一第一電源晶片及一第一電源晶片，該第一電源晶片及該第二電源晶片的輸入引腳用於與一電源相連，接地引腳接地；該第一電源晶片及該第二電源晶片用於將該電源進行轉換，還透過各自的輸出引腳輸出轉換後的電壓。
  6. 如申請專利範圍第5項所述之時鐘測試電路，其中該電源電路包括一二極體及一第一電容，該二極體的陽極與該電源相連，陰極分別與該第一電源晶片及第二電源晶片的輸入引腳相連，該第一電源晶片及該第二電源晶片的輸入引腳還透過該第一電容接地。
  7. 如申請專利範圍第3項所述之時鐘測試電路，其中該放大電路還包括一第二電容，該放大器的電源引腳還透過該第二電容接地。
  8. 如申請專利範圍第1項所述之時鐘測試電路，還包括一顯示電路，該顯示電路包括一顯示晶片，該顯示晶片用於將該計數器的計數值、該計時器的計時值及待測該時鐘電路測試的資訊顯示出來。
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