TW201351641A - 高壓金氧半導體電晶體元件 - Google Patents

Abstract

一種高壓金氧半導體電晶體元件，包含有一基底、一設置於該基底上之閘極、一設置於該基底內之汲極區域、一設置於該基底內之源極區域、一設置於該源極區域與該汲極區域之間的第一摻雜區、以及一第二摻雜區，且該第二摻雜區設置於該第一摻雜區之一頂部的上方或/與第一摻雜區之一底部的下方。該源極區域、該汲極區域與該第二摻雜區具有一第一導電型態；該第一摻雜區包含一第二導電型態，且該第二導電型態與該第一導電型態互補。

Description

高壓金氧半導體電晶體元件 METAL-OXIDE-SEMICONDUCTOR TRANSISTOR DEVICE

本發明有關於一種高壓金氧半導體(high voltage metal-oxide-semiconductor，以下簡稱為HV MOS)電晶體元件，尤指一種高壓橫向雙擴散金氧半導體(high voltage lateral double-diffused metal-oxide-semiconductor，HV-LDMOS)電晶體元件。

在具有高壓處理能力的功率元件中，雙擴散金氧半導體(double-diffused MOS，DMOS)電晶體元件係持續受到重視。常見的DMOS電晶體元件有垂直雙擴散金氧半導體(vertical double-diffused MOS，VDMOS)與橫向雙擴散金氧半導體(LDMOS)電晶體元件。而LDMOS電晶體元件因具有較高的操作頻寬與操作效率，以及易與其他積體電路整合之平面結構，現已廣泛地應用於高電壓操作環境中，如中央處理器電源供應(CPU power supply)、電源管理系統(power management system)、直流/交流轉換器(AC/DC converter)以及高功率或高頻段的功率放大器等等。LDMOS電晶體元件主要的特徵為源極端所設置之低摻雜濃度、大面積的橫向擴散漂移區域，其目的在於緩和源極端與汲極端之間的高電壓，因此可使LDMOS電晶體元件獲得較高的崩潰電壓 (breakdown voltage)。

請參閱第1圖，第1圖為一習知HV-LDMOS電晶體元件之剖面示意圖。如第1圖所示，習知HV-LDMOS電晶體元件10係設置於一半導體基底12上，其具有一P型井20、設置於P型井20中的一源極14與一高濃度之P型摻雜區22、一閘極16與一汲極18。汲極18為一高濃度之N型摻雜區，且設置於一N型井30中。此一N型井30即前述之漂移區域，其摻雜濃度與長度影響了HV-LDMOS電晶體元件10的崩潰電壓與導通電阻(ON-resistance，R_ON)。HV-LDMOS電晶體元件10之閘極16係設置於一閘極介電層40上，且延伸至一場氧化層42上方。

由於HV MOS電晶體元件所追求的兩個主要特性為低導通電阻以及高崩潰電壓，且這兩個要求常常是彼此衝突難以權衡的。因此目前仍需要一種可在高電壓環境下正常運作，且同時滿足低導通電阻以及高崩潰電壓兩個要求的解決途徑。

因此，本發明之一目的係在於提供一提供低導通電阻與高崩潰電壓的HV MOS電晶體元件。

根據本發明所提供之申請專利範圍，係提供一種HV MOS電晶體元件，該HV MOS電晶體元件包含有一基底、一設置於該基底上之閘極、一設置於該基底內之汲極區域、一設置於該基底內之源極區域、一設置於該源極區域與該汲極區域之間的第一摻雜區、以及一第二摻雜區，且該第二摻雜區設置於該第一摻雜區之一頂部的上方。該源極區域、該汲極區域與該第二摻雜區具有一第一導電型態；該第一摻雜區包含一第二導電型態，且該第二導電型態與該第一導電型態互補。

根據本發明所提供之申請專利範圍，另提供一種HV MOS電晶體元件，該HV MOS電晶體元件包含有一基底、一設置於該基底上之閘極、一設置於該基底內之汲極區域、一設置於該基底內之源極區域、一設置於該源極區域與該汲極區域之間的第一摻雜區、以及一第二摻雜區，且該第二摻雜區設置於該第一摻雜區之一底部的下方。該源極區域、該汲極區域與該第二摻雜區具有一第一導電型態；該第一摻雜區包含一第二導電型態，且該第二導電型態與該第一導電型態互補。

根據本發明所提供之申請專利範圍，係提供一種HV MOS電晶體元件，該HV MOS電晶體元件包含有一基底、一設置於該基底上之閘極、一設置於該基底內之汲極區域、一設置 於該基底內之源極區域、一設置於該源極區域與該汲極區域之間的第一摻雜區、以及一對第二摻雜區，且該對第二摻雜區分別設置於該第一摻雜區之一頂部的上方與該第一摻雜區之一底部的下方。該源極區域、該汲極區域與該等第二摻雜區具有一第一導電型態；該第一摻雜區包含一第二導電型態，且該第二導電型態與該第一導電型態互補。

根據本發明所提供的HV MOS電晶體元件，係利用該第一摻雜區提升HV MOS電晶體的崩潰電壓，並利用設置於該第一摻雜區上方或/與下方的第二摻雜區作為一電子流通的捷徑，故可更有效地降低導通電阻。簡單地說，本發明所提供之HV MOS電晶體元件係可同時實現高崩潰電壓、低導通電阻的期望。

請參閱第2圖與第3圖，其中第2圖為本發明所提供之HV MOS電晶體元件之佈局圖案之第一較佳實施例至第三較佳實施例之示意圖，第3圖為本發明所提供之HV MOS電晶體元件之第一較佳實施例之示意圖，且第3圖為第2圖中沿A-A’剖線所得之剖面示意圖。如第2圖與第3圖所示，本較佳實施例所提供之HV MOS電晶體元件100係設置於一基底102，例如一矽基底上。基底102具有一第一導電型態，在本較佳實施例中該第一導電型態為p型。HV MOS電晶體 元件100更包含一絕緣層104，但值得注意的是，為了清楚表現HV MOS電晶體元件100中某些特定摻雜區域的相對關係，第2圖中係將絕緣層104省略，然熟習該項技藝之人士應可根據第3圖輕易瞭解絕緣層104設置之位置。

請繼續參閱第2圖與第3圖。本較佳實施例所提供之HV MOS電晶體元件100尚包含一深井區106，深井區106係包含一第二導電型態，第二導電型態係與第一導電型態互補(complementary)，因此在本較佳實施例中第二導電型態為n型。在深井區160中，係形成有一漂移區(圖未示)與一高壓井區110(示於第3圖)。漂移區包含第二導電型態；而高壓井區110則包含第一導電型態。在n型漂移區中，係形成有一汲極摻雜區112；而在p型高壓井區110中，則形成有一源極摻雜區114與一基體(body)摻雜區116。汲極摻雜區112與源極摻雜區114具有第二導電型態，故分別作為HV MOS電晶體元件100的n型汲極區域112與n型源極區域114。基體摻雜區116係包含第一導電型態，故用以作為HV MOS電晶體元件100的p型基體摻雜區116。如第2圖與第3圖所示，基體摻雜區116係與源極區域114電性連接。此外，在汲極摻雜區112、源極摻雜區114與基體摻雜區116中更可分別設置汲極接觸區(圖未示)、源極接觸區(圖未示)與基體接觸區(圖未示)。

HV MOS電晶體元件100亦包含一閘極130，但值得注意的是，為了清楚表現HV MOS電晶體元件100中某些特定摻雜區域的相對關係，第2圖中亦將閘極130省略，然熟習該項技藝之人士亦可根據第3圖之圖式輕易瞭解閘極130設置之位置。如第3圖所示，閘極130係設置於基底102上，且覆蓋部分絕緣層104。

請仍然參閱第2圖與第3圖。本較佳實施例所提供之HV MOS電晶體元件100更包含一第一摻雜區120。如第2圖與第3圖所示，第一摻雜區120係設置於汲極區域112與源極區域114之間，且汲極區域112、源極區域114、與第一摻雜區120彼此分隔設置，並利用深井區106電性隔離汲極區域112、源極區域114、與第一摻雜區120。第一摻雜區120係包含一頂部120a與一底部120b。此外，更如第2圖與第3圖所示，本較佳實施例所提供之MOS電晶體元件100更包含一第二摻雜區122a，亦設置於汲極區域112與源極區域114之間。更重要的是，第二摻雜區122a係設置於第一摻雜區120之頂部120a的上方。第一摻雜區120包含該第一導電型態，因此係為一p型摻雜區120；第二摻雜區122a則包含該第二導電型態，故為一n型摻雜區122a。另外需注意的是，第一摻雜區120具有一第一摻雜濃度，第二摻雜區122a具有一第二摻雜濃度，且第二摻雜濃度小於第一摻雜濃度。舉例來說，當第一摻雜濃度為4^＊10¹²(4E12)時，第二摻雜濃 度係小於2^＊10¹²(2E12)，但不限於此。

請繼續參閱第2圖與第3圖。根據本較佳實施例所提供之HV MOS電晶體元件100，第一摻雜區120具有一寬度W₁，第二摻雜區122a具有一寬度W₂，而第二摻雜區122a之寬度W₂係大於第一摻雜區120之寬度W₁。此外需注意的是，第2圖所繪示之HV MOS電晶體元件100之佈局圖案係用以表示第一摻雜區120與第二摻雜區122a在水平方向的相對關係，但並未用以限制第一摻雜區120與第二摻雜區122a在垂直方向的上下關係。

根據本較佳實施例所提供之HV MOS電晶體元件100，設置於絕緣層104下方，且導電型態互補於n型源極區域114與n型汲極區域112的p型第一摻雜區120係可用以提升HV MOS電晶體元件100的電阻值。當高壓訊號流經此一路徑時，會因為電阻值的增加使得本實施例的壓降能力有效提升，繼而使輸出的訊號成為低壓訊號。換句話說，藉由p型第一摻雜區120的設置，HV MOS電晶體元件100的崩潰電壓係可有效地提升。然而，HV MOS電晶體元件100的導通電阻的提升並非業者所樂見，因此本較佳實施例更於第一摻雜區120之頂部120a上方設置第二摻雜區122a，而第二摻雜區122a係提供電子一較為簡易的路徑，故可降低R_ON。如前所述，由於高崩潰電壓與低導通電阻係為兩個彼此衝突的 要求，因此本較佳實施例中，第二摻雜區122a之寬度W₂係大於第一摻雜區120之寬度W₁，但第二摻雜區122a之摻雜濃度係小於第一摻雜區120之摻雜濃度，以在降低導通電阻的同時仍然滿足高崩潰電壓的要求。

另外請參閱第4圖與第5圖，第4圖與第5圖分別為本較佳實施例之一變化型之示意圖。如第4圖所示，在本變化型中第二摻雜區122a係與汲極區域112接觸；另外如第5圖所示，第二摻雜區122a係與汲極區域122重疊。根據上述變化型，與汲極區域112接觸甚或重疊的第二摻雜區122a係可更降低R_ON。

接下來請參閱第2圖與第6圖至第7圖，其中第2圖為本發明所提供之HV MOS電晶體元件之佈局圖案之示意圖，第6圖本發明所提供之HV MOS電晶體元件之一第二較佳實施例之示意圖、第7圖本發明所提供之HV MOS電晶體元件之一第三較佳實施例之示意圖，且第6圖與第7圖皆可為第2圖中沿A-A’剖線所得之剖面示意圖。如前所述，由於第2圖所繪示之HV MOS電晶體元件之佈局圖案係用以表示第一摻雜區120與第二摻雜區122a在水平方向的相對關係，但並未用以限制第一摻雜區120與第二摻雜區122a在垂直方向的上下關係，因此第2圖亦可用以說明第二佳實施例與第三較佳實施例。此外，第一較佳實施例、第二較佳實 施例與第三較佳實施例中相同之元件係以相同之元件符號說明，且不再贅述。

如第2圖與第6圖所示，第二較佳實施例與第一較佳實施例不同之處在於：第二較佳實施例所提供之HV MOS電晶體元件100係包含一第二摻雜區122b，且第二摻雜區122b係設置於第一摻雜區120之底部120b的下方。另外如第2圖與第7圖所示，第三較佳實施例與第一較佳實施例不同之處在於：第三較佳實施例所提供之HV MOS電晶體元件100係包含一對第二摻雜區122a、122b，且第二摻雜區122a、122b分別係設置於第一摻雜區120之頂部120a的上方與第一摻雜區120之底部120b的下方。此外，在第三較佳實施例中位於第一摻雜區120a頂部上方的第二摻雜區122a亦可與汲極區域112接觸，甚或與汲極區域122重疊。

根據本較佳實施例所提供之HV MOS電晶體元件100，設置於絕緣層104下方，且導電型態互補於n型源極區域114與n型汲極區域112的p型第一摻雜區120係可用以提升HV MOS電晶體元件100的電阻值。而第二較佳實施例與第三較佳實施例更於第一摻雜區120之底部120b下方或/與頂部120a上方設置第二摻雜區122a/122b，以提供電子一較為簡易的路徑，故可降低R_ON。如前所述，由於高崩潰電壓與低導通電阻係為兩個彼此衝突的要求，因此本較佳實施例 中，第二摻雜區122a/122b之寬度W₂係大於第一摻雜區120之寬度W₁，但第二摻雜區122a/122b之摻雜濃度係小於第一摻雜區120之摻雜濃度，以在降低導通電阻的同時仍然滿足高崩潰電壓的要求。

請參閱第8圖至第10圖，其中第8圖本發明所提供之HV MOS電晶體元件之佈局圖案之第四至第六較佳實施例之示意圖，第9圖至第10圖分別為第8圖中沿B-B’與C-C’剖線所獲得之剖面示意圖。如第8圖至第10圖所示，本較佳實施例所提供之HV MOS電晶體元件200係設置於一基底202。基底202具有一第一導電型態，在本較佳實施例中該第一導電型態為p型。HV MOS電晶體元件200更包含一絕緣層204，如前所述，為了清楚表現HV MOS電晶體元件200中某些特定摻雜區域的相對關係，第8圖中係將絕緣層204省略，然熟習該項技藝之人士應可根據第9圖至第10圖之圖式輕易瞭解絕緣層204設置之位置。

請繼續參閱第8圖至第10圖。本較佳實施例所提供之HV MOS電晶體元件200尚包含一深井區206，深井區206係包含一第二導電型態，第二導電型態係與第一導電型態互補，因此在本較佳實施例中第二導電型態為n型。在深井區260中，係形成有一漂移區(圖未示)與一高壓井區210(示於第9圖與第10圖)。漂移區包含第二導電型態；而高壓井區 210則包含第一導電型態。在n型漂移區中，係形成有一汲極摻雜區212；而在p型高壓井區210中，則形成有一源極摻雜區214與一基體摻雜區216。汲極摻雜區212與源極摻雜區214具有第二導電型態，故分別作為HV MOS電晶體元件200的n型汲極區域212與n型源極區域214。基體摻雜區216係包含第一導電型態，故為一p型基體摻雜區216。如第8圖至第10圖所示，基體摻雜區216係與源極區域214電性連接。此外，在汲極摻雜區212、源極摻雜區214與基體摻雜區216中更可分別設置汲極接觸區(圖未示)、源極接觸區(圖未示)與基體接觸區(圖未示)。

HV MOS電晶體元件200亦包含一閘極230，但值得注意的是，為了清楚表現HV MOS電晶體元件200中某些特定摻雜區域的相對關係，第8圖中亦將閘極230省略，然熟習該項技藝之人士亦可根據第9圖至第10圖之圖式輕易瞭解閘極230設置之位置。如第8圖所示，閘極230係設置於基底202上，且覆蓋部分絕緣層204。

請仍然參閱第8圖至第10圖。第四較佳實施例至第六較佳實施例較佳實施例所提供之HV MOS電晶體元件200更包含一第一摻雜區220。如第8圖至第10圖所示，第一摻雜區220係設置於汲極區域212與源極區域214之間，且汲極區域212、源極區域214、與第一摻雜區220彼此分隔設置， 並利用深井區206電性隔離汲極區域212、源極區域214、與第一摻雜區220。第一摻雜區220係包含一頂部220a與一底部220b。更重要的是，在第四較佳實施例至第六較佳實施例中，第一摻雜區220係為一不連續形摻雜區(non-continuous)摻雜區。如第8圖至第10圖所示，不連續形摻雜區220係由複數個摻雜區224以及複數個間隔(gaps)226所組成。摻雜區224包含該第一導電型態，因此係為p型摻雜區224。

如第8圖所示，間隔226係與p型摻雜區224交錯設置，因此每一個p型摻雜區224皆與間隔226相鄰。此外如第8圖至第10圖所示，絕緣層204係完全覆蓋不連續形第一摻雜區220，換句話說，絕緣層204係完全覆蓋p型摻雜區224與間隔226(如第9圖至第10圖所示)。值得注意的是，間隔226之總面積佔該不連續形第一摻雜區220之面積的百分比小於等於20%。間隔226具有一寬度W₃，而該寬度W₃係小於等於9微米(micrometer，μm)。此外，間隔226的圖案密度可根據不同的產品或製程需求調整。

此外，更如第8圖至第10圖所示，第四較佳實施例至第六較佳實施例所提供之MOS電晶體元件200更包含一第二摻雜區222a或/與第二摻雜區222b，亦設置於汲極區域212與源極區域214之間。更重要的是，在第四較佳實施例中僅 有第二摻雜區222a設置於第一摻雜區220之頂部220a上方，在第五較佳實施例中僅有第二摻雜區222a設置於第一摻雜區220之底部220b下方，而在第六較佳實施例中第二摻雜區222a、222b係分別第一摻雜區220之頂部220a上方與第一摻雜區220之底部220b下方。第二摻雜區222a、222b包含該第二導電型態，故為n型摻雜區222a、222b。另外需注意的是，第一摻雜區220具有一第一摻雜濃度，第二摻雜區222a、222b具有一第二摻雜濃度，且第二摻雜濃度小於第一摻雜濃度。舉例來說，當第一摻雜濃度為4^＊10¹²(4E12)時，第二摻雜濃度係小於2^＊10¹²(2E12)，但不限於此。另外，如第10圖所示，由於第四較佳實施例至第六較佳實施例中的第一摻雜區220為一不連續形摻雜區，因此部分第二摻雜區222a/222b係形成於間隔226的上方或/與下方。

請繼續參閱第8圖至第10圖。根據本較佳實施例所提供之HV MOS電晶體元件200，第一摻雜區220具有一寬度W₁，第二摻雜區222a/222b具有一寬度W₂，而第二摻雜區222a/222b之寬度W₂係大於第一摻雜區120之寬度W₁。此外需注意的是，第8圖所繪示之HV MOS電晶體元件200之佈局圖案係用以表示第一摻雜區220與第二摻雜區222a/222b在水平方向的相對關係，但並未用以限制第一摻雜區220與第二摻雜區222a/222b在垂直方向的上下關係。

此外，在第四較佳實施例與第六較佳實施例中位於第一摻雜區220頂部220a上方的第二摻雜區222a亦可與汲極區域212接觸，甚或與汲極區域222重疊。

根據本較佳實施例所提供之HV MOS電晶體元件200，設置於絕緣層204下方，且導電型態互補於n型源極區域214與n型汲極區域212的不連續形p型第一摻雜區220係可藉由p型摻雜區224提升HV MOS電晶體元件200的電阻值。當高壓訊號流經此一路徑時，會因為電阻值的增加使得本實施例的壓降能力有效提升，繼而使輸出的訊號成為低壓訊號。換句話說，藉由p型摻雜區224的設置，HV MOS電晶體元件200的崩潰電壓係可有效地提升。然而，HV MOS電晶體元件200的導通電阻的提升並非業者所樂見，因此本較佳實施例更於不連續形第一摻雜區220中設置複數個間隔226。由於間隔226的設置可降低不連續形第一摻雜區220中具有p型摻雜質的摻雜部分面積，故可有效地降低R_ON。

更重要的是，第四較佳實施例至第六較佳實施例較佳實施例更於第一摻雜區220之頂部220a上方或/與於第一摻雜區220之底部220b下方設置第二摻雜區222a/222b，第二摻雜區222a/222b係提供電子一較為簡易的路徑，故可更降低R_ON。如前所述，由於高崩潰電壓與低導通電阻係為兩個彼此衝突的要求，因此本較佳實施例中，第二摻雜區222a/222b 之寬度W₂係大於第一摻雜區220之寬度W₁，但第二摻雜區222a/222b之摻雜濃度係小於第一摻雜區220之摻雜濃度，以在降低導通電阻的同時仍然滿足高崩潰電壓的要求。

綜上所述，根據本發明所提供的HV MOS電晶體元件，係利用該第一摻雜區提升HV MOS電晶體的崩潰電壓，並利用設置於該第一摻雜區上方或/與下方的第二摻雜區作為一電子流通的捷徑，故可更有效地降低導通電阻。簡單地說，本發明所提供之HV MOS電晶體元件係可同時實現高崩潰電壓、低導通電阻的期望。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧高壓金氧半導體電晶體元件

12‧‧‧半導體基底

14‧‧‧源極

16‧‧‧閘極

18‧‧‧汲極

20‧‧‧p型井

22‧‧‧p型摻雜區

30‧‧‧n型井

40‧‧‧閘極介電層

42‧‧‧場氧化層

100、200‧‧‧高壓金氧半導體電晶體元件

102、202‧‧‧基底

104、204‧‧‧絕緣層

106、206‧‧‧深井區

110、210‧‧‧高壓井區

112、212‧‧‧汲極區域

114、214‧‧‧源極區域

116、216‧‧‧基體區域

120、220‧‧‧第一摻雜區

120a、220a‧‧‧第一摻雜區頂部

120b、220b‧‧‧第一摻雜區底部

122a、122b、222a、222b‧‧‧第二摻雜區

224‧‧‧p型摻雜區

226‧‧‧間隔

130、230‧‧‧閘極

W₁‧‧‧第一摻雜區寬度

W₂‧‧‧第二摻雜區寬度

W₃‧‧‧間隔寬度

A-A’、B-B’、C-C’‧‧‧剖線

第1圖為一習知HV-LDMOS電晶體元件之剖面示意圖。

第2圖為本發明所提供之HV MOS電晶體元件之佈局圖案之一第一較佳實施例至第三較佳實施例之示意圖。

第3圖本發明所提供之HV MOS電晶體元件之第一較佳實施例之示意圖，且第3圖為第2圖中沿A-A’剖線所得之剖面示意圖。

第4圖與第5圖分別為第一較佳實施例之一變化型之示意圖。

第6圖本發明所提供之HV MOS電晶體元件之一第二較佳實施例之示意圖，且第6圖為第2圖中沿A-A’剖線所得之剖面示意圖。

第7圖本發明所提供之HV MOS電晶體元件之之一第三較佳實施例之示意圖，且第7圖為第2圖中沿A-A’剖線所得之剖面示意圖。

第8圖為本發明所提供之HV MOS電晶體元件之佈局圖案之一第四較佳實施例至第六較佳實施例之示意圖。

第9圖至第10圖分別為第8圖中沿B-B’與C-C’切線所得之剖面示意圖。

100‧‧‧高壓金氧半導體電晶體元件

102‧‧‧基底

104‧‧‧絕緣層

106‧‧‧深井區

110‧‧‧高壓井區

112‧‧‧汲極區域

114‧‧‧源極區域

116‧‧‧基體區域

120‧‧‧第一摻雜區

120a‧‧‧第一摻雜區頂部

120b‧‧‧第一摻雜區底部

122a/122b‧‧‧第二摻雜區

130‧‧‧閘極

W₁‧‧‧第一摻雜區寬度

W₂‧‧‧第二摻雜區寬度

Claims (19)

1. 一種高壓金氧半導體(high voltage metal-oxide-semiconductor，HV MOS)電晶體元件，包含有：一基底；一閘極，設置於該基底上；一汲極區域，設置於該基底內，且該汲極區域具有一第一導電型態；一源極區域，設置於該基底內，且該源極區域包含該第一導電型態；一第一摻雜區，設置於該源極區域與該汲極區域之間，該第一摻雜區包含一第二導電型態，且該第二導電型態與該第一導電型態互補；以及一第二摻雜區，設置於該第一摻雜區之一頂部的上方，且該第二摻雜區包含該第一導電型態。
2. 如申請專利範圍第1項所述之HV MOS電晶體元件，其中該第二摻雜區之一寬度係大於該第一摻雜區之一寬度。
3. 如申請專利範圍第1項所述之HV MOS電晶體元件，其中該第二摻雜區係接觸該汲極區域。
4. 如申請專利範圍第3項所述之HV MOS電晶體元件，其中該第二摻雜區與該汲極區域重疊。
5. 如申請專利範圍第1項所述之HV MOS電晶體元件，更包含一深井區，且該深井區包含該第一導電型態。
6. 如申請專利範圍第5項所述之HV MOS電晶體元件，其中該源極區域、該汲極區域、該第一摻雜區域與該第二摻雜區皆設置於該深井區內。
7. 如申請專利範圍第1項所述之HV MOS電晶體元件，其中該第一摻雜區係為一不連續形摻雜區，且包含複數個間隔(gaps)。
8. 一種高壓金氧半導體(HV MOS)電晶體元件，包含有：一基底；一閘極，設置於該基底上；一汲極區域，設置於該基底內，且該汲極區域具有一第一導電型態；一源極區域，設置於該基底內，且該源極區域包含該第一導電型態；一第一摻雜區，設置於該源極區域與該汲極區域之間，該第一摻雜區包含一第二導電型態，且該第二導電型態與該第一導電型態互補；以及一第二摻雜區，設置於該第一摻雜區之一底部的下方， 且該第二摻雜區包含該第一導電型態。
9. 如申請專利範圍第8項所述之HV MOS電晶體元件，其中該第二摻雜區之一寬度係大於該第一摻雜區之一寬度。
10. 如申請專利範圍第8項所述之HV MOS電晶體元件，更包含一深井區，且該深井區包含該第一導電型態。
11. 如申請專利範圍第10項所述之HV MOS電晶體元件，其中該源極區域、該汲極區域、該第一摻雜區域與該第二摻雜區皆設置於該深井區內。
12. 如申請專利範圍第8項所述之HV MOS電晶體元件，其中該第一摻雜區係為一不連續形摻雜區，且包含複數個間隔。
13. 一種高壓金氧半導體(HV MOS)電晶體元件，包含有：一基底；一閘極，設置於該基底上；一汲極區域，設置於該基底內，且該汲極區域具有一第一導電型態；一源極區域，設置於該基底內，且該源極區域包含該第一導電型態； 一第一摻雜區，設置於該源極區域與該汲極區域之間，該第一摻雜區包含一第二導電型態，且該第二導電型態與該第一導電型態互補；以及一對第二摻雜區，分別設置於該第一摻雜區之一頂部的上方與一底部的下方，且該第二摻雜區包含該第一導電型態。
14. 如申請專利範圍第13項所述之HV MOS電晶體元件，其中該第二摻雜區之一寬度係大於該第一摻雜區之一寬度。
15. 如申請專利範圍第13項所述之HV MOS電晶體元件，其中設置於該第一摻雜區之該頂部上方的該第二摻雜區係接觸該汲極區域。
16. 如申請專利範圍第15項所述之HV MOS電晶體元件，其中該第二摻雜區與該汲極區域重疊。
17. 如申請專利範圍第13項所述之HV MOS電晶體元件，更包含一深井區，且該深井區包含該第一導電型態。
18. 如申請專利範圍第17項所述之HV MOS電晶體元件，其中該源極區域、該汲極區域、該第一摻雜區域與該等第二摻雜區皆設置於該深井區內。
19. 如申請專利範圍第13項所述之HV MOS電晶體元件，其中該第一摻雜區係為一不連續形摻雜區，且包含複數個間隔。