TW201334185A - 半導體裝置及半導體裝置之製造方法 - Google Patents

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Abstract

本發明係一種半導體裝置及半導體裝置之製造方法，其課題為提供對於電容元件上之配線層的設計自由度優越之半導體裝置。其解決手段為半導體裝置係具備基板，層間絕緣層，第1電晶體，多層配線層，電容元件，金屬配線，及第1接點。對於基板(半導體基板(1))上係設置有層間絕緣層(接點層間絕緣膜(4，5))。第1電晶體(主動元件(3a))係設置於半導體基板(1)，埋入於層間絕緣層內。第1電晶體係至少具有閘極電極(閘極電極(32))及擴散層。對於層間絕緣層上係設置有多層配線層。電容元件(19)係設置於多層配線層內。金屬配線(閘極背打配線(30))係與閘極電極(32)之上面接合，埋設於層間絕緣層(接點層間絕緣膜(4))內。第1接點(單元接點(10a))係連接於第1電晶體(主動元件(3a))之擴散層，埋設於層間絕緣層(接點層間絕緣膜(4))內。金屬配線(閘極背打配線(30))係由與第1接點(單元接點(10a))相同的材料加以構成。

Description

半導體裝置及半導體裝置之製造方法
本發明係有關半導體裝置及半導體裝置之製造方法。
在半導體裝置之領域中，要求有半導體裝置之細微化及高速化。作為實現細微化及高速化之半導體裝置，例如，可舉出記載於專利文獻1之構成。
記載於專利文獻1之半導體裝置係於同一基板上具有混載有邏輯電路及記憶電路之混載電路。於構成邏輯電路之多層配線層之同層，埋設有構成記憶電路之電容元件。於電容元件上，形成有上層配線層。上層配線層之配線(第5層配線55)則作為字元線背打配線而加以利用(專利文獻1之段落0123)。字元線背打配線係降低字元線的阻抗之構成。
另外，對於專利文獻2係記載有配置有位元線於電容元件之上層的半導體裝置。位元線係藉由接點而與電晶體的擴散層電性連接。接點係鄰接配置於電容元件彼此之間。
先前技術 [專利文獻]
[專利文獻1]
日本特開2011-54920號公報
[專利文獻2]
日本特開2009-105149號公報
記載於專利文獻1之半導體裝置之製造方法係將電容元件之上層之配線層利用於字元線背打配線之構成。因此，電容元件之上層的配線層之設計自由度係因必須將上層配線作為字元線背打配線之前提條件而下降。
如根據本發明，提供具備基板，和設置於前述基板上之層間絕緣層，和設置於前述基板，埋入於前述層間絕緣層內之第1電晶體，和設置於前述層間絕緣層上之多層配線層，和設置於前述多層配線層內之電容元件，和構成前述第1電晶體之閘極電極及擴散層，和與前述閘極電極的上面接合，延伸存在於與前述閘極電極同一方向，且埋設於前述層間絕緣層內之金屬配線，和連接於前述第1電晶體之擴散層，埋設於前述層間絕緣層內之第1接點，前述金屬配線係由與前述第1接點相同的材料加以構成之半導體裝置。
金屬配線係降低閘極電極之阻抗之構成。金屬配線係作為於電容元件之下層的層間絕緣層。因此，電容元件之上層的配線層的設計係因未限定於金屬配線之利用之故， 自由度為高之構成。
另外，如根據本發明，提供具有：於基板，形成具備閘極電極及第1擴散層之第1電晶體的工程，和於前述第1電晶體上形成層間絕緣層之工程，和於前述閘極電極上之前述層間絕緣層，形成延伸存在於與前述閘極電極同一方向之配線溝同時，於前述第1擴散層上之前述層間絕緣層，形成為了埋設接點之第1接點孔的工程，和於前述配線溝及第1接點孔埋設相同之金屬層之工程，和於前述第1層間絕緣層上形成絕緣層之工程，和於前述絕緣層內埋設容量元件之工程的半導體裝置之製造方法。
如根據本發明，提供對於電容元件上之配線層的設計自由度優越之半導體裝置。
以下，對於本發明之實施形態，參照圖面加以說明。然而，在所有的圖面，對於同樣的構成要素附上同樣的符號，省略適宜說明。
(第1實施形態)對於第1實施形態之半導體裝置加以說明。圖1及圖2係模式性地顯示在第1實施形態之半導體裝置之上面圖。圖3~圖5係圖2所示之A-A’線剖面圖，B-B’線剖面圖，及C-C’線剖面圖。
本實施形態之半導體裝置係具備基板，層間絕緣層， 第1電晶體，多層配線層，電容元件，金屬配線，及第1接點。對於基板(半導體基板1)上係設置有層間絕緣層(接點層間絕緣膜4，5)。第1電晶體(主動元件3a)係設置於半導體基板1，埋入於層間絕緣層內。第1電晶體係至少具有閘極電極(閘極電極32)及擴散層。對於層間絕緣層上係設置有多層配線層。電容元件19係設置於多層配線層內。金屬配線(閘極背打配線30)係與閘極電極32之上面接合，延伸存在於與閘極電極32同一方向，且埋設於層間絕緣層(接點層間絕緣膜4)內。第1接點(單元接點10a)係連接於第1電晶體(主動元件3a)之擴散層(未圖示)，埋設於層間絕緣層(接點層間絕緣膜4)內。在本實施形態中，金屬配線(閘極背打配線30)係由與第1接點(單元接點10a)相同的材料加以構成。
本實施形態之閘極背打配線30係並非在電容元件19之上層的配線層，而形成於電容元件19之下層。因此，電容元件19之上層的配線層係因未限定於閘極背打配線30之利用之故，自由度為高。另外，經由形成閘極背打配線30之時，成為可使字元線(閘極電極32)之阻抗降低者。
以下，對於本實施形態之各構成加以詳述。
本實施形態之半導體裝置係均可適用於混載DRAM(Dynamic Random Access Memory)、或泛用DRAM之任一。圖1係顯示混載DRAM之半導體裝置。此半導體裝 置係具備記憶電路與邏輯電路於同一基板上。即如圖1所示，於半導體基板110上，混載有含有電容元件210之記憶電路200與形成有半導體元件之邏輯電路100。邏輯電路100係並非在記憶電路200之電容元件210的周邊電路，而形成於與記憶電路200不同的範圍之構成。例如，邏輯電路範圍係形成有CPU(Central Processing Unit)等之高速邏輯電路的範圍。然而，泛用DRAM係具有記憶電路，而未具有邏輯電路的構成。
圖2係顯示記憶電路200之佈局的一例。記憶電路200係含有電容元件19，閘極電極32，位元線34。電容元件19係形成2個於六角形之擴散層上。電容元件19係藉由電容接點13(電容元件連接接點)而連接於擴散層。閘極電極32係遍佈形成於複數之擴散層。位元線34係形成於與閘極背打配線30略垂直之方向。位元線34係藉由單元接點10c(位元線連接接點)而連接於擴散層。
在圖2中，A-A’線係橫斷電容元件19而未橫斷位元線34的線。B-B’線係橫斷位元線34的線。C-C’線係橫斷閘極電極32而未橫斷位元線34的線。
對於半導體基板1之表面係形成有元件隔離膜2。元件隔離膜2係劃分記憶電路範圍與邏輯電路範圍。對於記憶電路範圍係形成有記憶電路200。對於邏輯電路範圍係形成有邏輯電路100。記憶電路200係具有主動元件3a。邏輯電路100係具有主動元件3b。主動元件3a，3b係例如為電晶體。元件隔離膜2係例如由氧化矽膜加以構成。
對於半導體基板1上係形成有接點層間絕緣膜4。對於接點層間絕緣膜4係埋設有主動元件3a，3b，閘極背打配線30，單元接點10a，10b，10c，位元接點36。
電晶體(主動元件3a，3b)係具有形成於基板表層之擴散層(源極汲極範圍)，設置於基板上之閘極絕緣膜，閘極電極32。閘極電極32係並未特別加以限定，均可為多晶矽電極，金屬電極之任一。對於多晶矽電極上係亦可形成有TiN等之金屬層。另外，閘極電極係一般稱呼為金屬閘極，例如經由含有鎳，白金，鈷，鋯，鎢，鈦，鉿，鉭，鋁，釕，鈀等之金屬材料的材料而加以形成亦可。如此，金屬電極及金屬層係亦可層積複數種的金屬膜，但亦可以單層之金屬層加以構成。在本實施形態中，於擴散層之表層形成有矽化物層20亦可。
對於位置於記憶電路範圍之閘極電極32上係形成有閘極背打配線30。閘極背打配線30係以與閘極電極32不同的構件加以構成，與閘極電極32同樣埋設於層間絕緣層(接點層間絕緣膜4)內。閘極背打配線30係至少跨越同一電晶體之源極‧汲極擴散層加以形成為佳。閘極背打配線30之下面的全面或一部分則接合於閘極電極32之上面亦可。閘極背打配線30的上面係構成在與接點層間絕緣膜4之上面同一面。
在本實施形態中，同一面係指以下述之測定方法加以測定時，對於表面平均高度而言之凹凸高度之不均的最大值為30nm以下，更理想為20nm以下，又更理想為10nm 以下之平面。作為如此之測定方法係例如，可舉出使用SEM(Scanning Electron Microscope)或TEM(Transmission Electron Microscope)而取得含有上部連接配線18之上面及配線8b之上面的剖面畫像，從此等剖面畫像測定階差高度之不均的方法，或經由廣泛使用於在半導體裝置之製造工程的檢查工程之階差計，測定平面方向高度之輪廓之方法等。
閘極背打配線30係以與連接於主動元件3a之擴散層的單元接點10a相同材料加以構成為佳。閘極背打配線30係例如，以含有W，Cu，Al等之任一的金屬材料加以構成為佳，而以作為主成分含有W，或由W所成之金屬材料加以構成為佳。在本實施形態中，相同材料係指意味著相同成分組成，或主要成分為相同者。另外，在本實施形態中，作為主成分而含有係指意味著例如，含有90質量%以上者。
因閘極背打配線30則以和單元接點10a相同材料加以構成之故，閘極背打配線30與單元接點10a係成為以同一工程加以構成者。因此，成為可謀求製造處理之簡略化者。另外，因閘極背打配線30則以含有W之金屬材料加以構成之故，可抑制閘極背打配線30之金屬成分擴散於層間絕緣膜內者。
另外，閘極背打配線30係以與連接於主動元件3b之擴散層的單元接點10b相同材料加以構成為亦可。主動元件3b(第2電晶體)係設置於半導體基板1，位置於與含 有第1電晶體(主動元件3a)之記憶電路範圍不同範圍之邏輯電路範圍。第2接點(單元接點10b)則連接主動元件3a與第1配線。第1配線係位置於位置於邏輯電路範圍之多層配線層之中，最下層之配線層。在本實施形態中，閘極背打配線30係形成於與記憶電路200範圍之單元接點10a，和邏輯電路100範圍之單元接點10b同一層。另外，閘極背打配線30係以與單元接點10a，及單元接點10b同一材料加以構成。
另外，位元接點36係跨過以元件隔離膜2所離間之2個擴散層加以形成。位元接點36係沿著元件搭載面而延伸存在於一方向亦可。
對於接點層間絕緣膜4上係形成有接點層間絕緣膜5，蓋膜6a，層間絕緣膜7a。於此等層，埋設有配線8a，位元線34，配線35及電容接點13a。即於與最下層配線的配線8a同一層，形成有位元線34及電容接點13a。位元線34及電容接點13a係位置於記憶電路200範圍。配線8a係位置於邏輯電路100範圍。然而，在本實施形態中，沿著配線8a，位元線34及電容接點13a之側面及底面而以阻障金屬膜加以構成，於其內部埋設有金屬膜。
另外，接點層間絕緣膜4，5之至少1層係使用矽氧化膜亦可，但具有較矽氧化膜為低之相對介電係數的絕緣膜為更佳。作為如此之絕緣膜係使用例如，將矽氧化膜之氧原子置換成氟素或碳原子，及碳氫化合物，一般稱為低介電率膜之絕緣膜，或至少具有矽，氧及碳，更於絕緣膜 中，具有直徑數毫微米以下之微細空孔之所謂多孔質膜亦可。作為此等絕緣膜之相對介電係數係對於未具有微細空孔於膜中之絕緣膜的情況，係3.1以下為佳，而更理想係對於具有微細空孔於膜中之絕緣膜的情況，係2.6以下為佳。經由有關之構造，可降低前述接點之寄生容量，作為其結果，可降低記憶電路及邏輯電路之延遲，使半導體元件之動作速度提升者。
位元線34係藉由單元接點10c或位元接點36而連接於主動元件3a之擴散層。位元線34之上面係構成在與配線8a之上面同一面亦可。另外，位元線34係以與配線8a同一材料加以構成為佳。位元線34係例如，以含有W，Cu，Al等之任一的金屬膜加以構成為佳，而以作為主成分含有Cu，或由Cu所成之金屬膜加以構成為佳。
位元線34則經由以配線8a同一工程加以構成之時，成為可謀求製造處理之簡略化者。另外，經由以含有Cu之金屬膜而構成位元線34及配線8a之時，可較使用W之情況，使半導體裝置之動作速度提升者。
另外，在本實施形態中，可形成位元線34於與最下層配線(配線8a)同一層。因此，成為無須於邏輯電路100範圍之配線8a與單元接點10b之間，形成接點層者。在邏輯電路100範圍之層間方向中，成為無須接觸層之部分，寄生阻抗變小，可提升半導體裝置之動作速度。隨之，本實施形態之混載DRAM係可使用與Purelogic物品同一裝置參數而加以設計。
另外，於記憶電路200範圍之電容元件19的下層，利用邏輯電路100的配線而可形成位元線34。即，位元線34係可由與配線8a相同的材料加以構成，或將位元線34的上面與最下層配線(配線8a)的上面構成於同一面者。因此，於將配線8a作為平坦化而形成時，記憶電路範圍之層間絕緣膜7a的平坦性則提升。隨之，因可抑制位置於記憶電路範圍之層間絕緣膜7a上之電容元件19的高度不均之故，成為可降低電容之不均者。
然而，電容接點13b係以與位元線34及配線8a同一材料加以構成為佳。
另外，對於閘極背打配線30係從位置於單元陣列外側的字元線驅動器輸入信號。圖2係單元陣列端的擴大圖。例如，如圖5所示，閘極背打配線30係藉由位置於邏輯電路100之主動元件3b與配線35加以電性連接。配線35係閘極背打配線30及單元接點10b係藉由貫孔而連接。配線35係由與配線8a同一工程加以形成為佳。也就是，配線35係可由與配線8a同一構件加以構成。
對於位元線34之上面上係形成有蓋膜6b。蓋膜6b係具有金屬擴散防止膜亦可。由此，即使為以含有Cu之金屬材料構成位元線34之情況，蓋膜6b係亦可防止對於層間絕緣層內之Cu的擴散。
於蓋膜6b上，形成有層間絕緣膜7b，蓋膜6c，層間絕緣膜7c，蓋膜6d。此等層係形成有電容元件19，電容接點13，配線8b，8c。
電容元件19係含有下部電極14，電容絕緣膜15，上部電極16。電容元件19係埋入於形成於多層配線層內之凹部(以下，稱作電容元件埋設用凹部)。在本實施形態中，電容元件19係遍佈於2層之層間絕緣膜加以形成，但並不限定於此形態，亦可遍佈於3層以上加以形成。
下部電極14及上部電極16係作為由夾入電容絕緣膜15而為了作為平行平板電容元件之電極而發揮機能。作為下部電極14及上部電極16之材料係例如，經由鈦，鉭等高熔點金屬，或此等氮化物等而形成者為更佳，使用可使電容絕緣膜15之結晶性提升的材料為佳。
作為電容絕緣膜15之材料，係例如二氧化鋯(ZrO2)，鋁酸鋯(ZrAlOx)、更且，於前述二氧化鋯添加Tb，Er，Yb等之鑭系元素的膜等之具有較矽氮化膜為高相對介電係數者為更佳。經由加高電容絕緣膜15之相對介電係數之時，可使電容元件19之靜電電容增加者。
沿著電容元件埋設用凹部之底部及側壁，層積有下部電極14，電容絕緣膜15及上部電極16。在本實施形態中，於電容元件埋設用凹部之中，埋設有下部電極14，電容絕緣膜15及上部電極16之剩餘部分，埋設有埋設電極18b。於埋設電極18b上形成有導引配線部18a。另外，導引配線部18a係形成於連續於電容元件埋設用凹部上端之外側而延伸存在的配線溝(以下，稱作上部配線溝)內。埋設電極18b及導引配線部18a係在本實施形態中，埋設電極18b與導引配線部18a係以同一材料，且同一工程 加以構成。
另外，電容元件19與主動元件3a係以電容接點13加以連接。電容接點13係含有單元接點10a，電容接點13a，及電容接點13b。即電容接點13係配列於層間方向，至少具有3以上之接點。3個接點之中，至少中間的接點係以與端部的接點不同材料加以構成亦可。例如，中間的接點係以含有Cu的金屬加以構成，端部的接點係以含有W的金屬加以構成。電容接點13係藉由單元接點10a而連接於主動元件3a之擴散層。電容接點13b係電性連接下部電極14與電容接點13a。
另外，電容元件19之下端部係呈被覆電容接點13b地加以構成。電容接點13b係與電容元件19之下端相同具有位置於層間絕緣膜7b之上端部。即電容元件19之下部電極14係被覆電容接點13b之上面及側壁之至少上部之構成。換言之，電容接點13b係具有從蓋膜6b之上面朝向上方突出的突出部，和連接該突出部與電容接點13a之貫孔部。在本實施形態中，例如，電容接點13b之突出部的表面全體則僅由下部電極14所被覆。
在本實施形態中，經由作為下部電極14被覆電容接點13b之突出部之時，成為可使電容元件19之電極面積增加而使靜電容量提升者。
然而，在本實施形態中，於上部電極16與埋設電極18b之間，形成硬式光罩31及阻障金屬膜17亦可。另外，相互鄰接之電容元件19係將電容絕緣膜15，及上部電 極16作為共通化亦可。即，遍佈鄰接之電容元件埋設用凹部的內壁及上部配線溝，連續形成電容絕緣膜15及上部電極16亦可。另外，對於電容元件19之側壁上係於與層間絕緣膜之間形成有側壁保護層亦可。側壁保護層係較層間絕緣膜為緻密的膜。因此，可得到鄰接之電容元件19之下部電極14間的洩漏電流之降低，或長期絕緣信賴性之提升的效果。
然而，層間絕緣層之材料係亦可為矽氧化膜，或含有氟素或碳素等於矽氧化膜，一般低介電係數之絕緣膜，而亦可為於絕緣膜內形成細微的空孔，所謂多孔質膜。在本實施形態中，埋設有配線之層間絕緣膜7a~7e係為低介電係數膜為佳。然而，作為層間絕緣層係使用含有Si，從C，O，H之中至少含有1個以上的元素之絕緣性材料，或使用此等之構成元素，且於膜內含有空孔之材料。對於在此所使用之絕緣性材料，係在之後形成之電容元件形成工程中的金屬電極或在電容絕緣膜之成膜所使用之氣相原料呈未浸透於膜中，空孔尺寸為小者為佳。有鑑於多數的氣相原料為0.5~1nm尺寸情況，空孔尺寸係必須為1nm以下，期望為0.5nm以下為佳。不限於邏輯電路100，記憶電路200，而對於為了降低配線間的寄生電容，層間絕緣層之相對介電係數係較矽氧化膜為低者更佳。由此，降低配線間之寄生電容，可降低電路動作之延遲者。另外，層間絕緣層之中，與電容元件19同一層之層間絕緣層之所有則以低介電係數膜加以構成為佳。例如，與電容元件 19同一層之複數的配線層之所有的絕緣層則具有較矽氧化膜為低之相對介電係數之絕緣層為佳。經由此，可使配線間或接點間之寄生電容降低，可提升半導體裝置之動作速度者。
蓋層係由矽，碳素，氮素所成之絕緣膜，或具有此等的膜之層積構造體所成，對於金屬而言具有擴散耐性的膜(金屬擴散防止膜)為佳。蓋層之一例係為SiC膜或SiON膜、及SiCN膜、或者此等之層積膜等。
配線8a~8c係經由作為半導體裝置之多層配線的形成方法通常加以使用之雙嵌金法而加以形成為更佳。經由此，降低配線之製造成本，可降低連接配線，和存在於異層之配線之間的貫孔阻抗者。然而，在圖3所示之配線8b，8c中，亦含有對於各下層之配線8a，8b而言為了連接之貫孔，作為配線進行附上符號。即在本實施形態中，只要未特別明示，對於以金屬鑲嵌法所形成之配線係含有貫孔。並且，對於各配線8a~8c之周圍係形成有阻障金屬膜。在本實施形態中，所有的配線則具有雙嵌金構造者為佳。阻障金屬膜係例如，鈦，組，釕，或此等之氮化物，又此等之層積膜等。
另外，於蓋膜6d上，形成有層間絕緣膜7d，蓋膜6e，層間絕緣膜7e，蓋膜6f。對於此等層係形成有具有固定電位之配線201a，201b，信號配線202a，202b等之廣域位元線202，電源‧接地配線203，及配線8d，8e。在本實施形態中，電容元件19之上層的配線層係可利用於 閘極背打配線以外之廣域位元線202等之機能配線。
以下，對於第1實施形態之作用效果加以說明。在第1實施形態中，在邏輯電路範圍，成為無須連接最下層配線與單元接點10b之接點層。此情況，邏輯電路範圍之多層配線層係因成為退一段之故，在記憶電路範圍之設計，配線層一層分之資源則成為不足。
對此，在本實施形態中，於閘極電極上可形成閘極背打配線者。因此，可使電容元件之上層的設計自由度增加配線層一層分者。即，可將電容元件之上層配線層，利用於閘極背打配線以外。換言之，可將作為以往背打配線而利用之金屬配線層，作為構成記憶電路之配線而使用者。
隨之，在本實施形態中，可將不足之配線層之資源，經由控制閘極背打配線之配置位置而補充者。因而在本實施形態中，成為可將無接點層之邏輯電路的設計，未使配線層增加而直接利用者。
另外，在本實施形態中，可將閘極背打配線，並非在電容元件之上層，而形成於下層者。因此，成為無須從電容元件之下層遍佈上層，連接閘極背打配線與閘極電極之接點。更且，在本實施形態中，位元線亦形成於電容元件之下層。隨之，在記憶電路範圍中，因無須形成接點於電容元件彼此之間之故，可窄化電容元件之間者。由此，可提升電容元件之配置密度者。
接著，對於第1實施形態之半導體裝置之製造方法加以說明。圖6~圖17係顯示第1實施形態之半導體裝置之 製造方法工程次序的圖。在圖6~圖17中，WL係顯示字元線的長度方向之剖面部分，BL係顯示位元線的長度方向之剖面部分。此等圖係呈容易說明地，於1個圖面中，包含有多方向之剖面圖。
本實施形態之半導體裝置之製造方法係包含以下的工程。首先，於基板(半導體基板1)，形成具備閘極電極32及第1擴散層之第1電晶體(主動元件3a)。接著，於主動元件3a上形成層間絕緣層(接點層間絕緣膜4)。接著，於閘極電極32上之接點層間絕緣膜4，形成延伸存在於與閘極電極32同一方向之配線溝(背打配線溝42)之同時，於第1擴散層上之接點層間絕緣膜4，形成為了埋設接點之第1接點孔(接點孔44)。於背打配線溝42及接點孔44埋設相同的金屬層(閘極背打配線30及單元接點10a)。於接點層間絕緣膜4上形成絕緣層(層間絕緣膜7b，7c)。於絕緣層內埋設電容元件19。以下，加以詳細說明。
首先，如圖6所示，於半導體基板1之表面形成元件隔離膜2。於以元件隔離膜2所劃分之元件範圍形成主動元件3a，3b等之電晶體。電晶體係具有閘極電極與擴散層。閘極電極係亦可使用通常所使用之多晶矽電極或一部分加以金屬矽化物化之多晶矽電極，而使用金屬閘極亦可。作為金屬閘極電極之形成方法，有著先閘極方式或後閘極方式等。另外，於擴散層上形成有矽化物層20亦可。對於矽化物層20係例如，形成有鈷，鎳，白金等之金屬 與和矽的合金。
於主動元件3a，3b上形成接點層間絕緣膜4。經由選擇性地除去接點層間絕緣膜4之時，形成複數之開口部。例如，經由塗佈法等而形成光阻膜於接點層間絕緣膜4上，再經由光微影法而轉印所期望之圖案，於光阻膜形成開口部。將光阻膜作為光罩，經由反應性離子蝕刻等之方法，於接點層間絕緣膜4形成開口部。之後，去除光阻膜。在此，說明於接點層間絕緣膜4形成開口部之方法的詳細。
在本實施形態中，作為於同一層之光阻膜形成複數之開口部的手法，例如，可使用雙重圖案化方法。說明雙重圖案化方法之一例。首先，經由第1次之曝光，於電晶體之擴散層上之光阻膜形成接點孔的圖案。經由第2次之曝光，形成背打配線溝的圖案於閘極電極32上的光阻膜。
經由分為順序進行圖案化之時，即使接點孔44與背打配線溝42的距離為短之情況，亦可抑制曝光光線產生干擾而解像度下降之情況。即，經由雙重圖案化方法，可精確度佳地得到相互鄰接之接點孔44與背打配線溝42的圖案。然而，背打配線溝42之圖案化形成的順序亦可為先。
對於雙重圖案化方法之曝光係例如，使用液浸ArF(氟化氬雷射)曝光，或EUV(Extreme Ultra Violet)曝光，EB(Electron Beam)曝光等。在本實施形態中，縮短曝光的波長，更且經由使鄰接的圖案的曝光順序作為不同 之時，可縮短接點孔44與背打配線溝42的距離者。
使用經由雙重圖案化方法所得到之光罩，經由蝕刻等，於接點層間絕緣膜4形成複數之開口部。即，於接點層間絕緣膜4，形成背打配線溝42，接點孔41，43，44及位元接點孔45。之後，去除光阻膜。
位置於記憶電路範圍之接點孔44，43係與位置於邏輯電路範圍之接點孔41(為了埋設接點之第2接點孔)同時加以形成亦可。接點孔41係形成於第2電晶體(主動元件3b)之第2擴散層上的層間絕緣層。另外，與此等接點孔41，43，44同時形成位元接點孔45亦可。
接著，如圖7所示，於接點層間絕緣膜4上堆積金屬膜50。經由此，於形成於接點層間絕緣膜4之複數的開口部，埋設有同一之金屬膜。例如，位置於記憶電路範圍之接點孔44與背打配線溝42則以同一之金屬膜加以埋設。另外，位置於邏輯電路範圍之接點孔41與背打配線溝42則以同一之金屬膜加以埋設。作為金屬膜50之形成方法，係使用CVD(Chemical Vapor Deposition)法、濺鍍法、ALD(Atomic Layer Deposition)法等，使用於通常形成半導體裝置之手法。在本實施形態中，說明作為金屬膜50而使用W之情況。
接著，如圖8所示，經由CMP(Chemical Mechanical Polishing)法而除去剩餘之金屬膜50。經由此，於接點層間絕緣膜4，同時形成單元接點10a，10b，閘極背打配線30，位元接點36。
接著，如圖9所示，於接點層間絕緣膜4上，形成接點層間絕緣膜5，蓋膜6a，及層間絕緣膜7a。
接著，如圖10所示，於此等層，使用光微影法及蝕刻，形成位元線溝46，配線溝47及接點孔48。對於對應於此等之開口部的光阻膜之圖案的形成，係可使用一次曝光法，但亦可使用前述之雙重圖案化方法。對於一次曝光方法係例如可使用ArF曝光。另外，對於雙重圖案化方法係可使用含有浸液ArF曝光之ArF曝光，EUV曝光，EB曝光等。
於位元線溝46之底面，露出有位元接點36之上面，及單元接點10c之上面。於配線溝47之底面，露出有單元接點10b之上面。於接點孔48之底面，露出有單元接點10a之上面。此等位元線溝46，配線溝47，接點孔48係亦可同時加以形成，但以不同的時間加以形成亦可。
接著，如圖11所示，於此等開口部上堆積阻障金屬膜及金屬膜52。接著，如圖12所示，經由CMP而除去剩餘的金屬膜。由此，形成位元線34，配線8a，及電容接點13a。如以上作為，以與配線8a同一工程，形成位元線34或電容接點13a。然而，在本實施形態中，對於金屬膜52為Cu之情況加以說明。
在本實施形態中，可利用邏輯電路之配線，於記憶電路範圍形成位元線34者。因此，成為對於記憶電路範圍係形成有與配線同樣高度之位元線34者。經由此，即使作為對於配線形成實施CMP，亦成為可確保位元線34周 邊之層間絕緣膜7a之平坦性者。
接著，如圖13所示，於層間絕緣膜7a上形成蓋膜6b。經由蓋膜6b，被覆位元線34，配線8a，及電容接點13a之上面。
接著，如圖14所示，於蓋膜6b上形成光阻膜54。於光阻膜54形成孔55。
接著，如圖15所示，經由蝕刻等而形成貫孔57。在除去光阻膜54之後，於蓋膜6a上形成金屬膜56。金屬膜56係埋設於貫孔57。在本實施形態中，說明作為金屬膜56，例如使用W的例。金屬膜56係例如經由CVD法而加以堆積。
接著，如圖16所示，經由光微影法，反應性離子蝕刻法等，形成突出部於電容接點13b之前端。於在之後的工程所形成之電容元件19之正下方位置，形成電容接點13之突出部為佳。
之後的配線及電容元件之形成工程，係例如可沿襲日本特開2011-54920號公報所記載之手法而進行。即，接著，於蓋膜6b上形成層間絕緣膜7b。於層間絕緣膜7b，經由通常所使用之金屬鑲嵌法，形成配線8b。
在本實施形態中，對於記憶電路範圍之蓋膜6b上係配列有電容接點13之突出部。成為僅突出部的高度分，***有層間絕緣膜7b。因此，在配線8b之形成過程中，將層間絕緣膜7b加以CMP時，記憶電路範圍之層間絕緣膜7b係抑制平坦性下降之情況。由此，可抑制電容之不 均。
接著，呈至少被覆配線8b之上面地堆積蓋膜6c。於蓋膜6c上堆積層間絕緣膜7c。於層間絕緣膜7c上堆積成為硬式光罩之絕緣膜。硬式光罩係在加工層間絕緣膜7b，7c時，對於層間絕緣膜7b，7c而言具有高選擇比之絕緣膜為佳，例如，矽氧化膜為佳。於硬式光罩上，堆積光阻膜。於光阻膜，經由光微影法等之方法，形成上部連接配線溝之圖案。光阻膜係亦可使用單一層之光阻膜，平坦化有機膜，矽氧化膜，反射防止膜，感光性光阻劑等之多層光阻層之任一。
接著，將光阻膜作為光罩，於層間絕緣膜7c，形成上部連接配線溝。例如，可使用反應性離子蝕刻等之微細加工法者。經由適當地調節蝕刻條件(選擇比等)之時，可控制上部連接配線溝之高度者。之後，去除光阻膜。
接著，於上部連接配線溝內之層間絕緣膜7c上及硬式光罩上，形成多層光阻層。於多層光阻層，經由光微影法等之方法，形成電容元件埋設用凹部之圖案。
接著，將多層光阻層作為光罩，經由反應性離子蝕刻等之微細加工法，於層間絕緣膜7b，蓋膜6c，層間絕緣膜7c內，形成電容元件埋設用凹部。多層光阻層係在電容元件埋設用凹部之加工中，進行灰化而除去。在本實施形態中，在電容元件埋設用凹部的底部，露出有電容接點13b之突出部之至少上面及側壁。
然而，在本實施形態中，將上部連接配線溝於之後形 成電容元件埋設用凹部，但亦可於將上部連接配線溝形成之前形成電容元件埋設用凹部。
接著，至少於上部連接配線溝及電容元件埋設用凹部之底部上及側壁上，堆積下部電極14。作為形成下部電極14之方法，係如使用CVD法，濺鍍法，ALD法等通常使用於形成半導體裝置之手法即可。接著，經由塗佈法等，將光阻膜埋設於電容元件埋設用凹部內。光阻膜係僅殘存於電容元件埋設用凹部內，且以未達到電容元件埋設用凹部之上端的高度加以形成為佳，而如必要，由對於光阻膜進行曝光‧顯像處理者，去除不要的光阻膜亦可。之後，將下部電極14，例如經由反應性離子蝕刻等之方法而進行背面蝕刻。由此，可形成未達於電容元件埋設用凹部之上端部之下部電極14者。之後，去除光阻膜。
接著，於下部電極14上，堆積電容絕緣膜15及上部電極16。電容絕緣膜15及上部電極16係至少形成於電容元件埋設用凹部之底面上，側壁上及上部連接配線溝之底面上，側壁上。作為形成電容絕緣膜15之方法，係可使用CVD法，濺鍍法，ALD法等通常使用於形成半導體裝置之手法。另外，為了使電容元件之靜電容量提升，可均一性佳地堆積數nm之薄膜的ALD法為更佳。然而，在堆積電容絕緣膜15之後，進行為了使結晶性提升之燒結工程亦可。
接著，例如經由塗佈法，將光阻膜形成於電容元件埋設用凹部之內部及上部連接配線溝之內部。光阻膜係呈未 殘存於殘存在邏輯電路範圍之硬式光罩上部地加以形成。如必要，由對於光阻膜進行曝光‧顯像處理，或者進行全面蝕刻者，去除形成於邏輯電路範圍之不要的光阻膜。
接著，將上部電極16及電容絕緣膜15，經由反應性離子蝕刻等之方法進行背面蝕刻。由此，可去除硬式光罩上之上部電極16及電容絕緣膜15。接著，將光阻膜，經由灰化等而除去。
接著，將具有導電性之硬式光罩31，堆積於電容元件埋設用凹部之底面上，側壁上及上部連接配線溝之底面上，側壁上。對於硬式光罩31，係例如使用鈦及鈦之氮化物，鉭及鉭之氮化物，釕等之高熔點金屬及此等氮化物，或者此等層積構造體亦可。作為形成硬式光罩31之方法，係如使用CVD法，濺鍍法，ALD法等通常使用於形成半導體裝置之手法即可。作為硬式光罩31之厚度係對於進行之後進行之邏輯電路配線加工具有充分厚度者為佳。但硬式光罩31係因有作為電容元件19之上部電極而殘存之情況之故，具有低電性阻抗為佳。即，殘存於電容元件埋設用凹部內部之硬式光罩31係作為上部電極而發揮機能。隨之，硬式光罩31之厚度係即使設定為在後述之邏輯電路配線加工後消失之程度的厚度亦可。即，硬式光罩31之材料係可使用與上部電極16同種之材料者。硬式光罩31與上部電極16係亦可由同種的材料加以形成，而由不同的材料加以形成均可，但同一材料者為更佳。
接著，於邏輯電路範圍形成為了埋設配線8c之配線 溝。然而，在配線形成工程中，在形成其開口部之後，經由反應性離子蝕刻等而除去硬式光罩31亦可。經由使用此方法，可薄化殘存於電容元件19內之硬式光罩31的厚度，降低電容元件之上部電極的阻抗值者。
接著，於電容元件埋設用凹部，上部連接配線溝及配線溝，埋設阻障金屬膜17及導電膜。導電膜係由含有Cu，W，Al之金屬加以構成亦可，但其中，由含有Cu之材料加以構成為佳。接著，經由CMP法等之方法，除去導電膜，阻障金屬膜，硬式光罩。由此，形成有電容元件19，上部連接配線18及配線8c。上部連接配線18及配線8c係由同一工程加以形成為佳，但以另外工程加以形成亦可。即，上部連接配線18係亦可由以和配線8c之金屬膜同一材料加以構成，而以不同材料加以構成亦可。然而，在本實施形態中，於電容元件埋設用凹部形成後，形成配線溝，但不限定於此順序，而於埋設金屬膜於配線溝之後，形成電容元件埋設用凹部亦可。
接著，如圖17所示，於上部連接配線18之上面上及配線8c之上面上，形成蓋膜6d。之後，於蓋膜6d上，形成有層間絕緣膜7d，蓋膜6e，層間絕緣膜7e，蓋膜6f。另外，於各絕緣膜，形成配線8d，8e，具有固定電位之配線201a，201b，信號配線202a，202b，及電源‧接地配線203。由此，得到第1實施形態之半導體裝置。
(第2實施形態)接著，對於第2實施形態之半導體裝置加以說明。圖18係模式性地顯示在第2實施形態 之半導體裝置之剖面圖。第2實施形態係除了於電容元件19之下端，和蓋膜6b之間形成有層間絕緣膜7b的點之外，與第1實施形態相同。以下，加以詳細說明。
電容元件19之下端係至少接合於電容接點13之上面為佳。例如，電容元件19之下端係位置於同一層之配線8c之中，作為與配線部分之下端相同位置亦可。換言之，電容元件埋設用凹部之底面係構成在與同一層之配線層的配線溝的底面同一面亦可。另外，於電容元件埋設用凹部之底面的周圍形成擋止膜亦可。由此等，電容元件埋設用凹部之底部的位置控制則呈為容易。
在第2實施形態中，將電容元件19之下端與位元線34之間的距離，與電容元件19之下端接合於蓋膜6b之情況做比較，成為可使其增加者。由此，可抑制電容元件19與位元線34之間的寄生電容之增加者。
第2實施形態之半導體裝置之製造方法係具有以下的工程的點則與第1實施形態不同。即，首先，於層間絕緣層(接點層間絕緣膜4)上形成蓋層(蓋膜6a)。接著，於蓋膜6a上形成絕緣層(層間絕緣膜7b)。接著，於層間絕緣膜7b，形成未到達於蓋膜6a之凹部(電容元件埋設用凹部)。之後，於該凹部埋設電容元件19。
在凹部之形成工程中，對於電容元件埋設用凹部之底部係至少露出有電容接點13b之上面。另一方面，對於電容元件埋設用凹部之底部係未露出有層間絕緣膜7b之基底層。基底層係例如為蓋膜6a。電容元件埋設用凹部之 深度係可經由蝕刻條件，或形成擋止膜於層間絕緣膜7b之中間之時而控制。(第3實施形態)接著，對於第3實施形態之半導體裝置加以說明。圖19係模式性地顯示在第3實施形態之半導體裝置之剖面圖。第3實施形態係除了於位元線34b之同一層之邏輯電路範圍形成有接點層的點以外，與第1實施形態相同。以下，加以詳細說明。
對於邏輯電路範圍係於接點層間絕緣膜4與第1配線層(最下層配線層)之間，形成有接點層。接點層係具有埋設於接點層間絕緣膜5中的單元接點10d。單元接點10d係電性連接第1配線(配線8a)與單元接點10b。單元接點10b係連接於邏輯電路範圍之電晶體(主動元件3b)的擴散層。
另一方面，對於記憶電路範圍係於與接點層同一層，形成有位元線34b。位元線34b係以含有W的金屬加以構成為佳。位元線34b之材料係與配線8a(例如，Cu配線)不同之構成。位元線34b之上面係較配線8a之上面為低地加以形成。換言之，位元線34b之上端與蓋膜6a係相互加以離間，對於其間係配置有接點層間絕緣膜5b。在本實施形態中，位元線34b係例如可經由蝕刻加以加工而形成的構成。
在本實施形態中，因可將電容元件19之下端與位元線34b之間的距離，較第1實施形態確保之故，可抑制其間的寄生電容之增大者。另外，閘極背打配線30係與字元線(閘極電極32)接合同時，形成於同層之故，成為 可使字元線的阻抗降低同時，提升電容元件19之上層的配線層之設計自由度者。
然而，當然，上述之複數之實施形態係可在其內容無相反之範圍做組合者。另外，在上述之實施形態中，具體說明過各部之構造等，但其構造等係在滿足本申請發明之範圍可做各種變更者。
1‧‧‧半導體基板
2‧‧‧元件隔離膜
3a、3b‧‧‧主動元件
4‧‧‧接點層間絕緣膜
5，5a，5b‧‧‧接點層間絕緣膜
6a、6b、6c、6d、6e、6f‧‧‧蓋膜
7a、7b、7c、7d、7e‧‧‧層間絕緣膜
8a、8b、8c、8d、8e‧‧‧配線
10a、10b、10c、10d‧‧‧單元接點
13、13a、13b‧‧‧電容接點
14‧‧‧下部電極
15‧‧‧電容絕緣膜
16‧‧‧上部電極
17‧‧‧阻障金屬膜
18‧‧‧上部連接配線
18a‧‧‧導引配線部
18b‧‧‧埋設電極
19‧‧‧電容元件
20‧‧‧矽化物層
30‧‧‧閘極背打配線
31‧‧‧硬式光罩
32‧‧‧閘極電極
34、34b‧‧‧位元線
35‧‧‧配線
36‧‧‧位元接點
41‧‧‧接點孔
42‧‧‧背打配線溝
43‧‧‧接點孔
44‧‧‧接點孔
45‧‧‧位元接點孔
46‧‧‧位元線溝
47‧‧‧配線溝
48‧‧‧接點孔
50‧‧‧金屬膜
52‧‧‧金屬膜
54‧‧‧光阻膜
55‧‧‧孔
56‧‧‧金屬膜
57‧‧‧貫孔
58‧‧‧光阻膜
59‧‧‧孔
100‧‧‧邏輯電路
110‧‧‧半導體基板
200‧‧‧記憶電路
201a，201b‧‧‧具有固定電位之配線
202‧‧‧廣域位元線
202a、202b‧‧‧信號配線
203‧‧‧電源‧接地配線
210‧‧‧電容元件
220‧‧‧周邊電路
[圖1]
模式性地顯示在第1實施形態之半導體裝置之上面圖。
[圖2]
模式性地顯示在第1實施形態之記憶元件周邊之上面圖。
[圖3]
圖2之A-A’線剖面圖。
[圖4]
圖2之B-B’線剖面圖。
[圖5]
圖2之C-C’線剖面圖。
[圖6]
顯示在第1實施形態之半導體裝置之製造次序的工程剖面圖。
[圖7]
顯示在第1實施形態之半導體裝置之製造次序的工程剖面圖。
[圖8]
顯示在第1實施形態之半導體裝置之製造次序的工程剖面圖。
[圖9]
顯示在第1實施形態之半導體裝置之製造次序的工程剖面圖。
[圖10]
顯示在第1實施形態之半導體裝置之製造次序的工程剖面圖。
[圖11]
顯示在第1實施形態之半導體裝置之製造次序的工程剖面圖。
[圖12]
顯示在第1實施形態之半導體裝置之製造次序的工程剖面圖。
[圖13]
顯示在第1實施形態之半導體裝置之製造次序的工程剖面圖。
[圖14]
顯示在第1實施形態之半導體裝置之製造次序的工程剖面圖。
[圖15]
顯示在第1實施形態之半導體裝置之製造次序的工程剖面圖。
[圖16]
顯示在第1實施形態之半導體裝置之製造次序的工程剖面圖。
[圖17]
顯示在第1實施形態之半導體裝置之製造次序的工程剖面圖。
[圖18]
模式性地顯示在第2實施形態之半導體裝置之剖面圖。
[圖19]
模式性地顯示在第3實施形態之半導體裝置之剖面圖。
1‧‧‧半導體基板
2‧‧‧元件隔離膜
3a、3b‧‧‧主動元件
4‧‧‧接點層間絕緣膜
5‧‧‧接點層間絕緣膜
6a、6b、6c、6d、6e、6f‧‧‧蓋膜
7a、7b、7c、7d、7e‧‧‧層間絕緣膜
8a、8b、8c、8d、8e‧‧‧配線
10b‧‧‧單元接點
20‧‧‧矽化物層
30‧‧‧閘極背打配線
32‧‧‧閘極電極
100‧‧‧邏輯電路
200‧‧‧記憶電路
201a，201b‧‧‧具有固定電位之配線
202a、202b‧‧‧信號配線
203‧‧‧電源‧接地配線

Claims (11)

  1. 一種半導體裝置，其特徵為具備：基板，和設置於前述基板上之層間絕緣層，和設置於前述基板，埋入於前述層間絕緣層內之第1電晶體，和設置於前述層間絕緣層上之多層配線層，和設置於前述多層配線層內之電容元件，和構成前述第1電晶體之閘極電極及擴散層，和與前述閘極電極的上面接合，延伸存在於與前述閘極電極同一方向，且埋設於前述層間絕緣層內之金屬配線，和連接於前述第1電晶體之擴散層，埋設於前述層間絕緣層內之第1接點，前述金屬配線係由與前述第1接點相同的材料加以構成者。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，具備：設置於前述基板，位置於與含有前述第1電晶體之記憶電路範圍不同範圍之邏輯電路範圍之第2電晶體，和連接前述第2電晶體與第1配線之第2接點，前述第1配線係位置於前述多層配線層之中最下層之配線層，前述第2接點係以與前述金屬配線相同材料加以構成者。
  3. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，前述金屬配線係由含有W的材料加以構成。
  4. 如申請專利範圍第2項記載之半導體裝置，其中，具備：位置於前述記憶電路範圍，設置於與前述第1配線同一層，連接於前述第1電晶體之前述擴散層之位元線。
  5. 如申請專利範圍第4項記載之半導體裝置，其中 ，前述位元線係由與前述第1配線相同材料加以構成者。
  6. 如申請專利範圍第1項至第5項任一項記載之半導體裝置，其中，具備連接前述第1電晶體與前述電容元件之電容接點，前述電容元件之下部電極係被覆前述電容接點之上面及側壁之至少上部。
  7. 如申請專利範圍第6項記載之半導體裝置，其中，前述電容接點係具有配列於層間方向，至少3個以上之接點。
  8. 一種半導體裝置之製造方法，其特徵為具有：於基板，形成具備閘極電極及第1擴散層之第1電晶體的工程，和於前述第1電晶體上形成層間絕緣層之工程，和於前述閘極電極上之前述層間絕緣層，形成延伸存在於與前述閘極電極同一方向之配線溝同時，於前述第1擴散層上之前述層間絕緣層，形成為了埋設接點之第1接點孔的工程，和於前述配線溝及第1接點孔埋設相同之金屬層之工程，和於前述層間絕緣層上形成絕緣層之工程，和於前述絕緣層內埋設電容元件之工程者。
  9. 如申請專利範圍第8項記載之半導體裝置之製造方法，其中，具有：於位置於與含有前述第1電晶體之記憶電路範圍不同範圍之邏輯電路範圍的前述基板，形成具備第2擴散層之第2電晶體的工程，和於前述第2電晶體上形成前述層間絕緣層之工程，和於前述第2擴散層上之前述層間絕緣層，形成為了埋設接點之第2接點孔之工程，和於前述第2接點孔及前述配線溝埋設相同金屬層之工 程。
  10. 如申請專利範圍第9項記載之半導體裝置之製造方法，其中，具有：於前述層間絕緣層上，形成位置於前述絕緣層之最下層的第1絕緣層之工程，和於前述第1絕緣層，形成到達至前述配線溝內之金屬層之位元線用配線溝同時，形成到達至前述第2接點孔內之金屬層之第1配線溝的工程，和於前述位元線用配線溝及前述第1配線溝，埋設相同金屬層之工程，和於前述第1絕緣層上之第2絕緣層內，埋設前述電容元件之工程。
  11. 如申請專利範圍第8項至第10項任一項記載之半導體裝置之製造方法，其中，具有：形成蓋層於前述層間絕緣層上的工程，和形成前述絕緣層於前述蓋層上之工程，和於前述絕緣層，形成未到達至前述蓋層之凹部的工程，和埋設前述電容元件於前述凹部的工程。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI754962B (zh) * 2019-06-28 2022-02-11 台灣積體電路製造股份有限公司 半導體元件及其製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5689392B2 (ja) * 2011-09-02 2015-03-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2015233069A (ja) 2014-06-09 2015-12-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6263093B2 (ja) 2014-06-25 2018-01-17 ルネサスエレクトロニクス株式会社 半導体装置
US9899484B1 (en) * 2016-12-30 2018-02-20 Texas Instruments Incorporated Transistor with source field plates under gate runner layers
US10276428B2 (en) * 2017-08-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of fabricating semiconductor package
US10347487B2 (en) * 2017-11-14 2019-07-09 Micron Technology, Inc. Cell contact

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1126757A (ja) * 1997-06-30 1999-01-29 Toshiba Corp 半導体装置及びその製造方法
JP4406945B2 (ja) * 1998-11-24 2010-02-03 ソニー株式会社 半導体記憶装置の製造方法
JP2000174268A (ja) * 1998-12-03 2000-06-23 Nec Corp 電界効果型トランジスタ及びその製造方法
US6187624B1 (en) * 1999-06-04 2001-02-13 Taiwan Semiconductor Manufacturing Company Method for making closely spaced capacitors with reduced parasitic capacitance on a dynamic random access memory (DRAM) device
JP2001244436A (ja) * 2000-03-01 2001-09-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
WO2001080318A1 (en) * 2000-04-14 2001-10-25 Fujitsu Limited Semiconductor device and method of manufacturing thereof
US6440830B1 (en) * 2000-08-30 2002-08-27 Advanced Micro Devices, Inc. Method of copper-polysilicon gate formation
JP2002261161A (ja) * 2001-03-05 2002-09-13 Hitachi Ltd 半導体装置の製造方法
DE10146146B4 (de) * 2001-09-19 2004-02-05 Infineon Technologies Ag Verfahren zur elektrischen Isolation nebeneinander liegender metallischer Leiterbahnen und Halbleiterbauelement mit voneinander isolierten metallischen Leiterbahnen
US6656785B2 (en) * 2001-10-15 2003-12-02 Taiwan Semiconductor Manufacturing Co. Ltd MIM process for logic-based embedded RAM
KR100415537B1 (ko) * 2001-11-03 2004-01-24 주식회사 하이닉스반도체 반도체 소자 제조 방법
JP2004214512A (ja) * 2003-01-07 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法
US7268383B2 (en) * 2003-02-20 2007-09-11 Infineon Technologies Ag Capacitor and method of manufacturing a capacitor
JP2004289046A (ja) * 2003-03-25 2004-10-14 Renesas Technology Corp キャパシタを有する半導体装置の製造方法
US6720232B1 (en) * 2003-04-10 2004-04-13 Taiwan Semiconductor Manufacturing Company Method of fabricating an embedded DRAM for metal-insulator-metal (MIM) capacitor structure
JP2004342787A (ja) * 2003-05-15 2004-12-02 Renesas Technology Corp 半導体装置および半導体装置の製造方法
US6853024B1 (en) * 2003-10-03 2005-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned MIM capacitor process for embedded DRAM
JP3935475B2 (ja) * 2004-03-18 2007-06-20 松下電器産業株式会社 半導体装置及びその製造方法
JP4470182B2 (ja) * 2006-08-25 2010-06-02 エルピーダメモリ株式会社 半導体装置の製造方法
JP2009105149A (ja) 2007-10-22 2009-05-14 Toshiba Corp 半導体装置
JP2009158591A (ja) * 2007-12-25 2009-07-16 Nec Electronics Corp 半導体装置およびその製造方法
JP2009277719A (ja) * 2008-05-12 2009-11-26 Nec Electronics Corp 半導体装置及びその製造方法
KR101529867B1 (ko) * 2008-10-27 2015-06-18 삼성전자주식회사 자기정열 이중 패터닝 기술을 이용한 매립형 게이트 전극 및 소자 분리막을 갖는 반도체 및 그 반도체 제조 방법
US8624328B2 (en) * 2008-11-19 2014-01-07 Renesas Electronics Corporation Semiconductor device
JP2011049250A (ja) * 2009-08-25 2011-03-10 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011066126A (ja) * 2009-09-16 2011-03-31 Elpida Memory Inc 半導体記憶装置およびその製造方法
JP2011114049A (ja) * 2009-11-25 2011-06-09 Renesas Electronics Corp 半導体装置
JP2011155064A (ja) * 2010-01-26 2011-08-11 Elpida Memory Inc 半導体装置およびその製造方法
US9034753B2 (en) * 2011-06-20 2015-05-19 Globalfoundries Inc. Method of forming conductive contacts on a semiconductor device with embedded memory and the resulting device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI754962B (zh) * 2019-06-28 2022-02-11 台灣積體電路製造股份有限公司 半導體元件及其製造方法

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