JP5689392B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
ロジック部は、基板上に、第1トランジスタ、第1コンタクト、配線、層間絶縁層を備える。第1コンタクトは、第1トランジスタと配線とを電気的に接続する。この配線は、層間絶縁層に埋設される。DRAM部は、基板上に、第2トランジスタ、第2コンタクト、容量素子、層間絶縁層を備える。第2コンタクトは、第2トランジスタと容量素子とを電気的に接続する。容量素子は、層間絶縁層内に形成された凹部(以下、容量素子埋設用凹部と称することがある)内に埋設される。容量素子は、配線と同一層に形成されている。このため、容量素子埋設用凹部が形成される層間絶縁層は、配線が埋設された層間絶縁層と同一材料の膜となる。
基板と、
前記基板上に設けられた多層配線層と、
前記多層配線層内に設けられた凹部内に埋め込まれていて、下部電極、容量絶縁膜、及び上部電極を有する容量素子と、
前記基板上に設けられた論理回路と、
前記容量素子に接続する上部接続配線と、
前記凹部の上端部の周囲に設けられた保護層と、を備え、
前記保護層は、前記論理回路が設けられている前記多層配線層を構成する絶縁層よりも誘電率が高く、
当該絶縁層は、前記保護層と同一層に位置している、
半導体装置が提供される。
基板上に絶縁層を形成する工程と、
前記絶縁層内に配線を形成する工程と、
前記配線が形成された論理回路形成領域とは異なる記憶回路形成領域内の前記絶縁層を選択的に除去することにより溝を形成する工程と、
前記溝内に、前記絶縁層よりも誘電率が高い保護層を形成する工程と、
少なくとも前記保護層を部分的に除去することにより凹部を形成する工程と、
前記凹部内に、下部電極、容量絶縁膜、及び上部電極を埋設することにより容量素子を形成する工程と、
前記上部電極上に接続する上部接続配線を形成する工程と、を有する、
半導体装置の製造方法が提供される。
第1の実施の形態の半導体装置について説明する。
図1は、第1の実施の形態における半導体装置を模式的に示す上面図である。図2は、第1の実施の形態における半導体装置を模式的に示す断面図である。
図1に示すに、半導体装置は、論理回路100及び記憶回路200を有する。論理回路100は、平面視において、半導体基板1内の記憶回路領域とは異なる領域である論理回路領域に位置する。記憶回路200は、平面視において、半導体基板1内の記憶回路領域に位置する。記憶回路200は、容量素子19及び周辺回路220を有する。多層配線層は、基板(半導体基板1)上に形成されており、複数の配線層を有する。配線層は、配線および絶縁層(層間絶縁膜)を有する。容量素子19は、多層配線層内に設けられた凹部(孔23)内に埋め込まれている。容量素子19は、下部電極14、容量絶縁膜15、及び上部電極16を有する。記憶回路200は、容量素子19を制御する。保護層(保護層80)は、凹部(孔23)の上端部の周囲に設けられている。保護層80は、論理回路100が設けられた多層配線層を構成する第1絶縁層よりも誘電率が高い。第1絶縁層は、保護層80と同一層に位置している。
図1に示すように、本実施の形態の半導体装置は、容量素子210を含む記憶回路200と半導体素子が形成される論理回路100とが半導体基板110上に混載された構成を有する。論理回路100は、記憶回路200中の容量素子210の周辺回路220ではなく、記憶回路200とは異なる領域に形成されたものである。たとえば、論理回路領域は、CPU(Central Processing Unit)等の高速ロジック回路が形成された領域である。
容量素子19は、記憶回路200を構成するメモリ素子である。容量素子19は、記憶回路200中に、複数配置されていてもよい。容量素子19は、下部電極14、容量絶縁膜15、及び上部電極16有する。容量素子19は、多層配線層内に形成された孔23にされる。孔23は、キャップ層6、コンタクト層間絶縁層5c、キャップ層6a、層間絶縁層7a、キャップ層6b層間絶縁層7b及び保護層80に亘って形成される。すなわち、容量素子19は、1つのコンタクト層及び2つの配線層に亘って位置する。言い換えると、容量素子19は、接続コンタクト13の上端部、配線8a、及び配線8bと同一層に位置する。本実施の形態において、容量素子19が貫通する絶縁層数は、キャパシタ容量を考慮して決定され、特に限定されない。
溝28は、層間絶縁層7bに形成された開口部であり、孔23よりも広い開口面積を有する。このような孔23は、溝28の底面上に配置された保護層80に形成される。
図3〜図22は、第1の実施の形態の半導体装置の製造方法を示す工程図である。
本実施の形態の半導体装置の製造方法は次の工程を含む。まず、基板(半導体基板1)上に絶縁層(層間絶縁層7b)を形成する。次いで、絶縁層(層間絶縁層7b)内に配線8bを形成する。次いで、配線8bが形成された論理回路形成領域とは異なる記憶回路形成領域内の絶縁層(層間絶縁層7b)を選択的に除去することにより溝28を形成する。溝28内に、絶縁層(層間絶縁層7b)よりも誘電率が高い保護層72を形成する。少なくとも保護層72を部分的に除去することにより凹部(孔23)を形成する。次いで、凹部(孔23)内に、下部電極14、容量絶縁膜15、及び上部電極16を埋設することにより容量素子19を形成する。この後、容量素子19上に接続する上部接続配線18を形成する。このようにして、同一の基板(半導体基板1)上に記憶回路200と論理回路100とを形成する。
まず、図3に示すように、半導体基板1上に、通常用いられる方法により、素子分離膜2、能動素子3a、3bを形成する。これらの能動素子の上にコンタクト層間絶縁層4を形成する。このコンタクト層間絶縁層4内に、セルコンタクト10a、10b、10cを埋設する。すなわち、コンタクト層間絶縁層4に、フォトリソグラフィ法によりセルコンタクトとなる開口部を開口する。この開口部に、CVD(Chemical Vapor Deposition)法によりコンタクト材料を埋込む。次いで、CMP(Chemical Mechanical Polishing)法により余剰コンタクト材料を除去することにより、セルコンタクト10a、10b、10cを形成する。次いで、コンタクト層間絶縁層4上に、ビットコンタクト用のコンタクト層間絶縁層5aを堆積する。次いで、コンタクト層間絶縁層5aに、フォトリソグラフィ法及び反応性イオンエッチング法により、ビットコンタクト11の開口部を形成する。次いで、Wを含む、Wを主成分とする、又はWからなる金属材料をCVD法により堆積した後、フォトリソグラフィ法、反応性イオンエッチング法により、ビットコンタクト11及びビット線12を形成する。次いで、コンタクト層間絶縁層5bを堆積し、CMP法による平坦化を行う。次いで、コンタクト層間絶縁層5bに、セルコンタクト10の形成方法と同様の方法により、容量コンタクト13aを形成する。次いで、コンタクト層間絶縁層5b上にキャップ層6、コンタクト層間絶縁層5cを形成する。次いで、コンタクト層間絶縁層5a、キャップ層6、コンタクト層間絶縁層5cを貫通する接続コンタクト13を形成する。以上の工程を経ることにより、図3に図示する構造を実現することができる。
以上のように、低誘電率膜である層間絶縁層を保護層で覆うことにより、容量素子形成プロセスによる低誘電率膜の劣化を抑制することができる。これにより、半導体装置の歩留まりを向上させることができる。
本実施の形態の半導体装置の保護層80は、誘電率の高い材料で構成されており、機械強度に優れた部材となる。保護層80が、容量素子埋設用凹部(孔23)の上端部の周囲を保護する。言い換えると、孔23の上端部を、機械強度の高い保護層に形成する。これにより、孔23の開口部の上端部分のバラツキ(いわゆる、肩落ち)が抑制されるので、凹部同士や製品間においてキャパシタ高さのバラツキ抑制されることになる。したがって、キャパシタ特性のバラツキが抑制された半導体装置が実現される。
次に、第2の実施の形態の半導体装置について、図面を用いて説明する。
図23は、第2の実施の形態の半導体装置の構造を示す断面図である。
第2の本実施の形態は、孔23の内部に埋込絶縁部材78bが埋設されていない点が、第1の実施の形態と異なる。それ以外は、第1の実施の形態と同様である。
図23に示す、埋設電極18bは、下部電極14、容量絶縁膜15、及び上部電極16が埋設されていない残りの凹部(孔23)の空間のすべてに埋設されている。この埋設電極18bは、孔23の内部の上部電極16上に位置する。埋設電極18bは、引出配線部18aと同一工程で形成されており、一体化していることが好ましい。
また、第2の実施の形態は、第1の実施の形態と同等の効果が得られる。
図24〜図29は、第2の実施の形態の半導体装置の製造方法を示す工程図である。
まず、第1の実施の形態と同様にして、図14の構造を得る。次いで、下部電極14、容量絶縁膜15、及び上部電極16が形成された残りの凹部(孔23)内の空間すべてに上部接続配線用金属膜を埋設する。
次いで、図25に示すように、記憶回路領域のキャップ層74の上面上にレジスト76を選択的に形成する。これにより、論理回路領域内であって、配線上に形成されたキャップ層74を露出する。
次に、第3の実施の形態の半導体装置について、図面を用いて説明する。
図30は、第3の実施の形態の半導体装置の構造を示す断面図である。
第3の実施の形態の半導体装置は、保護層80の上面に凹部が形成されている点、キャップ層82が形成されていない点を除いて、第1の実施の形態と同等である。
第3の実施の形態は、第1の実施の形態と同等の効果が得られる。
図31〜図34は、第3の実施の形態の半導体装置の製造方法を示す工程図である。
まず、第2の実施の形態と同様にして、図31に示す構造を作製する。すなわち、凹部42を犠牲膜78で埋設する。次いで、犠牲膜78を平坦化する。本実施の形態では、犠牲膜78の平坦化は、前述の第2手法を採用する。以下、説明する。
次に、第4の実施の形態の半導体装置について、図面を用いて説明する。
図35は、第4の実施の形態の半導体装置の構造を示す断面図である。図36は、第4の実施の形態の半導体装置の製造方法を示す工程図である。
第4の実施の形態の半導体装置は、保護層80と層間絶縁層7cとの間に、キャップ層82に形成されている点が異なる以外、第3の実施の形態と同等である。
保護層80の上面32には凹みが形成される。キャップ層82は、キャップ層74の上面31上、保護層80の上面32上、およびキャップ層6cの上面34上に亘って形成される。
第4の実施の形態は、第3の実施の形態と同等の効果を奏する。
次に、第5の実施の形態の半導体装置について、図面を用いて説明する。
図37は、第5の実施の形態の半導体装置の構造を示す断面図である。
第5の実施の形態は、接続コンタクト13が2段コンタクトである点を除いて、第1の実施の形態と同等である。
接続コンタクト13は、接続コンタクト13d及び接続コンタクト13bを有する。接続コンタクト13dは、接続コンタクト13bと膜厚方向に連続して接続する。各コンタクトのアスペクト比が低減されるので、半導体装置の製造安定性が高まる。また、接続コンタクト13の長さが短くできるので、接続コンタクト13のコンタクト抵抗を低減できる。従って、半導体装置の動作速度を向上させることが可能となる。
また、第5の実施の形態は、第1の実施の形態と同等の効果を奏する。
次に、第6の実施の形態の半導体装置について、図面を用いて説明する。
図38は、第6の実施の形態の半導体装置の構造を示す断面図である。
第6の実施の形態は、最下層の配線層の配線8a(第1配線)がダマシン構造を有する点を除いて、第1の実施の形態と同等である。
配線8aは、接続コンタクト13dと、シングルダマシン構造又はデュアルダマシン構造を構成し、好ましくはデュアルダマシン構造を構成する。配線8aは、層間絶縁層7aに埋設される。接続コンタクト13dは、コンタクト層間絶縁層5cに埋設される。これらの層間絶縁層7a及びコンタクト層間絶縁層5cは、低誘電率膜であることが好ましい。配線8aがデュアルダマシン構造を有することにより、半導体装置の動作速度を向上させることが可能となる。また、接続コンタクト13dは、接続コンタクト13bと別のコンタクトとなる。また、接続コンタクト13dの材料には、Cuを含む金属が使用できる。Cuは、Wよりも低抵抗な材料である。
以上により、アスペクト比が小さくなるとともに、コンタクト抵抗が低減される。したがって、第1の実施の形態と比較して大幅に、半導体装置の製造安定性が向上するとともに、半導体装置の動作速度を高めることが可能となる。
図39〜図45は、第6の実施の形態の半導体装置の製造方法を示す工程図である。
まず、第1の実施の形態と同様にして、図39に示す構造を作製する。
次に、第7の実施の形態の半導体装置について、図面を用いて説明する。
図46は、第7の実施の形態の半導体装置の構造を示す断面図である。
第7の実施の形態は、下部電極14と層間絶縁層との間に設けられた側壁保護膜50を除いて第6の実施の形態と同様である。本実施の形態において、コンタクト層間絶縁層5c、層間絶縁層7a、及び層間絶縁層7b(容量素子19が形成されている層間絶縁層)のすべては、低誘電率膜であることが好ましい。
また、第7の実施の形態は、第6の実施の形態と同様の効果を奏する。
図47〜図48は、第7の実施の形態の半導体装置の製造方法を示す工程図である。
まず、第1の実施の形態と同様にして、図9に示す構造を得る。ただし、第6の実施の形態を参考にして、配線8aはデュアルダマシン構造を有する。
次いで、図47に示すように、少なくとも孔23の側壁上に側壁保護膜50を形成する。側壁保護膜50は、孔23の底面上、溝28の底面上に位置する保護層72の上面上にも形成される。側壁保護膜50の形成方法には、例えば、ALD法やCVD法などが使用できる。
この後は、第1の実施の形態と同様にして、第7の実施の形態の半導体装置が得られる。
次に、第8の実施の形態の半導体装置について、図面を用いて説明する。
図49は、第8の実施の形態の半導体装置の構造を示す断面図である。
第8の実施の形態は、保護層80が層間絶縁層7bの側壁上のすべてに亘って形成されている点を除いて、第7の実施の形態と同様である。
保護層80は、キャップ層6bに接する。言い換えると、容量素子19の周囲の層間絶縁層7bのすべては、保護層80に置き換えられている。この層間絶縁層7bは、保護層80や上部接続配線18と同一層に位置する。保護層72bは、層間絶縁層7bの膜厚と同等の膜厚を有する。保護層72bは、容量素子19同士の間隙部のうち最上層のすべてに形成されている。最上層は、容量素子19が埋設された多層配線層のうち最上配線層を構成する層間絶縁層に相当する。保護層78a及び保護層72bは、同一層の層間絶縁層7bよりも厚い膜厚を有してもよい。
第8の実施の形態は、第7の実施の形態と同様の効果を奏する。
図50〜図52は、第8の実施の形態の半導体装置の製造方法を示す工程図である。
まず、第1の実施の形態と同様にして、図6に示す構造を得る。ただし、第6の実施の形態を参考にして、配線8aはデュアルダマシン構造を有する。
次いで、図50に示すように、記憶回路領域に位置する層間絶縁層7bを完全に除去する。これにより、溝28の底面には、キャップ層6bの上面が露出する。
次いで、図51に示すように、溝28に保護層72を形成する。保護層72は、キャップ層6b上に形成される。また保護層72は、層間絶縁層7bの側壁のすべてに亘って形成される。
次いで、図52に示すように、キャップ層6b上に位置する保護層72に孔23を選択的に形成する。この後は、第7の実施の形態と同様にして、第8の実施の形態の半導体装置が得られる。
図61〜図73は、本実施の形態の半導体装置の変形例の構造を示す断面図である。
変形例の半導体装置は、容量素子19が埋設された凹部の上端部の周囲に形成された保護層を有する。
以下、各変形例について説明する。
図61は、変形例1の半導体装置の構成を示す。
変形例1の半導体装置において、上部接続配線18の上面30とキャップ層6cの上面34とが、同一面を構成している。キャップ層6c(第2キャップ層)は、配線8bの上面に接するように設けられる。当該配線8bは、論理回路領域に位置しており、容量素子19が埋め込まれている多層配線層のうち最上層に設けられた配線層を構成する。上部接続配線18上にはキャップ層は形成されない。また、保護層80は、上部接続配線18の周囲及び、容量素子19の上端部の周囲に形成される。保護層80の上面は、上部接続配線18の上面30と同一面を構成してもよい。
また、変形例1は、第1の実施の形態と同様の効果を奏する。
図64は、変形例2の半導体装置の構成を示す。
上部接続配線18の上面は、配線8bの上面と同一面を構成してもよい。また、保護層80の上面は、キャップ層6cと同一面を構成してもよい。
変形例2は、変形例1と同様の効果を奏する。
図67〜図69は、変形例3の半導体装置の構成を示す。
図67及び図69に示すように、上部接続配線18の上面と、上部接続配線18と同じ配線層に形成された論理回路を構成する配線8cの上面との高さの差が、30nm以下であることが好ましい。また、図68に示すように、上部接続配線18の上面と、上部接続配線18と同じ配線層に形成された論理回路を構成する配線8cの上面とが、同一面を構成することが好ましい。変形列3において、容量素子19は、3つの配線層に亘って形成される。例えば、容量素子19の上層には、固定電位を有する配線201a〜201c、信号配線202a、202b、202zが形成されている。
変形例3は、変形例1と同様の効果を奏する。
図70は、変形例4の半導体装置の構成を示す。
図70において、401はシリコン基板、402は素子分離膜、403はゲート絶縁膜、406は、ソールドレイン領域、407はシリサイド層、408は下部層間絶縁膜、409はコンタクト、410はビット線、411は下部層間絶縁膜、412aは容量コンタクト、412bはロジックコンタクト、413はキャップ層、414は上部層間絶縁膜、416は下部電極、423は容量絶縁膜、424は上部電極、424aは上部容量配線、424bはロジックコンタクト、400は保護膜を示す。
変形例4は、変形例1と同様の効果を奏する。
図71は、変形例5の半導体装置の構成を示す。
図71において、701は半導体基板、702は素子分離層、703は活性領域、704はゲート電極、705はソースドレイン領域、707はビット線、706,708,780は層間絶縁膜、709は下部電極コンタクトプラグ、710,713,720はキャップ膜、730は第1の絶縁膜、735は第2の絶縁膜、714は第3の絶縁膜、745は第4の絶縁膜、736は第2の層間絶縁膜、744は容量素子、738は下部電極、739は容量絶縁膜、740上部電極、741は上部接続配線、742は銅膜、733は下層コンタクト、732はバリア膜、712は銅膜、711はバリア膜、720は第1配線層、715はバリア膜、716は銅膜、717は第2配線層、700は保護層を示す。
変形例5は、変形例1と同様の効果を奏する。
図72は、変形例6の半導体装置の構成を示す。
図72において、801は半導体基板、802は半導体チップ、803はp形ウェル、806はn形ウェル、807はディープウェル、808は分離領域、809は浅溝、810はシリコン酸化膜、811はゲート絶縁膜、811aはゲート電極、811bは多結晶シリコン膜、811cは窒化チタン膜、812は不純物半導体領域、813はタングステン膜、814はキャップ絶縁膜、815は拡散層、815aは不純物半導体領域、815bは低濃度不純物領域、816はサイドウォールスペーサ、817は層間絶縁膜、817dはTEOS酸化膜、818は第1層配線、818bは窒化チタン膜、819はタングステン膜、819bはプラグ、820はコバルトシリサイド膜、821は接続孔、822はプラグ、822aは窒化チタン膜、822bはタングステン膜、823は層間絶縁膜、823bはシリコン窒化膜、824は絶縁膜、825はプラグ、826はプラグ、827は下部電極、828は容量絶縁膜、829はプレート電極、830は絶縁膜、831は配線溝、832aは第2層配線、832aは第1導電層、832bは第2導電層、833は接続孔、834は接続部、834aは第1導電層、834bは第2導電層、835はシリコン窒化膜、836は層間絶縁膜、837は配線溝、838は接続孔、839は第3層配線、839aは第1導電層、839bは第2導電層、840は接続部、840aは第1導電層、840bは第2導電層、841はシリコン窒化膜、842は層間絶縁膜、843は第4層配線、844はシリコン窒化膜、845は絶縁膜、846は絶縁膜、BLはデコーダ部、Cは容量素、Qnはメインワード線、Qn2はnチャネルMISFET、QpはnチャネルMISFET、QsはpチャネルMISFET、800は保護層を示す。
変形例6は、変形例1と同様の効果を奏する。
図73は、変形例7の半導体装置の構成を示す。
図73において、901は半導体装置、902はメモリセル部、903は周辺回路部、904は論理回路、905は半導体メモリ、906は駆動回路、907はビット線コンタクト、908は記憶ノードコンタクト、909,913A,913Bは拡散層、910は半導体基板、911はウェル領域、912は素子分離層、913はソースドレイン領域、914はゲート電極、915,918,938は絶縁膜、916,921,927,935は、層間絶縁層、917はコンタクト層、919はビット線(BL)、920,922,934,937は絶縁膜(窒化膜)、924は記憶ノード電極(下部電極)、925は誘電体膜、926はプレート電極(上部電極)、928は第1のコンタクト層、929は第1の金属配線層、930,936は平坦化絶縁層、931は第2のコンタクト層、932は第2の金属配線層、933はコンタクトホール、WLはワード線、BLはビット線、Cは容量素子、900は保護層を示す。
変形例7は、変形例1と同様の効果を奏する。
2 素子分離膜
3a、3b 能動素子
4 コンタクト層間絶縁層
5a、5b、5c コンタクト層間絶縁層
6、6a、6b、6c、6d キャップ層
7a、7b、7c、7d 層間絶縁層
8a、8b、8c、8d 配線
10a、10b、10c セルコンタクト
11 ビットコンタクト
12 ビット線
13、13b、13c、13d 接続コンタクト
13a 容量コンタクト
14 下部電極
15 容量絶縁膜
16 上部電極
18 上部接続配線
18a 引出配線部
18b 埋設電極
19 容量素子
20 拡散層
21 シリサイド
21a、21c ハードマスク
22 フォトレジスト
23 孔
24a、24b、24c 下層レジスト
25a、25b、25c 低温酸化膜
26a、26b、26c 反射防止膜
27a、27b、27c フォトレジスト
28 溝
29 フォトレジスト
30 上面
31 上面
32 上面
33 開口部
34 上面
35 開口部
36 開口部
37 開口部
38 導電膜
39 導電膜
40 凹部
41 下面
42 凹部
43 下面
50、50a、50b 側壁保護膜
70 ハードマスク
72、72a、72b 保護層
74 キャップ層
76 レジスト
78 犠牲膜
78a 保護層
78b 埋込絶縁部材
80 保護層
82 キャップ層
84 キャップ層
100 論理回路
110 半導体基板
200 記憶回路
201 配線
201a、201b、201c 固定電位を有する配線
202 信号配線
202a、202b、202z 信号配線
210 容量素子
220 周辺回路
Claims (24)
- 基板と、
前記基板上に設けられた多層配線層と、
前記多層配線層内に設けられた凹部内に埋め込まれていて、下部電極、容量絶縁膜、及び上部電極を有する容量素子と、
前記基板上に設けられた論理回路と、
前記容量素子に接続する上部接続配線と、
前記凹部の上端部の周囲に設けられた保護層と、を備え、
前記保護層は、前記論理回路が設けられている前記多層配線層を構成する絶縁層よりも誘電率が高く、
当該絶縁層は、前記保護層と同一層に位置しており、
前記上部接続配線は、前記下部電極が設けられている領域から前記保護層上まで延在しており、
前記凹部内に埋設されており、前記上部電極上に位置する埋設電極と、
前記凹部内に埋設されており、前記埋設電極上に位置する絶縁部材と、を備え、
前記上部電極は前記凹部の内壁に沿って形成されて、その端部が前記保護層上に位置しており、
前記絶縁部材は、前記下部電極、前記容量絶縁膜、前記上部電極、及び前記埋設電極が埋設されていない残りの前記凹部の空間のすべてに埋設されており、
前記埋設電極と前記絶縁部材との間に位置しており、前記保護層よりもエッチングされにくい第1キャップ層を備える半導体装置。 - 請求項1に記載の半導体装置において、
前記多層配線層内に溝が設けられていて、前記溝の底面上に前記保護層が位置しており、
前記凹部は、前記保護層に形成されており、
前記上部接続配線は、前記保護層上に位置しており、前記溝内に埋設されている、半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記上部接続配線の上に位置しており、前記保護層よりもエッチングされにくい第1キャップ層を備える、半導体装置。 - 請求項1〜3のいずれか一項に記載の半導体装置において、
前記保護層は、シリコン酸化膜である、半導体装置。 - 請求項1〜4のいずれか一項に記載の半導体装置において、
前記容量素子が複数の配線層に亘って設けられており、
複数の当該配線層のすべての絶縁層が、シリコン酸化膜よりも低い比誘電率を有する材料で構成されている、半導体装置。 - 請求項1〜5のいずれか一項に記載の半導体装置において、
前記容量素子が複数の配線層に亘って設けされており、
複数の当該配線層のすべての配線は、ダマシン構造を有している、半導体装置。 - 請求項1〜6のいずれか一項に記載の半導体装置において、
前記基板は、前記論理回路が位置する論理回路領域を有しており、
前記保護層の層厚は、配線溝の溝深さの1/2以上であり、
当該配線溝は、前記上部接続配線と同一層に位置しており、かつ前記論理回路領域上に位置している、半導体装置。 - 請求項1〜7のいずれか一項に記載の半導体装置において、
前記容量素子と前記絶縁層との間に設けられた側壁保護層を備える、半導体装置。 - 請求項8に記載の半導体装置において、
前記保護層と前記側壁保護層とは、同種の材料で構成される、半導体装置。 - 請求項1〜9のいずれか一項に記載の半導体装置において、
前記保護層は、1つの絶縁層の側壁上のすべてに亘って配置されており、
前記基板は、前記論理回路が位置する論理回路領域を有しており、
当該絶縁層は、前記上部接続配線と同一層に位置しており、前記論理回路領域上に位置する前記多層配線層のうち1つの配線層を構成している、半導体装置。 - 請求項1〜10のいずれか一項に記載の半導体装置において、
配線の上面に接するように設けられた第2キャップ層、を備えており、
前記基板は、前記論理回路が位置する論理回路領域を有しており、
当該配線は、前記論理回路領域上に位置しており、前記容量素子が埋め込まれている前記多層配線層のうち最上層に設けられた前記配線層を構成しており、
前記上部接続配線の上面と前記第2キャップ層の上面とが、同一面を構成する、半導体装置。 - 請求項1〜11のいずれか一項に記載の半導体装置において、
前記基板上に位置する第1能動素子と、
前記第1能動素子と前記容量素子とを電気的に接続する第1コンタクトと、
前記第1コンタクトが埋設されたコンタクト絶縁層と、を備えており、
前記コンタクト絶縁層は、シリコン酸化膜より低い誘電率を有する、半導体装置。 - 請求項1〜12のいずれか一項に記載の半導体装置において、
前記上部接続配線の上面と配線の上面との高さの差が、30nm以下であり、
前記基板は、前記論理回路が位置する論理回路領域を有しており、
当該配線は、前記論理回路領域上に位置しており、前記上部接続配線と同一層に位置している、半導体装置。 - 請求項1〜13のいずれか一項に記載の半導体装置において、
前記基板は、前記論理回路が位置する論理回路領域を有しており、
前記基板上に位置する第2能動素子と、
前記第2能動素子と前記論理回路領域上に位置する配線とを電気的に接続する第2コンタクトを備え、
前記第2コンタクトは、前記容量素子と同一層に位置する、半導体装置。 - 請求項1〜14のいずれか一項に記載の半導体装置において、
第1配線を備え、
前記第1配線は、前記容量素子が埋め込まれた前記多層配線層のうち最下層の配線層に位置しており、かつ、
前記第1配線は、前記容量素子と同一層に位置する、半導体装置。 - 基板上に絶縁層を形成する工程と、
前記絶縁層内に配線を形成する工程と、
前記配線が形成された論理回路形成領域とは異なる記憶回路形成領域内の前記絶縁層を選択的に除去することにより溝を形成する工程と、
前記溝内に、前記絶縁層よりも誘電率が高い保護層を形成する工程と、
少なくとも前記保護層及び前記絶縁層を部分的に除去することにより凹部を形成する工程と、
前記凹部内に、下部電極、容量絶縁膜、及び上部電極を埋設することにより容量素子を形成する工程と、
前記上部電極上に接続する上部接続配線を形成する工程と、を有し、
前記上部接続配線は、前記下部電極が設けられている領域から前記保護層上まで延在しており、
前記記憶回路形成領域には、前記絶縁層の下に位置するコンタクトが形成されており、
前記凹部を形成する工程において、前記コンタクトの上面が前記凹部の下端から露出する半導体装置の製造方法。 - 請求項16に記載の半導体装置の製造方法において、
前記上部接続配線を形成する工程は、
前記溝の底部に形成された前記保護層上に上部接続配線を形成する工程を含む、半導体装置の製造方法。 - 請求項16又は17に記載の半導体装置の製造方法において、
前記上部接続配線を形成する工程は、
前記下部電極、前記容量絶縁膜、及び前記上部電極が形成された残りの前記凹部内の空間すべてに上部接続配線用金属膜を埋設する工程と、
前記上部接続配線用金属膜を研削する工程と、を有する、半導体装置の製造方法。 - 請求項16〜18のいずれか一項に記載の半導体装置の製造方法において、
前記上部接続配線を形成する前記工程後、前記凹部内の前記上部接続配線上に、キャップ層及び絶縁部材を形成する工程を有する、半導体装置の製造方法。 - 請求項16〜19のいずれか一項に記載の半導体装置の製造方法において、
前記凹部を形成する前記工程後、前記容量素子を形成する前記工程前に、
前記凹部の側壁上に側壁保護層を形成する工程を有する、半導体装置の製造方法。 - 請求項16〜20のいずれか一項に記載の半導体装置の製造方法において、
前記上部電極上に上部接続配線を形成する前記工程は、
前記上部電極上、前記保護層上、及び前記配線上に亘って上部接続配線用金属膜を形成する工程と、
前記保護層上及び前記配線上に位置する上部接続配線用金属膜を選択的に除去することにより、前記上部電極上に前記上部接続配線を残す工程と、
前記上部接続配線を残す工程により、少なくとも一部が除去された前記保護層上に、前記保護層と同種の膜を形成する工程と、
前記保護層と同種の前記膜を平坦化する工程と、を有する、半導体装置の製造方法。 - 請求項21に記載の半導体装置の製造方法において、
前記保護層と同種の前記膜を平坦化する前記工程は、
前記保護層と同種の前記膜の一部を化学機械研磨処理により平坦化する工程と、
ドライエッチングにより、残りの前記保護層と同種の前記膜を除去する工程とを含む、半導体装置の製造方法。 - 請求項21に記載の半導体装置の製造方法において、
前記保護層と同種の前記膜を平坦化する前記工程は、
前記保護層と同種の前記膜をドライエッチングのみで除去する工程を有する、半導体装置の製造方法。 - 請求項21〜23のいずれか一項に記載の半導体装置の製造方法において、
前記保護層と同種の前記膜を平坦化する前記工程に、
前記上部接続配線用金属膜上に、前記保護層と同種の前記膜よりもエッチングされにくいキャップ層を形成する工程を有する、半導体装置の製造方法。
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