TW201301366A - 製造絕緣閘極半導體裝置之方法及結構 - Google Patents

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Abstract

在一實施例中，一種垂直型絕緣閘極場效電晶體包括形成於半導體材料內渠溝結構中之一屏蔽電極。藉由使用閘極絕緣層，閘極電極與該半導體材料隔離開。在形成該屏蔽電極之前，可使用間隔層來沿著該渠溝結構之部分形成屏蔽絕緣層。屏蔽絕緣層比該閘極絕緣層厚。在另一實施例中，該屏蔽絕緣層具有變化之厚度。

Description

製造絕緣閘極半導體裝置之方法及結構
本文檔大體而言係關於半導體裝置，更具體而言，係關於形成絕緣閘極裝置之方法及結構。
金氧半場效電晶體(MOSFET)裝置用於諸如直流對直流(dc-dc)轉換器之許多功率切換應用中。在典型MOSFET中，閘極電極藉由適當閘極電壓之施加來提供接通及斷開控制。以實例說明，在n型增強模式MOSFET中，當回應於超出固有臨限電壓之正閘極電壓的施加而於p型主體區域中形成n型導電反向層(例如，通道區域)時接通。反向層將n型源極區域連接至n型汲極區域，且使得在此等區域之間多數載流子導電。
存在一類MOSFET裝置，其中閘極電極係形成於自諸如矽之半導體材料之主表面向下延伸的渠溝中。這類裝置中之電流流動主要係垂直的，且因此裝置單元可得以更緊密地封裝。假設其他條件皆保持不變，更緊密封裝之裝置單元增大電流載運能力，且同時減小裝置之導通電阻。
對於MOSFET裝置的設計商而言，一個重要目標為達成最低的特定導通電阻(歐姆面積)，因為此導通電阻決定產品成本及毛利或利潤指數。特定而言，較低特定導通電阻使得MOSFET晶粒或晶片較小，此又降低半導體材料及封裝結構的成本。然而，在設計及製造高密度MOSFET裝置方面仍存在以下挑戰：達成較低特定導通電阻，使裝置具 有最佳切換效能；支援電壓定標(亦即，支援一系列汲-源擊穿電壓(BVdss)要求)；以及在製造上具有成本效能。
因此，具有較低特定導通電阻及最佳切換效能、支援電壓定標且在製造上具有成本效能之半導體裝置的方法及結構係需要的。
出於說明之簡便及清晰的目的，附圖中之元件並未按比例繪製，且不同附圖中之相同元件符號通常表示相同元件。另外，出於描述之簡便的目的，可省略已知步驟及元件之描述及詳情。如本文所使用之電流載運電極意謂裝置之穿過裝置載運電流的元件，諸如MOS電晶體之源極或汲極，雙極電晶體之發射極或集電極，或二極體之陰極或陽極，且控制電極意謂裝置之穿過裝置控制電流的元件，諸如MOS電晶體之閘極，雙極電晶體之基極。儘管本文中將裝置描述為特定N型通道裝置，熟習此項技術者應理解，根據本文之描述，P型通道裝置及互補裝置亦可行。出於圖式之清晰的目的，裝置結構之摻雜區域圖示為具有通常之直線邊緣及精確的角形轉角，然而，熟習此項技術者理解，由於摻雜劑之擴散及活化，摻雜區域之邊緣通常並非直線，且拐角並非精確的角度。
此外，結合半導體區域或基板使用術語「主表面」時，意謂半導體區域或基板之與諸如介電質、絕緣體、導體，或多晶半導體之另一材料形成界面的表面。主表面可在x、y及z方向上具有變化之各向異性。
另外，本文描述之結構可實施為單元式基座設計(其中主體區域為複數個不同之獨立單元或條狀區域)或單個基座設計(其中主體區域為呈狹長圖案形成之單個區域，通常呈蛇形圖案或具有相連之附加物的中心部分)。然而，出於便於理解的目的，本發明之一實施例將始終描述為單元式基座設計。應理解，本揭示案意欲涵蓋單元式基座設計與單個基座設計兩者。
圖1展示處於根據第一實施例之較早製造階段之半導體裝置10或單元10的部分剖視圖。裝置10包括半導體材料區域、半導體材料或半導體區域11，其可例如為具有自約0.001歐姆-公分至約0.005歐姆-公分之範圍內之電阻率的n型矽基板12。基板12可摻雜有磷或砷。在所示之實施例中，基板12提供裝置10之汲極區域、汲極接觸或第一電流載運接觸。在此實施例中，裝置10可包括主動區102及接觸區103，其中可在接觸區103中製造接觸至(例如)屏蔽電極結構，如下文將描述。又，在此實施例中，裝置10可組態為垂直型功率MOSFET結構，但本文之描述亦適用於絕緣閘極雙極電晶體(IGBT)、MOS閘控式閘流電晶體等。
可在基板12中、上或上覆於基板12形成半導體層、漂移區域或延伸汲極區域14。在一實施例中，半導體層14可藉由使用半導體磊晶成長技術而形成。或者，半導體層14可藉由使用半導體摻雜及擴散技術而形成。在一適用於50伏裝置的實施例中，半導體層14可為具有每立方公分約1.0×1016至約1.0×1017個原子之摻雜劑濃度的n型半導體 層，且可具有自約3微米至約5微米的厚度。半導體層14的厚度及摻雜劑濃度可視裝置10所要之汲-源擊穿電壓(BVDSS)等級而增大或減小。在一替代實施例中，基板12之導電類型可更改為與半導體層14之導電類型相反，以便形成(例如)IGBT實施例。
可上覆於半導體材料區域11之主表面18形成光罩層47。在一實施例中，光罩層47可包含介電膜或對用以形成下文所描述之渠溝之蝕刻化學物具有抗性的膜。在一實施例中，光罩層47可包含約0.10至約0.30微米之熱氧化物。隨後可在光罩層47中形成開口58及59。在一實施例中，可使用光阻及蝕刻製程來形成開口58及59。在一實施例中，開口58可具有約0.2微米至約0.25微米之初始寬度16，且開口59可具有約0.4微米至約0.5微米之初始寬度17。在一實施例中，開口58之間之初始隔片18可為約0.55微米至約0.65微米。
在形成開口58及59之後，可蝕刻半導體層14之區段以形成自主表面18延伸之渠溝22及27。以實例說明，可使用藉由碳氟化學物(例如，SF6/O2)之電漿蝕刻技術來形成渠溝22及27。在一實施例中，渠溝22及27可延伸穿過半導體層14並延伸至基板12中。在一實施例中，渠溝22及27可延伸至半導體層14之部分中。
圖2為額外處理之後之裝置10的部分剖視圖。在一選用步驟，鄰接渠溝22及27之表面形成犧牲層(未圖示)。以實例說明，成長熱氧化矽層。隨後，可移除犧牲層及光罩層 47。根據本實施例，隨後可上覆於渠溝22及27之表面及主表面18形成材料層，其在渠溝22中形成閘極層26。以實例說明，閘極層26通常包含氧化物、氮化物、氧化鉭、氧化鈦、鈦酸鋇鍶，及以上各者之組合等。在一實施例中，閘極層26可包含氧化矽，且可具有自約0.01微米至約0.05微米之厚度。隨後，可相鄰於閘極層26形成一或多個材料層29。層29可包含不同於閘極層26之材料的材料，且在一實施例中，當閘極層26包含氧化矽時，層29可包含氮化矽。鑒於渠溝22之寬度16之緊密尺寸，在一實施例中，可鄰接閘極層26來形成層29而無需諸如多晶矽層之介入層。在一實施例中，層29可具有自約0.01微米至約0.05微米之厚度。
在後一步驟，可相鄰於層29形成非保形層32。層32包括上覆於主表面18的部分321，上覆於渠溝22及27之上側壁部分的部分322，上覆於渠溝22及27之下側壁表面的部分323，及上覆於渠溝22及27之下表面的部分324。為了有助於後一製程步驟，部分321及322可比部分323厚，如圖2所示。在一實施例中，部分321及322將開口58縮減至約0.12微米至約0.18微米。在一實施例中，層32可包含經沈積之氧化矽。在一實施例中，可使用藉由矽烷來源氣體之電漿增強化學氣相沈積(PECVD)來形成經沈積之氧化矽。
在後一步驟，可自渠溝22及27移除部分324及層29之下部分，如圖3所示。在一實施例中，可使用反應式離子蝕刻(RIE)製程來移除此類部分。以實例說明，此步驟中可 使用SF6/O2-氬氣化學法。在此移除步驟，層32之部分322對反應式離子提供額外之方向控制，此有助於減小層29沿著渠溝22及27之側壁的任何移除。此製程步驟亦可薄化層32之部分321。
圖4為額外處理之後之裝置10的部分剖視圖。使用移除步驟來移除上覆於層29之層32以及移除層26沿著渠溝22及27之下側壁部分及/或下部分的部分。當層26包含氧化矽時，此步驟中可使用濕式蝕刻製程(例如，稀氫氟(HF)酸)。根據本實施例，在半導體層14與層29之間形成間隙或底切部分261。應理解，底切部分261之尺寸可大於或小於圖4所示之尺寸。
圖5為處於後一製造步驟之裝置10的部分剖視圖。沿著渠溝22及27之下部分或區段形成材料區域260。在一實施例中，區域260可包含介電材料。舉例而言，區域260可包含使用濕式氧化成長技術而形成之氧化矽區域。在一實施例中，區域260可較佳比層26厚。以實例說明，區域260具有自約0.1微米至約0.2微米之厚度。在此實施例中，裝置10中之層29在渠溝22及27之下部分處不連續，或在相鄰於區域260處不連續。此外，在層29相鄰於渠溝22及27之下部分處或相鄰於區域260處的相鄰部分之間形成間隙291。
隨後，可相鄰於層29及區域260形成材料層126，如圖5所示。在一實施例中，層126可為介電材料之保形層，諸如，保形氧化物。在一實施例中，層126可包含約0.03微米至約0.05微米之氧化矽。在一實施例中，可使用經密化 之高溫氧化矽。隨後上覆於主表面18及在渠溝22及27內形成多晶半導體材料層。在一實施例中，多晶材料層可包含摻雜之多晶矽。在一實施例中，多晶矽可摻雜有磷。在後一步驟，可平坦化多晶材料層。在一實施例中，可使用化學機械研磨技術。隨後可熱處理經平坦化之材料。在一實施例中，經平坦化之材料形成裝置10之屏蔽電極21及屏蔽電極接觸141。
圖6為又一處理之後之裝置10的部分剖視圖。舉例而言，進一步移除用以形成屏蔽電極21及屏蔽電極接觸141的經平坦化之材料，以使材料凹陷至鄰近主表面18之位點。隨後，上覆於接觸區103形成保護層(未圖示)，且進一步使屏蔽電極21凹陷至渠溝22中。作為一實例，此凹陷步驟可使用基於氟或氯之化學物。隨後可移除保護層。
圖7至圖8為處於一連串選用製程步驟之裝置10的部分剖視圖，該等步驟可用以上覆於屏蔽電極21形成層間膜。將結合圖9至圖11描述第二選擇。參閱圖7，可上覆於屏蔽電極21及屏蔽電極接觸141之上表面形成層127。在一實施例中，層127可包含介電材料。在一實施例中，層127可包含使用濕式氧化技術形成之氧化矽。在一實施例中，層127可具有自約0.1微米至約0.3微米之厚度。在後續步驟中，移除渠溝22內之層126、層29之曝露部分及層127之部分，且移除渠溝27內之層126之部分、層29之部分及層127之部分，如圖8所示。在一實施例中，可添加額外材料至層26。在一實施例中，可使用閘極再氧化步驟。
圖9至圖11為處於一連串製程步驟之裝置10的部分剖視圖，該等步驟可用作另一選項以形成上覆於屏蔽電極10的層間膜。返回參閱圖6，圖9展示自渠溝22及27移除層126之部分之後的裝置10。如圖9所示，此步驟可曝露屏蔽電極21及屏蔽接觸141之部分。在另一實施例(未圖示)中，隨後可對屏蔽電極21及屏蔽接觸41之曝露部分進行熱氧化。熱氧化步驟之後，可接著沈積保形氧化物並移除薄氧化物，以填充可在屏蔽電極21之曝露部分的氧化期間形成的任何氣體。參閱圖9，在下一步驟，可移除屏蔽電極21及屏蔽接觸141之部分，以進一步使此等區域凹陷至渠溝22及27內。在一實施例中，可移除約0.05微米至約0.15微米之材料。圖11展示已發生額外製程步驟之裝置10。可上覆於屏蔽電極21及屏蔽接觸141形成層127，如結合圖7至圖8所描述。隨後可自渠溝22之上部分移除層29，且可沿著渠溝22之上部分添加額外材料至層26，如結合圖7至圖8所描述。
圖12為又一處理之後之裝置10的部分剖視圖。在一實施例中，可上覆於主表面18以及在渠溝22及27內形成導電層或多晶半導體層。在一實施例中，導電層可包含摻雜之多晶矽。隨後，可平坦化導電層。在一實施例中，可使用CMP技術來平坦化導電層。經平坦化之導電層在渠溝22中形成閘極電極28，且可相鄰於渠溝27留存殘留材料148。隨後可上覆於接觸區103形成光罩層(未圖示)，且可自主表面18延伸形成一主體、基座或摻雜區域31。主體區域31可 具有與半導體層14之導電類型相反的導電類型。主體區域31具有適用於形成反向層的摻雜劑濃度，該等反向層用作電晶體10之導電通道或通道區域45(例如，如圖15所示)。主體區域31可自主表面18延伸至一定深度，例如，自約0.5微米至約2.0微米之深度。應理解，可在較早製造階段形成主體區域31，例如，在形成渠溝22之前。可使用諸如離子佈植及退火技術之摻雜技術來形成主體區域31。
如圖13所示，閘極電極28可凹陷於主表面18下方。在一實施例中，可移除約0.15微米至約0.25微米之材料。此步驟亦可自渠溝27移除殘留材料148。隨後可上覆於接觸區103形成光罩層131。隨後可在主體區域31內、中或上覆於主體區域31形成N型源極區域、電流導電區域或電流載運區域33。在一實施例中，可使用角形離子佈植摻雜製程來在主體區域31內形成源極區域33。在一實施例中，可使用高角佈植機，以達成以與晶圓法線成約40度角之方式在至少兩個獨立方向上佈植摻雜劑。高角佈植步驟在鄰近渠溝22之側壁處形成具有延伸部331的源極區域33。延伸部331可具有比源極區域33之中心部分332深的深度，以便形成壁化接觸式源極區域。隨後可移除光罩層137，且可對經佈植之摻雜劑進行退火。在選用步驟，可進一步使閘極電極28凹陷至渠溝22中。
在選用步驟，隨後上覆於主表面18、渠溝22之側壁部分及閘極電極28之上表面形成材料層。隨後可移除材料層之部分以形成間隔層55，如圖14所示。在一實施例中，間隔 層55可包含介電材料。在一實施例中，間隔層55可包含氮化矽。可在閘極電極28之上表面中形成導電區域56。在一實施例中，導電區域56可包含矽化物材料。在一實施例中，導電區域56可包含矽化鈷。
圖15展示處於後一製造步驟之裝置10的部分剖視圖。在一實施例中，可上覆於主表面18形成一或多個層41。在一實施例中，層41可包含氧化矽，諸如摻雜或未摻雜的經沈積之氧化物。在一實施例中，層41可包含摻雜有磷或摻雜有磷及硼的至少一層經沈積之氧化矽，及至少一層未摻雜之氧化物。在一實施例中，層41可具有自約0.4微米至約1.0微米之厚度。在一實施例中，層41可經平坦化以提高更均一之表面構型，此舉改良可製造性。
隨後，可上覆於裝置10形成光罩層(未圖示)，且可形成開口、通孔或接觸渠溝以便形成接觸至源極區域33、主體區域31及屏蔽接觸141。在一實施例中，可移除光罩層，且可使用凹陷蝕刻法來移除源極區域33之部分及屏蔽接觸141之部分。凹陷蝕刻步驟可曝露主體區域31在源極區域33下方之部分。隨後可在主體區域31中形成p型主體接觸、增強區域或接觸區域36，其通常經組態以提供對主體區域31之較低接觸電阻。源極區域33之延伸部331之一個優勢在於其可比部分332厚，因此延伸部331可對形成接觸開口及接觸區域36時的任何不良對準問題進行補償。
隨後可穿過層41中之開口形成導電區域或插塞43，以便穿過接觸區域36提供電接觸至源極區域33及主體區域31。 在一實施例中，在形成導電插塞43之前，可使用濕式介電接觸寬化蝕刻，此可敞開特定區域中之接觸。舉例而言，如圖15所示，接觸寬化製程步驟可視層41所選用之材料提供階梯狀接觸。以實例說明，可針對層41之上層使用較不緻密之氧化物，其相比較緻密之氧化物可具有較快之蝕刻速率。
在一實施例中，導電區域43為導電插塞或插塞結構。在一實施例中，導電區域43可包含導電障壁結構或襯墊及導電填充材料。在一實施例中，障壁結構包括金屬/金屬氮化物組態，諸如鈦/氮化鈦等。在另一實施例中，障壁結構可進一步包括金屬硫化物結構。在一實施例中，導電填充材料包括鎢。在一實施例中，導電區域43可經平坦化以提供更均一之表面構型。
可上覆於主表面18形成導電層44，且可上覆於半導體材料11之對置於主表面18的表面形成導電層46。導電層44及46通常經組態以提供裝置10之個別裝置組件與下一總成階層之間的電連接。在一實施例中，導電層44為鈦/氮化鈦/鋁銅合金等，且組態為源極電極或端子。在一實施例中，導電層46為可焊式金屬結構，諸如鈦鎳銀合金、鉻鎳金合金等，且組態為汲極電極或端子。在一實施例中，可上覆於導電層44形成另一鈍化層(未圖示)。在一實施例中，屏蔽電極21之全部或部分(在另一平面)連接至導電層44，以使得屏蔽電極21組態為使用裝置10時，屏蔽電極21與源極區域33處於同一電勢。在另一實施例中，屏蔽電極21可經 組態以獨立經受偏壓或部分耦接至閘極電極28。藉由圖1至圖15所描述之製程流程之一個優勢在於，層26或閘極層係在形成層29之前形成，而並非在形成層29之後之稍晚製程流程中形成。此外，由於首先形成層26，層26與半導體層14之間之界面的完整性得以改良，此舉增強裝置10之可靠性。
在一實施例中，裝置10之運作如下進行。假定源極電極(或輸入端子)44及屏蔽電極21在0伏之電勢VS下運作，閘極電極28接收4.5伏之控制電壓VG，該控制電壓VG高於裝置10之導電臨限值，且汲極電極(或輸出端子)46在低於2.0伏之汲極電勢VD下運作。VG及VS之值引起相鄰於閘極電極28之主體區域31反向以形成通道45，該通道45電連接至半導體層14之源極區域33。裝置電流IDS自汲極電極46流出，且途經半導體層14、通道45及源極區域33到達源極電極44。在一實施例中，IDS大約為10.0安培。若要將裝置10切換至斷開狀態，則向閘極電極28施加低於裝置10之導電臨限值之控制電壓VG(例如，VG<1.0伏)。此控制電壓移除通道區域45，且IDS不再流經裝置10。根據本實施例，區域260經組態以降低裝置10之輸出電容(Coss)，此舉降低切換損失。
現轉向圖16至圖19，描述了用於在裝置10中形成區域260的替代實施例。圖16展示處於較早製造階段之半導體材料區域11的部分剖視圖。可上覆於主表面18形成硬式光罩結構。在一實施例中，硬式光罩結構可包含氧化矽層 220、氮化矽層221及氧化矽層222。隨後，可在硬式光罩結構內形成開口58及59。在一實施例中，可使用光阻遮罩製程來形成開口58及59。在一實施例中，開口58可具有約0.2微米至約0.22微米之初始寬度16，且開口59可具有約0.4微米至約0.5微米之初始寬度17。在一實施例中，開口58之間之初始隔片18可為約0.55微米至約0.65微米。
在形成開口58及59之後，可蝕刻半導體層14之區段以形成自主表面18延伸之渠溝22及27。以實例說明，可使用藉由碳氟化學物(例如，SF6/O2)之電漿蝕刻技術來形成渠溝22及27。在一實施例中，渠溝22及27可延伸穿過半導體層14並延伸至基板12中。
圖17展示額外處理之後之裝置10的部分剖視圖。在一選用步驟，上覆於渠溝22及27之表面形成犧牲層(未圖示)。以實例說明，可成長熱氧化矽層。隨後，可移除犧牲層及層222。在一實施例中，此步驟中可使用濕式氧化蝕刻法。此步驟可在層220中形成底切部分224。亦即，層221之部分懸垂於層220鄰近渠溝22及27的部分上方。根據本實施例，可上覆於渠溝22及27之表面形成材料層，其在渠溝22中形成閘極層26。以實力說明，閘極層16通常包含氧化物、氮化物、氧化鉭、氧化鈦、鈦酸鋇鍶，及以上各者之組合等。在一實施例中，閘極層26包含氧化矽，且可具有自約0.01微米至約0.05微米之厚度。
隨後，可在渠溝22及27中相鄰於閘極層26形成層29，如圖18所示。層29可包含不同於閘極層26之材料的材料，且 在一實施例中，當閘極層26包含氧化矽時，層29可包含氮化矽。鑒於渠溝22之寬度16之緊密尺寸，可上覆於閘極層26形成層29而無需介入如多晶矽層。在一實施例中，層29可具有自約0.01微米至約0.02微米之厚度。在一實施例中，可在形成層29之前使用短時HF蝕刻。隨後，上覆於層29及層221形成材料層，且隨後移除材料層之部分以形成間隔層125。在一實施例中，間隔層125可包含未摻雜之多晶矽。在一實施例中，間隔層125可具有自約0.01微米至約0.02微米之厚度。間隔層125可在後續處理中對層29提供保護，更特定而言，當層29較薄時。此等步驟使得寬度16減小約0.03微米，且渠溝22之寬度減小約0.05微米。層29及間隔層125中之一或兩者可填充底切部分224之全部或部分。
圖19展示另一處理之後之裝置10的部分剖視圖。在一實施例中，自渠溝22及27之下區域移除層29之部分，且可將間隔層125用作保護層以保護層29沿著渠溝22及27之側壁部分的彼等部分。在一實施例中，可使用反應式離子蝕刻(RIE)製程來移除層129之部分。以實例說明，此步驟中可使用SF6/O2-氬氣化學法。
隨後，可沿著渠溝22及27之下部分或區段形成材料區域260。在一實施例中，區域260可包含介電材料。舉例而言，區域260可包含使用濕式氧化成長技術或區域氧化技術形成之氧化矽區域。在一實施例中，區域260可較佳比層26厚。以實例說明，區域260具有自約0.1微米至約0.2微 米之厚度。在此實施例中，在形成區域260期間，間隔層125可以自限性方式(例如，自限性為此類層包含多晶矽時間隔層126之厚度的函數)轉換成氧化矽。可使用此轉換步驟來形成層126。在此實施例中，裝置10中之層29在渠溝22及27之下部分處不連續。此外，在層29相鄰於渠溝22及27之下部分的相鄰部分之間形成間隙291。
圖16至圖19所描述之製程具有若干優勢。第一，此製程步驟提供渠溝22上方交錯或變寬之開口，此可在後續製程步驟中為渠溝22提供更有效之填充。第二，此流程使得層29較薄，當層29包含氮化矽時，較薄之層29可減輕可與氮化矽膜相關聯之電荷捕捉問題。另外，此類經捕捉之電荷可降低裝置10之臨限電壓(Vt)，且亦可劣化導通電阻。一般而言，可根據結合圖5至圖15所描述之步驟進一步處理裝置10。
圖20展示根據另一實施例之裝置100的部分剖視圖。裝置100類似於裝置10，且類似特徵以類似方式編號。裝置100可組態為垂直型功率MOSFET，其具有定位於渠溝閘極結構下方或下伏於渠溝閘極結構的絕緣屏蔽電極21，該渠溝控制結構可包含層26及閘極電極28。亦即，裝置100可具有實質上垂直之堆疊組態以用於閘極及屏蔽結構。根據此實施例，裝置100可進一步包含屏蔽絕緣層423，其可包括沿著渠溝22(及渠溝27(未圖示))之側壁具有變化之厚度的部分或層426。在一實施例中，部分426靠近渠溝22之下表面時，部分426之厚度增大。此外，部分426可在至少 一側呈傾斜狀、階梯狀或波狀。至少一側可相鄰於屏蔽電極21，可相鄰於半導體層14，或可為兩者之組合。屏蔽絕緣層423可進一步包括沿著渠溝22之下表面形成的部分460，如圖20所示。在一實施例中，部分460可類似於區域260，且可具有大於層26之厚度的厚度。裝置100可組態為具有較高BVDSS及降低之電容(例如，Coss)的高密度垂直型MOSFET結構。
圖21至圖23為處於根據第一實施例之較早製造階段之半導體裝置100的部分剖視圖，其中渠溝22已形成。在此實施例中，可上覆於主表面18形成層420，且可上覆於層420形成層421。在一實施例中，層420可包含氧化矽，且層421可包含氮化矽。在一實施例中，可相鄰於渠溝22之表面形成層26，且可相鄰於層26之部分形成間隔層429(如圖21所示)，從而將層26沿著渠溝22之下部分的部分留存為曝露。在一實施例中，層429可包含氮化矽，且可具有自約0.0075微米至約0.015微米之厚度。隨後，可自渠溝22之下部分移除層26之部分，如圖22所示。在一實施例中，當將層421及429用作光罩層時，可使用濕式蝕刻法來移除層26之部分。在一實施例中，可相對於層429底切層26之部分，以形成底切部分261，且可根據層423之部分426之厚度要求來調整底切量。
圖23展示額外處理之後之裝置100的部分剖面圖。在一實施例中，可使用濕式氧化製程或區域氧化製程來形成層423，該層423具有沿著渠溝22之下側壁表面的部分426及 沿著渠溝22之下表面的部分460。在一實施例中，部分460可具有自約0.1微米至約0.2微米之厚度。在一實施例中，部分426之厚度自層26之厚度變化至部分460沿著相鄰於屏蔽電極21之側壁部分的厚度。可使用結合圖5至圖15所討論之製程步驟完成裝置100。在一實施例中，形成屏蔽電極21時，層429可保留在原位。在一實施例中，可在形成屏蔽電極21之前移除層429，此組態圖示於圖20中。
圖24至圖27為處於根據第二實施例之較早製造階段之半導體裝置100的部分剖視圖，其中渠溝22已形成至初始深度。類似於圖21，可上覆於主表面18形成層420，且可上覆於層420形成層421。在一實施例中，層420可包含氧化矽，且層421可包含氮化矽。在一實施例中，可上覆於渠溝22之表面形成層26，且可上覆於層26之部分形成間隔層529。在一實施例中，間隔層529可包含氮化矽，且可具有約0.01微米之厚度。藉由將間隔層529用作光罩，可移除層26之部分以曝露半導體層14在渠溝22之下部分中的部分。
圖25為將渠溝22進一步加深且形成至半導體層14中達到第二深度之後的裝置100的部分剖視圖。可使用藉由碳氟化學物(例如，SF6/O2)之電漿蝕刻技術將渠溝22蝕刻至更深或更遠。隨後，可鄰接渠溝22之曝露表面形成諸如熱氧化物層之犧牲層(未圖示)，其可隨後移除。隨後可上覆於渠溝22之表面形成層526，如圖26所示。在一實施例中，層526可包含氧化矽。隨後，可相鄰於層526形成層429。 在一實施例中，層429可包含氮化矽層，且可具有小於約0.01微米之厚度。可自渠溝22之下部分移除層429之部分，以便曝露層526之部分。在一實施例中，可將層429之剩餘部分用作光罩來移除層526之部分。在另一實施例中，並不移除層429之部分。
圖27為另一處理之後之裝置100的部分剖視圖。在一實施例中，可沿著渠溝22之下部分形成屏蔽絕緣層423，如圖27所示。在一實施例中，可使用濕式氧化製程來形成屏蔽絕緣層423，其包括沿著渠溝22之側壁具有變化之厚度的部分426且進一步包括部分460。在一實施例中，部分460可具有大於層26之厚度的厚度。可使用結合圖5至圖15所討論之製程步驟完成裝置100。在一實施例中，形成屏蔽電極21時，層429或層429之部分可保留在原位。在一實施例中，可在形成屏蔽電極21之前移除層429，此組態圖示於圖20中。在一實施例中，可在形成閘極電極28之前移除層529。
圖28為根據又一實施例之裝置101的部分剖視圖。裝置101類似於裝置100，但裝置101之絕緣屏蔽結構包括階梯狀屏蔽電極或具有階梯狀形狀之屏蔽電極210及屏蔽絕緣結構或層623。絕緣結構623可包括階梯狀旁側部分626，其在鄰近渠溝22之下表面處及鄰近區域或部分660處較佳擴大或增大厚度，此類似於先前描述之區域260及部分460。絕緣結構623經組態以改良BVDSS及切換效能。可自(例如)圖23所示之中間結構開始形成階梯狀屏蔽電極210及 絕緣結構623。在後一步驟，可移除層429，且可在相鄰於層26處添加諸如氧化物之額外材料。在另一實施例中，可在較早步驟將層26製造為較厚。隨後進行如下步驟：1)在渠溝22內沈積多晶矽；2)視情況平坦化多晶矽；3)使多晶矽凹陷；以及4)移除或薄化層26之部分，並重複以上步驟一或多次，以便提供如圖28所示之階梯狀結構。
自上文之全部描述，熟習此項技術者可確定，根據一實施例，一種用於形成半導體裝置之方法包括以下步驟：提供具有主表面之半導體材料區域(例如，元件11)；以及形成自主表面延伸之渠溝(例如，元件22)。方法包括以下步驟：上覆於渠溝之表面形成第一層(例如，元件26)；以及相鄰於第一層形成間隔層(例如，元件29、429)，其中間隔層包含不同於第一層之材料的材料。方法包括以下步驟：在鄰近渠溝之下表面處形成第一區域(例如，元件260、460、660)，其包含不同於間隔層之材料的材料；以及在渠溝之下部分中相鄰於間隔層及第一區域的部分形成第一電極(例如，元件21、210)，其中第一層之部分介於第一電極與半導體材料區域之間。方法包括以下步驟：在第一電極上方形成介電層(例如，元件127)；以及相鄰於第一層及相鄰於介電層形成第二電極(例如，元件28)，其中第二電極之至少部分位於渠溝內。
熟習此項技術者應瞭解，根據另一實施例，一種用於形成半導體裝置之方法包括以下步驟：提供具有主表面之半導體材料區域；以及形成自主表面延伸之渠溝(例如，元 件22)，其中渠溝具有側壁表面及下表面。方法包括以下步驟：鄰接側壁表面及下表面形成第一介電層(例如，元件26)；以及相鄰於閘極介電層形成第一間隔層(例如，元件29、429)，且將閘極介電層之鄰近下表面之區段保留為曝露。方法包括以下步驟：自下表面移除第一介電層相鄰於第一間隔層及半導體材料區域的部分；以及鄰接下表面形成第一介電區域(例如，元件260、460、560)，其中第一介電層比閘極介電層厚。方法包括以下步驟：相鄰於間隔層形成第二介電層(例如，元件126)；相鄰於第一介電區域及第二介電層形成第一導電區域(例如，元件21、210)；以及相鄰於第一電極之上表面形成第二介電區域(例如，元件127)。方法包括以下步驟：移除第二介電層及間隔層相鄰於渠溝之上部分的部分；以及相鄰於第一介電層及第二介電區域形成第二導電區域(例如，元件28)。
熟習此項技術者應瞭解，根據又一實施例，一種半導體裝置結構包含具有自主表面延伸之渠溝的半導體材料區域，其中渠溝(例如，元件22)具有側壁表面及下表面。結構包括形成於渠溝內之絕緣屏蔽電極，其中絕緣屏蔽電極包括絕緣層(例如，元件26、29、126、260、423、426、429、460、623、626、660)、相鄰於絕緣層之屏蔽電極(例如，元件21、210)，及相鄰於屏蔽電極之上表面的第一介電區域(例如，元件127)，其中絕緣層沿著側壁表面之下部分具有變化之厚度，且鄰近下表面處具有較厚部分。結構包括形成於渠溝內絕緣屏蔽電極上方的絕緣閘極電極，其 中絕緣閘極電極包括相鄰於上表面之閘極介電層(例如，元件26)，只要渠溝及閘極電極(例如，元件28)相鄰於閘極介電層及第一介電區域。結構包括相鄰於渠溝之主體區域(例如，元件31)，及相鄰於渠溝之源極區域(例如，元件33)。
鑒於上述全部描述內容，明顯揭示了一種新穎之方法及裝置。包括(但並不限於)形成具有可變之厚度的一或多個屏蔽絕緣層，其中屏蔽絕緣層在可形成屏蔽電極之渠溝之下部分處組合為較厚。屏蔽絕緣層提供改良之輸出電容效能及改良之BVDSS效能。
儘管已參照本發明之特定實施例描述並說明本發明之標的，但本發明不欲限於此等說明性實施例。熟習此項技術者應認識到，可進行諸多變化及修改而並不脫離本發明之精神。因此，意欲將本發明之所有此等變化及修改涵蓋於所附申請專利範圍之範疇內。
10‧‧‧半導體裝置
11‧‧‧半導體材料區域
12‧‧‧基板
14‧‧‧半導體層
16‧‧‧初始寬度
17‧‧‧初始寬度
18‧‧‧主表面
21‧‧‧屏蔽電極
22‧‧‧渠溝
26‧‧‧層
27‧‧‧渠溝
28‧‧‧閘極電極
29‧‧‧層
31‧‧‧主體區域
32‧‧‧非保形層
33‧‧‧源極區域
36‧‧‧接觸區域
41‧‧‧層
43‧‧‧導電區域
44‧‧‧導電層
45‧‧‧通道區域
46‧‧‧汲極電極
47‧‧‧光罩層
55‧‧‧間隔層
56‧‧‧導電區域
58‧‧‧開口
59‧‧‧開口
100‧‧‧裝置
101‧‧‧裝置
102‧‧‧主動區
103‧‧‧接觸區
125‧‧‧間隔層
126‧‧‧層
127‧‧‧層
131‧‧‧光罩層
141‧‧‧屏蔽接觸
148‧‧‧殘留材料
210‧‧‧屏蔽電極
221‧‧‧層
222‧‧‧層
224‧‧‧底切部分
260‧‧‧區域
261‧‧‧底切部分
291‧‧‧間隙
321‧‧‧部分
322‧‧‧部分
323‧‧‧部分
324‧‧‧部分
331‧‧‧延伸部
332‧‧‧中心部分
420‧‧‧層
421‧‧‧層
423‧‧‧層
426‧‧‧部分
429‧‧‧層
460‧‧‧部分
526‧‧‧層
529‧‧‧間隔層
623‧‧‧絕緣結構
626‧‧‧階梯狀旁側部分
660‧‧‧部分
IDS‧‧‧裝置電流
VD‧‧‧汲極電勢
VG‧‧‧控制電壓
圖1至圖14圖示處於根據本發明之第一實施例之較早製造階段之半導體裝置的部分剖視圖；圖15圖示處於後一製造步驟之圖1至圖14之半導體裝置的部分剖視圖；圖16至圖19圖示根據本發明之製造圖15之半導體裝置之替代實施例的部分剖視圖；圖20圖示根據本發明之另一實施例之半導體裝置的部分剖視圖； 圖21至圖23圖示處於根據本發明之另一實施例之較早製造階段的圖20之半導體裝置的部分剖視圖；圖24至圖27圖示處於根據本發明之又一實施例之較早製造階段的圖20之半導體裝置的部分剖視圖；以及圖28圖示根據本發明之又一實施例之半導體裝置的部分剖視圖。
10‧‧‧半導體裝置
11‧‧‧半導體材料區域
12‧‧‧基板
14‧‧‧半導體層
18‧‧‧主表面
21‧‧‧屏蔽電極
22‧‧‧渠溝
26‧‧‧層
27‧‧‧渠溝
28‧‧‧閘極電極
29‧‧‧層
31‧‧‧主體區域
33‧‧‧源極區域
36‧‧‧接觸區域
43‧‧‧導電區域
44‧‧‧導電層
45‧‧‧通道區域
46‧‧‧汲極電極
55‧‧‧間隔層
56‧‧‧導電區域
126‧‧‧層
127‧‧‧層
141‧‧‧屏蔽接觸
260‧‧‧區域
291‧‧‧間隙
331‧‧‧延伸部
332‧‧‧中心部分

Claims (10)

  1. 一種用於形成一半導體裝置之方法，其包括以下步驟：提供具有一主表面之一半導體材料區域；形成自該主表面延伸之一渠溝；上覆於該渠溝之表面形成一第一層；相鄰於該第一層形成一間隔層，其中該間隔層包含不同於該第一層之材料的一材料；在鄰近該渠溝之一下表面處形成一第一區域，該第一區域包含不同於該間隔層之材料的一材料；在該渠溝之一下部分中且相鄰於該間隔層及該第一區域的部分形成一第一電極，其中該第一層之部分介於該第一電極與該半導體材料區域之間；在該第一電極上方形成一介電層；以及相鄰於該第一層及該介電層形成一第二電極，其中該第二電極之至少一部分位於該渠溝內。
  2. 如請求項1之方法，其進一步包括以下步驟：在形成該第一區域之該步驟之前，移除下伏於該間隔層的該第一層之部分；鄰接該渠溝形成一主體區域；以及鄰接該主體區域及該渠溝形成一源極區域，其中形成該第一層之該步驟包括形成一閘極介電層，且其中形成該第一電極之該步驟包括形成一屏蔽電極，且其中形成該第二電極之該步驟包括形成一閘極電極。
  3. 如請求項1之方法，其中形成該間隔層之該步驟包括以 下步驟：相鄰於該第一層形成一第三層；上覆於該主表面且相鄰於該第三層形成一非保形層，其中該非保形層在鄰近該渠溝之上表面處較厚；以及移除鄰近該渠溝之該下表面處的該第三層之一部分。
  4. 如請求項1之方法，其中形成該第一層之該步驟包括形成包含氧化矽之一第一層，且其中形成該第一區域之該步驟包括形成包含氧化矽之該第一區域，且其中形成該間隔層之該步驟包括形成包含氮化矽之該間隔層，且其中該方法進一步包括在形成該第一區域之該步驟之前相鄰於該間隔層形成一多晶半導體間隔層之步驟。
  5. 如請求項1之方法，其中形成該源極區域之該步驟包括：形成具有鄰接該渠溝之一延伸部部分及鄰接該延伸部部分之一中心部分的一源極區域，其中該中心部分比該延伸部部分淺。
  6. 一種用於形成一半導體裝置之方法，其包括以下步驟：提供具有一主表面之一半導體材料區域；形成自該主表面延伸之一渠溝，其中該渠溝具有側壁表面及一下表面；鄰接該等側壁表面及該下表面形成一第一介電層；相鄰於該閘極介電層形成第一間隔層且將該閘極介電層之鄰近該下表面的一區段保留為曝露；相鄰於該等第一間隔層及該半導體材料區域自該下表面移除該第一介電層之部分； 鄰接該下表面形成一第一介電區域，其中該第一介電層比該閘極介電層厚；相鄰於該等間隔層形成一第二介電層；相鄰於該第一介電區域及該第二介電層形成一第一導電區域；相鄰於該第一電極之一上表面形成一第二介電區域；移除相鄰於該渠溝之上部分的該第二介電層及該等間隔層之部分；以及相鄰於該第一介電層及該第二介電區域形成一第二導電區域。
  7. 如請求項6之方法，其中自該下表面移除該第一介電層相鄰於該等第一間隔層及該半導體材料區域之部分之該步驟包括移除該第一介電層相鄰於該渠溝之下側壁表面的部分以形成底切部分，且其中形成該第一介電區域之該步驟包括在該等底切部分內且相鄰於該等下側壁表面形成該第一介電區域，且其中形成該第一導電區域之該步驟包括形成一屏蔽電極，且其中形成該第二導電區域之該步驟包括形成一閘極電極，且其中該方法進一步包括以下步驟：相鄰於該渠溝形成一主體區域；以及在該主體區域內且相鄰於該渠溝形成一源極區域。
  8. 一種半導體裝置結構，其包含：一半導體材料區域，其具有自一主表面延伸之一渠溝，其中該渠溝具有側壁表面及一下表面； 一絕緣屏蔽電極，其形成於該渠溝內，其中該絕緣屏蔽電極包括一絕緣層、相鄰於該絕緣層之一屏蔽電極，及相鄰於該屏蔽電極之一上表面的一第一介電區域，其中該絕緣層沿著該等側壁表面之下部分具有一變化之厚度，且鄰近該下表面處具有一較厚部分；一絕緣閘極電極，其形成於該渠溝內該絕緣屏蔽電極上方，其中該絕緣閘極電極包括相鄰於上表面之一閘極介電層，只要該渠溝及一閘極電極相鄰於該閘極介電層及該第一介電區域；相鄰於該渠溝之一主體區域；以及相鄰於該渠溝之一源極區域。
  9. 如請求項8之結構，其進一步包含形成於該屏蔽電極與該半導體材料區域之間的一材料層，其中該材料層具有介於鄰近該下表面之該材料層之相鄰部分之間的一間隙。
  10. 如請求項8之結構，其中該屏蔽電極呈階梯狀。
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