TW201234525A - Semiconductor device and method for manufacturing the same - Google Patents

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201234525 六、發明說明： 【發明所屬之技術領域】 本發明係關於包括具有電晶體等的半導體元件的電路 的半導體裝置及其製造方法。例如，本發明關於一種電子 裝置’其中作爲部件搭載有：安裝在電源電路中的功率裝 置；具有記憶體、閘流體 '轉換器、影像感測器等的半導 體積體電路；以液晶顯示面板爲代表的電光裝置；以及具 有發光元件的發光顯示裝置等。 注意’在本說明書中’半導體裝置指的是能夠藉由利 用半導體特性工作的所有裝置，因此，電光裝置、發光顯 示裝置、半導體電路及電子裝置都是半導體裝置。 【先前技術】 如以液晶顯示裝置爲典型那樣，形成於玻璃基板等之 上的電晶體使用非晶矽、多晶矽等製造。雖然使用非晶矽 的電晶體的場效應遷移率低，但是能夠應對玻璃基板的大 面積化。另一方面，雖然使用多晶矽的電晶體的場效應遷 移率高，但是有不適合形成於較大的玻璃基板之上的缺點 〇 與使用矽的電晶體相比，使用氧化物半導體製造電晶 體，然後將這種電晶體應用於電子裝置或光學裝置的技術 受到注目。例如，專利文獻1及專利文獻2公開了如下技 術：即使用氧化鋅或In-Ga-Ζη-Ο類氧化物作爲氧化物半 導體來製造電晶體並且將該電晶體用作顯示裝置的像素的 -5- 201234525 切換元件等。 專利文獻3公開了如下技術：在使用氧化物半導體的 交錯型電晶體中設置源極區及汲極區，並在源極電極和汲 極電極之間作爲緩衝層設置導電性高的包含氮的氧化物半 導體，而降低氧化物半導體與源極電極及汲極電極之間的 接觸電阻。 非專利文獻1公開了自對準地形成通道區、源極區及 汲極區的頂閘結構的氧化物半導體電晶體。 [專利文獻1]日本專利申請公開第2007- 1 2 3 8 6 1號公 報 [專利文獻2]日本專利申請公開第2007-96055號公 報 [專利文獻3]日本專利申請公開第20 1 0- 1 3 5 7 74號公 報 [非專利文獻 1] Jae Chul Park et al·，“High performance amorphous oxide thin film transistors with self-aligned top-gate structure55 IEDM2009, p.191-194 【發明內容】 本發明的課題之一是提供使用不容易產生由短通道效 應導致的電特性變動的電晶體的半導體裝置。 另外，本發明的課題之一是提供實現了微型化的半導 體裝置。

-6- S 201234525 此外，本發明的課題之一是提供提高了導通電 導體裝置。 本發明的一個實施例是一種半導體裝置，包括 非晶區的一對第二氧化物半導體區域以及位於一對 化物半導體區域之間的第一氧化物半導體區域的氧 導體膜；閘極絕緣膜；以及隔著閘極絕緣膜設置在 化物半導體區域上的閘極電極。 上述第一氧化物半導體區域是指非單晶，並且 垂直於ab面的方向看時具有三角形狀或六角形狀 排列，並且從垂直於c軸的方向看時金屬原子排列 或者金屬原子和氧原子排列爲層狀的相的材料。 注意，在本說明書中，將非單晶，並且包括從 ab面的方向看時具有三角形狀或六角形狀的原子 並且從垂直於c軸的方向看時金屬原子排列爲層狀 屬原子和氧原子排列爲層狀的相的氧化物膜叫做 Ο S (C Axis Aligned Crystalline Oxide Semiconduct 對準結晶氧化物半導體）膜。

雖然CAAC-OS不是單晶，但是也不是只由非 。另外，雖然CAAC-OS包括晶化部分（結晶部分 是有時不能明確辨別一個結晶部分與其他結晶部分 。也可以用氮取代構成CAAC-OS的氧的一部分。 構成C A A C - 0 S的各結晶部分的c軸的方向（例如 於支撐CAAC-OS的基板面、CAAC-OS的表面、膜 面等的方向）可以爲一致。或者，構成CAAC-OS 流的半 :具有 第二氧 化物半 第一氧 包括從 的原子 爲層狀 垂直於 排列， 或者金 C AAC-〇r : C 軸 晶形成 )，但 的邊界 另外， ，垂直 面或介 的各結 201234525 晶部分的ab面的法線也可以朝向固定的方向（例 直於基板面、表面、膜面或介面等的方向）。 CAAC-OS根據其組成等而成爲導體、半導體 體。另外’ CAAC-OS根據其組成等而呈現對可見 明性或不透明性。作爲上述C A A C - Ο S的例子，也 出一種材料，該材料被形成爲膜狀，並且在該材料 垂直於膜表面、基板面或介面的方向觀察時確認到 或六角形的原子排列，並且在觀察其膜剖面時確認 原子或金屬原子和氧原子（或氮原子）的層狀排列 上述氧化物半導體膜可以包含選自In、Ga、S! 中的兩種以上的元素。 一對第二氧化物半導體區域成爲電晶體的源極 極區，第一氧化物半導體區域成爲電晶體的通道區 在將氧化物半導體膜用作通道區的頂閘結構的 中，源極區及汲極區可以藉由以閘極電極爲掩模對 半導體膜添加離子而形成。藉由以閘極電極爲掩模 極區及汲極區，不產生源極區及汲極區與閘極電極 。因此，可以降低寄生電容，使電晶體高速工作》 在將氧化物半導體膜用作通道區的底閘結構的 中，源極區及汲極區可以藉由以成爲通道保護膜的 爲掩模對氧化物半導體膜添加離子而形成。成爲通 膜的絕緣膜爲了保護氧化物半導體膜的背通道部分 。作爲成爲通道保護膜的絕緣膜，較佳爲使用選自 、氮化矽、氧化鋁或氮化鋁中的材料的單層或疊層 如，垂 或絕緣 光的透 可以舉 中在從 三角形 到金屬 〇 i及Zn 區及汲 〇 電晶體 氧化物 形成源 的重疊 電晶體 絕緣膜 保護 而形成 氧化砂 -8 -

S 201234525 而且，藉由如上所述那樣形成源極區及汲極區，可以 降低氧化物半導體膜與源極區及汲極區等的佈線材料之間 的接觸電阻。由此，可以提高電晶體的導通電流。 作爲用來形成電晶體的源極區及汲極區的離子添加， 可以使用離子摻雜法或離子植入法。此外，作爲添加的離 子，可以使用氮 '磷或砷等15族元素中的任何一個以上 的元素。 此外，藉由添加該離子，較佳將包含在源極區及汲極 區的該離子量設定爲 5xl018at〇ms/cm3以上且 lxl 022at〇mS/Cin3以下。雖然當添加的離子的濃度增加時 可以增加第二氧化物半導體區域的載子密度，但是當添加 的離子的濃度太高時會阻擋載子的遷移，所以反而會降低 導電性。 並且，對氧化物半導體膜的離子添加可以在氧化物半 導體膜露出的狀態下，或在覆蓋氧化物半導體膜地形成有 絕緣膜等的狀態下進行。 另外，上述離子添加也可以藉由離子摻雜法或離子植 入法等的注入以外的方法進行。例如，可以藉由在包含添 加的元素的氣體氣圍下產生電漿且對被添加物進行電漿處 理，來添加離子。作爲產生上述電漿的裝置，可以使用乾 蝕刻裝置、電漿CVD設備以及高密度電漿CVD設備等。 也可以在進行上述離子添加之後進行加熱處理。該加 熱處理較佳在源極區及汲極區不晶化的溫度下進行。 被添加離子的第二氧化物半導體區域的能隙有時小。 201234525 在這種情況下，藉由將該第二氧化物半導體區域用作源極 區及汲極區，有使由不添加離子的第一氧化物半導體區域 構成的通道的帶端幾乎不產生彎曲的效果。另一方面，當 使用金屬材料形成源極區及汲極區時，不能忽視第一氧化 物半導體區域的通道的帶端的彎曲，所以有時實效上的通 道長度變短。電晶體的通道長度越短，該傾向越明顯。因 此，藉由將被添加離子的第二氧化物半導體區域用作源極 區及汲極區，可以抑制短通道效應。 藉由將添加離子的第二氧化物半導體區域作爲電晶體 的源極區及汲極區而形成，可以降低源極區及汲極區與佈 線之間的接觸電阻，所以可以增大電晶體的導通電流。 藉由本發明的一個實施例，可以提供一種半導體裝置 ，其中使用不容易產生由於短通道效應造成的電特性的變 動的電晶體。此外，可以提供實現了微型化的半導體裝置 。並且，可以提供提高了導通電流的半導體裝置。 【實施方式】 參照圖式對實施例進行詳細說明。但是，本發明不侷 限於以下說明，而所屬技術領域的普通技術人員可以很容 易地理解一個事實就是其方式及詳細內容在不脫離本發明 的宗旨及其範圍的情況下可以被變換爲各種各樣的形式。 因此，本發明不應該被解釋爲僅侷限在以下所示的實施例 所記載的內容中。注意，以下說明的發明結構中，在不同 的圖式中共同使用相同的圖式標記來表示相同的部分或具 -10- 201234525 有相同功能的部分，而省略反復說明。 注意，在本說明書所說明的每個圖式中，尺寸'膜厚 或者區域有時爲了容易理解而放大表示。因此，本發明的 實施例並不限定於圖式所示出的比例。 注意，在本說明書中爲了避免部件的混淆而使用諸如 “第一”、“第二”和“第三”的詞語，並且此類詞語並 不受數位的限定。因此，例如，“第一”能夠適當地替換 爲“第二”、“第三”等而說明。 實施例1 在本實施例中，使用圖1A至圖1C及圖2A至圖2D 說明在具有由不添加離子的第一氧化物半導體區域構成的 通道區的頂閘結構的電晶體中，使用在與通道區相同的層 中設置的添加有離子的第二氧化物半導體區域構成源極區 及汲極區的例子。 圖1 A至圖1 C是頂閘結構的電晶體的俯視圖及剖面 圖。在此，圖1A是俯視圖’圖1B是圖1A中的A-B剖面 的剖面圖，圖1C是圖1A中的C-D剖面的剖面圖。另外 ，在圖1A中，爲了避免顯得複雜，省略電晶體151的構 成要素的一部分（例如，閘極絕緣膜1 1 2、層間絕緣膜 124 等）。 圖1A至圖1C所不的電晶體151是一種電晶體，包 括：包括絕緣表面上的第一氧化物半導體區域126及一對 第二氧化物半導體區域122的氧化物半導體膜190;氧化 -11 - 201234525 物半導體膜1 9 0上的閘極絕緣膜1 1 2 ;閘極絕緣膜1 1 2上 的閘極電極114;以及覆蓋閘極絕緣膜112及閘極電極 1 1 4的層間絕緣膜1 24 ;以及在設置於層間絕緣膜1 24中 的接觸孔130中與一對第二氧化物半導體區域122連接的 佈線1 1 6。本實施例說明作爲絕緣表面在基板1 〇〇上設置 基底絕緣膜102的情況。 在此，一對第二氧化物半導體區域122成爲電晶體 151的源極區及汲極區，第一氧化物半導體區域126成爲 電晶體1 5 1的通道區。 作爲包括第一氧化物半導體區域126及一對第二氧化 物半導體區域1 22的氧化物半導體膜1 90，可以使用包含 選自In、Ga、Sn及Ζη中的兩種以上的元素的材料。例如 ，氧化物半導體膜190使用In-Ga-Zn-Ο類氧化物半導體 〇 此外，第一氧化物半導體區域126是CAAC-OS。 —對第二氧化物半導體區域1 22是非晶區。另外，第 二氧化物半導體區域122包含氮、磷或砷等15族元素中 的任何一個以上的元素，其濃度較佳爲5xl018at〇ms/cm3 以上且 lxl〇22atoms/cm3 以下。 此外，將一對第二氧化物半導體區域122的導電率設 定爲 lOS/cm以上且 lOOOS/cm以下，較佳爲設定爲 100S/cm以上且1 000S/cm以下。如果導電率太低，則會 使電晶體的導通電流降低。另外，藉由將導電率設定爲不 過高，可以減輕在一對第二氧化物半導體區域122中產生 -12- 201234525 的電場的影響’而可以抑制短通道效應。 作爲層間絕緣膜1 24的材料，例如可以使用氧化矽、 氧氮化矽、氮氧化矽、氮化矽及氧化鋁等，可以以疊層或 單層的結構設置層間絕緣膜1 24。例如，層間絕緣膜1 24 可以使用熱氧化法、C V D法或濺射法等形成。較佳的是 ，層間絕緣膜1 24使用氮化矽膜或氮氧化矽膜。 佈線1 1 6可以採用與後述的閘極電極1 1 4同樣的結構 〇 藉由具有上述結構，即使使電晶體微型化且使通道長 度縮小也可以降低臨界値的變動，並幾乎不在閘極電極 114和一對第二氧化物半導體區域122之間產生寄生電容 。此外，也可以降低一對第二氧化物半導體區域122和佈 線1 1 6之間的接觸電阻，而增大電晶體的導通電流。而且 ’可以降低第一氧化物半導體區域126中的氫濃度，而提 高電晶體的電特性及可靠性。 另外，雖然未特別圖示，但是也可以採用閘極絕緣膜 112只形成在第一氧化物半導體區域〗26上，而不覆蓋一 對第二氧化物半導體區域122的結構。 〈電晶體的製造方法的一例〉 接著，使用圖2A和圖2B說明圖1A至圖1C所示的 電晶體的製造方法。 首先’如圖2A所示那樣，在基板1〇〇上形成基底絕 緣膜1 02。 -13- 201234525 儘管對基板1 〇〇的材料等沒有大的限制，但是該基板 至少需要具有能夠承受後面的熱處理程度的耐熱性。例如 ’作爲基板100可以使用玻璃基板、陶瓷基板、石英基板 、藍寶石基板等。此外，也可以使用矽或碳化矽等的單晶 半導體基板、多晶半導體基板、矽鍺、氮化鎵等的化合物 半導體基板、SOI基板等，並且也可以將在這些基板上設 置有半導體元件的基板用作基板100。 此外，作爲基板1〇〇，也可以使用撓性基板。當在撓 性基板上形成電晶體時，既可以直接在撓性基板上製造電 晶體，又可以在其他基板上製造電晶體，然後將該電晶體 剝離並轉置到撓性基板上。另外，當將電晶體剝離並轉置 到撓性基板上時，較佳在上述其他基板與電晶體之間設置 剝離層。 作爲基底絕緣膜102，可以採用氧化矽膜、氧氮化矽 膜、氮氧化矽膜、氮化矽膜或氧化鋁膜的單層或疊層結構 0 這裏，氧氮化矽是指在其組成上氧含量多於氮含量的 物質，例如，包含5 0原子％以上且7 0原子％以下的氧、 0.5原子％以上且15原子％以下的氮、25原子％以上且35 原子％以下的矽以及〇原子。/。以上且1 〇原子％以下的氫的 物質。另外，氮氧化矽是指在其組成上氮含量多於氧含量 的物質，例如，包含5原子％以上且30原子％以下的氧、 2 0原子％以上且5 5原子％以下的氮、2 5原子％以上且3 5 原子％以下的矽以及1 0原子％以上且25原子％以下的氫 -14- 201234525 的物質。但是，上述範圍是使用盧瑟福背散射分析（ RBS:Rutherford Backscattering Spectrometry )或氣前方 散射分析（HFS:Hydrogen Forward Scattering)來進 ί了測 量時的範圍。此外，構成元素的含有比率爲其總計不超過 1 0 0原子％的値。 基底絕緣膜102可以使用藉由加熱釋放出氧的膜。 “藉由加熱而釋放出氧”是指當利用TDS ( Thermal Desorption Spectroscopy:熱脫附譜分析法）時，換算爲 氧原子的氧的釋放量爲l.〇xl018atoms/cm3以上，較佳爲 3.0 X 1 0 2 D a t 〇 m s / c m3 以上。 在此，以下說明當利用TDS分析時換算爲氧原子的 氧的釋放量的測量方法。 當進行TDS分析時的氣體的釋放量與光譜的積分値 成正比。因此，從絕緣膜的光譜的積分値以及在標準樣品 的基準値所占的比例，可以計算出氣體的釋放量。標準樣 品的基準値是指包含所定的原子的樣品的在光譜的積分値 中原子密度所占的比例。 例如，從對標準樣品的包含所定密度的氫的矽晶片的 TDS分析結果及對絕緣膜的TDS分析結果，使用算式ί 可以算出絕緣膜中的氧分子的釋放量（Ν〇2)。在此，假 定利用TDS分析來得到的被檢出爲質量數32的所有光譜 都是源自氧分子。作爲質量數32，有CH3OH，但是 CH3OH存在的可能性低，所以在此不加考慮。另外，因 爲包含氧原子同位素的質量數爲17的氧原子及質量數爲 -15- 201234525 18的氧原子的氧分子在自然界中的存在比例極微量，所 以不加考慮。 N〇2 = Nh2/Sh2 x S〇2 X α (算式 1) ΝΗ2是以密度換算從標準樣品脫離的氫分子的値。 SH2是當對標準樣品進行TDS分析時的光譜的積分値。在 此，將標準樣品的基準値設定爲Nh2/Sh2。S〇2是當對絕 緣膜進行TDS分析時的光譜的積分値。α是影響到TDS 分析中的光譜強度的係數。關於算式1的詳細情況，參照 日本專利申請公開第6-27569 7號公報。另外，上述絕緣 膜的氧釋放量是使用電子科學株式會社製造的熱脫附裝置 EMD-WA1 000S/W 以包含 lxlO16 atoms/cm3 的氫原子的矽 晶片爲標準樣品來測量的。 此外，在TDS分析中，氧的一部作爲氧原子而被檢 出。氧分子和氧原子的比率可以從氧分子的離子化比率算 出。另外，因爲上述α包括氧分子的離子化比率，所以藉 由評估氧分子的釋放量，可以估算出氧原子的釋放量。 注意，Ν02是氧分子的釋放量。在絕緣膜中，當換算 爲氧原子時的氧釋放量成爲氧分子的釋放量的2倍。 在上述結構中，藉由加熱而釋放出氧的絕緣膜也可以 是氧過剩的氧化矽（SiOx ( Χ>2 ))。氧過剩的氧化矽（ SiOx ( Χ>2 ))是指每單位體積的氧原子多於矽原子數的 兩倍的氧化矽。每單位體積的矽原子數及氧原子數爲藉由 盧瑟福背散射光譜學法測定的値。 藉由從基底絕緣膜將氧供應到氧化物半導體膜中，可

-16- S 201234525 以降低基底絕緣膜與氧化物半導體膜之間的介面能階密度 。其結果，可以抑制由於電晶體的工作而有可能產生的電 荷等在上述基底絕緣膜和氧化物半導體膜之間的介面被俘 獲，而可以獲得電特性的劣化少的電晶體。 並且，有時因氧化物半導體膜的氧缺損而產生電荷。 一般來說，氧化物半導體膜中的氧缺損的一部分成爲施體 ，而產生成爲載子的電子。其結果，電晶體的臨界値電壓 漂移到負方向。該傾向在背通道一側產生的氧缺損中明顯 。注意，在本實施例中的背通道是指氧化物半導體膜中的 基底絕緣膜一側的介面近旁。藉由從基底絕緣膜將氧充分 釋放到氧化物半導體膜中，可以補充造成臨界値電壓漂移 到負方向的主要原因的氧化物半導體膜中的氧缺損。 就是說，當在氧化物半導體膜中產生氧缺損時，難以 抑制在基底絕緣膜和氧化物半導體膜之間的介面電荷被俘 獲。但是，藉由在基底絕緣膜中設置藉由加熱而釋放出氧 的絕緣膜，可以降低氧化物半導體膜和基底絕緣膜之間的 介面能階以及氧化物半導體膜中的氧缺損，且可以減小氧 化物半導體膜和基底絕緣膜之間的介面中的電荷俘獲的影 響。 接著，在基底絕緣膜102上形成氧化物半導體膜140 〇 利用灘射法形成其厚度爲lnm以上且5 Onm以下的氧 化物半導體膜，並在該氧化物半導體膜上形成掩模之後， 利用該掩模選擇性地蝕刻氧化物半導體膜來形成氧化物半 -17- 201234525 導體膜140。 用來蝕刻氧化物半導體膜的掩模可以適當地使用光微 影製程、噴墨法、印刷法等。此外，氧化物半導體膜的蝕 刻可以適當地採用濕蝕刻或乾蝕刻。 在此，以下詳細說明形成氧化物半導體膜的濺射裝置 〇 將形成氧化物半導體膜的處理室的洩漏率較佳爲設定 爲lxlO_1()PLm3/秒以下，由此當利用濺射法形成氧化物 半導體膜時，可以降低雜質混入到膜中。 爲了降低洩漏率，需要不僅降低外部洩漏，而且降低 內部洩漏。外部洩漏是指由於微小孔及密封不良等氣體從 真空系統的外部流入。內部洩漏是指來自真空系統內部的 閥等的隔板的洩漏及內部構件的釋放氣體。爲了將洩漏率 設定爲lxl(Tl()Pa，m3/秒以下，需要從外部洩漏及內部洩 漏的兩個方面採取措施。 爲了降低外部洩漏，可以使用金屬墊片密封處理室的 開閉部分。作爲金屬墊片較佳爲使用被氟化鐵、氧化鋁或 氧化鉻覆蓋的金屬材料。與Ο形環相比，金屬墊片的密 接性高’可以降低外部洩漏。此外，藉由利用被氟化鐵、 氧化鋁、氧化鉻等鈍態所覆蓋的金屬材料，可以抑制從金 屬墊片產生的包含氫的釋放氣體，而也可以降低內部洩漏 〇 作爲構成處理室的內壁的構件，使用含有氫的釋放氣 體少的鋁、鉻、鈦、锆、鎳或釩。另外，也可以使用上述

-18- S 201234525 材料覆蓋含有鐵、鉻及鎳等的合金材料而使用。含有鐵、 鉻及鎳等的合金材料具有剛性，耐熱而且適合於加工。在 此，如果爲了減小表面積利用拋光等減小構件的表面凹凸 ，則可以減少釋放氣體。或者，也可以使用氟化鐵、氧化 鋁、氧化鉻等的鈍態覆蓋所述成膜裝置的構件。 而且，較佳在處理室的前方設置濺射氣體的精製器。 此時，將從精製器到處理室的管道的長度設定爲5m以下 ，較佳爲設定爲lm以下。藉由將管道的長度設定爲5m 以下或lm以下，藉由減短管道的長度，可以減輕來自管 道的內壁的釋放氣體的影響。 可以適當地組合粗真空泵如乾燥泵等以及高真空泵如 濺射離子泵、渦輪分子泵及低溫泵等而進行處理室的排氣 。渦輪分子泵在大分子的排氣方面優秀，但是對氫和水的 排氣能力低。從而，組合對水的排氣能力高的低溫泵和對 氫的排氣能力高的濺射離子泵是有效果的。 存在於處理室的內側的吸附物雖然因爲吸附於內壁不 會影響到處理室的壓力，但是卻會成爲從處理室排氣時的 氣體釋放的原因。因此，雖然洩漏率和排氣速度之間沒有 關聯，但是重要的是：使用排氣能力高的泵，儘量使存在 於處理室內的吸附物脫離，以預先實現排氣。另外，爲了 促進吸附物的脫離，也可以焙烤處理室。藉由進行焙烤可 以使吸附物的脫離速度提高10倍左右。可以在l〇〇°C以 上且450°C以下進行焙烤。此時，一邊導入惰性氣體一邊 去除吸附物，這樣可以使僅靠排氣不容易脫離的水等的脫 -19 - 201234525 離速度得到進一步的提高。 在濺射法中’用來產生電漿的電源裝置可以適當地使 用RF電源裝置、AC電源裝置、DC電源裝置等。 作爲靶材，可以使用包含鋅的金屬氧化物靶材。作爲 靶材，可以使用四元類金屬氧化物的In-Sn-Ga-Zn-Ο類金 屬氧化物；三元類金屬氧化物的In-Ga-Ζη-Ο類金屬氧化 物、In-Sn-Zn-Ο類金屬氧化物、In-Al-Zn-Ο類金屬氧化物 、Sn-Ga-Zn-Ο類金屬氧化物、Al-Ga-Ζη-Ο類金屬氧化物 、Sn-Al-Zn-Ο類金屬氧化物；以及二元類金屬氧化物In· Ζη-0類金屬氧化物、Sn-Zn-Ο類金屬氧化物的靶材。 作爲靶材的一例，將包含In、Ga及Zn的金屬氧化物 靶材的組成比設定爲In203:Ga203:Zn0=l:l:l[莫耳數比]。 此外，也可以使用其組成比爲In203:Ga203:Zn0=H2[莫 耳數比]的靶材、其組成比爲In203:Ga203:ZnO=l:l:4[莫耳 數比]的耙材或其組成比爲In203:Ga2〇3:ZnO = 2:l:8[莫耳數 比]的靶材。 此外，作爲濺射氣體，適當地使用稀有氣體（典型爲 氬）、氧氣、稀有氣體及氧的混合氣體。另外，作爲濺射 氣體較佳爲使用去除了氫、水、羥或氫化物等雜質的高純 度氣體。 成膜時的基板溫度爲i 5 〇 t以上且4 5 0。(：以下，較佳 爲200°C以上且3 5 0°C以下。藉由在將基板加熱爲15〇t 以上且450°C以下’較佳爲加熱爲200〇c以上且35〇t以 下的同時形成膜’可以防止水分（氫等）混入到膜中。另

-20- S 201234525 外，可以形成含有結晶的氧化物半導體膜的CAAC-OS膜 〇 而且，較佳在形成氧化物半導體膜之後對基板100進 行加熱處理，以從氧化物半導體膜進一步釋放出氫，同時 使基底絕緣膜1 02所包含的氧的一部分擴散到氧化物半導 體膜和基底絕緣膜102中的與氧化物半導體膜之間的介面 近旁。此外，藉由進行該加熱處理可以形成結晶性更高的 CAAC-OS。 作爲該加熱處理的溫度較佳爲如下溫度，即爲在從氧 化物半導體膜釋放氫的同時使基底絕緣膜102所包含的氧 的一部分釋放且擴散到氧化物半導體膜的溫度。典型爲 200°C以上且低於基板100的應變點，較佳爲250°C以上 且4 5 以下。 另外，該加熱處理可以使用 RTA(Rapid Thermal Anneal :快速熱退火）裝置。藉由使用RTA裝置，可以限 定於短時間內在基板的應變點以上的溫度下進行加熱處理 。因此，可以縮短用於形成相對於非晶區的比例結晶區的 比例大的氧化物半導體膜的時間。 加熱處理可以在惰性氣體氣圍下進行，典型的是，較 佳在氦、氖、氬、氙、氪等稀有氣體或氮氣氣圍下進行。 此外，也可以在氧氣氣圍及減壓氣圍下進行。將處理時間 設定爲3分至24小時。處理時間越長，越可以形成相對 於非晶區的比例結晶區的比例大的氧化物半導體膜，但是 較佳的是，處理時間不超過24小時，因爲超過24小時的 -21 - ii 201234525 加熱處理會導致生產率的降低。 另外’上述CAAC-OS膜的製造方法不限於本實施例 所示的製造方法。 這樣’在形成氧化物半導體膜的製程中，藉由在處理 室中的壓力、處理室中的洩漏率等中儘量抑制雜質的混入 ’可以降低包含在氧化物絕緣膜及氧化物半導體膜中的氫 等雜質的混入。此外’可以降低氫等的雜質從氧化物絕緣 膜擴散到氧化物半導體膜。包含在氧化物半導體中的氫與 接合到金屬原子的氧起反應而成爲水，同時在氧脫離的晶 格（或氧脫離的部分）中形成缺損。 因此，在形成氧化物半導體膜的製程中，藉由極力降 低雜質，可以降低氧化物半導體膜的缺損。由此，藉由儘 量去除雜質且將高純度化的CAAC-OS用於通道區，因爲 對電晶體的光照射及B T測試前後的臨界値電壓的變化量 少，所以可以具有穩定的電特性。 另外，可以用於氧化物半導體膜的金屬氧化物的能隙 爲2eV以上，較佳爲2.5eV以上，更佳爲3eV以上。這 樣，藉由使用具有寬頻隙的金屬氧化物，可以降低電晶體 的截止電流。 接著，在氧化物半導體膜1 4〇上形成閘極絕緣膜1 1 2 、閘極電極1 1 4。閘極電極1 1 4在形成導電膜且在該導電 膜上形成掩模之後，使用該掩模選擇性地蝕刻導電膜來形 成。 閘極絕緣膜1 1 2例如可以使用氧化矽、氧氮化矽、氮

-22- S 201234525 氧化矽、氮化矽、氧化鋁、氧化鈴或氧化鎵等，以疊層或 單層的結構形成。例如，鬧極絕緣膜11 2可以利用熱氧化 法、CVD法、濺射法等形成。閘極絕緣膜1 12也可以使 用藉由加熱釋放出氧的膜。藉由將藉由加熱釋放出氧的膜 用於閘極絕緣膜112，可以修復在氧化物半導體中產生的 氧缺損，抑制電晶體的電特性劣化。 此外，藉由作爲閘極絕緣膜1 12使用矽酸哈（HfSiOx )、添加氮的矽酸哈（HfSixOyNz )、添加氮的鋁酸哈（ HfAlxOyNz)、氧化給、氧化釔等high-k材料可以降低閘 極洩漏。並且，可以採用hi gh-k材料與氧化矽、氧氮化 矽、氮化矽、氮氧化矽、氧化鋁、氧氮化鋁或氧化鎵中的 任何一個以上的疊層結構。將閘極絕緣膜112的厚度較佳 爲設定爲lnm以上且300nm以下，更佳爲設定爲5nm以 上且50nm以下。 閘極電極1 14可以使用選自鋁、鉻、銅、鉬、鈦、鉬 、鎢的金屬元素、以上述金屬元素爲成分的合金或組合上 述金屬元素的合金等而形成。也可以使用選自錳、锆等中 的一個或多個的金屬元素。此外，閘極電極114可以具有 單層結構或者兩層以上的疊層結構。例如，可以舉出包含 矽的鋁膜的單層結構、在鋁膜’上層疊鈦膜的兩層結構、在 氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜 的兩層結構、在氮化鉅膜上層疊鎢膜的兩層結構、以及層 疊鈦膜和鋁膜並且在其上形成鈦膜的三層結構。 另外，閘極電極1 1 4也可以使用氧化銦錫、包含氧化 -23- 201234525 鎢的氧化銦、包含氧化鎢的氧化銦鋅、包含氧化 銦、包含氧化鈦的氧化銦錫、氧化銦鋅、添加有 氧化銦錫等透光導電材料。另外，也可以採用上 光性的導電性材料和上述金屬元素的疊層結構。 此外，在閘極電極1 1 4和閘極絕緣膜1 1 2之 接觸於閘極絕緣膜1 1 2的材料層，較佳爲形成 In-Ga-Zn-O膜、包含氮的In-Sn-Ο膜、包含氮的 膜、包含氮的Ιη-Ζη-0膜、包含氮的Sn-Ο膜、 In-Ο膜及金屬氮化膜（InN、ΖηΝ等）。這些膜 的功函數，較佳爲具有5.5 eV以上的功函數，可 體的電特性的臨界値電壓成爲正極，即實現所謂 的切換元件。例如，當使用包含氮的In-Ga-Zn-< 使用至少具有高於氧化物半導體膜M0的氮濃度 說使用7原子％以上的In-Ga-Zn-O膜。 接著，如圖2B所示那樣，進行對氧化物: 140添加離子150的處理。 作爲對氧化物半導體膜140添加離子150的 以使用離子摻雜法或離子植入法。此外，作爲添 150，從氮、磷或砷等15族元素中的至少一個選 2B所示那樣，藉由添加離子1 50，因爲閘極電極 掩模，所以可以自對準地形成被添加離子1 50的 二氧化物半導體區域122及不被添加離子的區域 化物半導體區域126 (參照圖2C )。 此外，被添加離子150的第二氧化物半導體 鈦的氧化 氧化矽的 述具有透 間，作爲 包含氮的 I η · G a - Ο 包含氮的 具有5eV 以使電晶 的常關閉 3膜時， ，明確地 半導體膜 方法，可 加的離子 擇。如圖 1 1 4成爲 區域的第 的第一氧 區域1 2 2 -24-

S 201234525 由於離子添加的損傷而使結晶性降低，成爲非晶區。此外 ，藉由調節離子的添加量等的添加條件，來降低對氧化物 半導體的損傷量，可以形成不成爲純粹的非晶區的非晶區 。此時，第二氧化物半導體區域1 22的非晶區比例至少比 第一氧化物半導體區域1 26的非晶區比例大。 此外，上述對氧化物半導體膜140的離子150的添加 在覆蓋氧化物半導體膜140地形成有絕緣膜的結構中示出 ，但是也可以在氧化物半導體膜1 40露出的狀態下進行離 子1 5 0的添加。 而且，上述離子150的添加也可以利用離子摻雜法或 離子植入法等的注入以外的方法進行。例如，藉由在包含 添加的元素的氣體氣圍下產生電漿，對被添加物進行電漿 處理來可以添加離子。作爲上述產生電漿的裝置，可以使 用乾蝕刻裝置、電漿CVD設備、高密度電漿CVD設備等 〇 另外，也可以在添加上述離子150之後進行加熱處理 。該加熱處理較佳在第二氧化物半導體區域122不產生晶 化的溫度下進行。 接著，如圖2D所示那樣，在閘極絕緣膜1 1 2及閘極 電極1 1 4上形成層間絕緣膜1 24，在該層間絕緣膜1 24中 形成接觸孔130。在該接觸孔130中形成與一對第二氧化 物半導體區域122連接的佈線116。 可以使氧化砍、氧氮化砂、氮氧化砂、氮化砍、氧化 鋁、氮化鋁成爲單層或疊層結構而用作層間絕緣膜1 24的 -25- 201234525 材料。可以使用濺射法，CVD法形成層間絕緣膜丨24。此 時較佳爲使用藉由加熱不容易釋放出氧的材料。這是爲了 實現不使一對第二氧化物半導體區域122的導電率降低的 目的。明確地說，可以利用CVD法以矽烷爲主要材料混 合氧氮氣體、氮氣氣體、氫氣氣體及稀有氣體中的適當原 料氣體來形成層間絕緣膜1 2 4。此外，可以將基板溫度設 定爲3 0 0 °C以上且5 5 0 °C以下。藉由利用C V D法，可以使 層間絕緣膜124成爲藉由加熱不容易釋放氧的材料。此外 ’藉由將矽烷用作主要材料使氫殘留在膜中，並藉由使該 氫擴散’可以進一步提高一對第二氧化物半導體區域122 的導電率。將層間絕緣膜I24中的氫濃度設定爲〇1原子 %以上且25原子％以下即可。 佈線1 1 6的材料可以採用與閘極電極1 1 4同樣的結構 〇 藉由上述製程，可以製造當使電晶體微型化且使通道 長度縮小時電特性也良好且可靠性高的使用氧化物半導體 的電晶體。 本實施例可以與其他實施例適當地組合。 實施例2 在本實施例中，使用圖3及圖4A至圖4D說明與實 施例1所示的電晶體不同的電晶體的例子。 圖3所不的電晶體152是一種電晶體，包括：基板 1 00上的基底絕緣膜1 02 ;基底絕緣膜1 02上的源極電極

-26- S 201234525 及汲極電極216;包括基底絕緣膜102上的第一氧化物半 導體區域2 26以及連接到源極電極及汲極電極216的一對 第二氧化物半導體區域222的氧化物半導體膜290 ;氧化 物半導體膜290上的閘極絕緣膜2 1 2 ;閘極絕緣膜2 1 2上 的閘極電極2 1 4 ;以及閘極絕緣膜2 1 2及閘極電極2 1 4上 的層間絕緣膜224。 根據一對第二氧化物半導體區域222的間隔決定電晶 體的通道長度。當通道長度和閘極電極214的幅度一致時 ’ ~對第二氧化物半導體區域222和閘極電極214不產生 重疊，所以是較佳的，但是通道長度和閘極電極2 1 4的幅 度不一致也無妨。例如，當閘極電極214的幅度比通道長 度夾時，由於緩和電場的集中的效果可以降低短通道效應 〈電晶體的製造方法的一例〉 接著，使用圖4A至圖4D說明圖3所示的電晶體的 製造方法。 如圖4A所示那樣，在基板1 00上形成基底絕緣膜 1 02 〇 接著，在基底絕緣膜102上形成源極電極及汲極電極 216’在基底絕緣膜102以及源極電極及汲極電極216上 形成氧化物半導體膜240。氧化物半導體膜240可以利用 與實施例1的氧化物半導體膜140相同的方式形成。 然後，形成覆蓋源極電極及汲極電極2 1 6以及氧化物 -27- 201234525 半導體膜240的閘極絕緣膜2 1 2，在閘極絕緣膜2 1 2上形 成閘極電極2 1 4。 接著，如圖4B所示那樣，進行對氧化物半導體膜 240添加離子1 50的處理。作爲離子150的添加，可以進 行與實施例1同樣的處理。藉由將閘極電極2 1 4用作掩模 來添加離子150，可以自對準地形成被添加離子150的第 二氧化物半導體區域222及不被添加離子150的第一氧化 物半導體區域226 (參照圖4C )。 此外，對上述氧化物半導體膜240的離子150的添加 雖然在覆蓋氧化物半導體膜240地形成絕緣膜等的結構中 示出，但是也可以在氧化物半導體膜240露出的狀態下進 行離子1 5 0的添加》 另外，也可以在添加上述離子1 50之後進行加熱處理 。該加熱處理較佳在第二氧化物半導體區域222不產生晶 化的溫度下進行。 接著，如圖4D所示那樣，在閘極絕緣膜2 1 2及閘極 電極2 1 4上形成層間絕緣膜224。另外，雖然未特別圖示 ，但是也可以在層間絕緣膜224中形成接觸孔，且在該接 觸孔中形成與源極電極及汲極電極2 1 6連接的佈線。 藉由上述製程，可以製造當使電晶體微型化且使通道 長度縮小時電特性也良好且可靠性高的使用氧化物半導體 的電晶體。 本實施例可以與其他實施例適當地組合。

-28- 201234525 實施例3 在本實施例中，使用圖5及圖6A至圖6D說明與實 施例1及實施例2所示的電晶體不同的電晶體的例子。 圖5所示的電晶體153是一種電晶體，包括：具有絕 緣表面的基板1〇〇;基板100上的閘極電極314;閘極電 極3 14上的閘極絕緣膜312 ;氧化物半導體膜390，該氧 化物半導體膜3 90包括隔著閘極絕緣膜312設置在閘極電 極3 14上的第一氧化物半導體區域3 26及一對第二氧化物 半導體區域3 22;以重疊於第一氧化物半導體區域326上 的方式形成的絕緣膜319;與一對第二氧化物半導體區域 322連接的源極電極及汲極電極316;以及絕緣膜319以 及源極電極及汲極電極316上的層間絕緣膜3 24。另外， 也可以採用在基板100上具有基底絕緣膜102的結構。 根據一對第二氧化物半導體區域3 22的間隔決定電晶 體的通道長度。當通道長度和閘極電極3 1 4的幅度一致時 ’一對第二氧化物半導體區域3U和閘極電極314不產生 重疊’所以是較佳的，但是通道長度和閘極電極3 1 4的幅 度不一致也無妨。例如，當閘極電極314的幅度比通道長 度夾時’由於緩和電場的集中的效果可以降低短通道效應 〈電晶體的製造方法的一例〉 接著’使用圖6A至圖6D說明圖5所示的電晶體的 製造方法。 -29- 201234525 如圖6A所示那樣，在基板1 〇〇上形成基底絕緣膜 102» 接著，在基底絕緣膜102上形成閘極電極314，然後 形成覆蓋閘極電極3 1 4的閘極絕緣膜3 1 2。 接著，在閘極絕緣膜312上形成氧化物半導體膜340 。氧化物半導體膜340利用與實施例1的氧化物半導體膜 140相同的方式形成。然後，在氧化物半導體膜340上形 成重疊於閘極電極314的絕緣膜319。 如圖6B所示那樣，進行對氧化物半導體膜340添加 離子150的處理。作爲離子150的添加，可以進行與實施 例1同樣的處理。藉由將絕緣膜319用作掩模來添加離子 150，可以自對準地形成被添加離子150的第二氧化物半 導體區域3 22及不被添加離子150的第一氧化物半導體區 域3 2 6。接著，在第二氧化物半導體區域3 22上形成源極 電極及汲極電極3 1 6 (參照圖6 C )。 另外，也可以在添加上述離子1 5 0之後進行加熱處理 。該加熱處理較佳在第二氧化物半導體區域3 22不產生晶 化的溫度下進行。 接著，如圖6 D所示那樣，在絕緣膜3 1 9、第二氧化 物半導體區域322以及源極電極及汲極電極316上形成層 間絕緣膜324。另外，雖然未特別圖示，但是也可以在層 間絕緣膜324中形成接觸孔，且在該接觸孔中形成與源極 電極及汲極電極3 1 6連接的佈線。 藉由上述製程，可以製造當使電晶體微型化且使通道 -30-

S 201234525 長度縮小時電特性也良好且信賴性高的使用氧化物半導體 的電晶體。 本實施例可以與其他實施例適當地組合。 實施例4 在本實施例中，使用圖7A和圖7B說明使用添加有 離子的氧化物半導體的電阻元件。 圖7A示出電阻元件410，包括：具有絕緣表面的基 板100;設置在基板100上的添加有離子且用作電阻的氧 化物半導體膜401;以及接觸於該氧化物半導體膜401地 形成的導電膜403。添加離子的氧化物半導體膜401利用 與實施例2所示的第二氧化物半導體區域222同樣的方法 形成。另外，導電膜403可以使用與源極電極及汲極電極 2 1 6同樣的材料形成。此外，在本實施例中，在基板1 〇 〇 上形成有基底絕緣膜102。 圖7B示出電阻元件420，其中將具有絕緣表面的基 板100和設置在基板100上的添加有離子的氧化物半導體 膜421用作電阻，並以接觸於該氧化物半導體膜421的方 式形成有絕緣膜425，藉由以接觸於該絕緣膜425和該氧 化物半導體膜421的一部分的方式設置導電膜423來形成 電阻元件420。添加有離子的氧化物半導體膜42 1利用與 實施例2所示的第二氧化物半導體區域222同樣的方法形 成。此外’絕緣膜42 5可以使用與閘極絕緣膜2 1 2同樣的 材料形成。另外，導電膜423可以使用與源極電極及汲極 -31 - 201234525 電極2 1 6同樣的材料形成。如上所述藉由形成電阻元件 420 ’可以使電阻元件中的導電膜之間的距離一定，且使 電阻元件的電阻値的精度得到進一步的提高。此外，在本 實施例中’在基板1〇〇上形成有基底絕緣膜102。 實施例5 在本實施例中，關於CAAC-0S膜的氧化物半導體膜 的形成方法’以下說明實施例1至實施例4所使用的方法 以外的方法》 首先’形成接觸於基板上的絕緣膜的第一氧化物半導 體膜。將第一氧化物半導體膜設定爲—原子層以上且 lOnm以下’較佳設定爲設定爲2nm以上且5nm以下。 當形成第一氧化物半導體膜時，較佳將基板溫度設定 爲】50°C以上且450°C以下’更佳爲設定爲20(TC以上且 3 5 0 °C以下。由此’可以降低包含在形成的第—氧化物半 導體膜中的水分（包括氫）等雜質的混入。並且，可以提 高第一氧化物半導體膜的結晶性，而形成CAAC-OS膜的 氧化物半導體膜。 接著’在形成第一氧化物半導體膜之後可以進行第一 加熱處理。藉由該第一加熱處理可以從第一氧化物半導體 膜中脫離水分（包括氫），並且可以進一步提高結晶性。 藉由進行該第一加熱處理，可以形成結晶性高的CAAC-〇S膜。此外，該第—加熱處理在200。(：以上且小於基板 的應變點’較佳爲25(TC以上且45 0 〇c以下進行。

S -32- 201234525 另外，該第一加熱處理可以使用RTA(Rapid Thermal Anneal :快速熱退火）裝置。藉由使用RTA裝置，可以限 於短時間內在基板的應變點以上的溫度下進行熱處理。因 此，可以縮短用來形成相對於非晶區的比例結晶區的比例 多的氧化物半導體膜的時間。 該第一加熱處理可以在惰性氣體氣圍下進行，典型的 是，較佳在氦、氖、氬、氙、氪等稀有氣體或氮氣氣圍下 進行。此外，也可以在氧氣氣圍及減壓氣圍下進行。將處 理時間設定爲3分至24小時。處理時間越長，越可以形 成與非晶區相比結晶比例多的氧化物半導體膜，但是較佳 的是，處理時間不超過24小時，因爲超過24小時的加熱 處理會導致生產率的降低。 接著，在第一氧化物半導體膜上形成第二氧化物半導 體膜，來形成氧化物半導體疊層體。第二氧化物半導體膜 利用與第一氧化物半導體膜同樣的方法形成。 當形成第二氧化物半導體膜時，藉由一邊進行加熱基 板一邊形成膜，可以使第一氧化物半導體膜成爲晶種，而 使第一氧化物半導體膜結晶化。此時，當第一氧化物半導 體膜和第二氧化物半導體膜由同一元素構成時，爲同質磊 晶生長。另外，當第一氧化物半導體膜和第二氧化物半導 體膜由至少一種以上的不同元素構成時，爲異質磊晶生長 〇 此外’也可以在形成第二氧化物半導體膜之後，進行 第二加熱處理。可以利用與第一加熱處理同樣的方法進行 -33- 201234525 第二加熱處理。藉由進行第二加熱處理，可以形成與非晶 區相比結晶區的比例多的氧化物半導體疊層體。或者藉由 進行第二加熱處理，可以使第一氧化物半導體膜成爲晶種 ，而使第二氧化物半導體膜結晶化。此時，也可以採用第 一氧化物半導體膜和第二氧化物半導體膜由同一元素構成 的同質磊晶生長。或者，可以採用第一氧化物半導體膜和 第二氧化物半導體膜由至少一種以上的不同元素構成的異 質磊晶生長。 利用以上方法，可以形成CAAC-OS膜的氧化物半導 體膜。 實施例6 在本實施例中，使用帶圖說明對利用實施例1至實施 例3所示的氧化物半導體膜的電晶體的電特性的影響。 圖9A和圖9B示出圖8所示的電晶體的A-B剖面中 的能帶圖（模式圖注意，圖8是與實施例2所示的圖 3同樣或同等的電晶體。此外，圖9B示出將源極和汲極 之間的電壓設定爲等電位（Vd = 0V )時的情況。圖8是一 種電晶體，包括：由第一氧化物半導體區域（爲OS1)及 —對第二氧化物半導體區域（爲OS2)構成的氧化物半導 體膜；以及源極電極及汲極電極（爲金屬（metal))。 圖8中的電晶體的通道由OS1形成，OS1由藉由從 膜中儘量去除且脫離水分（包含氫）等雜質實現高純度化 ，來實現本徵U型）的氧化物半導體或無限趨近於本徵的 -34-

S 201234525 氧化物半導體形成。因此，費米能階（Ef)可 徵費米能階（Ei )相同的能階。 此外，圖8中的電晶體的源極區及汲極區 形成，OS2與上述OS1相同，由利用藉由從 除且脫離水分（包含氫）等雜質實現高純度化 徵（I型）的氧化物半導體或無限趨近於本徵的 體，且添加有選自氮、磷或砷等15族元素中 離子來形成。由此，與OS1的載子相比OS2 度高，且費米能階的位置接近導帶。 圖9A示出真空能階（爲Evac)、第一氧 區域（爲OS1)、第二氧化物半導體區域（爲 源極電極及汲極電極（爲金屬（metal))的能帶 。在此，IP示出電離電位，Ea示出電子親和； 能隙，Wf示出功函數。另外，Ec示出導帶的胃 出價電子帶的上端，Ef示出費米能階。此外 的末尾的記號中’ 1表示OS1’ 2表示〇S2, (metal)。在此，作爲金屬（metal)，假設Wf_m 等）。 OS1是高純度化的氧化物半導體，因爲其 低，所以Ef_l位於Ec及Εν的大約中心。此 載子密度高的η型氧化物半導體’ Ec-2和Ef-〇 OS 1所示的氧化物半導體被認爲其能 3.15eV，電子親和力（Ea)爲4.3eV。OS2所 以到達與本 由一對OS2 膜中儘量去 ，來實現本 氧化物半導 至少一種的 的載子的密 化物半導體 OS2 )以及 結構的關係 ]，Eg示出 F端，Εν示 ，在各符號 m表示金屬 爲4.1eV(鈦 載子密度極 外，0S2是 .2大約一致 R ( Eg)爲 示的氧化物 -35- 201234525 半導體根據離子的添加量可以使其能隙（Eg )小 。另外此時電離電位幾乎沒有變化’其結果電子親 得大。在圖9A中示出Eg小於〇Sl的情況（ Eg_1>Eg_2 ) ° 如圖9B所示那樣，當通道的〇Sl與源極區及 的OS2接觸時，載子產生移動，以使費米能階趨 ，於是，OS1的帶端彎曲。並且’當OS2與源極 汲極電極的金屬（metal)接觸時，載子也產生移動， 米能階趨向一致，於是，OS2的帶端彎曲。 這樣，藉由在成爲通道的OS1與成爲源極電 極電極的金屬（metal)之間形成η型氧化物半導體的 可以使氧化物半導體和金屬的接觸成爲歐姆接合， 降低接觸電阻。其結果，可以增加電晶體的導通電 外，可以減小OS 1的帶端的彎曲，因此可以降低 的短通道效應。 實施例7 圖1 〇Α示出構成半導體裝置的記憶元件（以 載爲儲存單元）的電路圖的一例。儲存單元由將氧 導體之外的材料用於通道形成區域的電晶體丨160 氧化物半導體用於通道形成區域的電晶體1162構择 將氧化物半導體用於通道形成區域的電晶體！ 以根據實施例1及實施例2形成。 如圖1 0 Α所示那樣，電晶體η 6〇的閘極電極 -36- 於 3.15 和力變 就是說 汲極區 向一致 電極及 以使費 極及汲 OS2， 且可以 流。此 電晶體 下也記 化物半 以及將 t 〇 162可 與電晶 201234525 體1162的源極電極和汲極電極中的一方電連接。此外， 第一佈線（1 st Line :也稱爲源極線）與電晶體1 1 60的源 極電極電連接，第二佈線（2nd Line :也稱爲位元線）與 電晶體1160的汲極電極電連接。而且，第三佈線（3rd Line :也稱爲第一信號線）與電晶體1162的源極電極和 汲極電極中的另一方電連接，第四佈線（4th Line:也稱爲 第二信號線）與電晶體1 1 62的閘極電極電連接。 氧化物半導體之外的材料，例如將單晶矽用於通道形 成區域的電晶體1160可以進行充分的高速工作，因此藉 由使用電晶體1 1 60，可以高速地進行儲存內容的讀出等 。將氧化物半導體用於通道形成區域的電晶體1162與電 晶體 Π 60相比，具有截止電流小的特徵。由此，藉由使 電晶體1 1 62處於截止狀態，可以在極長時間保持電晶體 1 160的閘極電極的電位。 藉由有效地利用可以保持閘極電極的電位的特徵，可 以如下所示那樣進行資訊的寫入、保持以及讀出》 首先，對資訊的寫入和保持進行說明。首先，藉由將 第四佈線的電位設定爲使電晶體1 1 62處於導通狀態的電 位，使電晶體1 1 62處於導通狀態。由此，將第三佈線的 電位施加到電晶體1 1 60的閘極電極（寫入）。然後，藉 由將第四佈線的電位設定爲使電晶體1 1 62處於截止狀態 的電位，使電晶體1 162處於截止狀態，而保持電晶體 1160的閘極電極的電位（保持）。 因爲電晶體1162的截止電流比電晶體1160的截止電 37- 201234525 流小，所以在長時間內保持電晶體1 1 60的閘極電極的電 位。例如，在電晶體11 60的閘極電極的電位爲使電晶體 1 1 60處於導通狀態的電位的情況下，在長時間內保持電 晶體1 1 60的導通狀態。另外，在電晶體1 1 60的閘極電極 的電位爲使電晶體 Π 60處於截止狀態的電位的情況下， 在長時間內保持電晶體1 1 60的截止狀態。 接著，對資訊的讀出進行說明。如上所述，當在電晶 體1 1 60的導通狀態或截止狀態被保持的狀態下將所定的 電位（低電位）施加到第一佈線時，根據電晶體1 1 6 0的 導通狀態或截止狀態而第二佈線的電位成爲不同。例如， 在電晶體1 1 60處於導通狀態的情況下，相對於第一佈線 的電位，第二佈線的電位降低。此外，在電晶體1 1 60處 於截止狀態的情況下，第二佈線的電位不發生變化。 如上所述，藉由在保持資訊的狀態下對第二佈線的電 位和指定的電位進行比較，可以讀出資訊。 接著，對資訊的改寫進行說明。資訊的改寫與上述資 訊的寫入及保持同樣地進行。就是說，藉由將第四佈線的 電位設定爲使電晶體1 1 62處於導通狀態的電位，使電晶 體1 1 62處於導通狀態。由此，將第三佈線的電位（有關 新資訊的電位）施加到電晶體1 1 60的閘極電極。然後， 藉由將第四佈線的電位設定爲使電晶體1 1 62處於截止狀 態的電位，使電晶體1 1 62處於截止狀態，而處於保持新 的資訊的狀態。 像這樣，根據所公開的發明的儲存單元藉由再次進行 -38- β 201234525 :憶 工 〇 例 極 號 線 電 及 區 極 與 極 BL 體 佈 線 定 定 將 資訊的寫入，可以直接改寫資訊。因此，不需要快閃記 體等所需要的擦除工作，而可以抑制起因於擦除工作的 作速度的降低。換言之，實現了半導體裝置的高速工作 此外，圖10B示出圖10A示出的儲存單元的應用 的電路圖。 圖10B所示的儲存單元1 100包括第一佈線SL (源 線）、第二佈線BL(位元線）、第三佈線Sl(第一信 線）、第四佈線S2 (第二信號線）、第五佈線WL (字 )、電晶體1164(第一電晶體）、電晶體1161(第二 晶體）以及電晶體1 1 6 3 (第三電晶體）。電晶體1 1 64 電晶體1163將氧化物半導體以外的材料用於通道形成 域，電晶體1 1 6 1將氧化物半導體用於通道形成區域。 這裏，電晶體1164的閘極電極與電晶體1161的源 電極和汲極電極中的一方電連接。另外，第一佈線SL 電晶體Π64的源極電極電連接，電晶體1164的汲極電 與電晶體1 1 63的源極電極電連接。並且，第二佈線 與電晶體1 1 63的汲極電極電連接，第三佈線S 1與電晶 1161的源極電極和汲極電極中的另一方電連接，第四 線S2和電晶體1161的閘極電極電連接，並且第五佈 WL和電晶體1163的閘極電極電連接。 以下，具體說明電路的工作。 當對儲存單元1100進行寫入時，將第一佈線SL設 爲〇 V ’將第五佈線W L設定爲0 V，將第二佈線b L設 爲0V，將第四佈線S2設定爲2V。當寫入資料“厂’時 -39- 201234525 第二佈線S 1設定爲2 V，當寫入資料“ 〇，，時將第三佈線 S1設定爲0V。此時，電晶體！ 163處於截止狀態，電晶 體1 1 6 1處於導通狀態。注意，當結束寫入時，在第三佈 線S 1的電位變化之目Ij ’將第四佈線s 2設定爲〇 V，使電 晶體1 1 6 1處於截止狀態。 其結果，在寫入資料“ 1 ”之後，連接到電晶體丨丨6 4 的閘極電極的節點（以下，稱爲節點A )的電位成爲大約 2V’而在寫入資料之後，節點a的電位成爲大約 〇 V。根據第三佈線S 1的電位節點a儲存電荷，但是電晶 體1 1 6 1的截止電流比將單晶矽用於通道形成區域的電晶 體的截止電流小’從而電晶體1 1 64的閘極電極的電位被 長時間地保持。 接著’當進行儲存單元的讀出時，將第一佈線S L設 定爲0V，將第五佈線WL設定爲2V，將第四佈線S2設 定爲0V ’將第三佈線s 1設定爲0V，使連接到第二佈線 BL的讀出電路處於工作狀態。此時，電晶體1丨63處於導 通狀態，電晶體1 1 6 1處於截止狀態。 在資料爲“ 0” ，即節點A爲大約0V的狀態下，電 晶體1 1 64處於截止狀態，因此第二佈線BL與第一佈線 SL之間的電阻成爲高電阻狀態。另一方面，在資料爲“ i ”，即節點A爲大約2V的狀態下，電晶體1 164處於導 通狀態，因此第二佈線B L與第一佈線S L之間的電阻成 爲低電阻狀態。在讀出電路中可以根據儲存單元的電阻狀 態的不同而讀出資料“ 0 ”或“ 1 ” 。注意，將寫入時的第 -40-

S 201234525 二佈線BL設定爲〇v，但是也可以使第二佈 動狀態或充電到0V以上的電位。雖然在讀 線s 1設定爲0V，但是也可以使第三佈線S 態或充電到0V以上的電位。 注意’資料“ 1 ”和資料“ 0”是爲了方 的，反之亦可。另外，上述工作電壓只是一 以在資料爲“0”時使電晶體1164處於截止 爲“1”時使電晶體1164處於導通狀態的方 使電晶體1161處於導通狀態且在寫入時J 1 1 6 1處於截止狀態的方式以及在讀出時電晶 導通狀態的方式選擇工作電壓，即可。尤其 用週邊邏輯電路的電源電位VDD代替2V。 另外，在本實施例中，爲了容易理解而 存單位（1位元）的儲存單元，但是儲存單 限於此。也可以藉由適當地連接多個儲存單 級的半導體裝置。例如，可以使用多個上述 NAND型或NOR型的半導體裝置。佈線的 於圖1 0 A和圖1 0 B，而可以適當地進行改變 圖11示出具有mxn位元的儲存容量的 一個實施例的半導體裝置的方塊電路圖。 圖11所示的半導體裝置包括：m個第 佈線；η個第二佈線及第三佈線；將多個儲辛 1、1)至1100(m、η)配置爲縱m個（列 行）（m、η爲自然數）的矩陣形狀的儲存驾 線B L處於浮 出時將第二佈 1處於浮動狀 便起見被定義 個例子。只要 狀態且在資料 式、在寫入時 4外使電晶體 體1163處於 是，也可以使 說明了最小儲 元的結構不侷 元而構成更高 儲存單元構成 結構也不侷限 〇 根據本發明的 五佈線及第四 赛單元1 100 ( )X橫η個（ 【元陣列1 1 1 〇 -41 - 201234525 ;以及週邊電路如第二佈線及第三佈線的驅動電路1111 '第四佈線及第五佈線的驅動電路1 1 1 3以及讀出電路 1112。作爲其他週邊電路，也可以設置有刷新電路等。 作爲各儲存單元的典型，以儲存單元1100 (i、j)爲 例進行說明。這裏，儲存單元1100(i、j) (i爲1以上 且m以下的整數’j爲1以上且n以下的整數）分別連接 到第二佈線BL ( j )、第三佈線S 1 ( i )、第五佈線WL ( i )、第四佈線S2 ( j )以及第一佈線。將第一佈線電位 V s施加到第一佈線。另外，第二佈線B L ( 1 )至B L ( η )及第三佈線S 1 ( 1 )至S 1 ( η )分別連接到第二佈線及 第三佈線的驅動電路1 1 1 1及讀出電路1 1 1 2，而第五佈線 WL(1)至WL(m)及第四佈線S2(l)至S2(m)分別 連接到第四佈線及第五佈線的驅動電路1 1 1 3。 以下’說明圖11所示的半導體裝置的工作。在本結 構中，按列進行寫入及讀出。 在對第i列的儲存單元1 100 ( i、！）至i 100 ( i、η ) 進行寫入時’將第一佈線電位V s設定爲〇 ν，將第五佈線 WL(i)設定爲0V’將第_佈線BL(1)至BL(n)設定 爲0V’並且將第四佈線S2(i)設定爲2v。此時，電晶 體1 1 6 1處於導通狀態。在寫入資料“〗”的行中將第三佈 線Sl(l)至Sl(n)g受定爲2V，而在寫入資料“〇”的 行中將第三佈線S 1 ( 1 )至S 1 ( n )設定爲0^另外，在 資料寫入結束時’在第三佈線S 1 (丨）至S 1 ( η )的電位 Μ化之則將第四佈線S2 ( 1 )設定爲0V，而使電晶體

-42- 201234525 1161處於截止狀態。另外，將未選擇的第五佈線WL設 定爲0V，並且將未選擇的第四佈線S2設定爲0V。 其結果’在寫入了資料“ 1 ”的儲存單元中，與電晶 體1 164的閘極電極連接的節點（以下稱爲節點a )的電 位成爲大約2V’而在寫入了資料“〇”的儲存單元中，節 點A的電位成爲大約〇V。另外，未選擇的儲存單元的節 點A的電位不變。 在進行第i列的儲存單元1100(i、1)至ll〇〇(i、n )的讀出時，將第一佈線電位Vs設定爲0V，將第五佈線 WL(i)設定爲2V，將第四佈線S2(i)設定爲0V，將 第三佈線SI (1)至SI (η)設定爲0V，並使連接到第二 佈線B L ( 1 )至B L ( η )的讀出電路處於工作狀態。例如 ’在讀出電路中可以根據儲存單元的電阻狀態的不同而讀 出資料“ 〇”或“ 1 ” 》另外，將未選擇的第五佈線WL設 定爲0V，並且將未選擇的第四佈線設定爲0V。注意，將 寫入時的第二佈線BL設定爲0V，但是也可以使第二佈線 BL·爲浮動狀態或充電到〇ν以上的電位。雖然在讀出時將 第三佈線S1設定爲0V，但是也可以使第三佈線S1處於 浮動狀態或充電到0V以上的電位。 注意，資料“ 1 ”和資料“ 0”是爲了方便起見被定義 的，也可以彼此交換。另外，上述工作電壓只是一個例子 。只要以在資料爲“ 0”時使電晶體1 1 64處於截止狀態且 在資料爲“ 1 ”時使電晶體1 1 64處於導通狀態的方式；在 寫入時使電晶體1161處於導通狀態且在寫入以外時使電 -43- 201234525 晶體1 1 6 1處於截止狀態的方式；以及在讀出時使電晶體 1163處於導通狀態的方式選擇工作電壓，即可。尤其是 ，也可以使用週邊邏輯電路的電源電位VDD代替2V。 實施例8 在本實施例中，示出具有電容元件的儲存單元的電路 圖的一例。圖12A所示的儲存單元1170包括第一佈線SL 、第二佈線BL、第三佈線S 1、第四佈線 S2、第五佈線 WL、電晶體1 171 (第一電晶體）、電晶體1 172 (第二電 晶體）以及電容元件1 1 7 3。電晶體1 1 7 1將氧化物半導體 以外的材料用於通道形成區域，電晶體1172將氧化物半 導體用於通道形成區域。 這裏，電晶體1171的閘極電極、電晶體1172的源極 電極和汲極電極中的一方、以及電容元件1173的一方電 極是電連接著的。另外，第一佈線S L與電晶體1 1 7 1的源 極電極電連接，第二佈線BL與電晶體1171的汲極電極 電連接，第三佈線S 1與電晶體1 1 7 2的源極電極和汲極電 極中的另一方電連接，第四佈線S 2與電晶體1 1 7 2的閘極 電極電連接，第五佈線WL與電容元件1173的另一方電 極電連接。 以下，具體說明電路的工作。 當對儲存單元1 1 70進行寫入時，將第一佈線SL設定 爲〇 V ’將第五佈線WL設定爲〇 V，將第二佈線B L設定 爲0V，將第四佈線S2設定爲2V。當寫入資料“ 1”時將 -44-

S 201234525 第三佈線s 1設定爲2V，將寫入資料“ 〇”時將第三佈線 si設定爲〇v。此時，電晶體1172成爲導通狀態。注意 ，當結束寫入時，在第三佈線s丨的電位變化之前，將第 四佈線S2設定爲0V ’使電晶體丨丨72處於截止狀態。 其結果’在寫入資料“ i ”之後，連接到電晶體i i 7 i 的閘極電極的節點（以下，稱爲節點A )的電位成爲大約 2 V ’而在寫入資料”之後，節點a的電位成爲大約 0V。 當進行儲存單元1170的讀出時，將第一佈線SL設定 爲0V ’將第五佈線WL設定爲2V，將第四佈線S2設定 爲0V，將第三佈線S1設定爲0V，使連接到第二佈線bl 的讀出電路處於工作狀態。此時，電晶體1172成爲截止 狀態。 以下，說明將第五佈線WL設定爲2V時的電晶體 1 1 7 1的狀態。用來決定電晶體1 1 7丨的狀態的節點a的電 位依賴於第五佈線WL-節點A之間的電容C1和電晶體 1171的閘極電極-源極電極及汲極電極之間的電容C2。 雖然在讀出時將第三佈線S1設定爲0V，但是也可以 使第三佈線S 1處於浮動狀態或充電到0V以上的電位。 注意，資料“ 1 ”和資料“ 0”是爲了方便起見被定義的， 也可以彼此交換。 關於寫入時的第三佈線S1的電位，在寫入後電晶體 1 1 72處於截止狀態且在第五佈線WL的電位爲0V時電晶 體1 1 7 1處於截止狀態的範圍內，分別選擇資料“ 或資 -45 - 201234525 料‘‘ 1 ’’的電位’即可。關於讀出時的第五佈線WL的電 位’以在資料“ 時電晶體i〗7〗處於截止狀態而在資料 “ 1 ”時電晶體1 1 7 1處於導通狀態的方式選擇電位，即可 。另外’電晶體1 1 7丨的臨界値電壓也只是—例。只要在 不改變上述電晶體丨丨7丨的狀態的範圍內，就可以採用任 何臨界値。 此外’使用圖12B說明NOR型的半導體記憶體裝置 的例子’該半導體記憶體裝置使用具有第一閘極電極及第 二閘極電極的選擇電晶體以及具有電容元件的儲存單元。 圖1 2 B所示的根據本發明的一個實施例的半導體記憶 體裝置具備儲存單元陣列，該儲存單元陣列具有排列爲i 列（i是2以上的自然數）j行（j是自然數）的矩陣狀的 多個儲存單元。 圖12 B所示的儲存單元陣列包括：排列爲i列（i是 3以上的自然數）j行（j是3以上的自然數）的矩陣狀的 多個儲存單元1180; i個字線 WL (字線 WL_1至字線 WL_i) ; i個電容線CL(電容線CL_1至電容線CL_i) ;i個閘極線BGL (閘極線BGL—1至閘極線BGL_i ) ； j 個位元線B L (位元線B L_ 1至位元線B L_j );以及源極 線SL。

並且，多個儲存單元1180的每一個（也稱爲儲存單 元1180(M，N)(注意’N是1以上且j以下的自然數 ，1^是1以上i且以下的自然數））具備電晶體1181 (M ，N)、電容元件1183 ( Μ ’ N)以及電晶體1182 ( Μ ’ N -46 - $ 201234525 另外，在半導體記憶體裝置中，電容元件由第一電容 電極、第二電容電極以及重疊於第一電容電極及第二電容 電極的介電層構成。根據施加到第一電容電極及第二電容 電極之間的電壓，電容元件儲存電荷。 電晶體1181 (Μ，N)是N通道型電晶體，且具有源 極電極、汲極電極、第一閘極電極以及第二閘極電極。另 外，在本實施例的半導體記憶體裝置中，電晶體1 1 8 1也 可以不一定是N通道型電晶體。 電晶體1181 (Μ，N)的源極電極和汲極電極中的一 方連接到位元線BL_N，電晶體1 1 8 1 ( Μ，N )的第一閘 極電極連接到字線WL_M，電晶體 Π81(Μ，Ν)的第二 閘極電極連接到閘極線B G L_M。藉由採用電晶體1 1 8 1 ( Μ，N )的源極電極和汲極電極中的一方連接到位元線 B L_N的結構，可以按每儲存單元選擇性地讀出資料。 在儲存單元1180(M，N)中，電晶體1181 (Μ，N )具有選擇電晶體的功能。 作爲電晶體1 1 8 1 ( Μ，N )，可以使用將氧化物半導 體用作通道形成區域的電晶體。 電晶體1 1 8 2 ( Μ，Ν )是Ρ通道型電晶體。此外，在 本實施例的半導體記憶體裝置中，電晶體1 1 82也可以不 一定是Ρ通道型電晶體。 電晶體1182(1^，]^)的源極電極和汲極電極中的一 方連接到源極線SL，電晶體1 1 82 ( Μ，Ν )的源極電極和 201234525 汲極電極中的另一方連接到位元線B L_N，電晶體1 1 8 2 ( Μ，N)的閘極電極連接到電晶體1 1 8 1 ( Μ，N)的源極電 極和汲極電極中的另一方。 在儲存單元1 1 80 ( Μ，Ν )中，電晶體1 1 82 ( Μ，Ν )具有輸出電晶體的功能。作爲電晶體1 1 8 2 ( Μ，Ν )， 例如可以使用將單晶矽用於通道形成區域的電晶體。 電容元件1183 (Μ，Ν)的第一電容電極連接到電容 線CL_M，電容元件1183 (M，N)的第二電容電極連接 到電晶體1 1 8 1 ( Μ，N )的源極電極和汲極電極中的另一 方。此外，電容元件1183(Μ，Ν)具有儲存電容的功能 〇 字線WL_1至字線WL_i的每一個的電壓例如被使用 解碼器的驅動電路控制。 位元線B L_ 1至位元線B L_j的每一個的電壓例如被 使用解碼器的驅動電路控制。 電容線CL_1至電容線CL_i的每一個的電壓例如被 使用解碼器的驅動電路控制。 閘極線BGL_1至閘極線BGL_i的每一個的電壓例如 被閘極線驅動電路控制。 閘極線驅動電路，例如由具有二極體及第一電容電極 電連接到二極體的陽極及閘極線BGL的電容元件的電路 構成。 藉由調整電晶體1181的第二閘極電極的電壓，可以 調整電晶體1181的臨界値電壓。從而，可以調整具有選 -48-

S 201234525 擇電晶體的功能的電晶體1181的臨界値電壓，而可以儘 量降低在截止狀態下流過電晶體1 1 8 1的源極電極和汲極 電極之間的電流。因此，可以延長儲存電路中的資料的保 持期間。此外，因爲與現有的半導體裝置相比可以降低資 料的寫入及讀出所需要的電壓，所以可以降低耗電量。 實施例9 在本實施例中，參照圖1 3 A和圖1 3 B對使用上述實 施例所示的電晶體的半導體裝置的例子進行說明。 圖 13A示出相當於所謂的DRAM (Dynamic Random Access Memory:動態隨機存取記憶體）的結構的半導體 裝置的一例。圖13A所示的儲存單元陣列1 120具有將多 個儲存單元1130排列爲矩陣狀的結構。另外，儲存單元 陣列1 120具有m個第一佈線和η個第二佈線。另外，在 本實施例中，將第一佈線稱爲位元線BL，將第二佈線稱 爲字線W L。 儲存單元11 3 0包括電晶體1 1 3 1和電容元件1 1 3 2。 電晶體1 1 3 1的閘極電極與第一佈線（字線WL )連接。 另外，電晶體1131的源極電極和汲極電極中的一方與第 二佈線（位元線BL )連接，電晶體1 1 3 1的源極電極和汲 極電極中的另一方與電容元件的電極的一方連接。另外， 電容元件的電極的另一方與電容線CL連接，而被施加指 定的電位。作爲電晶體1 1 3 1，應用上述實施例所示的電 晶體。 -49- 201234525 上述實施例所示的將氧化物半導體用於通道形成區域 的電晶體具有其截止電流比將單晶矽用於通道形成區域的 電晶體的截止電流小的特徵。因此，當將該電晶體應用於 被識別爲所謂的dram的圖13A所示的半導體裝置時， 可以得到實質上的非揮發性記憶體。 圖13B示出相當於所謂的SRAM ( Static Random Access Memory :靜態隨機存取記憶體）的結構的半導體 裝置的一個例子。圖所示的儲存單元陣列1140可以 具有將多個儲存單元1150排列爲矩陣狀的結構。另外， 儲存單元陣列1 M0具有多個第一佈線（字線WL )、多 個第二佈線（位元線B L )以及多個第三佈線（反轉位元 線/BL)。 儲存單元1150包括第一電晶體〗151、第二電晶體 1 1 5 2、第三電晶體1 1 5 3、第四電晶體1 ! 5 4、第五電晶體 1 1 5 5以及第六電晶體1 1 5 6。第一電晶體1 1 5 1和第二電晶 體1 1 5 2具有選擇電晶體的功能。另外，第三電晶體1 1 5 3 和第四電晶體1154中的一方是n通道型電晶體（這裏， 是第四電晶體Π54)，另一方是p通道型電晶體（這裏 ，是第三電晶體1 1 5 3 )。就是說，第三電晶體1 1 5 3和第 四電晶體1 154構成CMOS電路。與此同樣，第五電晶體 1155和第六電晶體1156構成CMOS電路。 第一電晶體1 1 5 1、第二電晶體1 1 5 2、第四電晶體 1 1 54以及第六電晶體1 1 5 6是η通道型電晶體，可以應用 上述實施例所示的電晶體。第三電晶體Π 5 3和第五電晶 -50-

S 201234525 體1155是p通道型電晶體，並將氧化物半導體以外的材 料（例如’單晶矽等）用於通道形成區域。 本實施例所示的結構、方法等可以與其他實施例所示 的結構、方法等適當地組合而實施。 實施例1 0 可以至少在其一部分使用將氧化物半導體用於通道形 成區域的電晶體來構成 CPU (中央處理單元 Central Processing Unit )。 圖14A是示出CPU的具體結構的塊圖。圖14A所示 的 CPU在基板 1190上包括：算術邏輯單元（ ALU:Arithmetic logic unit) 1191 ; ALU 控制器 1192 ;指 令解碼器1 1 93 ;中斷控制器1 1 94 ;時序控制器1 1 95 ;暫 存器1196;暫存器控制器1197;匯流排界面（匯流排I/F )1198;可改寫的ROM 1199:以及ROM介面（ROM I/F )1189。作爲基板1190,使用半導體基板、SOI基板及玻 璃基板。ROM 1 199和ROM I/F 1 189可以設置在另一晶片 上。當然，圖14A所示的CPU只是將其結構簡化而示出 的一例，並且實際上的CPU根據其用途具有多種結構》 藉由匯流排界面1 1 98輸入到CPU的指令輸入到指令 解碼器1193且被進行解碼之後，輸入到ALU控制器 1 1 92、中斷控制器1 1 94、暫存器控制器1 1 97和時序控制 器 1 195。 根據被解碼的指令’ ALU控制器1 1 92、中斷控制器 -51 - 201234525 1 194、暫存器控制器1 197、時序控制器1 195進行各種控 制。明確地說，ALU控制器1 192產生用來控制ALU1 191 的工作的信號。另外，當CPU在執行程式時，中斷控制 器1 1 94根據其優先度或掩模狀態而判斷來自外部的輸入/ 輸出裝置或週邊電路的中斷要求，且處理該要求。暫存器 控制器1 197產生暫存器1 1 96的位址，並根據CPU的狀 態進行從暫存器1 196的讀出或對暫存器1 196的寫入。 另外，時序控制器1 1 95產生控制ALU 1 1 9 1、ALU控 制器1 1 92、指令解碼器1 1 93、中斷控制器1 1 94以及暫存 器控制器1 1 97的工作時序的信號。例如，時序控制器 1195具備根據基準時脈信號 CLK1產生內部時脈信號 CLK2的內部時脈產生部，將時脈信號CLK2供應到上述 各種電路。 在圖MA所示的CPU中，在暫存器1196中設置有記 憶元件。作爲暫存器1 1 96中的記億元件，可以使用實施 例7中記載的記億元件。 在圖HA所示的CPU中，暫存器控制器1 197根據來 自ALU1 191的指示，進行暫存器1196中的保持工作的選 擇。就是說，在暫存器1196所具有的記憶元件中，選擇 利用相轉換元件進行資料的保持還是利用電容元件進行資 料的保持。當選擇利用相轉換元件進行資料的保持時，進 行對暫存器1 1 96中的記憶元件的電源電壓的供應。當選 擇利用電容元件進行資料保持時，進行對電容元件的資料 改寫，而可以停止對暫存器1196中的記億元件的電源電

S -52- 201234525 壓的供應。 如圖14B或圖14C所示那樣，藉由在記憶元件 被供應有電源電位VDD或電源電位VSS的節點之間 切換元件，可以使電源停止。以下說明圖14B及圖 的電路。 在圖14B及圖14C中示出儲存電路的結構一例 中控制對記億元件的電源電位的供應的切換元件包括 化物半導體用於通道形成區域的電晶體。 圖14B所示的記憶體裝置包括切換元件1141以 有多個記憶元件1 1 42的記憶元件群1 1 43。明確地說 爲各記憶元件】1 42，可以使用記載在實施例7中的 元件。藉由切換元件1 1 4 1，高位準的電源電位VDD 到記憶元件群1 1 43所具有的各記憶元件1 1 42。並且 號IN的電位和低位準的電源電位V S S的電位供應到 元件群1 143所具有的各記憶元件1 142。 在圖1 4B中，作爲切換元件1 1 4 1，使用將氧化 導體用作通道形成區域的電晶體，該電晶體的開關受 供應到其閘極電極的信號S i g A。 此外，在圖14B中，示出切換元件1141只有一 晶體的結構，但是沒有特別的限制，也可以具有多個 體。當切換元件1M1具有多個用作切換元件的電晶 ，既可以將上述多個電晶體並聯，又可以將上述多個 體串聯，還可以組合並聯和串聯。 此外，在圖14B中，藉由切換元件1 141控制對 群與 設置 1 4C ，其 將氧 及具 ，作 記憶 供應 ，信 記憶 物半 控於 個電 電晶 體時 電晶 記億 -53- 201234525 元件群1143所具有的各記憶元件1142的高位準的電 位VDD的供應，但是也可以藉由切換元件1 1 4 1控制 準電源電位VSS的供應。 另外，圖14C示出記憶體裝置的一例，其中藉由 元件1 1 4 1低位準的電源電位VSS供應到記憶元件群 所具有的各記憶元件1 1 42。藉由切換元件1 1 4 1可以 對記憶元件群1 1 43所具有的各記憶元件1 1 42的低位 電源電位V S S的供應。 在記憶元件群與被施加電源電位 VDD或電源 VSS的節點之間設置切換元件，當暫時停止CPU的 ，停止電源電壓的供應時也可以保持資料，且可以降 電量。明確地說，例如，在個人電腦的使用者停止對 等輸入裝置輸入資訊的期間中也可以停止CPU的工 由此可以降低耗電量。 在此，以CPU爲例進行了說明，但是也可以應 DSP( Digital Signal Processor:數位信號處理器） 制 LSI、FPGA(Field Programmable Gate Array :現場 程閘陣列）等的LSI。 本實施例可以與上述實施例適當地組合而實施。 【圖式簡單說明】 在圖式中： 圖1A至圖1C是示出本發明的一個實施例的半 裝置的一例的俯視圖及剖面圖； 源電 低位 切換 1143 控制 準的 電位 工作 低耗 鍵盤 作， 用於 、定 可編 導體 -54-

S 201234525 圖2A至圖2D是示出本發明的一個實施例的半導體 裝置的製造製程的一例的剖面圖； 圖3是示出本發明的一個實施例的半導體裝置的一例 的剖面圖； 圖4A至圖4D是示出本發明的一個實施例的半導體 裝置的製造製程的一例的剖面圖； 圖5是示出本發明的一個實施例的半導體裝置的一例 的剖面圖； 圖6A至圖6D是示出本發明的一個實施例的半導體 裝置的製造製程的一例的剖面圖； 圖7A和圖7B是示出本發明的一個實施例的半導體 裝置的一·例的剖面圖； 圖8是示出本發明的一個實施例的半導體裝置的一例 的剖面圖； 圖9A和圖9B是說明氧化物半導體及金屬材料的帶 結構的圖； 圖10A和圖10B是示出本發明的一個實施例的電路 圖的一例； 圖11是示出本發明的一個實施例的電路圖的一例； 圖12A和圖12B是示出本發明的一個實施例的電路 圖的一例； 圖13A和圖13B是示出本發明的一個實施例的電路 圖的一例；以及 圖14A至圖14C是示出CPU的具體例子的塊圖及其 -55- 201234525 一部分的電路圖。 【主要元件符號說明】 1 00 :基板 102 :基底絕緣膜 1 1 2 :閘極絕緣膜 1 1 4 :閘極電極 1 1 6 :佈線 122 :氧化物半導體區域 124 :層間絕緣膜 126 :氧化物半導體區域 1 3 0 :接觸孔 140 :氧化物半導體膜 150 :離子 1 5 1 :電晶體 1 5 2 :電晶體 1 5 3 :電晶體 190 :氧化物半導體膜 2 1 2 :閘極絕緣膜 2 1 4 :閘極電極 2 1 6 :汲極電極 . 222 :氧化物半導體區域 224 :層間絕緣膜 226 :氧化物半導體區域

S 201234525 240 :氧化物半導體膜 290 :氧化物半導體膜 3 1 2 :閘極絕緣膜 3 1 4 :閘極電極 3 1 6 :汲極電極 3 1 9 :絕緣膜 322 :氧化物半導體區域 3 24 :層間絕緣膜 3 26 :氧化物半導體區域 3 40 :氧化物半導體膜 3 90 :氧化物半導體膜 401 :氧化物半導體膜 403 :導電膜 4 1 0 :電阻元件 4 2 0 :電阻元件 421 :氧化物半導體膜 423 :導電膜 4 2 5 :絕緣膜 1 100 :儲存單元 1 1 1 0 :儲存單元陣列 1 1 1 1 :佈線驅動電路 1 1 1 2 :電路 1 1 1 3 :佈線驅動電路 1 1 2 0 :儲存單·元陣列 -57- 201234525 1 1 3 0 :儲存單元 1 1 3 1 :電晶體 1 1 3 2 :電容元件 1 140 :儲存單元陣列 1 1 4 1 :切換元件 1 142 :記憶元件 1 143 :記憶元件群 1 1 5 0 :儲存單元 1 1 5 1 :電晶體 1 1 5 2 :電晶體 1 1 5 3 :電晶體 1 1 5 4 :電晶體 1 1 5 5 :電晶體 1 1 5 6 :電晶體 1 1 6 0 :電晶體 1 1 6 1 :電晶體 1 1 6 2 :電晶體 1 1 6 3 :電晶體 1 1 6 4 :電晶體 1 1 7 0 :儲存單元 1 1 7 1 :電晶體 1 1 7 2 :電晶體 1 1 7 3 :電容元件 1 1 8 0 :儲存單元

-58- 201234525 1 1 8 1 :電晶體 1 1 8 2 :電晶體 1 1 8 3 :電容元件 118 9: ROM 介面 1 190 :基板 1191： ALU 1 1 9 2 : A L U控制器 1 193指令解碼器 1 1 9 4 :中斷控制器 1 1 9 5 :時序控制器 1 196 :暫存器 1 1 9 7 :暫存器控制 1 1 9 8 :匯流排界面

1199： ROM

Claims (1)

1. 201234525 七、申請專利範圍： 1. 一種半導體裝置，包含： 基板； 該基板上的包含第一氧化物半導體區域及一對第二氧 化物半導體區域的氧化物半導體膜； 該氧化物半導體膜上的閘極絕緣膜；以及 隔著該閘極絕緣膜設置在該第一氧化物半導體區域上 的閘極電極， 其中，該第一氧化物半導體區域位於該對第二氧化物 半導體區域之間， 其中，該對第二氧化物半導體區域的每一個是非晶區 ，以及 其中，該第一氧化物半導體區域包含c軸配向的結晶 區。 2. 根據申請專利範圍第1項之半導體裝置， 其中，該對第二氧化物半導體區域作用當成源極區及 汲極區，以及 其中，該第一氧化物半導體區域作用當成通道區。 3. 根據申請專利範圍第1項之半導體裝置，其中該 氧化物半導體膜包含選自In、Ga、Sn和Zn中的至少兩種 的元素。 4. 根據申請專利範圍第1項之半導體裝置，其中該 對第二氧化物半導體區域的每一個包含選自氮、磷和砷中 的至少一種元素。

   -60- 201234525 5. 根據申請專利範圍第4項之半導體裝置，其中該 對第二氧化物半導體區域中的元素的濃度爲大於或等於 5><1018atoms/cm3 且小於或等於 lxl022atoms/cm3。 6. 根據申請專利範圍第1項之半導體裝置，其中該 閘極電極僅重疊於該第一氧化物半導體區域。 7. 根據申請專利範圍第1項之半導體裝置，還包含 :該氧化物半導體膜和該基板之間的源極電極和汲極電極 ，其中該源極電極和該汲極電極電連接到該對第二氧化物 半導體區域。 8. —種半導體裝置，包含： 基板； 該基板上的閘極電極； 該閘極電極上的閘極絕緣膜；以及 該閘極絕緣膜上的包含第一氧化物半導體區域和一對 第二氧化物半導體區域的氧化物半導體膜， 其中，該第一氧化物半導體區域位於該對第二氧化物 半導體區域之間， 其中，該對第二氧化物半導體區域的每一個是非晶區 ，以及 其中，該第一氧化物半導體區域包含c軸配向的結晶 區。 9. 根據申請專利範圍第8項之半導體裝置， 其中，該對第二氧化物半導體區域作用當成源極區及 汲極區，以及 -61 - 201234525 其中，該第一氧化物半導體區域作用當成通道區。 10. 根據申請專利範圍第8項之半導體裝置，其中該 氧化物半導體膜包含選自In、Ga、Sn和Zn中的至少兩種 以上的元素。 11. 根據申請專利範圍第8項之半導體裝置，其中該 對第二氧化物半導體區域的每一個包含選自氮、磷和砷中 的至少一種元素。 12. 根據申請專利範圍第11項之半導體裝置，其中 該對第二氧化物半導體區域中的元素的濃度爲大於或等於 5><10l8atoms/cm3 且小於或等於 1 xl022atoms/cm3。 13. 根據申請專利範圍第8項之半導體裝置，還包含 該對第二氧化物半導體區域上的源極電極和汲極電極 ，其中該源極電極和該汲極電極電連接到該對第二氧化物 半導體區域；以及 該第一氧化物半導體區域上並接觸於該第一氧化物半 導體區域的絕緣膜，其中該絕緣膜重疊於該閘極電極。 14. 根據申請專利範圍第13項之半導體裝置，其中 該絕緣膜僅重疊於該第一氧化物半導體區域。 15. —種半導體裝置的製造方法，包含如下步驟： 在絕緣表面上形成氧化物半導體膜； 進行加熱處理以使該氧化物半導體膜包含具有c軸配 向的結晶區； 在該氧化物半導體膜上形成閘極絕緣膜； •62· S 201234525 在該閘極絕緣膜上形成閘極電極；以及 形成第一氧化物半導體區域和一對第二氧化物半導體 區域，其中該對第二氧化物半導體區域藉由將該閘極電極 用作掩模且將離子添加到該氧化物半導體膜而形成， 其中，該對第二氧化物半導體區域的每一個是非晶區 0 16. 根據申請專利範圍第15項之半導體裝置的製造 方法， 其中，該對第二氧化物半導體區域作用當成源極區及 汲極區，以及 其中，該第一氧化物半導體區域作用當成通道區。 17. 根據申請專利範圍第15項之半導體裝置的製造 方法，其中該氧化物半導體膜包含選自In、Ga、Sn和Zn 中的至少兩種的元素。 18. 根據申請專利範圍第15項之半導體裝置的製造 方法，其中該離子是選自氮、磷和砷中的至少—種的元素 〇 19. 根據申請專利範圍第18項之半導體裝置的製造 方法，其中該對第二氧化物半導體區域中的元素的濃度爲 大於或等於 5 X 1 0 18atoms/cm3 且小於或等於 1 χ 1 0 2 2 atoms/cm3。 20. 根據申請專利範圍第15項之半導體裝置的製造 方法，其中該閘極電極僅重疊於該第一氧化物半導體區域 -63- 201234525 2 1 .根據申請專利範圍第1 5項之半導體裝置的製造 方法，還包含如下步驟： 在形成該氧化物半導體膜之前，在該絕緣表面上形成 源極電極和汲極電極， 其中’該氧化物半導體膜形成在該絕緣表面、該源極 電極及該汲極電極上。 22. —種半導體裝置的製造方法，包含如下步驟： 在絕緣表面上形成閘極電極； 在該間極電極上形成閘極絕緣膜； 在該閘極絕緣膜上形成氧化物半導體膜； 進行加熱處理以使該氧化物半導體膜包含具有c軸配 向的結晶區； 在該氧化物半導體膜上形成第一絕緣膜； 圖型化該第一絕緣膜來形成重疊於該閘極電極的第二 絕緣膜：以及 形成第一氧化物半導體區域及一對第二氧化物半導體 區域，其中該對第二氧化物半導體區域藉由將該第二絕緣 膜用作掩模且將離子添加到該氧化物半導體膜而形成， 其中，該對第二氧化物半導體區域的每一個是非晶區 ，以及 其中，該第二絕緣膜的端部設置在該閘極電極的端部 的更內側。 23 ·根據申請專利範圍第22項之半導體裝置的製造 方法，

   -64- 201234525 其中，該對第二氧化物半導體區域作用當成源極區及 汲極區，以及 其中，該第一氧化物半導體區域作用當成通道區。 24. 根據申請專利範圍第22項之半導體裝置的製造 方法，其中該氧化物半導體膜包含選自In、Ga、Sn和Zn 中的至少兩種以上的元素。 25. 根據申請專利範圍第22項之半導體裝置的製造 方法，其中該離子是選自氮、磷和砷中的至少一種的元素 〇 26. 根據申請專利範圍第25項之半導體裝置的製造 方法，其中該對第二氧化物半導體區域中的元素的濃度爲 大於或等於 5xl018at〇mS/cm3 且小於或等於 1 X 1 022 atoms/cm3。 27. 根據申請專利範圍第22項之半導體裝置的製造 方法，其中該第二絕緣膜僅重疊於該第一氧化物半導體區 域。 28. 根據申請專利範圍第22項之半導體裝置的製造 方法，還包含如下步驟： 在該對第二氧化物半導體區域上形成源極電極及汲極 電極。 -65-