TWI545775B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係關於包括具有電晶體等的半導體裝置的電路的半導體裝置及其製造方法。例如，本發明關於一種安裝在電源電路中的功率裝置；具有記憶體、閘流體、轉換器、影像感測器等的半導體積體電路；以及上面安裝有以液晶顯示面板為代表的電光裝置、包括發光裝置的發光顯示裝置等作為組件的電子裝置。
注意，在本說明書中，半導體裝置指的是能夠藉由利用半導體特性工作的所有裝置，因此，電光裝置、發光顯示裝置、半導體電路及電子裝置都是半導體裝置。
如以液晶顯示裝置為典型那樣，形成於玻璃基板等之上的電晶體使用非晶矽、多晶矽等製造。雖然使用非晶矽的電晶體的場效應遷移率低，但是能夠應對玻璃基板的大面積化。另一方面，雖然使用多晶矽的電晶體的場效應遷移率高，但是有不適合形成於較大的玻璃基板之上的缺點。
與使用矽的電晶體相比，使用氧化物半導體製造電晶體，然後將這種電晶體應用於電子裝置或光學裝置的技術受到注目。例如，專利文獻1及專利文獻2揭示了如下技術：即使用氧化鋅或In-Ga-Zn-O基氧化物作為氧化物半導體來製造電晶體並且將該電晶體用作顯示裝置的像素的 切換元件等。
專利文獻3揭示了如下技術：在使用氧化物半導體的交錯型電晶體中設置源極區及汲極區，並在源極電極和汲極電極之間作為緩衝層設置導電性高的包含氮的氧化物半導體，而降低氧化物半導體與源極電極及汲極電極之間的接觸電阻。
非專利文獻1揭示了藉由對露出的氧化物半導體進行氬電漿處理，降低其部分的氧化物半導體的電阻率，自對準地形成通道區、源極區及汲極區的頂閘結構的氧化物半導體電晶體。
但是，這個方法由於使氧化物半導體表面露出並進行氬電漿處理，要成為源極區及汲極區的部分的氧化物半導體也同時被蝕刻，因此源極區及汲極區成為薄層化(參照非專利文獻1的圖8)。其結果，源極區及汲極區的電阻增加，並且由薄層化引起的過蝕刻導致的不良品的產生可能性也增加。
這現象在用於對氧化物半導體的電漿處理的離子種的原子半徑大的情況下很明顯。
當然，如果氧化物半導體層具有充分厚度，則上述現象不成問題，但是當將通道長度設定為小於或等於200nm時，在防止短通道效應上，成為通道的部分的氧化物半導體層的厚度被需要設定為小於或等於20nm，較佳為小於或等於10nm。當使用上述那樣薄的氧化物半導體層時，不較佳為進行上述電漿處理。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
[專利文獻3]日本專利申請公開第2010-135774號公報
[非專利文獻1]S.Jeon et al.“180 nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications”,IEDM Tech.Dig.,p.504,2010
本發明的課題之一是提供使用不容易產生由短通道效應導致的電特性變動的電晶體的半導體裝置。
另外，本發明的課題之一是提供實現了微型化的半導體裝置。
此外，本發明的課題之一是提供提高了導通電流的半導體裝置。
本發明的一個實施例是一種半導體裝置，包括：具有非晶區的一對第二氧化物半導體區域以及位於一對第二氧化物半導體區域之間的第一氧化物半導體區域的氧化物半導體膜；閘極絕緣膜；以及隔著閘極絕緣膜設置在第一氧化物半導體區域上的閘極電極。
上述第一氧化物半導體區域是指非單晶，並且包括從 垂直於ab面的方向看時具有三角形狀或六角形狀的原子排列，並且從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀的相的材料。
注意，在本說明書中，將非單晶，並且包括從垂直於ab面的方向看時具有三角形狀或六角形狀的原子排列，並且從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀的相的氧化物膜叫做CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)膜。
雖然CAAC-OS不是單晶，但是也不是只由非晶形成。另外，雖然CAAC-OS包括晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。也可以用氮取代構成CAAC-OS的氧的一部分。另外，構成CAAC-OS的各結晶部分的c軸的方向(例如，垂直於支撐CAAC-OS的基板面、CAAC-OS的表面、膜面或介面等的方向)可以為一致。或者，構成CAAC-OS的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於基板面、表面、膜面或介面等的方向)。
CAAC-OS根據其組成等而成為導體、半導體或絕緣體。另外，CAAC-OS根據其組成等而呈現對可見光的透明性或不透明性。作為上述CAAC-OS的例子，也可以舉出一種材料，該材料被形成為膜狀，並且在該材料中在從垂直於膜表面、基板面或介面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子和氧原子(或氮原子)的層狀排列。
上述氧化物半導體膜可以包含選自In、Ga、Sn及Zn中的兩種以上的元素。
一對第二氧化物半導體區域成為電晶體的源極區及汲極區，第一氧化物半導體區域成為電晶體的通道區。
在將氧化物半導體膜用作通道區的頂閘結構的電晶體中，源極區及汲極區可以藉由以閘極電極為掩模對氧化物半導體膜添加離子而形成。藉由以閘極電極為掩模形成源極區及汲極區，不產生源極區及汲極區與閘極電極的重疊。因此，可以降低寄生電容，使電晶體高速工作。
在將氧化物半導體膜用作通道區的底閘結構的電晶體中，源極區及汲極區可以藉由以成為通道保護膜的絕緣膜為掩模對氧化物半導體膜添加離子而形成。成為通道保護膜的絕緣膜為了保護氧化物半導體膜的背通道部分而形成。作為成為通道保護膜的絕緣膜，較佳為使用選自氧化矽、氮化矽、氧化鋁或氮化鋁中的材料的單層或疊層。
而且，藉由如上所述那樣形成源極區及汲極區，可以降低氧化物半導體膜與源極區及汲極區等的佈線材料之間的接觸電阻。由此，可以提高電晶體的導通電流。
作為用來形成電晶體的源極區及汲極區的離子添加，可以使用離子摻雜法或離子植入法。並且，在覆蓋氧化物半導體膜形成有絕緣膜等的狀態下的離子添加中，作為添加的離子可以從氫或稀有氣體中選擇。此外，在氧化物半導體膜露出的狀態下的離子添加中，可以使用氫。
此外，藉由添加該離子，較佳將包含在源極區及汲極 區的該離子量設定為大於或等於5×1018atoms/cm3且小於或等於1×1022atoms/cm3。雖然當添加的離子的濃度增加時可以增加第二氧化物半導體區域的載子密度，但是當添加的離子的濃度太高時會阻擋載子的遷移，所以反而會降低導電性。
另外，上述離子添加也可以藉由離子摻雜法或離子植入法等的注入以外的方法進行。例如，可以藉由在包含添加的元素的氣體氣圍下產生電漿且對被添加物進行電漿處理，來添加離子。作為產生上述電漿的裝置，可以使用乾蝕刻裝置、電漿CVD設備以及高密度電漿CVD設備等。
也可以在進行上述離子添加之後進行加熱處理。該加熱處理較佳在源極區及汲極區不晶化的溫度下進行。
藉由將添加離子的第二氧化物半導體區域作為電晶體的源極區及汲極區而形成，可以降低源極區及汲極區與佈線之間的接觸電阻，所以可以增大電晶體的導通電流。
藉由本發明的一個實施例，可以提供一種半導體裝置，其中使用不容易產生由於短通道效應造成的電特性的變動的電晶體。此外，可以提供實現了微型化的半導體裝置。並且，可以提供提高了導通電流的半導體裝置。
如上所述，當使用稀有氣體等原子半徑大的元素，來對氧化物半導體中添加離子時，藉由經過絕緣膜等保護膜進行離子的添加，可以形成源極區及汲極區，而對氧化物半導體膜不進行過蝕刻。
參照圖式對實施例進行詳細說明。但是，本發明不侷限於以下說明，而所屬技術領域的一般技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施例所記載的內容中。注意，以下說明的發明結構中，在不同的圖式中共同使用相同的圖式標記來表示相同的部分或具有相同功能的部分，而省略反覆說明。
注意，在本說明書所說明的每個圖式中，尺寸、膜厚或者區域有時為了容易理解而放大表示。因此，本發明的實施例並不限定於圖式所示出的比例。
注意，在本說明書中為了避免部件的混淆而使用諸如“第一”、“第二”和“第三”的詞語，並且此類詞語並不受數位的限定。因此，例如，“第一”能夠適當地替換為“第二”、“第三”等而說明。
實施例1
在本實施例中，使用圖1A至圖1C及圖2A至圖2D說明在具有由不添加離子的第一氧化物半導體區域構成的通道區的頂閘結構的電晶體中，使用在與通道區相同的層中設置的添加有離子的第二氧化物半導體區域構成源極區及汲極區的例子。
圖1A至圖1C是頂閘結構的電晶體的頂視圖及剖面 圖。在此，圖1A是頂視圖，圖1B是圖1A中的A-B剖面的剖面圖，圖1C是圖1A中的C-D剖面的剖面圖。另外，在圖1A中，為了避免顯得複雜，省略電晶體151的構成要素的一部分(例如，閘極絕緣膜112、層間絕緣膜124等)。
圖1A至圖1C所示的電晶體151是一種電晶體，包括：包括絕緣表面上的第一氧化物半導體區域126及一對第二氧化物半導體區域122的氧化物半導體膜190；氧化物半導體膜190上的閘極絕緣膜112；閘極絕緣膜112上的閘極電極114；以及覆蓋閘極絕緣膜112及閘極電極114的層間絕緣膜124；以及在設置於層間絕緣膜124中的接觸孔130中與一對第二氧化物半導體區域122連接的佈線116。本實施例說明作為絕緣表面在基板100上設置基底絕緣膜102的情況。
在此，一對第二氧化物半導體區域122成為電晶體151的源極區及汲極區，第一氧化物半導體區域126成為電晶體151的通道區。
作為包括第一氧化物半導體區域126及一對第二氧化物半導體區域122的氧化物半導體膜190，可以使用包含選自In、Ga、Sn及Zn中的兩種以上的元素的材料。例如，氧化物半導體膜190使用In-Ga-Zn-O基氧化物半導體。
此外，第一氧化物半導體區域126是CAAC-OS。
一對第二氧化物半導體區域122是非晶區。另外，第 二氧化物半導體區域122包含氫或稀有氣體中的任何一個以上的元素，其濃度較佳為高於或等於5×1018atoms/cm3且低於或等於1×1022atoms/cm3。
此外，將一對第二氧化物半導體區域122的導電率設定為高於或等於10S/cm且低於或等於1000S/cm，較佳為設定為高於或等於100S/cm且低於或等於1000S/cm。如果導電率太低，則會使電晶體的導通電流降低。另外，藉由將導電率設定為不過高，可以減輕在一對第二氧化物半導體區域122中產生的電場的影響，而可以抑制短通道效應。
作為層間絕緣膜124的材料，例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽及氧化鋁等，可以以疊層或單層的結構設置層間絕緣膜124。例如，層間絕緣膜124可以使用熱氧化法、CVD法或濺射法等形成。較佳的是，層間絕緣膜124使用氮化矽膜或氮氧化矽膜。
佈線116可以採用與後述的閘極電極114同樣的結構。
藉由具有上述結構，即使使電晶體微型化且使通道長度縮小也可以降低閾值的變動，並幾乎不在閘極電極114和一對第二氧化物半導體區域122之間產生寄生電容。此外，也可以降低一對第二氧化物半導體區域122和佈線116之間的接觸電阻，而增大電晶體的導通電流。而且，可以降低第一氧化物半導體區域126中的氫濃度，而提高電晶體的電特性及可靠性。
另外，雖然未特別圖示，但是也可以採用閘極絕緣膜112只形成在第一氧化物半導體區域126上，而不覆蓋一對第二氧化物半導體區域122的結構。
〈電晶體的製造方法的一例〉
接著，使用圖2A和圖2B說明圖1A至圖1C所示的電晶體的製造方法。
首先，如圖2A所示那樣，在基板100上形成基底絕緣膜102。
儘管對基板100的材料等沒有大的限制，但是該基板至少需要具有能夠承受後面的熱處理程度的耐熱性。例如，作為基板100可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，也可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺、氮化鎵等的化合物半導體基板、SOI基板等，並且也可以將在這些基板上設置有半導體裝置的基板用作基板100。
此外，作為基板100，也可以使用撓性基板。當在撓性基板上形成電晶體時，既可以直接在撓性基板上製造電晶體，又可以在其他基板上製造電晶體，然後將該電晶體剝離並轉置到撓性基板上。另外，當將電晶體剝離並轉置到撓性基板上時，較佳在上述其他基板與電晶體之間設置剝離層。
作為基底絕緣膜102，可以採用氧化矽膜、氧氮化矽膜、氮氧化矽膜、氮化矽膜或氧化鋁膜的單層或疊層結構 。
在本說明書中，氧氮化矽是指在其組成上氧含量多於氮含量的物質，例如，包含高於或等於50原子%且低於或等於70原子%的氧、高於或等於0.5原子%且低於或等於15原子%的氮、高於或等於25原子%且低於或等於35原子%的矽以及高於或等於0原子%且低於或等於10原子%的氫的物質。另外，氮氧化矽是指在其組成上氮含量多於氧含量的物質，例如，包含高於或等於5原子%且低於或等於30原子%的氧、高於或等於20原子%且低於或等於55原子%的氮、高於或等於25原子%且低於或等於35原子%的矽以及高於或等於10原子%且低於或等於25原子%以下的氫的物質。但是，上述範圍是使用盧瑟福背散射分析(RBS：Rutherford Backscattering Spectrometry)或氫前方散射分析(HFS：Hydrogen Forward Scattering)來進行測量時的範圍。此外，構成元素的含有比率為其總計不超過100原子%的值。
基底絕緣膜102可以使用藉由加熱釋放出氧的膜。
“藉由加熱而釋放出氧”是指當利用TDS(Thermal Desorption Spectroscopy：熱脫附譜分析法)時，換算為氧原子的氧的釋放量為大於或等於1.0×1018atoms/cm3，較佳為大於或等於3.0×1020atoms/cm3。
在此，以下說明當利用TDS分析時換算為氧原子的氧的釋放量的測量方法。
當進行TDS分析時的氣體的釋放量與光譜的積分值 成正比。因此，從絕緣膜的光譜的積分值以及在標準樣品的基準值所占的比例，可以計算出氣體的釋放量。標準樣品的基準值是指包含所定的原子的樣品的在光譜的積分值中原子密度所占的比例。
例如，從對標準樣品的包含所定密度的氫的矽晶片的TDS分析結果及對絕緣膜的TDS分析結果，使用算式1可以算出絕緣膜中的氧分子的釋放量(No2)。在此，假定利用TDS分析來得到的被檢出為質量數32的所有光譜都是源自氧分子。作為質量數32，有CH3OH，但是CH3OH存在的可能性低，所以在此不加考慮。另外，因為包含氧原子同位素的質量數為17的氧原子及質量數為18的氧原子的氧分子在自然界中的存在比例極微量，所以不加考慮。
NO2=NH2/SH2×SO2×α (算式1)
NH2是以密度換算從標準樣品脫離的氫分子的值。SH2是當對標準樣品進行TDS分析時的光譜的積分值。在此，將標準樣品的基準值設定為NH2/SH2。SO2是當對絕緣膜進行TDS分析時的光譜的積分值。α是影響到TDS分析中的光譜強度的係數。關於算式1的詳細情況，參照日本專利申請公開第6-275697號公報。另外，上述絕緣膜的氧釋放量是使用電子科學株式會社製造的熱脫附裝置EMD-WA1000S/W以包含1×1016 atoms/cm3的氫原子的矽 晶片為標準樣品來測量的。
此外，在TDS分析中，氧的一部作為氧原子而被檢出。氧分子和氧原子的比率可以從氧分子的離子化比率算出。另外，因為上述α包括氧分子的離子化比率，所以藉由評估氧分子的釋放量，可以估算出氧原子的釋放量。
注意，NO2是氧分子的釋放量。在絕緣膜中，當換算為氧原子時的氧釋放量成為氧分子的釋放量的2倍。
在上述結構中，藉由加熱而釋放出氧的絕緣膜也可以是氧過剩的氧化矽(SiOx(X>2))。氧過剩的氧化矽(SiOx(X>2))是指每單位體積的氧原子多於矽原子數的兩倍的氧化矽。每單位體積的矽原子數及氧原子數為藉由盧瑟福背散射光譜學法測定的值。
藉由從基底絕緣膜將氧供應到氧化物半導體膜中，可以降低基底絕緣膜與氧化物半導體膜之間的介面能階密度。其結果，可以抑制由於電晶體的工作而有可能產生的電荷等在上述基底絕緣膜和氧化物半導體膜之間的介面被俘獲，而可以獲得電特性的劣化少的電晶體。
並且，有時因氧化物半導體膜的氧缺損而產生電荷。一般來說，氧化物半導體膜中的氧缺損的一部分成為施體，而產生成為載子的電子。其結果，電晶體的閾值電壓漂移到負方向。該傾向在背通道一側產生的氧缺損中明顯。注意，在本實施例中的背通道是指氧化物半導體膜中的基底絕緣膜一側的介面近旁。藉由從基底絕緣膜將氧充分釋放到氧化物半導體膜中，可以補充造成閾值電壓漂移到負 方向的主要原因的氧化物半導體膜中的氧缺損。
就是說，當在氧化物半導體膜中產生氧缺損時，難以抑制在基底絕緣膜和氧化物半導體膜之間的介面電荷被俘獲。但是，藉由在基底絕緣膜中設置藉由加熱而釋放出氧的絕緣膜，可以降低氧化物半導體膜和基底絕緣膜之間的介面能階以及氧化物半導體膜中的氧缺損，且可以減小氧化物半導體膜和基底絕緣膜之間的介面中的電荷俘獲的影響。
接著，在基底絕緣膜102上形成氧化物半導體膜140。
利用濺射法形成其厚度為大於或等於1nm且小於或等於50nm的氧化物半導體膜，並在該氧化物半導體膜上形成掩模之後，利用該掩模選擇性地蝕刻氧化物半導體膜來形成氧化物半導體膜140。
用來蝕刻氧化物半導體膜的掩模可以適當地使用光刻製程、噴墨法、印刷法等。此外，氧化物半導體膜的蝕刻可以適當地採用濕蝕刻或乾蝕刻。
在此，以下詳細說明形成氧化物半導體膜的濺射裝置。
將形成氧化物半導體膜的處理室的洩漏率較佳為設定為低於或等於1×10-10Pa．m3/秒，由此當利用濺射法形成氧化物半導體膜時，可以降低雜質混入到膜中。
為了降低洩漏率，需要不僅降低外部洩漏，而且降低內部洩漏。外部洩漏是指由於微小孔及密封不良等氣體從 真空系統的外部流入。內部洩漏是指來自真空系統內部的閥等的隔板的洩漏及內部構件的釋放氣體。為了將洩漏率設定為低於或等於1×10-10Pa．m3/秒，需要從外部洩漏及內部洩漏的兩個方面採取措施。
為了降低外部洩漏，可以使用金屬墊片密封處理室的開閉部分。作為金屬墊片較佳為使用被氟化鐵、氧化鋁或氧化鉻覆蓋的金屬材料。與O形環相比，金屬墊片的密接性高，可以降低外部洩漏。此外，藉由利用被氟化鐵、氧化鋁、氧化鉻等鈍態所覆蓋的金屬材料，可以抑制從金屬墊片產生的包含氫的釋放氣體，而也可以降低內部洩漏。
作為構成處理室的內壁的構件，使用含有氫的釋放氣體少的鋁、鉻、鈦、鋯、鎳或釩。另外，也可以使用上述材料覆蓋含有鐵、鉻及鎳等的合金材料而使用。含有鐵、鉻及鎳等的合金材料具有剛性，耐熱而且適合於加工。在此，如果為了減小表面積利用拋光等減小構件的表面凹凸，則可以減少釋放氣體。或者，也可以使用氟化鐵、氧化鋁、氧化鉻等的鈍態覆蓋所述成膜裝置的構件。
而且，較佳在處理室的前方設置濺射氣體的精製器。此時，將從精製器到處理室的管道的長度設定為小於或等於5m，較佳為設定為小於或等於1m。藉由將管道的長度設定為小於或等於5m或小於或等於1m，藉由減短管道的長度，可以減輕來自管道的內壁的釋放氣體的影響。
可以適當地組合粗真空泵如乾燥泵等以及高真空泵如 濺射離子泵、渦輪分子泵及低溫泵等而進行處理室的排氣。渦輪分子泵在大分子的排氣方面優秀，但是對氫和水的排氣能力低。從而，組合對水的排氣能力高的低溫泵和對氫的排氣能力高的濺射離子泵是有效果的。
存在於處理室的內側的吸附物雖然因為吸附於內壁不會影響到處理室的壓力，但是卻會成為從處理室排氣時的氣體釋放的原因。因此，雖然洩漏率和排氣速度之間沒有關聯，但是重要的是：使用排氣能力高的泵，儘量使存在於處理室內的吸附物脫離，以預先實現排氣。另外，為了促進吸附物的脫離，也可以焙烤處理室。藉由進行焙烤可以使吸附物的脫離速度提高10倍左右。可以在高於或等於100℃且450℃以下進行焙烤。此時，一邊導入惰性氣體一邊去除吸附物，這樣可以使僅靠排氣不容易脫離的水等的脫離速度得到進一步的提高。
在濺射法中，用來產生電漿的電源裝置可以適當地使用RF電源裝置、AC電源裝置、DC電源裝置等。
作為靶材，可以使用包含鋅的金屬氧化物靶材。作為靶材，可以使用四元類金屬氧化物的In-Sn-Ga-Zn-O基金屬氧化物；三元類金屬氧化物的In-Ga-Zn-O基金屬氧化物、In-Sn-Zn-O基金屬氧化物、In-Al-Zn-O基金屬氧化物、Sn-Ga-Zn-O基金屬氧化物、Al-Ga-Zn-O基金屬氧化物、Sn-Al-Zn-O基金屬氧化物；以及二元基金屬氧化物In-Zn-O基金屬氧化物、Sn-Zn-O基金屬氧化物的靶材。
作為靶材的一例，將包含In、Ga及Zn的金屬氧化物 靶材的組成比設定為In2O3：Ga2O3：ZnO=1：1：1[莫耳數比]。此外，也可以使用其組成比為In2O3：Ga2O3：ZnO=1：1：2[莫耳數比]的靶材、其組成比為In2O3：Ga2O3：ZnO=1：1：4[莫耳數比]的靶材或其組成比為In2O3：Ga2O3：ZnO=2：1：8[莫耳數比]的靶材。
此外，作為濺射氣體，適當地使用稀有氣體(典型為氬)、氧氣、稀有氣體及氧的混合氣體。另外，作為濺射氣體較佳為使用去除了氫、水、羥或氫化物等雜質的高純度氣體。
成膜時的基板溫度為大於或等於150℃且低於或等於450℃，較佳為高於或等於200℃且低於或等於350℃。藉由在將基板加熱為高於或等於150℃且低於或等於450℃，較佳為加熱為高於或等於200℃低於或等於350℃的同時形成膜，可以防止水分(氫等)混入到膜中。另外，可以形成含有結晶的氧化物半導體膜的CAAC-OS膜。
而且，較佳在形成氧化物半導體膜之後對基板100進行加熱處理，以從氧化物半導體膜進一步釋放出氫，同時使基底絕緣膜102所包含的氧的一部分擴散到氧化物半導體膜和基底絕緣膜102中的與氧化物半導體膜之間的介面近旁。此外，藉由進行該加熱處理可以形成結晶性更高的CAAC-OS。
作為該加熱處理的溫度較佳為如下溫度，即為在從氧化物半導體膜釋放氫的同時使基底絕緣膜102所包含的氧的一部分釋放且擴散到氧化物半導體膜的溫度。典型為高 於或等於200℃且低於基板100的應變點，較佳為高於或等於250℃且低於或等於450℃。
另外，該加熱處理可以使用RTA(Rapid Thermal Anneal：快速熱退火)裝置。藉由使用RTA裝置，可以限定於短時間內在基板的應變點以上的溫度下進行加熱處理。因此，可以縮短用於形成相對於非晶區的比例結晶區的比例大的氧化物半導體膜的時間。
加熱處理可以在惰性氣體氣圍下進行，典型的是，較佳在氦、氖、氬、氙、氪等稀有氣體或氮氣氣圍下進行。此外，也可以在氧氣氣圍及減壓氣圍下進行。將處理時間設定為3分至24小時。處理時間越長，越可以形成相對於非晶區的比例結晶區的比例大的氧化物半導體膜，但是較佳的是，處理時間不超過24小時，因為超過24小時的加熱處理會導致生產率的降低。
另外，上述CAAC-OS的製造方法不限於本實施例所示的形成方法。
這樣，在形成氧化物半導體膜的製程中，藉由在處理室中的壓力、處理室中的洩漏率等中儘量抑制雜質的混入，可以降低包含在氧化物絕緣膜及氧化物半導體膜中的氫等雜質的混入。此外，可以降低氫等的雜質從氧化物絕緣膜擴散到氧化物半導體膜。包含在氧化物半導體中的氫與接合到金屬原子的氧起反應而成為水，同時在氧脫離的晶格(或氧脫離的部分)中形成缺損。
因此，在形成氧化物半導體膜的製程中，藉由極力降 低雜質，可以降低氧化物半導體膜的缺損。由此，藉由儘量去除雜質且將高純度化的CAAC-OS用於通道區，因為對電晶體的光照射及BT測試前後的閾值電壓的變化量少，所以可以具有穩定的電特性。
另外，可以用於氧化物半導體膜的金屬氧化物的能隙為大於或等於2eV，較佳為大於或等於2.5eV，更佳為大於或等於3eV。這樣，藉由使用具有寬頻隙的金屬氧化物，可以降低電晶體的截止電流。
接著，在氧化物半導體膜140上形成閘極絕緣膜112、閘極電極114。閘極電極114在形成導電膜且在該導電膜上形成掩模之後，使用該掩模選擇性地蝕刻導電膜來形成。
閘極絕緣膜112例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿或氧化鎵等，以疊層或單層的結構形成。例如，閘極絕緣膜112可以利用熱氧化法、CVD法、濺射法等形成。閘極絕緣膜112也可以使用藉由加熱釋放出氧的膜。藉由將藉由加熱釋放出氧的膜用於閘極絕緣膜112，可以修復在氧化物半導體中產生的氧缺損，抑制電晶體的電特性劣化。
此外，藉由作為閘極絕緣膜112使用矽酸哈(HfSiOx)、添加氮的矽酸哈(HfSixOyNz)、添加氮的鋁酸哈(HfAlxOyNz)、氧化鉿、氧化釔等high-k材料可以降低閘極洩漏。並且，可以採用high-k材料與氧化矽、氧氮化矽、氮化矽、氮氧化矽、氧化鋁、氧氮化鋁或氧化鎵中的 任何一個以上的疊層結構。將閘極絕緣膜112的厚度較佳為設定為大於或等於1nm且小於或等於300nm，更佳為設定為大於或等於5nm且小於或等於50nm。
閘極電極114可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢的金屬元素、以上述金屬元素為成分的合金或組合上述金屬元素的合金等而形成。也可以使用選自錳、鋯等中的一個或多個的金屬元素。此外，閘極電極114可以具有單層結構或者兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜上層疊鎢膜的兩層結構、以及層疊鈦膜和鋁膜並且在其上形成鈦膜的三層結構。
另外，閘極電極114也可以使用氧化銦錫、包含氧化鎢的氧化銦、包含氧化鎢的氧化銦鋅、包含氧化鈦的氧化銦、包含氧化鈦的氧化銦錫、氧化銦鋅、添加有氧化矽的氧化銦錫等透光導電材料。另外，也可以採用上述具有透光性的導電性材料和上述金屬元素的疊層結構。
此外，在閘極電極114和閘極絕緣膜112之間，作為接觸於閘極絕緣膜112的材料層，較佳為形成包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜及金屬氮化膜(InN、ZnN等)。這些膜具有高於或等於5eV的功函數，較佳為具有高於或等於5.5eV的功函數，可以使電晶體的電特性的閾值電壓成為正極，即實 現所謂的常關閉的切換元件。例如，當使用包含氮的In-Ga-Zn-O膜時，使用至少具有高於氧化物半導體膜140的氮濃度，明確地說使用高於或等於7原子%的In-Ga-Zn-O膜。
接著，如圖2B所示那樣，進行對氧化物半導體膜140添加離子150的處理。
作為對氧化物半導體膜140添加離子150的方法，可以使用離子摻雜法或離子植入法。此外，在覆蓋氧化物半導體膜形成有絕緣膜等的狀態下的離子添加中，作為添加的離子150可以從氫或稀有氣體中選擇。此外，在氧化物半導體膜露出的狀態下的離子添加中，作為添加的離子可以使用氫。如圖2B所示那樣，藉由添加離子150，因為閘極電極114成為掩模，所以可以自對準地形成被添加離子150的區域的第二氧化物半導體區域122及不被添加離子的區域的第一氧化物半導體區域126(參照圖2C)。
此外，被添加離子150的第二氧化物半導體區域122由於離子添加的損傷而使結晶性降低，成為非晶區。此外，藉由調節離子的添加量等的添加條件，來降低對氧化物半導體的損傷量，可以形成不成為純粹的非晶區的非晶區。此時，第二氧化物半導體區域122的非晶區比例至少比第一氧化物半導體區域126的非晶區比例大。
而且，上述離子150的添加也可以利用離子摻雜法或離子植入法等的注入以外的方法進行。例如，藉由在包含添加的元素的氣體氣圍下產生電漿，對被添加物進行電漿 處理來可以添加離子。作為上述產生電漿的裝置，可以使用乾蝕刻裝置、電漿CVD設備、高密度電漿CVD設備等。
另外，也可以在添加上述離子150之後進行加熱處理。該加熱處理較佳在第二氧化物半導體區域122不產生晶化的溫度下進行。
接著，如圖2D所示那樣，在閘極絕緣膜112及閘極電極114上形成層間絕緣膜124，在該層間絕緣膜124中形成接觸孔130。在該接觸孔130中形成與一對第二氧化物半導體區域122連接的佈線116。
可以使氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氮化鋁成為單層或疊層結構而用作層間絕緣膜124的材料。可以使用濺射法，CVD法形成層間絕緣膜124。此時較佳為使用藉由加熱不容易釋放出氧的材料。這是為了實現不使一對第二氧化物半導體區域122的導電率降低的目的。明確地說，可以利用CVD法以矽烷為主要材料混合氧氮氣體、氮氣氣體、氫氣氣體及稀有氣體中的適當原料氣體來形成層間絕緣膜124。此外，可以將基板溫度設定為高於或等於300℃且小於或等於550℃。藉由利用CVD法，可以使層間絕緣膜124成為藉由加熱不容易釋放氧的材料。此外，藉由將矽烷用作主要材料使氫殘留在膜中，並藉由使該氫擴散，可以進一步提高一對第二氧化物半導體區域122的導電率。將層間絕緣膜124中的氫濃度設定為高於或等於0.1原子%且低於或等於25原子%即 可。
佈線116的材料可以採用與閘極電極114同樣的結構。
藉由上述製程，可以製造當使電晶體微型化且使通道長度縮小時電特性也良好且可靠性高的使用氧化物半導體的電晶體。
本實施例可以與其他實施例適當地組合。
實施例2
在本實施例中，使用圖3及圖4A至圖4D說明與實施例1所示的電晶體不同的電晶體的例子。
圖3所示的電晶體152是一種電晶體，包括：基板100上的基底絕緣膜102；基底絕緣膜102上的源極電極及汲極電極216；包括基底絕緣膜102上的第一氧化物半導體區域226以及連接到源極電極及汲極電極216的一對第二氧化物半導體區域222的氧化物半導體膜290；氧化物半導體膜290上的閘極絕緣膜212；閘極絕緣膜212上的閘極電極214；以及閘極絕緣膜212及閘極電極214上的層間絕緣膜224。
根據一對第二氧化物半導體區域222的間隔決定電晶體的通道長度。當通道長度和閘極電極214的幅度一致時，一對第二氧化物半導體區域222和閘極電極214不產生重疊，所以是較佳的，但是通道長度和閘極電極214的幅度不一致也無妨。例如，當閘極電極214的幅度比通道長 度夾時，由於緩和電場的集中的效果可以降低短通道效應。
〈電晶體的製造方法的一例〉
接著，使用圖4A至圖4D說明圖3所示的電晶體的製造方法。
如圖4A所示那樣，在基板100上形成基底絕緣膜102。
接著，在基底絕緣膜102上形成源極電極及汲極電極216，在基底絕緣膜102以及源極電極及汲極電極216上形成氧化物半導體膜240。氧化物半導體膜240可以利用與實施例1的氧化物半導體膜140相同的方式形成。
然後，形成覆蓋源極電極及汲極電極216以及氧化物半導體膜240的閘極絕緣膜212，在閘極絕緣膜212上形成閘極電極214。
接著，如圖4B所示那樣，進行對氧化物半導體膜240添加離子150的處理。作為離子150的添加，可以進行與實施例1同樣的處理。藉由將閘極電極214用作掩模來添加離子150，可以自對準地形成被添加離子150的第二氧化物半導體區域222及不被添加離子150的第一氧化物半導體區域226(參照圖4C)。
另外，也可以在添加上述離子150之後進行加熱處理。該加熱處理較佳在第二氧化物半導體區域222不產生晶化的溫度下進行。
接著，如圖4D所示那樣，在閘極絕緣膜212及閘極電極214上形成層間絕緣膜224。另外，雖然未特別圖示，但是也可以在層間絕緣膜224中形成接觸孔，且在該接觸孔中形成與源極電極及汲極電極216連接的佈線。
藉由上述製程，可以製造當使電晶體微型化且使通道長度縮小時電特性也良好且可靠性高的使用氧化物半導體的電晶體。
本實施例可以與其他實施例適當地組合。
實施例3
在本實施例中，使用圖5及圖6A至圖6D說明與實施例1及實施例2所示的電晶體不同的電晶體的例子。
圖5所示的電晶體153是一種電晶體，包括：具有絕緣表面的基板100；基板100上的閘極電極314；閘極電極314上的閘極絕緣膜312；氧化物半導體膜390，該氧化物半導體膜390包括隔著閘極絕緣膜312設置在閘極電極314上的第一氧化物半導體區域326及一對第二氧化物半導體區域322；以重疊於第一氧化物半導體區域326上的方式形成的絕緣膜319；與一對第二氧化物半導體區域322連接的源極電極及汲極電極316；以及絕緣膜319以及源極電極及汲極電極316上的層間絕緣膜324。另外，也可以採用在基板100上具有基底絕緣膜102的結構。
根據一對第二氧化物半導體區域322的間隔決定電晶體的通道長度。當通道長度和閘極電極314的幅度一致時 ，一對第二氧化物半導體區域322和閘極電極314不產生重疊，所以是較佳的，但是通道長度和閘極電極314的幅度不一致也無妨。例如，當閘極電極314的幅度比通道長度夾時，由於緩和電場的集中的效果可以降低短通道效應。
〈電晶體的製造方法的一例〉
接著，使用圖6A至圖6D說明圖5所示的電晶體的製造方法。
如圖6A所示那樣，在基板100上形成基底絕緣膜102。
接著，在基底絕緣膜102上形成閘極電極314，然後形成覆蓋閘極電極314的閘極絕緣膜312。
接著，在閘極絕緣膜312上形成氧化物半導體膜340。氧化物半導體膜340利用與實施例1的氧化物半導體膜140相同的方式形成。然後，在氧化物半導體膜340上形成重疊於閘極電極314的絕緣膜319。
如圖6B所示那樣，進行對氧化物半導體膜340添加離子150的處理。作為離子150，可以使用氫。藉由將絕緣膜319用作掩模來添加離子150，可以自對準地形成被添加離子150的第二氧化物半導體區域322及不被添加離子150的第一氧化物半導體區域326。接著，在第二氧化物半導體區域322上形成源極電極及汲極電極316(參照圖6C)。
另外，上述離子150的添加也可以藉由離子摻雜法或離子植入法等的注入以外的方法進行。例如，可以藉由在包含添加的元素的氣體氣圍下產生電漿且對被添加物進行電漿處理，來添加離子。作為產生上述電漿的裝置，可以使用乾蝕刻裝置、電漿CVD設備以及高密度電漿CVD設備等。
另外，也可以在添加上述離子150之後進行加熱處理。該加熱處理較佳在第二氧化物半導體區域322不產生晶化的溫度下進行。
接著，如圖6D所示那樣，在絕緣膜319、第二氧化物半導體區域322以及源極電極及汲極電極316上形成層間絕緣膜324。另外，雖然未特別圖示，但是也可以在層間絕緣膜324中形成接觸孔，且在該接觸孔中形成與源極電極及汲極電極316連接的佈線。
藉由上述製程，可以製造當使電晶體微型化且使通道長度縮小時電特性也良好且信賴性高的使用氧化物半導體的電晶體。
本實施例可以與其他實施例適當地組合。
實施例4
在本實施例中，使用圖7A和圖7B說明使用添加有離子的氧化物半導體的電阻元件。
圖7A示出電阻元件410，包括：具有絕緣表面的基板100；設置在基板100上的添加有離子且用作電阻的氧 化物半導體膜401；以及接觸於該氧化物半導體膜401地形成的導電膜403。添加離子的氧化物半導體膜401利用與實施例2所示的第二氧化物半導體區域222同樣的方法形成。另外，導電膜403可以使用與源極電極及汲極電極216同樣的材料形成。此外，在本實施例中，在基板100上形成有基底絕緣膜102。
圖7B示出電阻元件420，其中將具有絕緣表面的基板100和設置在基板100上的添加有離子的氧化物半導體膜421用作電阻，並以接觸於該氧化物半導體膜421的方式形成有絕緣膜425，藉由以接觸於該絕緣膜425和該氧化物半導體膜421的一部分的方式設置導電膜423來形成電阻元件420。添加有離子的氧化物半導體膜421利用與實施例2所示的第二氧化物半導體區域222同樣的方法形成。此外，絕緣膜425可以使用與閘極絕緣膜212同樣的材料形成。另外，導電膜423可以使用與源極電極及汲極電極216同樣的材料形成。如上所述藉由形成電阻元件420，可以使電阻元件中的導電膜之間的距離一定，且使電阻元件的電阻值的精度得到進一步的提高。此外，在本實施例中，在基板100上形成有基底絕緣膜102。
實施例5
在本實施例中，關於CAAC-OS膜的氧化物半導體膜的形成方法，以下說明實施例1至實施例4所使用的方法以外的方法。
首先，形成接觸於基板上的絕緣膜的第一氧化物半導體膜。將第一氧化物半導體膜設定為一原子層以上且小於或等於10nm，較佳為設定為高於或等於2nm且小於或等於5nm。
當形成第一氧化物半導體膜時，較佳將基板溫度設定為高於或等於150℃且低於或等於450℃，更佳為設定為高於或等於200℃且低於或等於350℃。由此，可以降低包含在形成的第一氧化物半導體膜中的水分(包括氫)等雜質的混入。並且，可以提高第一氧化物半導體膜的結晶性，而形成CAAC-OS膜的氧化物半導體膜。
接著，在形成第一氧化物半導體膜之後可以進行第一加熱處理。藉由該第一加熱處理可以從第一氧化物半導體膜中脫離水分(包括氫)，並且可以進一步提高結晶性。藉由進行該第一加熱處理，可以形成結晶性高的CAAC-OS膜。此外，該第一加熱處理在高於或等於200℃且小於基板的應變點，較佳為高於或等於250℃且低於或等於450℃進行。
另外，該第一加熱處理可以使用RTA(Rapid Thermal Anneal：快速熱退火)裝置。藉由使用RTA裝置，可以限於短時間內在基板的應變點以上的溫度下進行熱處理。因此，可以縮短用來形成相對於非晶區的比例結晶區的比例多的氧化物半導體膜的時間。
該第一加熱處理可以在惰性氣體氣圍下進行，典型的是，較佳在氦、氖、氬、氙、氪等稀有氣體或氮氣氣圍下 進行。此外，也可以在氧氣氣圍及減壓氣圍下進行。將處理時間設定為3分至24小時。處理時間越長，越可以形成與非晶區相比結晶比例多的氧化物半導體膜，但是較佳處理時間不超過24小時，因為超過24小時的加熱處理會導致生產率的降低。
接著，在第一氧化物半導體膜上形成第二氧化物半導體膜，來形成氧化物半導體疊層體。第二氧化物半導體膜利用與第一氧化物半導體膜同樣的方法形成。
當形成第二氧化物半導體膜時，藉由一邊進行加熱基板一邊形成膜，可以使第一氧化物半導體膜成為晶種，而使第二氧化物半導體膜結晶化。此時，當第一氧化物半導體膜和第二氧化物半導體膜由同一元素構成時，為同質磊晶生長。另外，當第一氧化物半導體膜和第二氧化物半導體膜由至少一種以上的不同元素構成時，為異質磊晶生長。
此外，也可以在形成第二氧化物半導體膜之後，進行第二加熱處理。可以利用與第一加熱處理同樣的方法進行第二加熱處理。藉由進行第二加熱處理，可以形成與非晶區相比結晶區的比例多的氧化物半導體疊層體。或者藉由進行第二加熱處理，可以使第一氧化物半導體膜成為晶種，而使第二氧化物半導體膜結晶化。此時，也可以採用第一氧化物半導體膜和第二氧化物半導體膜由同一元素構成的同質磊晶生長。或者，可以採用第一氧化物半導體膜和第二氧化物半導體膜由至少一種以上的不同元素構成的異 質磊晶生長。
利用以上方法，可以形成CAAC-OS膜的氧化物半導體膜。
實施例6
在本實施例中，使用帶圖說明對利用實施例1至實施例3所示的氧化物半導體膜的電晶體的電特性的影響。
圖9A和圖9B示出圖8所示的電晶體的A-B剖面中的能帶圖(模式圖)。注意，圖8是與實施例2所示的圖3同樣或同等的電晶體。此外，圖9B示出將源極和汲極之間的電壓設定為等電位(Vd=0V)時的情況。圖8是一種電晶體，包括：由第一氧化物半導體區域(為OS1)及一對第二氧化物半導體區域(為OS2)構成的氧化物半導體膜；以及源極電極及汲極電極(為metal)。
圖8中的電晶體的通道由OS1形成，OS1由藉由從膜中儘量去除且脫離水分(包含氫)等雜質實現高純度化，來實現本質(I型)的氧化物半導體或無限趨近於本質的氧化物半導體形成。因此，費米能階(Ef)可以到達與本質費米能階(Ei)相同的能階。
此外，圖8中的電晶體的源極區及汲極區由一對OS2形成，OS2與上述OS1相同，由利用藉由從膜中儘量去除且脫離水分(包含氫)等雜質實現高純度化，來實現本質(I型)的氧化物半導體或無限趨近於本質的氧化物半導體，且添加有選自氫或稀有氣體中至少一個的離子來產生 施體或氧缺損而形成。由此，與OS1的載子相比OS2的載子的密度高，且費米能階的位置接近導帶。
圖9A示出真空能階(為Evac)、第一氧化物半導體區域(為OS1)、第二氧化物半導體區域(為OS2)以及源極電極及汲極電極(為metal)的能帶結構的關係。在此，IP示出電離電位，Ea示出電子親和力，Eg示出能隙，Wf示出功函數。另外，Ec示出導帶的下端，Ev示出價電子帶的上端，Ef示出費米能階。此外，在各符號的末尾的記號中，1表示OS1，2表示OS2，m表示metal。在此，作為metal，假設Wf_m為4.1eV(鈦等)。
OS1是高純度化的氧化物半導體，因為其載子密度極低，所以Ef_1位於Ec及Ev的大約中心。此外，OS2是載子密度高的n型氧化物半導體，Ec_2和Ef_2大約一致。OS1及OS2所示的氧化物半導體被認為其能隙(Eg)為3.15eV，電子親和力(Ea)為4.3eV。
如圖9B所示那樣，當通道的OS1與源極區及汲極區的OS2接觸時，載子產生移動，以使費米能階趨向一致，於是，OS1及OS2的帶端彎曲。並且，當OS2與源極電極及汲極電極的metal接觸時，載子也產生移動，以使費米能階趨向一致，於是，OS2的帶端彎曲。
這樣，藉由在成為通道的OS1與成為源極電極及汲極電極的metal之間形成n型氧化物半導體的OS2，可以使氧化物半導體和金屬的接觸成為歐姆接合，且可以降低接觸電阻。其結果，可以增加電晶體的導通電流。此外， 可以減小OS1的帶端的彎曲，因此可以降低電晶體的短通道效應。
實施例7
圖10A示出構成半導體裝置的記憶元件(以下也記載為記憶體單元)的電路圖的一例。記憶體單元由將氧化物半導體之外的材料用於通道形成區域的電晶體1160以及將氧化物半導體用於通道形成區域的電晶體1162構成。
將氧化物半導體用於通道形成區域的電晶體1162可以根據實施例1及實施例2形成。
如圖10A所示那樣，電晶體1160的閘極電極與電晶體1162的源極電極和汲極電極中的一方電連接。此外，第一佈線(1st Line：也稱為源極線)與電晶體1160的源極電極電連接，第二佈線(2nd Line：也稱為位元線)與電晶體1160的汲極電極電連接。而且，第三佈線(3rd Line：也稱為第一信號線)與電晶體1162的源極電極和汲極電極中的另一者電連接，第四佈線(4th Line：也稱為第二信號線)與電晶體1162的閘極電極電連接。
氧化物半導體之外的材料，例如將單晶矽用於通道形成區域的電晶體1160可以進行充分的高速工作，因此藉由使用電晶體1160，可以高速地進行儲存內容的讀取等。將氧化物半導體用於通道形成區域的電晶體1162與電晶體1160相比，具有截止電流小的特徵。由此，藉由使 電晶體1162處於截止狀態，可以在極長時間保持電晶體1160的閘極電極的電位。
藉由有效地利用可以保持閘極電極的電位的特徵，可以如下所示那樣進行資訊的寫入、保持以及讀取。
首先，對資訊的寫入和保持進行說明。首先，藉由將第四佈線的電位設定為使電晶體1162處於導通狀態的電位，使電晶體1162處於導通狀態。由此，將第三佈線的電位施加到電晶體1160的閘極電極(寫入)。然後，藉由將第四佈線的電位設定為使電晶體1162處於截止狀態的電位，使電晶體1162處於截止狀態，而保持電晶體1160的閘極電極的電位(保持)。
因為電晶體1162的截止電流比電晶體1160的截止電流小，所以在長時間內保持電晶體1160的閘極電極的電位。例如，在電晶體1160的閘極電極的電位為使電晶體1160處於導通狀態的電位的情況下，在長時間內保持電晶體1160的導通狀態。另外，在電晶體1160的閘極電極的電位為使電晶體1160處於截止狀態的電位的情況下，在長時間內保持電晶體1160的截止狀態。
接著，對資訊的讀取進行說明。如上所述，當在電晶體1160的導通狀態或截止狀態被保持的狀態下將所定的電位(低電位)施加到第一佈線時，根據電晶體1160的導通狀態或截止狀態而第二佈線的電位成為不同。例如，在電晶體1160處於導通狀態的情況下，相對於第一佈線的電位，第二佈線的電位降低。此外，在電晶體1160處 於截止狀態的情況下，第二佈線的電位不發生變化。
如上所述，藉由在保持資訊的狀態下對第二佈線的電位和指定的電位進行比較，可以讀取資訊。
接著，對資訊的改寫進行說明。資訊的改寫與上述資訊的寫入及保持同樣地進行。就是說，藉由將第四佈線的電位設定為使電晶體1162處於導通狀態的電位，使電晶體1162處於導通狀態。由此，將第三佈線的電位(有關新資訊的電位)施加到電晶體1160的閘極電極。然後，藉由將第四佈線的電位設定為使電晶體1162處於截止狀態的電位，使電晶體1162處於截止狀態，而處於保持新的資訊的狀態。
像這樣，根據所揭示的發明的記憶體單元藉由再次進行資訊的寫入，可以直接改寫資訊。因此，不需要快閃記憶體等所需要的擦除工作，而可以抑制起因於擦除工作的工作速度的降低。換言之，實現了半導體裝置的高速工作。
此外，圖10B示出圖10A示出的記憶體單元的應用例的電路圖。
圖10B所示的記憶體單元1100包括第一佈線SL(源極線)、第二佈線BL(位元線)、第三佈線S1(第一信號線)、第四佈線S2(第二信號線)、第五佈線WL(字線)、電晶體1164(第一電晶體)、電晶體1161(第二電晶體)以及電晶體1163(第三電晶體)。電晶體1164及電晶體1163將氧化物半導體以外的材料用於通道形成 區域，電晶體1161將氧化物半導體用於通道形成區域。
這裏，電晶體1164的閘極電極與電晶體1161的源極電極和汲極電極中的一方電連接。另外，第一佈線SL與電晶體1164的源極電極電連接，電晶體1164的汲極電極與電晶體1163的源極電極電連接。並且，第二佈線BL與電晶體1163的汲極電極電連接，第三佈線S1與電晶體1161的源極電極和汲極電極中的另一者電連接，第四佈線S2和電晶體1161的閘極電極電連接，並且第五佈線WL和電晶體1163的閘極電極電連接。
以下，具體說明電路的工作。
當對記憶體單元1100進行寫入時，將第一佈線SL設定為0V，將第五佈線WL設定為0V，將第二佈線BL設定為0V，將第四佈線S2設定為2V。當寫入資料“1”時將第三佈線S1設定為2V，當寫入資料“0”時將第三佈線S1設定為0V。此時，電晶體1163處於截止狀態，電晶體1161處於導通狀態。注意，當結束寫入時，在第三佈線S1的電位變化之前，將第四佈線S2設定為0V，使電晶體1161處於截止狀態。
其結果，在寫入資料“1”之後，連接到電晶體1164的閘極電極的節點(以下，稱為節點A)的電位成為大約2V，而在寫入資料“0”之後，節點A的電位成為大約0V。根據第三佈線S1的電位節點A儲存電荷，但是電晶體1161的截止電流比將單晶矽用於通道形成區域的電晶體的截止電流小，從而電晶體1164的閘極電極的電位被 長時間地保持。
接著，當進行記憶體單元的讀取時，將第一佈線SL設定為0V，將第五佈線WL設定為2V，將第四佈線S2設定為0V，將第三佈線S1設定為0V，使連接到第二佈線BL的讀取電路處於工作狀態。此時，電晶體1163處於導通狀態，電晶體1161處於截止狀態。
在資料為“0”，即節點A為大約0V的狀態下，電晶體1164處於截止狀態，因此第二佈線BL與第一佈線SL之間的電阻成為高電阻狀態。另一方面，在資料為“1”，即節點A為大約2V的狀態下，電晶體1164處於導通狀態，因此第二佈線BL與第一佈線SL之間的電阻成為低電阻狀態。在讀取電路中可以根據記憶體單元的電阻狀態的不同而讀取資料“0”或“1”。注意，將寫入時的第二佈線BL設定為0V，但是也可以使第二佈線BL處於浮動狀態或充電到0V以上的電位。雖然在讀取時將第三佈線S1設定為0V，但是也可以使第三佈線S1處於浮動狀態或充電到0V以上的電位。
注意，資料“1”和資料“0”是為了方便起見被定義的，反之亦可。另外，上述工作電壓只是一個例子。只要以在資料為“0”時使電晶體1164處於截止狀態且在資料為“1”時使電晶體1164處於導通狀態的方式、在寫入時使電晶體1161處於導通狀態且在寫入時以外使電晶體1161處於截止狀態的方式以及在讀取時電晶體1163處於導通狀態的方式選擇工作電壓，即可。尤其是，也可以使 用週邊邏輯電路的電源電位VDD代替2V。
另外，在本實施例中，為了容易理解而說明了最小儲存單位(1位元)的記憶體單元，但是記憶體單元的結構不侷限於此。也可以藉由適當地連接多個記憶體單元而構成更高級的半導體裝置。例如，可以使用多個上述記憶體單元構成NAND型或NOR型的半導體裝置。佈線的結構也不侷限於圖10A和圖10B，而可以適當地進行改變。
圖11示出具有m×n位元的儲存容量的根據本發明的一個方式的半導體裝置的方框電路圖。
圖11所示的半導體裝置包括：m個第五佈線及第四佈線；n個第二佈線及第三佈線；將多個記憶體單元1100(1、1)至1100(m、n)配置為縱m個(列)×橫n個(行)(m、n為自然數)的矩陣形狀的記憶體單元陣列1110；以及週邊電路如第二佈線及第三佈線的驅動電路1111、第四佈線及第五佈線的驅動電路1113以及讀取電路1112。作為其他週邊電路，也可以設置有刷新電路等。
作為各記憶體單元的典型，以記憶體單元1100(i、j)為例進行說明。這裏，記憶體單元1100(i、j)(i為1以上且m以下的整數，j為1以上且n以下的整數)分別連接到第二佈線BL(j)、第三佈線S1(i)、第五佈線WL(i)、第四佈線S2(j)以及第一佈線。將第一佈線電位Vs施加到第一佈線。另外，第二佈線BL(1)至BLL(n)及第三佈線S1(1)至S1(n)分別連接到第二 佈線及第三佈線的驅動電路1111及讀取電路1112，而第五佈線WL(1)至WL(m)及第四佈線S2(1)至S2(m)分別連接到第四佈線及第五佈線的驅動電路1113。
以下，說明圖11所示的半導體裝置的工作。在本結構中，按列進行寫入及讀取。
在對第i列的記憶體單元1100(i、1)至1100(i、n)進行寫入時，將第一佈線電位Vs設定為0V，將第五佈線WL(i)設定為0V，將第二佈線BL(1)至BL(n)設定為0V，並且將第四佈線S2(i)設定為2V。此時，電晶體1161處於導通狀態。在寫入資料“1”的行中將第三佈線S1(1)至S1(n)設定為2V，而在寫入資料“0”的行中將第三佈線S1(1)至S1(n)設定為0V。另外，在資料寫入結束時，在第三佈線S1(1)至S1(n)的電位變化之前將第四佈線S2(i)設定為0V，而使電晶體1161處於截止狀態。另外，將未選擇的第五佈線WL設定為0V，並且將未選擇的第四佈線S2設定為0V。
其結果，在寫入了資料“1”的記憶體單元中，與電晶體1164的閘極電極連接的節點(以下稱為節點A)的電位成為大約2V，而在寫入了資料“0”的記憶體單元中，節點A的電位成為大約0V。另外，未選擇的記憶體單元的節點A的電位不變。
在進行第i列的記憶體單元1100(i、1)至1100(i、n)的讀取時，將第一佈線電位Vs設定為0V，將第五佈線WL(i)設定為2V，將第四佈線S2(i)設定為0V ，將第三佈線S1(1)至S1(n)設定為0V，並使連接到第二佈線BL(1)至BL(n)的讀取電路處於工作狀態。例如，在讀取電路中可以根據記憶體單元的電阻狀態的不同而讀取資料“0”或“1”。另外，將未選擇的第五佈線WL設定為0V，並且將未選擇的第四佈線設定為0V。注意，將寫入時的第二佈線BL設定為0V，但是也可以使第二佈線BL為浮動狀態或充電到0V以上的電位。雖然在讀取時將第三佈線S1設定為0V，但是也可以使第三佈線S1處於浮動狀態或充電到0V以上的電位。
注意，資料“1”和資料“0”是為了方便起見被定義的，也可以彼此交換。另外，上述工作電壓只是一個例子。只要以在資料為“0”時使電晶體1164處於截止狀態且在資料為“1”時使電晶體1164處於導通狀態的方式；在寫入時使電晶體1161處於導通狀態且在寫入以外時使電晶體1161處於截止狀態的方式；以及在讀取時使電晶體1163處於導通狀態的方式選擇工作電壓，即可。尤其是，也可以使用週邊邏輯電路的電源電位VDD代替2V。
實施例8
在本實施例中，示出具有電容器的記憶體單元的電路圖的一例。圖12A所示的記憶體單元1170包括第一佈線S1、第二佈線BL、第三佈線S1、第四佈線S2、第五佈線WL、電晶體1171(第一電晶體)、電晶體1172(第二電晶體)以及電容器1173。電晶體1171將氧化物半導 體以外的材料用於通道形成區域，電晶體1172將氧化物半導體用於通道形成區域。
這裏，電晶體1171的閘極電極、電晶體1172的源極電極和汲極電極中的一者、以及電容器1173的一電極是電連接著的。另外，第一佈線SL與電晶體1171的源極電極電連接，第二佈線BL與電晶體1171的汲極電極電連接，第三佈線S1與電晶體1172的源極電極和汲極電極中的另一者電連接，第四佈線S2與電晶體1172的閘極電極電連接，第五佈線WL與電容器1173的另一者電極電連接。
以下，具體說明電路的工作。
當對記憶體單元1170進行寫入時，將第一佈線SL設定為0V，將第五佈線WL設定為0V，將第二佈線BL設定為0V，將第四佈線S2設定為2V。當寫入資料“1”時將第三佈線S1設定為2V，將寫入資料“0”時將第三佈線S1設定為0V。此時，電晶體1172成為導通狀態。注意，當結束寫入時，在第三佈線S1的電位變化之前，將第四佈線S2設定為0V，使電晶體1172處於截止狀態。
其結果，在寫入資料“1”之後，連接到電晶體1171的閘極電極的節點(以下，稱為節點A)的電位成為大約2V，而在寫入資料“0”之後，節點A的電位成為大約0V。
當進行記憶體單元1170的讀取時，將第一佈線SL設定為0V，將第五佈線WL設定為2V，將第四佈線S2設 定為0V，將第三佈線S1設定為0V，使連接到第二佈線BL的讀取電路處於工作狀態。此時，電晶體1172成為截止狀態。
以下，說明將第五佈線WL設定為2V時的電晶體1171的狀態。用來決定電晶體1171的狀態的節點A的電位依賴於第五佈線WL-節點A之間的電容C1和電晶體1171的閘極電極-源極電極及汲極電極之間的電容C2。
雖然在讀取時將第三佈線S1設定為0V，但是也可以使第三佈線S1處於浮動狀態或充電到0V以上的電位。注意，資料“1”和資料“0”是為了方便起見被定義的，也可以彼此交換。
關於寫入時的第三佈線S1的電位，在寫入後電晶體1172處於截止狀態且在第五佈線WL的電位為0V時電晶體1171處於截止狀態的範圍內，分別選擇資料“0”或資料“1”的電位，即可。關於讀取時的第五佈線WL的電位，以在資料“0”時電晶體1171處於截止狀態而在資料“1”時電晶體1171處於導通狀態的方式選擇電位，即可。另外，電晶體1171的閾值電壓也只是一例。只要在不改變上述電晶體1171的狀態的範圍內，就可以採用任何閾值。
此外，使用圖12B說明NOR型的半導體記憶體裝置的例子，該半導體記憶體裝置使用具有第一閘極電極及第二閘極電極的選擇電晶體以及具有電容器的記憶體單元。
圖12B所示的根據本發明的一個實施例的半導體記憶 體裝置具備記憶體單元陣列，該記憶體單元陣列具有排列為i列(i是2以上的自然數)j行(j是自然數)的矩陣狀的多個記憶體單元。
圖12B所示的記憶體單元陣列包括：排列為i列(i是大於或等於3以上的自然數)j行(j是大於或等於3的自然數)的矩陣狀的多個記憶體單元1180；i個字線WL(字線WL_1至字線WL_i)；i個電容器線CL(電容器線CL_1至電容器線CL_i)；i個閘極線BGL(閘極線BGL_1至閘極線BGL_i)；j個位元線BL(位元線BL_1至位元線BL_j)；以及源極線SL。
並且，多個記憶體單元1180的每一個(也稱為記憶體單元1180(M，N)(注意，N是大於或等於1且小於或等於j的自然數，M是大於或等於1以上且小於或等於i的自然數))具備電晶體1181(M，N)、電容器1183(M，N)以及電晶體1182(M，N)。
另外，在半導體記憶體裝置中，電容器由第一電容電極、第二電容電極以及重疊於第一電容電極及第二電容電極的介電層構成。根據施加到第一電容電極及第二電容電極之間的電壓，電容器儲存電荷。
電晶體1181(M，N)是N通道型電晶體，且具有源極電極、汲極電極、第一閘極電極以及第二閘極電極。另外，在本實施例的半導體記憶體裝置中，電晶體1181也可以不一定是N通道型電晶體。
電晶體1181(M，N)的源極電極和汲極電極中的一 方連接到位元線BL_N，電晶體1181(M，N)的第一閘極電極連接到字線WL_M，電晶體1181(M，N)的第二閘極電極連接到閘極線BGL_M。藉由採用電晶體1181(M，N)的源極電極和汲極電極中的一者連接到位元線BL_N的結構，可以按每記憶體單元選擇性地讀取資料。
在記憶體單元1180(M，N)中，電晶體1181(M，N)具有選擇電晶體的功能。
作為電晶體1181(M，N)，可以使用將氧化物半導體用作通道形成區域的電晶體。
電晶體1182(M，N)是P通道型電晶體。此外，在本實施例的半導體記憶體裝置中，電晶體1182也可以不一定是P通道型電晶體。
電晶體1182(M，N)的源極電極和汲極電極中的一者連接到源極線SL，電晶體1182(M，N)的源極電極和汲極電極中的另一者連接到位元線BL_N，電晶體1182(M，N)的閘極電極連接到電晶體1181(M，N)的源極電極和汲極電極中的另一者。
在記憶體單元1180(M，N)中，電晶體1182(M，N)具有輸出電晶體的功能。作為電晶體1182(M，N)，例如可以使用將單晶矽用於通道形成區域的電晶體。
電容器1183(M，N)的第一電容電極連接到電容器線CL_M，電容器1183(M，N)的第二電容電極連接到電晶體1181(M，N)的源極電極和汲極電極中的另一者。此外，電容器1183(M，N)具有儲存電容的功能。
字線WL_1至字線WL_i的每一個的電壓例如被使用解碼器的驅動電路控制。
位元線BL_1至位元線BL_j的每一個的電壓例如被使用解碼器的驅動電路控制。
電容器線CL_1至電容器線CL_i的每一個的電壓例如被使用解碼器的驅動電路控制。
閘極線BGL_1至閘極線BGL_i的每一個的電壓例如被閘極線驅動電路控制。
閘極線驅動電路，例如由具有二極體及第一電容電極電連接到二極體的陽極及閘極線BGL的電容器的電路構成。
藉由調整電晶體1181的第二閘極電極的電壓，可以調整電晶體1181的閾值電壓。從而，可以調整具有選擇電晶體的功能的電晶體1181的閾值電壓，而可以儘量降低在截止狀態下流過電晶體1181的源極電極和汲極電極之間的電流。因此，可以延長儲存電路中的資料的保持期間。此外，因為與現有的半導體裝置相比可以降低資料的寫入及讀取所需要的電壓，所以可以降低耗電量。
實施例9
在本實施例中，參照圖13A和圖13B對使用上述實施例所示的電晶體的半導體裝置的例子進行說明。
圖13A示出相當於所謂的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)的結構的半導體 裝置的一例。圖13A所示的記憶體單元陣列1120具有將多個記憶體單元1130排列為矩陣狀的結構。另外，記憶體單元陣列1120具有m個第一佈線和n個第二佈線。另外，在本實施例中，將第一佈線稱為位元線BL，將第二佈線稱為字線WL。
記憶體單元1130包括電晶體1131和電容器1132。電晶體1131的閘極電極與第一佈線(字線WL)連接。另外，電晶體1131的源極電極和汲極電極中的一者與第二佈線(位元線BL)連接，電晶體1131的源極電極和汲極電極中的另一者與電容器的電極的一者連接。另外，電容器的電極的另一者與電容器線CL連接，而被施加指定的電位。作為電晶體1131，應用上述實施例所示的電晶體。
上述實施例所示的將氧化物半導體用於通道形成區域的電晶體具有其截止電流比將單晶矽用於通道形成區域的電晶體的截止電流小的特徵。因此，當將該電晶體應用於被識別為所謂的DRAM的圖13A所示的半導體裝置時，可以得到實質上的非揮發性記憶體。
圖13B示出相當於所謂的SRAM(Static Random Access Memory：靜態隨機存取記憶體)的結構的半導體裝置的一個例子。圖13B所示的記憶體單元陣列1140可以具有將多個記憶體單元1150排列為矩陣狀的結構。另外，記憶體單元陣列1140具有多個第一佈線(字線WL)、多個第二佈線(位元線BL)以及多個第三佈線(反 轉位元線/BL)。
記憶體單元1150包括第一電晶體1151、第二電晶體1152、第三電晶體1153、第四電晶體1154、第五電晶體1155以及第六電晶體1156。第一電晶體1151和第二電晶體1152具有選擇電晶體的功能。另外，第三電晶體1153和第四電晶體1154中的一者是n通道型電晶體(這裏，是第四電晶體1154)，另一者是p通道型電晶體(這裏，是第三電晶體1153)。就是說，第三電晶體1153和第四電晶體1154構成CMOS電路。與此同樣，第五電晶體1155和第六電晶體1156構成CMOS電路。
第一電晶體1151、第二電晶體1152、第四電晶體1154以及第六電晶體1156是n通道型電晶體，可以應用上述實施例所示的電晶體。第三電晶體1153和第五電晶體1155是p通道型電晶體，並將氧化物半導體以外的材料(例如，單晶矽等)用於通道形成區域。
本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而實施。
實施例10
可以至少在其一部分使用將氧化物半導體用於通道形成區域的電晶體來構成CPU(Central Processing Unit)。
圖14A是示出CPU的具體結構的塊圖。圖14A所示的CPU在基板1190上包括：算術邏輯單元( ALU：Arithmetic logic unit)1191；ALU控制器1192；指令解碼器1193；中斷控制器1194；時序控制器1195；暫存器1196；暫存器控制器1197；匯流排介面(匯流排I/F)1198；可改寫的ROM 1199；以及ROM介面(ROM I/F)1189。作為基板1190，使用半導體基板、SOI基板及玻璃基板。ROM 1199和ROM I/F 1189可以設置在另一晶片上。當然，圖14A所示的CPU只是將其結構簡化而示出的一例，並且實際上的CPU根據其用途具有多種結構。
藉由匯流排介面1198輸入到CPU的指令輸入到指令解碼器1193且被進行解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197和時序控制器1195。
根據被解碼的指令，ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195進行各種控制。明確地說，ALU控制器1192產生用來控制ALU1191的工作的信號。另外，當CPU在執行程式時，中斷控制器1194根據其優先度或掩模狀態而判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求，且處理該要求。暫存器控制器1197產生暫存器1196的位址，並根據CPU的狀態進行從暫存器1196的讀取或對暫存器1196的寫入。
另外，時序控制器1195產生控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具備根據基準時脈信號CLK1產生內部時脈信號 CLK2的內部時脈產生部，將時脈信號CLK2供應到上述各種電路。
在圖14A所示的CPU中，在暫存器1196中設置有記憶元件。作為暫存器1196中的記憶元件，可以使用實施例7中記載的記憶元件。
在圖14A所示的CPU中，暫存器控制器1197根據來自ALU1191的指示，進行暫存器1196中的保持工作的選擇。就是說，在暫存器1196所具有的記憶元件中，選擇利用相轉換元件進行資料的保持還是利用電容器進行資料的保持。當選擇利用相轉換元件進行資料的保持時，進行對暫存器1196中的記憶元件的電源電壓的供應。當選擇利用電容器進行資料保持時，進行對電容器的資料改寫，而可以停止對暫存器1196中的記憶元件的電源電壓的供應。
如圖14B或圖14C所示那樣，藉由在記憶元件群與被供應有電源電位VDD或電源電位VSS的節點之間設置切換元件，可以使電源停止。以下說明圖14B及圖14C的電路。
在圖14B及圖14C中示出儲存電路的結構一例，其中控制對記憶元件的電源電位的供應的切換元件包括將氧化物半導體用於通道形成區域的電晶體。
圖14B所示的記憶體裝置包括切換元件1141以及具有多個記憶元件1142的記憶元件群1143。明確地說，作為各記憶元件1142，可以使用記載在實施例7中的記憶 元件。藉由切換元件1141，高電平的電源電位VDD供應到記憶元件群1143所具有的各記憶元件1142。並且，信號IN的電位和低電平的電源電位VSS的電位供應到記憶元件群1143所具有的各記憶元件1142。
在圖14B中，作為切換元件1141，使用將氧化物半導體用作通道形成區域的電晶體，該電晶體的開關受控於供應到其閘極電極的信號SigA。
此外，在圖14B中，示出切換元件1141只有一個電晶體的結構，但是沒有特別的限制，也可以具有多個電晶體。當切換元件1141具有多個用作切換元件的電晶體時，既可以將上述多個電晶體並聯，又可以將上述多個電晶體串聯，還可以組合並聯和串聯。
此外，在圖14B中，藉由切換元件1141控制對記憶元件群1143所具有的各記憶元件1142的高電平的電源電位VDD的供應，但是也可以藉由切換元件1141控制低電平電源電位VSS的供應。
另外，圖14C示出記憶體裝置的一例，其中藉由切換元件1141低電平的電源電位VSS供應到記憶元件群1143所具有的各記憶元件1142。藉由切換元件1141可以控制對記憶元件群1143所具有的各記憶元件1142的低電平的電源電位VSS的供應。
在記憶元件群與被施加電源電位VDD或電源電位VSS的節點之間設置切換元件，當暫時停止CPU的工作，停止電源電壓的供應時也可以保持資料，且可以降低耗 電量。明確地說，例如，在個人電腦的使用者停止對鍵盤等輸入裝置輸入資訊的期間中也可以停止CPU的工作，由此可以降低耗電量。
在此，以CPU為例進行了說明，但是也可以應用於DSP(Digital Signal Processor：數位信號處理器)、定制LSI、FPGA(Field Programmable Gate Array：現場可編程閘陣列)等的LSI。
本實施例可以與上述實施例適當地組合而實施。
100‧‧‧基板
102‧‧‧基底絕緣膜
112‧‧‧閘極絕緣膜
114‧‧‧閘極電極
116‧‧‧佈線
122‧‧‧氧化物半導體區域
124‧‧‧層間絕緣膜
126‧‧‧氧化物半導體區域
130‧‧‧接觸孔
140‧‧‧氧化物半導體膜
150‧‧‧離子
151‧‧‧電晶體
152‧‧‧電晶體
153‧‧‧電晶體
190‧‧‧氧化物半導體膜
212‧‧‧閘極絕緣膜
214‧‧‧閘極電極
216‧‧‧汲極電極
222‧‧‧氧化物半導體區域
224‧‧‧層間絕緣膜
226‧‧‧氧化物半導體區域
240‧‧‧氧化物半導體膜
290‧‧‧氧化物半導體膜
312‧‧‧閘極絕緣膜
314‧‧‧閘極電極
316‧‧‧汲極電極
319‧‧‧絕緣膜
322‧‧‧氧化物半導體區域
324‧‧‧層間絕緣膜
326‧‧‧氧化物半導體區域
340‧‧‧氧化物半導體膜
390‧‧‧氧化物半導體膜
401‧‧‧氧化物半導體膜
403‧‧‧導電膜
410‧‧‧電阻元件
420‧‧‧電阻元件
421‧‧‧氧化物半導體膜
423‧‧‧導電膜
425‧‧‧絕緣膜
1100‧‧‧記憶體單元
1110‧‧‧記憶體單元陣列
1111‧‧‧佈線驅動電路
1112‧‧‧電路
1113‧‧‧佈線驅動電路
1120‧‧‧記憶體單元陣列
1130‧‧‧記憶體單元
1131‧‧‧電晶體
1132‧‧‧電容器
1140‧‧‧記憶體單元陣列
1141‧‧‧切換元件
1142‧‧‧記憶元件
1143‧‧‧記憶元件群
1150‧‧‧記憶體單元
1151‧‧‧電晶體
1152‧‧‧電晶體
1153‧‧‧電晶體
1154‧‧‧電晶體
1155‧‧‧電晶體
1156‧‧‧電晶體
1160‧‧‧電晶體
1161‧‧‧電晶體
1162‧‧‧電晶體
1163‧‧‧電晶體
1164‧‧‧電晶體
1170‧‧‧記憶體單元
1171‧‧‧電晶體
1172‧‧‧電晶體
1173‧‧‧電容器
1180‧‧‧記憶體單元
1181‧‧‧電晶體
1182‧‧‧電晶體
1183‧‧‧電容器
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
在圖式中：圖1A至圖1C是示出本發明的一個實施例的半導體裝置的一例的頂視圖及剖面圖；圖2A至圖2D是示出本發明的一個實施例的半導體裝置的製造製程的一例的剖面圖；圖3是示出本發明的一個實施例的半導體裝置的一例的剖面圖；圖4A至圖4D是示出本發明的一個實施例的半導體裝置的製造製程的一例的剖面圖；圖5是示出本發明的一個實施例的半導體裝置的一例的剖面圖；圖6A至圖6D是示出本發明的一個實施例的半導體裝置的製造製程的一例的剖面圖；圖7A和圖7B是示出本發明的一個實施例的半導體 裝置的一例的剖面圖；圖8是示出本發明的一個實施例的半導體裝置的一例的剖面圖；圖9A和圖9B是說明氧化物半導體及金屬材料的帶結構的圖；圖10A和圖10B是示出本發明的一個實施例的電路圖的一例；圖11是示出本發明的一個實施例的電路圖的一例；圖12A和圖12B是示出本發明的一個實施例的電路圖的一例；圖13A和圖13B是示出本發明的一個實施例的電路圖的一例；圖14A至圖14C是示出CPU的具體例子的塊圖及其一部分的電路圖。
112‧‧‧閘極絕緣膜
114‧‧‧閘極電極
116‧‧‧佈線
124‧‧‧層間絕緣膜
130‧‧‧接觸孔

Claims (13)

  1. 一種半導體裝置，包括：基板；第一絕緣膜，在該基板之上；閘極電極，在該第一絕緣膜之上；閘極絕緣膜，在該閘極電極之上；氧化物半導體膜，在該閘極絕緣膜之上，該氧化物半導體膜包括第一氧化物半導體區域及一對第二氧化物半導體區域；源極電極及汲極電極，在該氧化物半導體膜之上；第二絕緣膜，在該氧化物半導體膜之上且在該源極電極與該汲極電極之間；以及第三絕緣膜，在該源極電極、該氧化物半導體膜、該第二絕緣膜及該汲極電極之上，其中，該氧化物半導體膜包括銦、鎵及鋅，其中，該第一氧化物半導體區域係於該一對第二氧化物半導體區域之間，其中，該第一氧化物半導體區域包括c軸配向的結晶區，其中，該第二絕緣膜與該第一氧化物半導體區域重疊，其中，該第三絕緣膜與該對第二氧化物半導體區域的每一上表面接觸，其中，該閘極電極的一端緣與該源極電極及該汲極電 極的端緣彼此重疊，且其中，該源極電極及該汲極電極的該等端緣與該第一氧化物半導體區域彼此不重疊。
  2. 根據申請專利範圍第1項之半導體裝置，其中，該對第二氧化物半導體區域的每一者為非晶區。
  3. 一種半導體裝置，包括：氧化物半導體膜，在絕緣表面上，該氧化物半導體膜包括第一氧化物半導體區域及一對第二氧化物半導體區域；閘極電極，鄰接該氧化物半導體膜；以及源極電極及汲極電極，在該氧化物半導體膜之上，其中，該氧化物半導體膜包括銦、鎵及鋅，其中，該第一氧化物半導體區域係於該對第二氧化物半導體區域之間，其中，該第一氧化物半導體區域包括c軸配向的結晶區，其中，該閘極電極的一端緣與該源極電極及該汲極電極的端緣彼此重疊，且其中，該源極電極及該汲極電極的該等端緣與該第一氧化物半導體區域彼此不重疊。
  4. 根據申請專利範圍第1或3項之半導體裝置，其中，該一對第二氧化物半導體區域作為源極區及汲極區，且其中該第一氧化物半導體區域作為通道區。
  5. 根據申請專利範圍第1或3項之半導體裝置，其中，該一對第二氧化物半導體區域的每一個包含選自稀有氣體或氫中的至少一種元素。
  6. 根據申請專利範圍第5項之半導體裝置，其中，選自稀有氣體或氫的至少一種元素的濃度為高於或等於5×1018atoms/cm3且低於或等於1×1022atoms/cm3。
  7. 一種半導體裝置的製造方法，包括如下步驟：在絕緣表面之上形成氧化物半導體膜；對該氧化物半導體膜進行加熱處理，其中該加熱的氧化物半導體膜具有c軸配向的結晶區；形成覆蓋該氧化物半導體膜之一側表面的閘極絕緣膜；在該閘極絕緣膜之上形成閘極電極；以及使用該閘極電極為掩模對該氧化物半導體膜添加離子以便設置於一對第二氧化物半導體區域之間的第一氧化物半導體區域和該對第二氧化物半導體區域形成於該氧化物半導體膜中。
  8. 根據申請專利範圍第7項之半導體裝置的製造方法，其中，該一對第二氧化物半導體區域作為源極區及汲極區，並且該第一氧化物半導體區域作為通道區。
  9. 根據申請專利範圍第7項之半導體裝置的製造方法，其中，該氧化物半導體膜包含選自In、Ga、Sn和Zn中的至少兩種以上的元素。
  10. 根據申請專利範圍第7項之半導體裝置的製造方 法，其中，該等離子的每一者是選自稀有氣體或氫中的至少一種的元素。
  11. 根據申請專利範圍第10項之半導體裝置的製造方法，其中，該等離子的濃度為高於或等於5×1018atoms/cm3且低於或等於1×1022atoms/cm3。
  12. 根據申請專利範圍第7項之半導體裝置的製造方法，其中，該閘極電極與該第一氧化物半導體區域重疊且不與該對第二氧化物半導體區域重疊。
  13. 根據申請專利範圍第7項之半導體裝置的製造方法，還包括如下步驟：在形成該氧化物半導體膜之前在該絕緣表面上形成源極電極和汲極電極，其中，該氧化物半導體膜形成在該絕緣表面、該源極電極及該汲極電極上。
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