TWI553860B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明係有關於設有包含例如電晶體等半導體元件的電路之半導體裝置。舉例而言，本發明係有關於安裝在電源電路上的電力裝置；包含記憶體、閘流體、轉換器、影像感測器等等的半導體積體電路；以及，電子裝置，在電子裝置上安裝有液晶顯示面板、包含發光元件的發光顯示裝置等為代表的電光裝置作為元件。然而，本發明係有關半導體裝置中所使用的氧化物。
在本說明書中，半導體裝置通常意指能夠藉由利用半導體特徵而起作用的裝置；電光裝置、發光顯示裝置、半導體電路、及電子裝置都被包含於半導體裝置的類別中。
如同液晶顯示裝置中典型上可見般，使用非晶矽、多晶矽、等等，製造很多形成於玻璃基板之上的電晶體等等。雖然使用非晶矽製造的電晶體具有低的場效遷移率，但是，其可以形成在較大的玻璃基板之上。另一方面，雖然使用多晶矽所製造的電晶體具有高的場效遷移率，但是其不適合被形成在較大的玻璃基板之上。
除了使用矽製造的電晶體之外，近年來，使用氧化物半導體製造電晶體且將其應用至電子裝置或光學裝置的技術受到注目。舉例而言，日本專利文獻1及專利文獻2揭示使用氧化鋅或以In-Ga-Zn-O為基礎的氧化物作為氧化 物半導體來製造電晶體及電晶體用作為顯示裝置的像素的切換元件等等之技術。
〔專利文獻〕
〔專利文獻1〕日本公告專利申請號2007-123861
〔專利文獻2〕日本公告專利申請號2007-096055
目的在於藉由授予電晶體穩定的電特徵以製造高度可靠的半導體裝置，在所述電晶體中，以氧化物半導體膜使用於通道區。
本發明的實施例之技術思想在於以含有p型氧化物半導體材料的n型氧化物半導體膜使用於電晶體的通道區。
一般而言，在氧化物半導體膜中氧缺乏(oxygen deficiency)的部份用作為施體且造成電子的釋出，電子是載子。因此，以氧化物半導體膜使用於電晶體的通道區可能因氧缺乏而造成電晶體的臨界電壓在負方向上偏移。為了防止電晶體的臨界電壓在負方向上偏移，需要形成不會造成氧缺乏的氧化物半導體膜。但是，在形成氧化物半導體膜之後執行的熱處理中或是在未覆蓋的氧化物半導體膜曝露於降壓氛圍中時，也難以抑制微量的氧釋出。在氧化物半導體膜中即使微量的氧缺乏仍會造成電晶體的臨界電壓在負方向上偏移；因此，即使上述微量氧的釋出仍會造成半導體裝置故障。
因此，期望降低氧化物半導體膜中非有意地產生的載子。具體而言，p型氧化物半導體材料含於n型氧化物半導體膜中，因而降低非有意地產生在氧化物半導體膜中的載子。這是因為非有意地產生在n型氧化物半導體膜中的電子與p型氧化物半導體材料中產生的電洞再結合而消失。因此，能夠降低氧化物半導體膜中非有意產生的載子。亦即，根據本發明的實施例，能夠抑制電晶體的臨界電壓在負方向上的偏移。此外，藉由調整包含於n型氧化物半導體膜中的p型氧化物半導體材料的量，能夠控制電晶體的臨界電壓。此外，在p型氧化物半導體材料中氧與另一個元素之間的鍵能量高於n型氧化物半導體材料中的氧與另一個元素之間的鍵能量之情況中，當p型氧化物半導體材料被包含於n型氧化物半導體膜中時，能夠抑制n型氧化物半導體膜中的氧釋出。
舉例而言，當形成n型氧化物半導體膜時，混合p型氧化物半導體材料，因而p型氧化物半導體材料被包含於n型氧化物半導體膜中。具體而言，採用下述方法：n型氧化物半導體材料及p型氧化物半導體材料相混合並被烘烤，以形成濺射靶材，並且，使用濺射靶材以形成含有p型氧化物半導體材料的n型氧化物半導體膜。或者，可以採用下述方法：適當量的p型氧化物半導體材料的燒結體置於n型氧化物半導體材料靶材的表面上，並且，以共濺射法，形成含有p型氧化物半導體材料的n型氧化物半導體膜。此時，p型氧化物半導體材料的燒結體較佳置於電 場收歛之n型氧化物半導體濺射靶材的區域(產生腐蝕的區域)上，在此情況中，p型氧化物半導體材料有效率地含於n型氧化物半導體膜中。此外，替代地，可以執行使用n型氧化物半導體材料靶材及p型氧化物半導體材料靶材的多濺射法。
此外，除了p型氧化物半導體材料之外，例如氧化矽或氧化鍺等絕緣材料可以被包含於n型氧化物半導體膜中。絕緣材料可以被預先地混合於n型氧化物半導體材料或p型氧化物半導體材料中，或者，以類似於p型氧化物半導體材料被包含於n型氧化物半導體膜中的情況之方法，含有絕緣材料。在絕緣材料中的氧與另一個元素之間的鍵能量高於n型氧化物半導體材料中氧與另一個元素之間的鍵能量之情況中，當絕緣材料被包含於n型氧化物半導體膜時，能夠抑制從n型氧化物半導體膜釋出的氧。
根據本發明的實施例，能夠提供適用於包含在電晶體、二極體、等等中的材料。
此外，藉由授予電晶體穩定的電特徵，能夠製造高度可靠度的半導體裝置，在所述電晶體中，氧化物半導體膜被使用於通道區的電晶體。
於下，將參考附圖，詳述本發明的實施例及實例。但是，本發明不限於下述說明，並且，習於此技藝者清楚可知，可以以各種方式來修改此處所揭示的模式及細節。因 此，本發明不應被解釋成侷限於下述實施例及實例的說明。在參考圖式說明本發明的結構時，在不同圖式中共同使用相同的代號表示相同的部份。注意，相同的斜線圖案應用至類似部份，且在某些情況中，類似的部份未以代號來表示。
在說明本發明之前，將簡要地說明本說明書中使用的術語。首先，在本說明書中，電晶體的源極和汲極的其中之一稱為汲極，而另一者稱為源極。也就是說，他們不可以僅憑電位位準而被區別。因此，在此說明書中被稱為源極的部分可被替換地稱為汲極。
此外，在很多情況中，電壓意指預定電位與參考電位(例如，接地電位或源極電位)之間的電位差。因此，電壓也能被稱為電位。
此外，即使在本說明書中寫成「被連接」時，仍然有真實電路中無實體連接且僅有佈線延伸的情況。
注意，在本說明書中，為了方便起見，使用例如「第一」及「第二」等序數，且這些序數並非代表步驟的次序或是層的堆疊次序。此外，本說明書中的序數並非代表指明本發明之特別名稱。
(實施例1)
在本實施例中，將參考圖1A至1C，說明根據本發明的實施例的電晶體之實例。
圖1A是電晶體的上視圖。沿著圖1A中的虛線A-B 之剖面及沿著圖1A中的虛線C-D之剖面分別對應於圖1B中的剖面A-B及圖1C中的剖面C-D。
此處，將詳述圖1B中的剖面A-B。
圖1B中所示的電晶體包含在基板100之上的閘極電極104、覆蓋閘極電極104的閘極絕緣膜112、在閘極電極104之上而以閘極絕緣膜112介於其間的氧化物半導體膜106、在氧化物半導體膜106之上且部份地接觸氧化物半導體膜106的一對電極116、以及覆蓋閘極絕緣膜112、氧化物半導體膜106、及該對電極116之層間絕緣膜118。
對於基板100並無特別限定，只要具有至少能夠耐受稍後所執行的熱處理之抗熱性即可。舉例而言，可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板、等等以作為基板100。或者，可以使用矽、碳化矽、等等製成的單晶半導體基板或多晶半導體基板、矽鍺等製成的化合物半導體基板、SOI(絕緣體上的矽)基板、等等。又或者，可以使用又設有半導體元件的任何這些基板作為基板100。
可以替代地使用可撓基板作為基板100。在該情況中，電晶體被直接形成於可撓基板之上。注意，關於用以在可撓基板之上形成電晶體的方法，也有一種方法，其中，在使用非可撓基板作為基板100及電晶體形成於其之上之後，將電晶體與基板分離及轉移至可撓基板。在該情況中，分離層較佳被設於基板100與電晶體之間。
使用下述材料的其中之一或更多，將閘極電極104形成為具有單層結構或是堆疊層結構：鋁(Al)、鈦(Ti)、鉻(Cr)、鈷(Co)、鎳(Ni)、銅(Cu)、釔(Y)、鋯(Zr)、鉬(Mo)、銀(Ag)、鉭(Ta)、及鎢(W)、任何這些元素的氮化物、任何這些元素的氧化物、以任何這些元素的合金。氧化物可以含有高於或等於5×1019cm-3且低於或等於20原子%的氮，較佳地，高於或等於1×1020cm-3且低於或等於7原子%的氮。舉例而言，使用含有高於或等於1×1020cm-3且低於或等於7原子%的氮且也含有In、Ga、及Zn的氧化物。在以氧化物膜用於閘極電極104的情況中，由於氧化物膜比金屬膜具有更高的抗熱性，所以，較佳的是使用氧化物膜及片電阻低於或等於10Ω/sq的低電阻膜之堆疊層結構，以降低閘極電極104的電阻。在此情況中，閘極電極104被形成而使得氧化物膜係設於閘極絕緣膜112側上。
氧化物半導體膜106是含有p型氧化物半導體材料的n型氧化物半導體膜或是含有例如氧化矽或氧化鍺等絕緣材料及p型氧化物半導體材料的n型氧化物半導體膜。藉由調整上述材料的混合比例，能夠控制電晶體的臨界電壓。
舉例而言，選自In、Ga、Zn、及Sn的二或多種元素可以被使用作為n型氧化物半導體膜的材料。
舉例而言，對於n型氧化物半導體膜，可以使用例如以In-Sn-Ga-Zn-O為基礎的材料等四成分金屬氧化物；例 如以In-Ga-Zn-O為基礎的材料、以In-Sn-Zn-O為基礎的材料、以In-Al-Zn-O為基礎的材料、以Sn-Ga-Zn-O為基礎的材料、以Al-Ga-Zn-O為基礎的材料、或以Sn-Al-Zn-O為基礎的材料等三成分金屬氧化物；例如以In-Zn-O為基礎的材料、以Sn-Zn-O為基礎的材料、以Al-Zn-O為基礎的材料、以Zn-Mg-O為基礎的材料、以Sn-Mg-O為基礎的材料、以In-Mg-O為基礎的材料、或以In-Ga-O為基礎的材料等二成份金屬氧化物；以In-O為基礎的材料；以Sn-O為基礎的材料；以Zn-O為基礎的材料；等等。此處，舉例而言，In-Ga-Zn-O為基礎的氧化物意指含有銦(In)、鎵(Ga)、及鋅(Zn)的氧化物，且對於原子比例無特別限定。此外，以In-Ga-Zn為基礎的材料可以含有In、Ga、及Zn以外的金屬元素。注意，氧量較佳超過氧化物半導體膜中的化學計量比例。當氧量超過化學計量比例時，能夠抑制導因於氧化物半導體膜中的氧缺乏之載子產生。
在以In-Zn-O為基礎的材料被使用於氧化物半導體膜的情況中，設定原子比例以致於In/Zn在0.5至50的範圍中，較佳為1至20，更佳為3至15。當In對Zn的原子比例在上述範圍中時，能夠增進電晶體的場效遷移率。此處，當化合物的原子比例是In：Zn：O=X：Y：Z時，滿足Z>1.5 X+Y的關係。
此外，可以使用以InMO3(ZnO)m(m>0)表示的材料以使用於n型氧化物半導體膜。此處，M代表選自Ga、 Al、Mn、及Co的其中之一或更多金屬元素。舉例而言，M可為Ga、Ga及Al、Ga及Mn、Ga及Co、等等。
關於p型氧化物半導體材料，舉例而言，可以使用含有Ni、La、Sr、Nd、Na、及Cu中任意者的材料。具體而言，可以使用以Ni-O為基礎的材料、以Cu-O為基礎的材料、以La-Ni-O為基礎的材料、以Nd-Ni-O為基礎的材料、以Sr-Cu-O為基礎的材料、以La-Cu-O為基礎的材料、等等。注意，p型氧化物半導體材料不限於上述材料，且可以使用任何具有p型半導體特性的材料。取代p型氧化物半導體材料，可以使用p型非氧化物半導體材料。當含有的金屬與氧的鍵能量高於與In和Zn的鍵能量之金屬的p型氧化物半導體材料被包含於n型氧化物半導體膜中時，能夠抑制從n型氧化物半導體膜釋出氧。
此時，當p型氧化物半導體的比例太低時，臨界電壓幾乎不改變。此外，當p型氧化物半導體的比例太高時，主載子的電子量減少；因此，可能無法取得電晶體特徵。因此，p型氧化物半導體的比例需要在適當的範圍中。
注意，氧化矽中的氧與矽之間的鍵能量以及氧化鍺中氧與鍺之間的鍵能量太高。因此，當例如氧化矽或氧化鍺等絕緣材料含於n型氧化物半導體膜中時，能夠抑制氧自n型氧化物半導體膜的釋出。在n型氧化物半導體膜包含容易晶化的材料之情況中，在n型氧化物半導體膜中混合絕緣材料能夠抑制n型氧化物半導體膜的晶化。但是，當含有的絕緣材料的比例太低時，上述效果變差。此外，當 含有的絕緣材料之比例太高時，可以降低電晶體的場效遷移率。因此，混合的絕緣材料之比例需要在適當的範圍中。
假設n型氧化物半導體、p型氧化物半導體、及絕緣體的混合比例(原子比例)為X：Y：Z時，Y/(X+Y)大於或等於0.0001且小於或等於0.15，並且，Z/(X+Y+Z)大於或等於0.01且小於或等於0.3。較佳地，Y/(X+Y)大於或等於0.01且小於或等於0.05，以及，Z/(X+Y+Z)大於或等於0.01且小於或等於0.2。注意，Z也可以為0。
氧化物半導體膜106可以在單晶狀態、多結晶(也稱為多晶)狀態、非晶狀態、等狀態中。
氧化物半導體膜106較佳的是c軸對齊結晶氧化物半導體(CAAC-OS)膜。
CAAC-OS膜不完全是單晶的，也不完全是非晶的。CAAC-OS膜是具有晶體一非晶混合相結構的氧化物半導體膜，其中，晶體包含於非晶相中。注意，在大部份的情況中，晶體部份適合在一邊長小於100 nm的立方體內部。從穿透式電子顯微鏡(TEM)取得的觀測影像中，CAAC-OS膜中的非晶部份與晶體部份之間的邊界並不清楚。此外，藉由TEM，未發現CAAC-OS膜中的晶粒邊界。因此，在CAAC-OS膜中，能夠抑制導因於晶粒邊界的電子遷移率的降低。
在包含於CAAC-OS膜中的每一個晶體部份中，c軸 對齊於與CAAC-OS膜的表面之法線向量、或是CAAC-OS膜形成處的表面之法線向量相平行的方向，形成從垂直於a-b平面的方向觀視為三角形或六角形的原子配置，並且當從垂直於c軸的方向觀視時，金屬原子以層疊方式配置或是金屬原子與氧原子以層疊方式配置。注意，在晶體部份中，一個晶體部份的a-軸與b-軸的方向與另一個晶體部份不同。在本說明書中，簡要的術語「垂直」包含從85°至95°的範圍。此外，簡要的術語「平行」含從-5°至5°的範圍。
在CAAC-OS膜中，晶體部份的分佈不一定是均勻的。舉例而言，在CAAC-OS膜的形成製程中，在從氧化物半導體膜的表面側開始晶體生長時，在氧化物半導體膜的表面之附近中晶體部份的比例高於某些情況中有氧化物半導體膜形成的表面之附近中的晶體部份的比例。此外，當雜質添加至CAAC-OS膜時，在某些情況中，在添加雜質的區域中之晶體部份變成非晶的。
由於包含在CAAS-OS膜中的晶體部份的c軸對齊於與CAAC-OS膜的表面之法線向量、或是CAAC-OS膜形成處的表面之法線向量相平行的方向，所以，c軸的方向可以視CAAC-OS膜的形狀(CAAC-OS膜形成處的表面之剖面形狀或是CAAC-OS膜的表面之剖面形狀)而彼此不同。注意，當形成CAAC-OS膜時，晶體部份的c軸方向是與CAAC-OS膜的表面之法線向量、或是CAAC-OS膜形成處的表面之法線向量相平行的方向。藉由膜形成或是執行 例如膜形成後的熱處理等晶化處理，以形成晶體部份。
藉由在電晶體中使用CAAC-OS膜，能減少導因於可見光或紫外光的電晶體電特徵變化。因此，電晶體具有高可靠度。
舉例而言，使用選自氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化釔、氧化鋯、等等的其中之一或更多，將閘極絕緣膜112及層間絕緣膜118均形成為具有堆疊層結構或單層結構。舉例而言，以熱氧化法、CVD法、(例如，電漿CVD法或熱CVD法)、濺射法、等等，形成閘極絕緣膜112及層間絕緣膜118。注意，舉例而言，在以熱氧化法形成氧化矽膜的情況中，形成矽膜及使其受到熱氧化處理。使用非晶矽膜或結晶矽膜以形成矽膜。可以使用藉由熱處理以將氧自其中釋出的膜，以作為閘極絕緣膜112及層間絕緣膜118。藉由使用藉由熱處理而將氧釋出的此膜，能修復氧化物半導體膜106中產生的缺陷，以及抑制電晶體的電特徵劣化。
在本說明書中，氧氮化矽意指含有的氧比氮更多的物質，舉例而言，氧氮化矽含有濃度分別為高於或等於50原子%且低於或等於70原子%、高於或等於0.5原子%且低於或等於15原子%、高於或等於25原子%且低於或等於35原子%、以及高於或等於0原子%且低於或等於10原子%之氧、氮、矽、及氫。此外，氮氧化矽意指含有的氮比氧更多的物質，舉例而言，氮氧化矽含有濃度分別為高於或等於5原子%且低於或等於30原子%、高於或等於 20原子%且低於或等於55原子%、高於或等於25原子%且低於或等於35原子%、以及高於或等於10原子%且低於或等於25原子%之氧、氮、矽、及氫。注意，上述情況是使用拉塞福背向散射光譜法(RBS)及氫前向散射(HFS)以執行測量的情況中之範圍。此外，構成元素的總百分比不超過100原子%。
在閘極電極104及/或該對電極116的材料擴散至氧化物半導體膜106中而不利地影響電晶體特徵的情況中，可以使用閘極電極104及/或該對電極116的材料之擴散係數低的絕緣膜作閘極絕緣膜112及層間絕緣膜118。層間絕緣膜118用作為氧化物半導體膜106的保護膜。
藉由熱處理以釋出氧意指轉換成氧原子的被釋出的氧量意指熱脫附光譜(TDS)分析中大於或等於1.0×1018原子/cm3，較佳為大於或等於3.0×1020原子/cm3。
此處，於下述中將說明使用TDS分析藉由轉換成氧原子，以測量被釋出的氧量之方法。
在TDS分析中被釋出的氣體量與光譜的積分值成比例。因此，從測量的光譜的積分值與標準樣品的參考值之間的比例，計算被釋出的氣體量。標準樣品的的參考值意指含於樣品中的預定原子的密度相對於光譜的積分值的比例。
舉例而言，以標準樣品的含有預定密度之氫的矽晶圓的TDS分析結果以及絕緣層的TDS分析結果，根據等式1，找出來自絕緣層的釋出的氧分子(No2)的數目。此處 ，以TDS分析取得之所有32的質量數(M/z)之光譜被假定為始於氧分子。被使用作為具有32的質量數之CH3OH在不易存在的假設下，未被列入考慮。此外，包含氧原子的同位素之質量數為17或18的氧原子之氧分子由於在自然界中此分子的比例微小，所以，也未列入考慮。
〔公式1〕No2=NH2/SH2×SO2×α (等式1)
NH2是藉由將從標準樣品脫附之氫分子的數量轉換成密度而取得的值。SH2是當標準樣品受到TDS分析時的光譜之積分值。此處，標準樣品的參考值設定為NH2/SH2。SO2是當絕緣膜受到TDS分析時的光譜之積分值。α是TDS分析中影響光譜強度的係數。關於等式1的細節，請參考日本專利公開專利申請號H6-275697。注意，使用含有1×1016原子/cm3的氫原子之矽晶圓作為標準樣品，以ESCO Ltd.製造的熱脫附光譜設備EMD-WA1000S/W，測量來自上述絕緣膜的釋出的氧量。
此外，在TDS分析中，氧被部份地偵測為氧原子。從氧分子的離子化率，計算氧分子與氧原子之間的比例。注意，由於上述α包含氧分子的離子化率，所以，經由被釋出的氧原子的數目之估算，也能估算被釋出的氧原子的數量。
注意，NO2是被釋出的氧分子的數量。被轉換成氧原子時被釋出的氧量是被釋出的氧分子的數目的二倍。
在上述結構中，藉由熱處理而使氧從其中釋出的膜可 以是氧過量的氧化矽(SiOX(X>2))。在氧過量的氧化矽(SiOx(x>2))中，每單位體積的氧原子數目大於每單位體積的矽原子數目的二倍。以拉塞福背散射光譜術，測量每單位體積之矽原子的數目及氧原子的數目。
藉由將氧從閘極絕緣膜112或層間絕緣膜118供應至氧化物半導體膜106，閘極絕緣膜112與氧化物半導體膜106之間的介面狀態密度降低、或者氧化物半導體膜106與層間絕緣膜118之間的介面狀態密度降低。結果，能夠抑制閘極絕緣膜112與氧化物半導體膜106之間的介面或是在氧化物半導體膜106與層間絕緣膜118之間的介面處導因於電晶體操作等等的載子捕陷，因而能夠取得具有較低電特徵劣化的電晶體。
此外，在某些情況中，在氧化物半導體膜中因氧缺乏而產生電荷。一般而言，氧化物半導體膜中的氧缺乏的部份用作為施體並造成作為載子之電子的釋出。結果，電晶體的臨界電壓在負向上偏移。當從閘極絕緣膜112或層間絕緣膜118充份供應氧至氧化物半導體膜106時，能夠降低造成臨界電壓在負方向上的偏移之氧化物半導體膜中的氧缺乏。
換言之，藉由設置因熱處理而釋出氧的閘極絕緣膜112或層間絕緣膜118，能夠降低氧化物半導體膜106與閘極絕緣膜112之間的介面處的介面狀態密度或是氧化物半導體膜106與層間絕緣膜118之間的介面處的介面狀態密度，以及降低氧化物半導體膜106中的氧缺乏。因此， 氧化物半導體膜106與閘極絕緣膜112之間的介面或是氧化物半導體膜106與層間絕緣膜118之間的介面處的載子捕陷影響降低。
使用用於閘極電極104之金屬膜、金屬氮化物膜、金屬氧化物膜、合金膜、等等，將該對電極116形成為單層結構或堆疊層結構。
當含銅的膜用於該對電極116時，能降低佈線的電阻，並且，即使在大尺寸顯示裝置中，仍然能降低佈線延遲的產生等等。在以Cu使用於該對電極116的情況中，對基板100的黏著特性視基板100的材料而變差；因此，該對電極116較佳的是具有包含膜的堆疊層結構，所述膜對基板100具有有利黏著特性的膜。可以使用含有Ti、Mo、Mn、Cu、Al、等等的其中之一或更多的金屬膜或合金膜，以作為對基板100具有有利黏著特性的膜。舉例而言，可以使用Cu-Mn-Al合金。
如上所述，以含有p型氧化物半導體材料的n型氧化物半導體膜使用於通道區，可以授予電晶體穩定的電特徵，因而能製造高度可靠的半導體裝置。
本實施例能與其它實施例適當地結合實施。
(實施例2)
在本實施例中，將說明具有不同於實施例1中所述的電晶體之結構。
圖2A至2C是根據本發明的實施例之電晶體的上視圖 及剖面視圖。沿著圖2A中的虛線A-B之剖面及沿著圖2A中的虛線C-D之剖面分別對應於圖2B中的剖面A-B及圖2C中的剖面C-D。
於下，將詳述圖2B中的剖面A-B。
圖2B中所示的電晶體包含在基板100之上的閘極電極104、覆蓋閘極電極104的閘極絕緣膜112、在閘極電極112之上的一對電極216、在該對電極216之上且部份地接觸該對電極216之氧化物半導體膜206、以及覆蓋閘極絕緣膜112、該對電極216、及氧化物半導體膜206之層間絕緣膜218。使用分別類似於實施例1中所述的該對電極116、氧化物半導體膜106、及層間絕緣膜118的材料及方法，形成該對電極216、氧化物半導體膜206、及層間絕緣膜218。
此外，藉由使用實施例1中所述的氧化物半導體膜106作為氧化物半導體膜206，能夠取得氧化物半導體膜以及與氧化物半導體膜相接觸的閘極絕緣膜之間的介面處的介面狀態密度低之電晶體。
圖3A至3C是根據本發明的實施例之電晶體的上視圖及剖面視圖。沿著圖3A中的虛線A-B之剖面及沿著圖3A中的虛線C-D之剖面分別對應於圖3B中的剖面A-B及圖3C中的剖面C-D。
於下，將詳述圖3B中的剖面A-B。
圖3B中所示的電晶體包含設在基板100之上的基底絕緣膜302之上的氧化物半導體膜306、在氧化物半導體 膜306且部份地接觸氧化物半導體膜306的一對電極316、覆蓋氧化物半導體膜306及該對電極316的閘極絕緣膜312、以及設在氧化物半導體膜306上且以閘極絕緣膜312介於其間之閘極電極304。此處，使用分別類似於實施例1中所述的該對電極116、氧化物半導體膜106、閘極電極104、及閘極絕緣膜112的材料及方法，以形成該對電極316、氧化物半導體膜306、閘極電極304、及閘極絕緣膜312。
使用類似於閘極絕緣膜312的材料及方法，以形成基底絕緣膜302。
圖4A至4C是根據本發明的實施例之電晶體的上視圖及剖面視圖。沿著圖4A中的虛線A-B之剖面及沿著圖4A中的虛線C-D之剖面分別對應於圖4B中的剖面A-B及圖4C中的剖面C-D。
於下，將詳述圖4B中的剖面A-B。
圖4B中所示的電晶體包含設在基板100之上的基底絕緣膜302之上的一對電極416、在該對電極416之上且部份地接觸該對電極416之氧化物半導體膜406、覆蓋氧化物半導體膜406及該對電極416的閘極絕緣膜412、以及設在氧化物半導體膜406之上且以閘極絕緣膜412介於其間之閘極電極404。此處，使用分別類似於實施例1中所述的該對電極116、氧化物半導體膜106、閘極電極104、及閘極絕緣膜112的材料及方法，以形成該對電極416、氧化物半導體膜406、閘極電極404、及閘極絕緣膜412 。
注意，在圖2A至2C、圖3A至3C、及圖4A至4C中，閘極電極的橫向長度及縱向長度大於上視圖中的氧化物半導體的橫向長度及縱向長度，以防止在氧化物半導體膜中造成劣化及在氧化物半導體膜中造成電荷產生。在上視圖中的氧化物半導體膜的橫向長度及縱向長度可以大於閘極電極的橫向長度及縱向長度。
圖5A至5C是根據本發明的實施例之電晶體的上視圖及剖面視圖。沿著圖5A中的虛線A-B之剖面及沿著圖5A中的虛線C-D之剖面分別對應於圖5B中的剖面A-B及圖5C中的剖面C-D。
於下，將詳述圖5A中的剖面A-B。
圖5B中所示的電晶體包含包括設在基板100之上的基底絕緣膜302之上的區域526和521之氧化物半導體膜506、在區域521之上的閘極絕緣膜512、在閘極絕緣膜512之上的閘極電極504、覆蓋基底絕緣膜302、區域526、閘極絕緣膜512、及閘極電極504的層間絕緣膜518、以及經由使區域526曝露之設在層間絕緣膜518中的開口部份而接觸區域526之該一對電極516。此處，使用分別類似於實施例1中所述的該對電極116、氧化物半導體膜106、閘極電極104、層間絕緣膜118、及閘極絕緣膜112的材料及方法，以形成該對電極516、氧化物半導體膜506、閘極電極504、層間絕緣膜518、及閘極絕緣膜512。
閘極絕緣膜512及閘極電極504可以具有實質上相同的上表面形狀。藉由一起使用一個掩罩，將閘極電極504和閘極絕緣膜512一起處理而取得此形狀。注意，在形成閘極電極504和閘極絕緣膜512之後，藉由執行電漿處理或化學處理，可以窄化閘極電極504的寬度。
區域521可以具有與閘極絕緣膜512或閘極電極504實質相同的上表面形狀。藉由使用閘極絕緣膜512或閘極電極504作為掩罩，以形成氧化物半導體膜506的區域526而取得此形狀。舉例而言，藉由使閘極絕緣膜512或閘極電極504作為掩罩，將雜質(例如，硼、磷、氫、稀有氣體、或氮)導入氧化物半導體膜506中，以致於形成電阻降低的區域作為區域526。注意，區域521是氧化物半導體膜506中區域526以外的區域。
區域521具有用作為電晶體的通道形成區之功能。此外，區域526具有用作為電晶體的源極區和汲極區之功能。
圖6A至6C是根據本發明的實施例之電晶體的上視圖及剖面視圖。沿著圖6A中的虛線A-B之剖面及沿著圖6A中的虛線C-D之剖面分別對應於圖6B中的剖面A-B及圖6C中的剖面C-D。
於下，將詳述圖6B中的剖面A-B。
圖6B中所示的電晶體包含在基板100之上的閘極電極604、覆蓋閘極電極604的閘極絕緣膜612、包含區域626和區域621且設在閘極電極604之上而以閘極絕緣膜 612介於其間之氧化物半導體膜606、覆蓋氧化物半導體膜606及閘極絕緣膜612的層間絕緣膜618、以及經由使區域626曝露之設在層間絕緣膜618中的開口部份而接觸區域626之一對電極616。此處，使用分別類似於實施例1中所述的該對電極116、氧化物半導體膜106、閘極電極104、層間絕緣膜118、及閘極絕緣膜112的材料及方法，以形成該對電極616、氧化物半導體膜606、閘極電極604、層間絕緣膜618、及閘極絕緣膜612。此外，藉由使用類似於區域521和區域526的材料及方法，以形成區域621及區域626。
在圖6A至6C中，閘極絕緣膜612、閘極電極604、及區域621具有實質上相同的上表面；但是，它們不限於此。閘極絕緣膜612、閘極電極604、及區域621可以具有彼此不同的形狀。
依上述方式，提供臨界電壓受到控制的電晶體。因此，能夠高生產力地製造具有低耗電、有利電特徵、及高可靠度的半導體裝置。
本實施例能與其它實施例適當組合地實施。
(實施例3)
在本實施例中，將說明使用實施例1或2中所述的電晶體製造的液晶顯示裝置。注意，雖然在本實施例中說明本發明之實施例應用至液晶顯示裝置的實例，但是，本發明不限於此。舉例而言，習於此技藝者容易想到本發明的 實施例應用至電致發光(EL)顯示裝置。
圖7是主動矩陣型液晶顯示裝置的電路圖。本液晶顯示裝置包含源極線SL_1至SL_a、閘極線GL_1至GL_b、及多個像素200。每一個像素200均包含電晶體203、電容器220、及液晶元件210。具有此結構的多個像素200形成液晶顯示裝置的像素部。在簡述源極線或閘極線的情況中，以源極線SL或閘極線GL表示。
使用實施例1或2中的所述的電晶體作為電晶體230。藉由使用根據本發明的實施例之電晶體，能取得具有低耗電及高可靠度的液晶顯示裝置。
閘極線GL係連接至電晶體230的閘極，源極線SL係連接至電晶體230的源極，並且，電晶體230的汲極係連接至電容器220的電容電極的其中之一以及液晶元件210的像素電極的其中之一。電容器220的電容電極中的另一個電極及液晶元件210的像素電極中的其它電極均連接至共同電極。注意，使用與閘極線GL相同的材料及在相同層中，以形成共同電極。
此外，閘極線GL係連接至閘極驅動電路。閘極驅動電路包含實施例1或2中所述的電晶體。由於電晶體的臨界電壓受到控制，所以，能夠降低關閉狀態電流，並且，開啟電晶體的電壓能夠是低的。因此，耗電降低。
源極線SL係連接至源極驅動電路。源極驅動電路包含實施例1或2中所述的電晶體。由於電晶體的臨界電壓受到控制，所以，能夠降低關閉狀態電流，並且，開啟電 晶體的電壓能夠是低的。因此，耗電降低。
在閘極驅動電路及源極驅動電路的其中之一被形成於分別製備的基板之上形成、以及藉由例如玻璃上晶片(COG)法、打線接合法、或捲帶式自動接合(TAB)法而連接。
由於電晶體容易由靜電等破壞，所以，較佳設置保護電路。較佳使用非線性元件以形成保護電路。
在高於或等於電晶體230的臨界電壓之電位被施加至閘極線GL時，從源極線SL供應的電荷作為電晶體230的汲極電流而流動，以及累積在電容器220中。在對一列充電之後，在列中的電晶體230關閉，並且，停止從源極線SL施加電壓；但是，藉由累積在電容器220中的電荷，保持所需的電壓。然後，下一列中的電容器220的充電開始。依此方式，對第一列至第b列執行充電。
注意，在使用關閉狀態電流小的電晶體作為電晶體230之情況中，電壓固持期間時間週長較長。藉由此效用，在具有少動作的影像(包含靜態影像)之情況中，重寫顯示的頻率降低；因此，能取得耗電降低。此外，電容器220的電容被進一步降低，以致於充電所需的耗電降低。
如上所述，根據本發明的實施例，取得具有高可靠度及低耗電的液晶顯示裝置。
本實施例能與其它實施例適當結合實施。
(實施例4)
在本實施例中，將說明使用實施例1或2中所述的電晶體以製造半導體記憶體裝置的實例。
依電性半導體記憶體裝置的典型實施例包含動態隨機存取記憶體(DRAM)及靜態隨機存取記憶體(SRAM)，動態隨機存取記憶體(DRAM)藉由選取包含在記憶體元件中的電晶體以及在電容器中累積電荷以儲存資料，靜態隨機存取記憶體(SRAM)使用例如正反器等電路以固持儲存的資料。
非依電性半導體記憶體裝置的典型實施例包含快閃記憶體，其在電晶體的閘極電極與通道形成區之間具有浮動閘極以及藉由將電荷固持在浮動閘極中以儲存資料。
實施例1或2中所述的電晶體應用至包含於上述半導體記憶體裝置中的部份電晶體。
首先，將參考圖8A及8B，說明記憶胞，記憶胞是應用實施例1或2中所述的電晶體之DRAM。
圖8A中所示的記憶胞包含位元線BL、字線WL、感測放大器SAmp、電晶體Tr、及電容器C。
歸因於電晶體Tr的關閉狀態電流，固持在電容器C中的電位如圖8B所示般隨著時間而逐漸地降低。原先從V0充電壓V1的電位隨著時間下降至VA，VA是讀取資料1的限制。此週期稱為固持週期T_1。在二位準記憶胞的情況中，在固持週期T_1之內需要執行更新操作。
此處，使用實施例1或2中揭示的電晶體作為電晶體Tr。由於電晶體的臨界電壓受到控制且電晶體的關閉狀態 電流小，所以，固持週期T_1長。亦即，降低更新操作的頻率，造成耗電降低。舉例而言，藉由使用包含高純化氧化物半導體膜及關閉狀態電流小於或等於1×10-21 A、較佳為小於或等於1×10-24 A之電晶體，在無電力下，仍然能將資料固持於電容器C中數日至數十年。
如上所述，藉由採用根據本發明的實施例之電晶體，取得具有高可靠度及低耗電的半導體裝置。
接著，將參考圖9A及9B，說明應用實施例1或2中所述的電晶體之非依電性記憶體。
圖9A是非依電性記憶體的電路圖。非依電性記憶體包含電晶體Tr_1、連接至電晶體Tr_1的閘極之字線WL_1、連接至電晶體Tr_1的源極之源極線SL_1、電晶體Tr_2、連接至電晶體Tr_2的源極之源極線SL_2、連接至電晶體Tr_2的汲極之汲極線DL_2、電容器C、連接至電容器C的一端之電容器佈線CL、以及連接至電容器C的另一端之節點N、電晶體Tr_1的汲極、以及電晶體Tr_2的閘極。
本實施例中所述的非依電性記憶體利用取決於節點N的電位之電晶體Tr_2的臨界電壓改變。圖9B顯示電容器佈線CL的電位VCL與流經電晶體Tr_2的電流Ids_2之間的關係。
經由電晶體Tr_1以使電容器C累積或釋出電荷，能調整節點N的電位。舉例而言，源極線SL_1的電位設定於VDD。在此情況中，當字線WL_1的電位設定在高於或 等於VDD加上電晶體Tr_1的臨界電壓Vth而取得的電位時，節點N的電位是高的(HIGH)。此外，當字線WL_1的電位設定在低於或等於電晶體Tr_1的臨界電壓Vth時，節點N的電位是低的(LOW)。
因此，取得VCL-Ids_2曲線(N=LOW)或是VCL-Ids_2曲線(N=HIGH)。亦即，當N=LOW時，在VCL為0V時，Ids_2是小的；因此，儲存資料0。此外，當N=HIGH時，在VCL為0V時，Ids_2是大的；因此，儲存資料1。依此方式，儲存資料。
此處，實施例1或2中所述的電晶體應用至電晶體Tr_1。由於電晶體的關閉狀態電流很小，所以，能夠防止累積在電容器C中的電荷非有意地經由電晶體Tr_1而洩漏。結果，能長時間地固持資料。此外，由於根據本發明的實施例之電晶體Tr_1的臨界電壓受控制，所以，能降低寫入所需的電壓，因此，耗電比快閃記憶體等等更低。
注意，實施例1或2中所述的電晶體可以應用至電晶體Tr_2。
接著，將參考圖10，說明未設置電容器C之圖9A中所示的非依電性記憶體的配置。
圖10是非依電性記憶體的電路圖。非依電性記憶體包含電晶體Tr_1、連接至電晶體Tr_1的閘極之字線WL_1、連接至電晶體Tr_1的源極之源極線SL_1、電晶體Tr_2、連接至電晶體Tr_2的源極之源極線SL_2、連接至電晶體Tr_2的汲極之汲極線DL_2、以及連接至電晶體 Tr_1的閘極之電晶體Tr_2的閘極。
在使用關閉狀態電流小的電晶體作為電晶體Tr_1的情況中，未設置電容器C，電荷仍能被固持在電晶體Tr_1的汲極與電晶體Tr_2的閘極之間。未設置電容器C的配置能夠降低記憶體的面積，以及集成度比設有電容器的配置增加。
雖然在本實施例中說明包含四或五條佈線之非依電性記憶體，但是，非依電性記憶體的配置不限於此。舉例而言，可以使用一佈線作為源極線SL_1及汲極線DL_2的配置。
如上所述，根據本發明的實施例，取得具有高可靠度及低耗電的液晶顯示裝置。
本實施例能與其它實施例適當結合實施。
(實施例5)
以實施例1或2中所述的電晶體使用於至少部份的中央處理單元(CPU)，以形成CPU。
圖11A是方塊圖，顯示CPU的具體結構。圖11A中所示的CPU包含設於基板1190之上的算術邏輯單元(ALU)1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面(滙流排I/F)1198、可重寫ROM 1199、及ROM介面(ROM I/F)1189。半導體基板、SOI基板、玻璃基板等等被用作為基板1190。ROM 1199及 ROM介面1189可以各別被設於分開的晶片上。無需多言，如圖11A中所示的CPU僅為配置簡化的實例，真實的CPU可以視應用而具有各式各樣的配置。
經由匯流排1198輸入至CPU的指令被輸入至指令解碼器1193並於其中被解碼，然後，輸入至ALU控制器1192、中斷控制器1194、暫存器控制器1197、及時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、及時序控制器1195根據被解碼的指令以執行各種控制。具體而言，ALU控制器1192產生用以控制ALU 1191的操作之訊號。當CPU正執行程式時，中斷控制器1194根據中斷請求的優先等級或遮罩狀態而判斷中斷請求來自外部輸入/輸出裝置或週邊電路，以及處理請求。暫存器控制器1197產生暫存器1196的位址，並且，根據CPU的狀態而對暫存器1196讀/寫資料。
時序控制器1195產生用以控制ALU 1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、及暫存器控制器1197的操作時序之訊號。舉例而言，時序控制器1195包含根據參考時脈訊號CLK1以產生內部時脈訊號CLK2的內部時脈產生部，並且，供應時脈訊號CLK2至上述電路。
在圖11A中所示的CPU中，記憶元件係設於暫存器1196中。實施例4中所述的半導體記憶體裝置可以被使用作為設於暫存器1196中的記憶元件。
在圖11A中所示的CPU中，暫存器控制器1197根據來自ALU 1191的指令以選取將資料固持於暫存器1196中的操作。亦即，暫存器控制器1197選取資料是否由包含在暫存器1196中的記憶元件中的反相元件或電容器所固持。當選取由反相元件固持資料時，電源電壓供應至暫存器1196中的記憶元件。當選取由電容器固持資料時，資料在電容器中被重寫，並且，停止電源電壓供應至暫存器1196中的記憶元件。
如圖11B或圖11C中所示般，藉由在記憶元件群組與被供予電源電位VDD或電源電位VSS的節點之間設置切換元件，能夠停止電源電壓的供應。於下將說明圖11B及11C中所示的電路。
圖11B及11C均顯示記憶體電路的配置實例，記憶體電路包含實施例1或2中揭示的電晶體作為切換元件，用以控制電源電位對記憶元件的供應。
圖11B中所示的記憶體裝置包含切換元件1141及記憶元件群組1143，記憶元件群組1143包含多個記憶元件1142。具體而言，使用實施例4中所述的記憶元件作為每一個記憶元件1142。包含於記憶元件群組1143中的每一個記憶元件1142經由切換元件1141而被供予高位準電源電位VDD。此外，包含於記憶元件群組1143中的每一個記憶元件1142被供予訊號IN的電位及低位準電源電位VSS。
在圖11B中，使用實施例1或2中所述的電晶體作為 切換元件1141，並且，由供應至其閘極電極的訊號SigA控制電晶體的切換。
注意，圖11B顯示切換元件1141僅包含一個電晶體的配置；但是，不侷限於此，切換元件1141可以包含多個電晶體。在切換元件1141包含多個作為切換元件的電晶體情況中，多個電晶體可以彼此並聯、串聯、或並聯及串聯之結合。
雖然切換元件1141控制高位準電源電位VDD對包含於圖11B中的記憶元件群組1143中的每一個記憶元件1142的供應，但是，切換元件1141可以控制低位準電源電位VSS的供應。
在圖11C中，顯示記憶體裝置的實例，其中，包含於記憶元件群組1143中的每一個記憶元件1142經由切換元件1141而被供予低位準電源電位VSS。低位準電源電位VSS對包含於記憶元件群組1143中的每一個記憶元件1142的供應由切換元件1141所控制。
即使在切換元件設於記憶元件群組與被供予電源電位VDD或電源電位VSS的節點、CPU的操作被暫時停止及電源電壓的供應停止的情況中，資料仍能被固持；因此，耗電降低。舉例而言，當個人電腦的使用者未輸入資料至例如鍵盤等輸入裝置時，CPU的操作停止，以致於耗電降低。
雖然以CPU為例說明，但是電晶體也可以被應用至例如數位訊號處理器(DSP)等LSI、客製LSI、或現場可 編程閘陣列(FPGA)。
本實施例可以與上述實施例適當地結合實施。
(實施例6)
在本實施例中，將說明應用實施例1至5中任何實施例之電子裝置的實例。
圖12A顯示可攜式資訊終端。可攜式資訊終端包含機殻9300、按鍵9301、麥克風9302、顯示部9303、揚聲器9304、及相機9305、以及具有作為行動電話的功能。實施例3中所述的液晶顯示裝置能夠被應用至顯示部9303及相機9305。雖然未顯示，但是，實施例4或5中所述的半導體裝置能夠被應用至主體中的算術裝置、無線電路、或是記憶體電路。
圖12B顯示包含機殼9310及顯示部9311的顯示器。實施例3中所述的液晶顯示裝置能夠被應用至顯示部9311。當使用實施例3中所述的液晶顯示裝置時，即使顯示部9311的尺寸增加的情況，仍然能提供具有高顯示品質的顯示器。
圖12C顯示數位靜態相機。數位靜態相機包含機殻9320、按鍵9321、麥克風9322、顯示部9323。實施例3中所述的液晶顯示裝置能夠被應用至顯示部9323。雖然未顯示出，但是，實施例4或5中所述的半導體裝置能夠被應用至記憶體電路或是影像感測器。
根據本實施例，電子裝置的成本能降低。
本實施例能與任何其它實施例適當地結合實施。
〔實例1〕
在本實例中，將參考圖13A和13B、圖14A和13B、圖15A和15B、圖16A和16B、圖17A和17B、圖18A和18B、圖19A和19B、圖20A和20B、及圖21A和21B，說明根據本發明的實施例之電晶體的電特徵、包含於電晶體中的氧化物半導體膜的TDS光譜、透射率、反射率、及X光繞射(XRD)光譜。此外，對包含於電晶體中的氧化物半導體膜執行RBS及霍爾效應測量的結果顯示於表1至3中。
以下述方法製造電晶體。
首先，以電漿CVD法，在玻璃基板之上，形成厚度100 nm的氧氮化矽膜作為基底絕緣膜。
接著，以濺射法形成厚度150 nm的鎢膜並將其處理以形成閘極電極。
然後，以電漿CVD法，形成覆蓋基底絕緣膜及閘極電極的閘極絕緣膜。
之後，以濺射法形成厚度100 nm的鈦膜並將其處理以形成源極電極和汲極電極。
然後，以濺射法形成含有p型氧化物半導體材料的NiO之In-Sn-Si-O膜，In-Sn-Si-O膜是n型氧化物半導體膜，然後，將In-Sn-Si-O膜處理以形成包含通道區的氧化物半導體膜。在形成膜時，使用In-Sn-Si-O靶材(具有 In2O3：SnO2：SiO2=24：5：21分子比及具有8吋直徑的圓形)及將NiO燒結體置於靶材上，以此方式，形成In-Sn-Si-O膜。其它膜形成條件如下所述：使用流量10 sccm的Ar及流量5 sccm的O2作為膜形成氣體，基板與靶材之間的距離為170 mm，電力為0.5 kW。表1顯示如上所述使用RBS而形成的作為單一膜之各別氧化物半導體膜的成分之評估結果。樣品1至4在靶材上的NiO燒結體的數量上彼此不同。注意，複數個氧化物半導體膜均被形成於矽晶圓上，以便容易地執行分析。由於在RBS中難以分開In和Sn，所以它們以In+Sn表示。
然後，使玻璃基板在電熱爐中在空氣氛圍(體積比：N2：O2=80：20)受到350℃的熱處理一小時。
經由上述製程，製造具有底部閘極底部接觸結構的電晶體。
圖13A、圖13B、圖14A、及圖14B分別顯示包含樣品1、2、3、及4的氧化物半導體膜之電晶體的汲極電流(Ids)相對於閘極電壓(Vgs)的曲線。在汲極電壓Vds 為3 V、通道長度(L)為20μm、及通道寬度(W)為20μm的條件下，在基板平面中對15點執行測量。
從取得的Ids-Vgs曲線中，發現使用樣品1的氧化物半導體膜之情況中平均臨界電壓為0.41 V，使用樣品2的氧化物半導體膜之情況中平均臨界電壓為0.82 V，使用樣品3的氧化物半導體膜之情況中平均臨界電壓為1.54 V。在使用樣品4的氧化物半導體膜之情況中，在測量範圍內無法取得電晶體特徵。上述結果顯示當p型氧化物半導體材料之NiO含於n型氧化物半導體膜中時及當含有高於或等於8.8原子%的Ni時，電晶體的臨界電壓受到控制，無法取得電晶體特徵。
然後，用於電晶體的多個氧化物半導體膜均被當作單一以評估其物理特性。
圖15A及15B顯示對應於M/z=18及形成於玻璃基板之上的樣品1及4之氧化物半導體膜的TDS光譜。圖15A顯示樣品1的TDS光譜，圖15B顯示樣品4的TDS光譜。樣品1在70℃至100℃的範圍中具有峰值1，在340℃至380℃的範圍中具有峰值2。樣品4在類似於樣品1的溫度範圍中具有峰值1，但在非測量範圍之高於或等於380℃的範圍中具有峰值2。亦即，當在相同條件下對樣品1及4執行熱處理時，在樣品4中比樣品1中更不易造成M/z=18之H2O等等的脫附。這歸因於含於樣品4中的p型氧化物半導體材料之NiO。
圖16A及16B、圖17A及17B、圖18A及18B、及圖 19A及19B分別顯示對應於樣品1至4之氧化物半導體膜的透射率及反射率。藉由使用日立高科技公司製造的光譜儀U-4000以測量透射率及反射率。圖16A及16B顯示樣品1的透射率及反射率。圖17A及17B顯示樣品2的透射率及反射率。圖18A及18B顯示樣品3的透射率及反射率。圖19A及19B顯示樣品4的透射率及反射率。發現每一個樣品均具有高透射率且在可見光範圍中是透明的。
此外，發現隨著NiO的比例增加，短波長範圍(約400 nm)的透射率逐漸降低。
圖20A及20B以及圖21A和21B顯示對應於形成在玻璃基板上的樣品1至4的氧化物半導體膜之XRD光譜。藉由使用Bruker AXS製造的X光繞射儀D8 ADVANCE，測量XRD光譜。圖20A及20B以及圖21A和21B分別顯示樣品1、2、3、及4的XRD光譜。在每一個圖形中，實線3001代表形成後未受到熱處理之氧化物半導體膜(如沈積原狀地)，實線3002代表形成後在氮氛圍中受到250℃熱處理之氧化物半導體膜，實線3003代表形成後在氮氛圍中受到350℃熱處理之氧化物半導體膜，實線3004代表形成後在氮氛圍中受到450℃熱處理之氧化物半導體膜。圖20A及20B以及圖21A和21B顯示每一個樣品未因上述熱處理而晶化且是非晶的。
表2及表3分別顯示對應於形成在玻璃基板上的樣品1至4的氧化物半導體膜之霍爾效應測量取得的載子密度及霍爾遷移率。由TOYO公司製造的ResiTest 8300系列 用於霍爾效應測量。在本實例中，也評估形成後在氮氛圍中受到250℃、350℃、或450℃的熱處理之樣品1至4。注意，由於霍爾效應測量裝置的性能，具有很低導電率的樣品無準估量(在表中以「-」表示)。
表2顯示隨著p型氧化物半導體材料之NiO的比率增加，氧化物半導體膜的載子(電子)密度降低，以及隨著膜形成後熱處理的溫度增加，氧化物半導體膜的載子密度增加。
表3顯示氧化物半導體膜的霍爾遷移率在0.9至2.5 cm2/Vs的範圍中。
本申請案根據2011年1月27日向日本專利局申請的 日本專利申請序號2011-014652之申請案，其整體內容於此一併列入參考。
100‧‧‧基板
104‧‧‧閘極電極
106‧‧‧氧化物半導體膜
112‧‧‧閘極絕緣膜
116‧‧‧一對電極
118‧‧‧層間絕緣膜
200‧‧‧像素
206‧‧‧氧化物半導體膜
210‧‧‧液晶元件
216‧‧‧一對電極
218‧‧‧層間絕緣膜
220‧‧‧電容器
230‧‧‧電晶體
302‧‧‧基底絕緣膜
304‧‧‧閘極電極
306‧‧‧氧化物半導體膜
312‧‧‧閘極絕緣膜
316‧‧‧一對電極
404‧‧‧閘極電極
406‧‧‧氧化物半導體膜
412‧‧‧閘極絕緣膜
416‧‧‧一對電極
504‧‧‧閘極電極
506‧‧‧氧化物半導體膜
512‧‧‧閘極絕緣膜
516‧‧‧一對電極
518‧‧‧層間絕緣膜
521‧‧‧區域
526‧‧‧區域
604‧‧‧閘極電極
606‧‧‧氧化物半導體膜
612‧‧‧閘極絕緣膜
616‧‧‧一對電極
618‧‧‧層間絕緣膜
621‧‧‧區域
626‧‧‧區域
1141‧‧‧切換元件
1142‧‧‧記憶元件
1143‧‧‧記憶元件群組
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧算術邏輯單元
1192‧‧‧算術邏輯單元控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧可重寫ROM
3001‧‧‧實線
3002‧‧‧實線
3003‧‧‧實線
3004‧‧‧實線
9300‧‧‧機殻
9301‧‧‧按鍵
9302‧‧‧麥克風
9303‧‧‧顯示部
9304‧‧‧揚聲器
9305‧‧‧相機
9310‧‧‧機殼
9311‧‧‧顯示部
9320‧‧‧機殻
9321‧‧‧按鍵
9322‧‧‧麥克風
9323‧‧‧顯示部
圖1A至1C是上視圖及剖面視圖，顯示根據本發明的實施例之電晶體的實例。
圖2A至2C是上視圖及剖面視圖，顯示根據本發明的實施例之電晶體的實例。
圖3A至3C是上視圖及剖面視圖，顯示根據本發明的實施例之電晶體的實例。
圖4A至4C是上視圖及剖面視圖，顯示根據本發明的實施例之電晶體的實例。
圖5A至5C是上視圖及剖面視圖，顯示根據本發明的實施例之電晶體的實例。
圖6A至6C是上視圖及剖面視圖，顯示根據本發明的實施例之電晶體的實例。
圖7是電路圖，顯示包含根據本發明的實施例之電晶體的液晶顯示裝置的實例。
圖8A是電路圖，顯示包含根據本發明的實施例之電晶體的半導體記憶體裝置的實例，圖8B顯示其電特徵。
圖9A是電路圖，顯示包含根據本發明的實施例之電晶體的半導體記憶體裝置的實例，圖9B顯示其電特徵。
圖10是電路圖，顯示包含根據本發明的實施例之電晶體的半導體記憶體裝置的實例。
圖11A是方塊圖，顯示包含根據本發明的實施例之電晶體的CPU的具體實例，以及，圖11B和11C是電路圖，均顯示部份CPU。
圖12A至12C是透視圖，均顯示根據本發明的實施例之電子裝置的實例。
圖13A及13B均顯示根據本發明的實施例之電晶體的Ids-Vgs曲線。
圖14A及14B均顯示根據本發明的實施例之電晶體的Ids-Vgs曲線。
圖15A及15B均顯示根據本發明的實施例之氧化物半導體膜的TDS光譜。
圖16A顯示根據本發明的實施例之氧化物半導體膜的透射率，圖16B顯示根據本發明的實施例之氧化物半導體膜的反射率。
圖17A顯示根據本發明的實施例之氧化物半導體膜的透射率，圖17B顯示根據本發明的實施例之氧化物半導體膜的反射率。
圖18A顯示根據本發明的實施例之氧化物半導體膜的透射率，圖18B顯示根據本發明的實施例之氧化物半導體膜的反射率。
圖19A顯示根據本發明的實施例之氧化物半導體膜的透射率，圖19B顯示根據本發明的實施例之氧化物半導體膜的反射率。
圖20A及20B均顯示根據本發明的實施例之氧化物半 導體膜的XRD光譜。
圖21A及21B均顯示根據本發明的實施例之氧化物半導體膜的XRD光譜。
100‧‧‧基板
104‧‧‧閘極電極
106‧‧‧氧化物半導體膜
112‧‧‧閘極絕緣膜
116‧‧‧一對電極
118‧‧‧層間絕緣膜

Claims (9)

  1. 一種半導體裝置，包括：閘極電極；閘極絕緣膜；一對電極；以及n型氧化物半導體膜，與該閘極電極相重疊且有該閘極絕緣膜插置於其間，並且與該對電極相接觸，其中，該n型氧化物半導體膜含有p型氧化物半導體材料，其中，該n型氧化物半導體膜包括電晶體的通道形成區，其中，該通道形成區與該閘極電極相重疊，並且其中，該p型氧化物半導體材料對該n型氧化物半導體膜的原子比例係大於或等於0.001且小於或等於0.15。
  2. 一種半導體裝置，包括：閘極電極；閘極絕緣膜；一對電極；以及n型氧化物半導體膜，與該閘極電極相重疊且有該閘極絕緣膜插置於其間，並且與該對電極相接觸，其中，該n型氧化物半導體膜含有p型氧化物半導體材料，其中，該對電極與該n型氧化物半導體膜的上表面直接相接觸， 其中，該n型氧化物半導體膜包括電晶體的通道形成區，其中，該通道形成區與該閘極電極相重疊，並且其中，該p型氧化物半導體材料對該n型氧化物半導體膜的原子比例係大於或等於0.001且小於或等於0.15。
  3. 一種半導體裝置，包括：閘極電極；閘極絕緣膜；一對電極；以及n型氧化物半導體膜，與該閘極電極相重疊且有該閘極絕緣膜插置於其間，並且與該對電極相接觸，其中，該n型氧化物半導體膜含有p型氧化物半導體材料，其中，該對電極與該n型氧化物半導體膜的上表面直接相接觸，其中，該閘極絕緣膜與該n型氧化物半導體膜的底表面直接相接觸，其中，該n型氧化物半導體膜包括電晶體的通道形成區，其中，該通道形成區與該閘極電極相重疊，並且其中，該p型氧化物半導體材料對該n型氧化物半導體膜的原子比例係大於或等於0.001且小於或等於0.15。
  4. 如申請專利範圍第1、2及3中任一項之半導體裝置，其中，該n型氧化物半導體膜包括選自In、Ga、Zn 、及Sn之二或更多種元素。
  5. 如申請專利範圍第1、2及3中任一項之半導體裝置，其中，該p型氧化物半導體材料包括Ni、La、Sr、Nd、Na、及Cu的至少其中之一。
  6. 如申請專利範圍第1、2及3中任一項之半導體裝置，其中，該n型氧化物半導體膜係非晶的。
  7. 如申請專利範圍第1、2及3中任一項之半導體裝置，其中，該n型氧化物半導體膜又含有絕緣材料，並且其中，該絕緣材料對該n型氧化物半導體膜的原子比例係大於或等於0.01且小於或等於0.2。
  8. 如申請專利範圍第7項之半導體裝置，其中，該絕緣材料包括氧化矽及氧化鍺的至少其中之一。
  9. 如申請專利範圍第1、2及3中任一項之半導體裝置，其中，在形成該n型氧化物半導體膜時，該p型氧化物半導體材料係包含於該n型氧化物半導體膜中。
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