JP7508666B2 - 半導体装置 - Google Patents
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
- H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
-
- H—ELECTRICITY
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Description
全般を指す。本明細書中のトランジスタは半導体装置であり、該トランジスタを含む電気
光学装置、半導体回路及び電子機器は全て半導体装置に含まれる。
ているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコ
ン又は多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン
半導体を用いたトランジスタは、集積回路(IC)などにも利用されている。
術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導
体とよぶことにする。
ジスタを作製し、該トランジスタを表示装置の画素のスイッチング素子などに用いる技術
が開示されている(特許文献1及び特許文献2参照)。
ース電極及びドレイン電極との間に、緩衝層として窒素を含む導電性の高い酸化物半導体
を設けることで、酸化物半導体と、ソース電極及びドレイン電極とのコンタクト抵抗を低
減する技術が開示されている(特許文献3参照)。
ンに形成する方法として、酸化物半導体表面を露出させて、アルゴンプラズマ処理を行い
、その露出した部分の酸化物半導体の抵抗率を低下させる方法が開示されている(非特許
文献1参照)。
行うことにより、ソース領域及びドレイン領域となるべき部分の酸化物半導体も同時にエ
ッチングされ、ソース領域及びドレイン領域が薄層化する(非特許文献1の図8参照)。
その結果、ソース領域及びドレイン領域の抵抗が増加し、また、薄層化に伴うオーバーエ
ッチングによる不良品発生の確率も増加する。
に顕著になる。
nm以下とする場合には、短チャネル効果を防止する上で、チャネルとなる部分の酸化物
半導体層の厚さは20nm以下、好ましくは10nm以下であることが求められる。その
ような薄い酸化物半導体層を扱う場合には、上記のようなプラズマ処理は好ましくない。
。
値電圧の低下など電気特性に変動が生じる。この現象は短チャネル効果と呼ばれ、この短
チャネル効果を抑制することは、トランジスタの微細化における課題の1つである。
においてオフ電流が小さいことが知られており、これは熱励起により生じるキャリアが少
ない、つまりキャリア密度が小さいためであると考えられている。
を課題とする。
領域を含む酸化物半導体膜にドーパントを含む領域を設けることである。詳細には、チャ
ネル形成領域を含む酸化物半導体膜にドーパントを含む一対の非晶質領域を2箇所設けて
、それぞれの領域のドーパント濃度に差を設けることである。このようにすることで、該
酸化物半導体膜のドレイン領域で生じる電界が該チャネル形成領域に加わる電界を緩和す
ることができるため短チャネル効果を抑制できる。なお、本明細書において、ドーパント
とは、チャネル形成領域を含む酸化物半導体膜に添加される元素の総称である。
面に垂直な方向から見て、三角形、又は、六角形、又は正三角形、正六角形の原子配列を
有し、且つ、c軸に垂直な方向から見て、金属原子が層状、又は、金属原子と酸素原子が
層状に配列した結晶部分を含む。なお、本明細書では、該結晶部分をc軸配向結晶とよぶ
ことにし、該c軸配向結晶を有する酸化物半導体をCAAC酸化物半導体(CAAC-O
S:c-axis aligned crystaline oxide semico
nductor)とよぶことにする。また、該チャネル形成領域をCAAC酸化物半導体
領域とすることで、可視光や紫外光の照射よるトランジスタの電気特性の変動を抑制し、
半導体装置の信頼性を向上させることができる。
と、一対の第2の領域の側面に接した一対の第3の領域と、を含む酸化物半導体膜と、酸
化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜上に第1の領域と重畳した第
1の電極と、を有し、第1の領域は、CAAC酸化物半導体領域であり、一対の第2の領
域及び一対の第3の領域は、ドーパントを含む非晶質な酸化物半導体領域であり、一対の
第3の領域のドーパント濃度は、一対の第2の領域のドーパント濃度より高い半導体装置
である。
物半導体膜とすることが好ましい。
の電極を有する。
れたサイドウォール絶縁膜を通過させてドーパントを添加することによりセルフアライン
に形成することができる。つまり、サイドウォール絶縁膜を設けることによって、一対の
第2の領域を、ドーパントの添加される量が少ない領域(本明細書では低濃度領域とよぶ
ことにする。)とすることができる。そして、一対の第3の領域を、ドーパントの添加さ
れる量が多い領域(本明細書では高濃度領域とよぶことにする。)とすることができる。
また、サイドウォール絶縁膜を設けることによって、一対の第2の領域を、チャネル形成
領域として機能する第1の領域と、ソース領域及びドレイン領域として機能する一対の第
3の領域との間に形成することができる。
から選ばれた一以上の元素とし、一対の第2の領域及び一対の第3の領域に含まれるドー
パント濃度は、1×1019atoms/cm3以上1×1022atoms/cm3以
下が好ましい。さらに、一対の第2の領域のドーパント濃度は、5×1018atoms
/cm3以上5×1019atoms/cm3未満とし、一対の第3の領域のドーパント
濃度は、5×1019atoms/cm3以上1×1022atoms/cm3以下とす
ることがさらに好ましい。
の領域の上面に接する形態であってもよく、一対の第3の領域の下面に接する形態であっ
てもよい。
具体的には、ゲート絶縁膜の形成される範囲を、第1の領域、第2の領域及び第3の領域
上とする形態と、第1の領域上のみとする形態とがある。
、該窒化物絶縁体及び該酸化物絶縁体のエッチング選択比により、該ゲート絶縁膜はサイ
ドウォール絶縁膜を形成する際のエッチングストッパーとして機能し、該ゲート絶縁膜の
下面と接する酸化物半導体膜への過剰なエッチングを抑制することができる。結果として
、本構成の半導体装置は、該ゲート絶縁膜が第1の領域、一対の第2の領域及び一対の第
3の領域上に残存した構造となる。
物絶縁体膜及び第1の電極のエッチング選択比を利用して、一対の第2の領域及び一対の
第3の領域上に設けられている該ゲート絶縁膜をエッチングすることができる。結果とし
て、本構成の半導体装置は、第1の領域上に該ゲート絶縁膜が残存した構造となる。
ントの添加は、イオンドーピング法又はイオンインプランテーション法などを用いること
ができる。さらに、イオンドーピング法又はイオンインプランテーション法の代わりに、
添加するドーパントを含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラ
ズマ処理を行うことでドーパントを添加することもできる。
添加する場合、ゲート絶縁膜が酸化物半導体膜を覆った状態(ゲート絶縁膜が第1の領域
、一対の第2の領域及び一対の第3の領域上に設けられた状態)で行うとよい。なぜなら
、トランジスタの作製工程において、酸化物半導体膜が露出した状態で上記プラズマ処理
を行うと、酸化物半導体膜の一対の第3の領域となる部分がエッチングされて、薄膜化す
る可能性があるからである。
濃度領域の薄膜化を抑制できる。加えて、酸化物半導体膜とゲート絶縁膜の界面も清浄に
保つことができるので、トランジスタの電気特性及び信頼性を向上させることができる。
物半導体を用いた半導体装置を提供することができる。
明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様
々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の
構成において、同一部分又は同様な機能を有する部分には、同一の符号を異なる図面間で
共通して用い、その繰り返しの説明は省略する。
化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
に付したものであり、数的に限定するものではない。そのため、例えば、「第1の」を「
第2の」又は「第3の」などと適宜置き換えて説明することができる。
は入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の
用語は、入れ替えて用いることができるものとする。
(実施の形態1)
1乃至図3を用いて説明する。
図1(A)は、トランジスタ100の平面図である。なお、図1(A)において、下地絶
縁膜102、ゲート絶縁膜111及び層間絶縁膜117は、便宜上、図示していない。
の側面に設けられたサイドウォール絶縁膜115が設けられている。そして、第2の電極
119a及び第3の電極119bは、開口部116a、116bを介して酸化物半導体膜
103の一対の第3の領域109a、109b上に設けられている。また、第2の電極1
19a及び第3の電極119bは、一対の第3の領域109a、109bの上面と接して
いる。トランジスタ100はトップゲート構造でトップコンタクト型のトランジスタであ
る。
基板101上に下地絶縁膜102が設けられており、下地絶縁膜102上には、第1の領
域105、一対の第2の領域107a、107b及び一対の第3の領域109a、109
bを含む酸化物半導体膜103が設けられている。一対の第2の領域107a、107b
は第1の領域105の側面に接して設けられている。一対の第3の領域109a、109
bは、一対の第2の領域107a、107bの側面に接して設けられている。
には、第1の領域105と重畳した第1の電極113が設けられている。第1の電極11
3の側面には、サイドウォール絶縁膜115a、115b(サイドウォール絶縁膜115
)が接して設けられている。
には、層間絶縁膜117が設けられている。
7に設けられた開口部116a、116bを介して一対の第3の領域109a、109b
と接して設けられている。なお、ゲート絶縁膜111は、第1の領域105、一対の第2
の領域107a、107b及び一対の第3の領域109a、109bに接している。
1の電極113の端部は垂直な形状であることが好ましい。第1の電極113の端部を垂
直な形状とし、該第1の電極113上にサイドウォール絶縁膜115(サイドウォール絶
縁膜115a、115b)となる絶縁膜を形成し、異方性の高いエッチングを行うことで
、サイドウォール絶縁膜115(サイドウォール絶縁膜115a、115b)を形成する
ことができるようになる。
107bは酸化物半導体膜103がサイドウォール絶縁膜115と重畳する領域に相当す
る。そして、サイドウォール絶縁膜115(サイドウォール絶縁膜115a、115b)
は、第1の電極113の側面及びゲート絶縁膜111と接する領域以外の少なくとも一部
は湾曲形状を有してもよい。
、109bを含む酸化物半導体膜103は、In、Ga、Sn及びZnから選ばれた二以
上の元素を含む金属酸化物である。なお、該金属酸化物は、バンドギャップが2eV以上
、好ましくは2.5eV以上、より好ましくは3eV以上のものである。このように、バ
ンドギャップの広い金属酸化物を用いることで、トランジスタ100のオフ電流を低減す
ることができる。
導体は単結晶ではないが、また、非晶質のみから形成されているものでもない。また、C
AAC酸化物半導体は結晶化した部分(結晶部分)を含むが、1つの結晶部分と他の結晶
部分の境界を明確に判別できないこともある。CAAC酸化物半導体に含まれる酸素の一
部は窒素で置換されてもよい。また、CAAC酸化物半導体を構成する個々の結晶部分の
c軸は一定の方向(例えば、CAAC酸化物半導体を支持する基板面やCAAC酸化物半
導体膜の表面や膜面、界面等に垂直な方向)に揃っていてもよい。あるいは、CAAC酸
化物半導体を構成する個々の結晶部分のab面の法線は一定の方向(例えば、CAAC酸
化物半導体を支持する基板面やCAAC酸化物半導体膜の表面や膜面、界面等に垂直な方
向)を向いていてもよい。なお、CAAC酸化物半導体はその組成等に応じて、導体、半
導体、又は絶縁体となる。そして、CAAC酸化物半導体は、その組成等に応じて、可視
光に対して透明又は不透明となる。CAAC酸化物半導体の例として、形成した表面、形
成されている基板面、又は、界面に垂直な方向から観察すると、三角形、又は六角形の原
子配列が認められ、且つその形成断面を観察すると金属原子、又は、金属原子と酸素原子
(あるいは窒素原子)の層状配列が認められる材料が挙げられる。
は1×1019atoms/cm3以下、より好ましくは1×1018atoms/cm
3以下である。チャネル形成領域である第1の領域105がCAAC酸化物半導体領域で
あり、且つ水素濃度が低減されているトランジスタ100は、光照射前後及びBT(ゲー
ト・熱バイアス)ストレス試験前後において、しきい値電圧の変動が小さいことから安定
した電気特性を有し、信頼性の高いトランジスタといえる。
率が10S/cm以上1000S/cm以下、好ましくは100S/cm以上1000S
/cm以下とする。また、一対の第3の領域109a、109bの導電率のほうが、一対
の第2の領域107a、107bの導電率より高い。なお、導電率が低すぎると、トラン
ジスタ100のオン電流が低下してしまう。
、ドーパントを含む非晶質領域である。一対の第2の領域107a、107b及び一対の
第3の領域109a、109bはドーパントとして、水素又は希ガス元素から選ばれた一
以上の元素が添加されている。
ント濃度を増加させると、キャリア密度を増加させることができるが、ドーパント濃度を
増加させすぎると、ドーパントがキャリアの移動を阻害することになり、一対の第2の領
域107a、107b及び一対の第3の領域109a、109bの導電性を低下させるこ
とになる。
のドーパント濃度は、5×1018atoms/cm3以上1×1022atoms/c
m3以下であることが好ましい。さらに、一対の第3の領域109a、109bのドーパ
ント濃度は、一対の第2の領域107a、107bのドーパント濃度より高い。具体的に
は、一対の第2の領域107a、107bのドーパント濃度は、5×1018atoms
/cm3以上5×1019atoms/cm3未満とし、一対の第3の領域109a、1
09bのドーパント濃度は、5×1019atoms/cm3以上1×1022atom
s/cm3以下とするのが好ましい。また、これらドーパント濃度の差は、トランジスタ
100にサイドウォール絶縁膜115(サイドウォール絶縁膜115a、115b)が設
けられているため、ドーパントを添加する工程においてセルフアラインに形成される。
域として機能する。トランジスタ100は、ドーパント濃度に差を有する非晶質領域(低
濃度領域及び高濃度領域)をチャネル形成領域の第1の領域105の両端に設けることで
、チャネル形成領域である第1の領域105に加わる電界を緩和させることができる。詳
細には、低濃度領域である一対の第2の領域107a、107b、及び高濃度領域である
一対の第3の領域109a、109bをチャネル形成領域の第1の領域105の両端に設
けることで、トランジスタ100は、第1の領域105に形成されるチャネルにおけるバ
ンド端の曲がりがほとんど生じない効果を示す。よって、一対の第2の領域107a、1
07b及び一対の第3の領域109a、109bを設けることで短チャネル効果を抑制す
ることができる。
次に、トランジスタ100の作製方法について、図2及び図3を用いて説明する。
VD法、塗布法などで形成することができる。なお、下地絶縁膜102の厚さに限定はな
いが、下地絶縁膜102の厚さは50nm以上とすることが好ましい。
の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイア基板などを、基板101として用いてもよい。また、シリコンや炭化シリコンな
どの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基
板、SOI基板などを適用することも可能であり、これらの基板上に半導体素子が設けら
れたものを、基板101として用いてもよい。
ける場合、可撓性基板上に直接的にトランジスタを作製してもよいし、他の基板にトラン
ジスタを作製した後、これを剥離し、可撓性基板に転置してもよい。なお、トランジスタ
を剥離し、可撓性基板に転置するためには、上記他の基板とトランジスタとの間に、剥離
が容易な領域を設けるとよい。
など)の拡散を防止する他に、トランジスタ100の作製工程におけるエッチング工程に
よって、基板101がエッチングされることを防ぐ。
膜などの酸化物絶縁膜、もしくは窒化シリコン膜、窒化アルミニウム膜などの窒化物絶縁
膜、又は酸化窒化シリコン膜、酸化窒化アルミニウム膜、窒化酸化シリコン膜から選ばれ
る絶縁膜の単層構造又はこれらの積層構造を用いる。なお、下地絶縁膜102は、酸化物
半導体膜103と接する部分において酸素を含むことが好ましい。
ット、アルミニウムターゲット又は酸化アルミニウムターゲットなどを用いて、酸素を含
む雰囲気ガス中で形成すればよい。雰囲気ガス中の酸素の割合は、雰囲気ガス全体に対し
て6体積%以上とする。好ましくは、50体積%以上とする。雰囲気ガス中の酸素ガスの
割合を高めることで、加熱により酸素放出される絶縁膜を形成することができる。
pm以下、好ましくは10ppm以下、より好ましくは1ppm以下の酸化物ターゲット
を用いることで、下地絶縁膜102中の水素濃度を低減し、トランジスタ100の電気特
性及び信頼性を高めることができる。例えば、溶融石英は、OH基が10ppm以下とし
やすく、またコストが低いため好ましい。もちろんOH基濃度の低い合成石英のターゲッ
トを用いてもよい。
であるため含有量を少なくすることが好ましい。基板101にアルカリ金属などの不純物
を含むガラス基板を用いる場合、アルカリ金属の侵入防止のため、下地絶縁膜102とし
て、上記窒化物絶縁膜を形成することが好ましく、さらに、上記窒化物絶縁膜上に上記酸
化物絶縁膜を積層することが好ましい。
を示し、例えば、酸素が50原子%以上70原子%以下、窒素が0.5原子%以上15原
子%以下、珪素が25原子%以上35原子%以下、水素が0原子%以上10原子%以下の
範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素より
も窒素の含有量が多いものを示し、例えば、酸素が5原子%以上30原子%以下、窒素が
20原子%以上55原子%以下、珪素が25原子%以上35原子%以下、水素が10原子
%以上25原子%以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後
方散乱法(RBS:Rutherford Backscattering Spect
rometry)や、水素前方散乱法(HFS:Hydrogen Forward S
cattering)を用いて測定した場合のものである。また、構成元素の含有比率は
、その合計が100原子%を超えない値をとる。
が好ましいことから、下地絶縁膜102として、加熱により酸素放出される絶縁膜を用い
てもよい。なお、「加熱により酸素放出される」とは、TDS(Thermal Des
orption Spectroscopy:昇温脱離ガス分光法)分析にて、酸素原子
に換算した酸素の放出量が1.0×1018atoms/cm3以上、好ましくは3.0
×1020atoms/cm3以上であることをいう。
膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算
することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分
値に対する原子の密度の割合である。
絶縁膜のTDS分析結果から、絶縁膜の酸素分子の放出量(NO2)は、数式1で求める
ことができる。ここで、TDS分析で得られる質量数32で検出されるスペクトルの全て
が酸素分子由来と仮定する。質量数32のものとしてCH3OHがあるが、存在する可能
性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数17の酸
素原子及び質量数18の酸素原子を含む酸素分子についても、自然界における存在比率が
極微量であるため考慮しない。
料をTDS分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、N
H2/SH2とする。SO2は、絶縁膜をTDS分析したときのスペクトルの積分値であ
る。αは、TDS分析におけるスペクトル強度に影響する係数である。数式1の詳細に関
しては、特開平6-275697公報を参照できる。なお、上記した酸素の放出量の数値
は、電子科学株式会社製の昇温脱離分析装置EMD-WA1000S/Wを用い、標準試
料として1×1016atoms/cm3の水素原子を含むシリコンウェハを用いて測定
した数値である。
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
酸素の放出量は、酸素分子の放出量の2倍となる。
X>2))がある。酸素が過剰な酸化シリコン(SiOX(X>2))とは、シリコン原
子数の2倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリ
コン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
体膜103に酸素を供給され、下地絶縁膜102及び酸化物半導体膜103の界面準位を
低減できる。従って、トランジスタ100の動作に起因して生じうる電荷などが、下地絶
縁膜102及び酸化物半導体膜103の界面に捕獲されることを抑制でき、トランジスタ
100を電気特性の劣化の少ないトランジスタとすることができる。
化物半導体における酸素欠損は、その酸素欠損の一部がドナーとなりキャリアである電子
を生じる。つまりトランジスタ100においても、酸化物半導体膜103の酸素欠損の一
部はドナーとなりキャリアである電子が生じることで、トランジスタ100のしきい値電
圧がマイナス方向に変動してしまう。そして、酸化物半導体膜103において、該電子の
生成は、酸化物半導体膜103と下地絶縁膜102との界面近傍で生じる酸素欠損おいて
顕著である。下地絶縁膜102から酸化物半導体膜103に酸素が十分に放出されること
により、しきい値電圧がマイナス方向へ変動させる酸化物半導体膜103の酸素欠損を補
うことができる。
導体膜103及び下地絶縁膜102の界面準位、ならびに酸化物半導体膜103の酸素欠
損を低減し、酸化物半導体膜103及び下地絶縁膜102の界面における電荷の捕獲の影
響を小さくすることができる。
の後、酸化物半導体膜140にドーパントを添加することで一対の第2の領域107a、
107b及び一対の第3の領域109a、109bを形成して、酸化物半導体膜103を
形成する。そこで、ドーパントを添加して一対の第2の領域107a、107b及び一対
の第3の領域109a、109bを形成する前のCAAC酸化物半導体膜である酸化物半
導体膜140の作製方法を説明する。
る。
step法と言う。)であり、もう1つの方法は、酸化物半導体を2回に分けて形成し、
2回の加熱処理を行い作製する方法(便宜上、2step法と言う。)である。
り、下地絶縁膜102が形成された基板101を加熱しながら形成する。なお、本工程で
形成された酸化物半導体膜を、便宜上、酸化物半導体膜130とする。基板101を加熱
する温度は、200℃以上400℃以下、好ましくは250℃以上350℃以下とすれば
よく、酸化物半導体膜130は厚さ1nm以上50nm以下で形成すればよい。
明する。
秒以下とすることが好ましく、それによりスパッタリング法により形成する際、膜中への
不純物の混入を低減することができる。
外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入すること
である。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの
放出ガスに起因する。リークレートを1×10-10Pa・m3/秒以下とするためには
、外部リーク及び内部リークの両面から対策をとる必要がある。
タルガスケットは、フッ化鉄、酸化アルミニウム、又は酸化クロムによって被覆された金
属材料を用いると好ましい。メタルガスケットはOリングと比べ密着性が高く、外部リー
クを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって
被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが
抑制され、内部リークも低減することができる。
チタン、ジルコニウム、ニッケルもしくはバナジウム、又は、これらを鉄、クロム及びニ
ッケルなどの少なくとも一を含む合金材料に被覆したものを用いてもよい。鉄、クロム及
びニッケルなどの少なくとも一を含む合金材料は、剛性があり、熱に強く、また加工に適
している。ここで、処理室の内壁の表面積を小さくするために、該部材の表面凹凸を研磨
などによって低減しておくと、放出ガスを低減できる。又は、該部材をフッ化鉄、酸化ア
ルミニウム、酸化クロムなどの不動態で被覆してもよい。
しい。このとき、精製機から処理室までの配管の長さを5m以下、好ましくは1m以下と
する。配管の長さを5m以下又は1m以下とすることで、配管からの放出ガスの影響を長
さに応じて低減できる。
子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ター
ボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そ
こで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポン
プを組み合わせて使用することが有効となる。
処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関
はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し
、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベー
キングしてもよい。ベーキングすることで吸着物の脱離速度を10倍程度大きくすること
ができる。ベーキングは100℃以上450℃以下で行えばよい。このとき、不活性ガス
を導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度
をさらに大きくすることができる。
C電源装置、DC電源装置等を適宜用いることができる。
む金属酸化物ターゲットを用いることができる。また、インジウム、ガリウム、スズ及び
亜鉛から選ばれた二以上の元素を含む金属酸化物ターゲットを用いることができる。当該
ターゲットとしては、例えば、四元系金属酸化物であるIn-Sn-Ga-Zn系金属酸
化物や、三元系金属酸化物であるIn-Ga-Zn系金属酸化物、In-Sn-Zn系金
属酸化物、In-Al-Zn系金属酸化物、Sn-Ga-Zn系金属酸化物、Al-Ga
-Zn系金属酸化物、Sn-Al-Zn系金属酸化物や、In-Hf-Zn系金属酸化物
、In-La-Zn系金属酸化物、In-Ce-Zn系金属酸化物、In-Pr-Zn系
金属酸化物、In-Nd-Zn系金属酸化物、In-Sm-Zn系金属酸化物、In-E
u-Zn系金属酸化物、In-Gd-Zn系金属酸化物、In-Tb-Zn系金属酸化物
、In-Dy-Zn系金属酸化物、In-Ho-Zn系金属酸化物、In-Er-Zn系
金属酸化物、In-Tm-Zn系金属酸化物、In-Yb-Zn系金属酸化物、In-L
u-Zn系金属酸化物や、二元系金属酸化物であるIn-Zn系金属酸化物、Sn-Zn
系金属酸化物、In-Ga系金属酸化物や、インジウム、スズ又は亜鉛などを含む一元系
金属酸化物などのターゲットを用いることができる。
a-Zn系金属酸化物)を、In2O3:Ga2O3:ZnO=1:1:1[mol数比
]の組成比とする。また、In2O3:Ga2O3:ZnO=1:1:2[mol数比]
の組成比を有するターゲット、又はIn2O3:Ga2O3:ZnO=1:1:4[mo
l数比]の組成比を有するターゲット、In2O3:Ga2O3:ZnO=2:1:8[
mol数比]の組成比を有するターゲットを用いることもできる。
素の混合ガスを適宜用いる。また、雰囲気ガスには、水素、水、水酸基又は水素化物など
の不純物が除去された高純度ガスを用いることが好ましい。
を形成することができる。
。例えば、基板101表面の水素を含む不純物を、熱処理又はプラズマ処理で除去した後
、大気に暴露することなく下地絶縁膜102を形成し、続けて大気に暴露することなく酸
化物半導体膜130を形成してもよい。このようにすることで、基板101表面の水素を
含む不純物を低減し、また、基板101と下地絶縁膜102の界面、下地絶縁膜102と
酸化物半導体膜130との界面に、大気成分が付着することを抑制できる。その結果、電
気特性が良好で、信頼性の高いトランジスタ100を作製することができる。
クを形成する。該レジストマスクを用いて、第1のエッチング工程で加工し、島状の酸化
物半導体膜132を形成する。なお、該レジストマスクは、フォトリソグラフィ工程の他
にインクジェット法、印刷法等を適宜用いることができる。
ようにエッチングすることが好ましい。島状の酸化物半導体膜132の端部をテーパ形状
とすることで、後に形成されるゲート絶縁膜111の被覆性を向上させることができる。
フォトリソグラフィ工程を用いる場合は、レジストマスクを後退させつつエッチングする
ことでテーパ形状とすることができる。
み合わせて行ってもよい。ウェットエッチングするエッチング液としては、燐酸と酢酸と
硝酸を混ぜた溶液、アンモニア過水(31重量%過酸化水素水:28重量%アンモニア水
:水=5:2:2(体積比))などを用いることができる。また、ITO07N(関東化
学社製)を用いてもよい。
ば塩素(Cl2)、三塩化硼素(BCl3)、四塩化珪素(SiCl4)、四塩化炭素(
CCl4)など)が好ましい。
F6)、三弗化窒素(NF3)、トリフルオロメタン(CHF3)など)、臭化水素(H
Br)、酸素(O2)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガ
スを添加したガス、などを用いることができる。
ng)法や、ICP(Inductively Coupled Plasma:誘導結
合型プラズマ)エッチング法を用いることができる。所望の形状に加工できるように、エ
ッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される電力量、
基板側の電極温度など)を適宜調節する。
加熱処理の温度を150℃以上650℃以下、好ましくは250℃以上450℃以下とし
、酸化性雰囲気又は不活性雰囲気で行う。ここで、酸化性雰囲気は、酸素、オゾン又は窒
化酸素などの酸化性ガスを10ppm以上含有する雰囲気をいう。また、不活性雰囲気は
、前述の酸化性ガスが10ppm未満であり、その他、窒素又は希ガスで充填された雰囲
気をいう。処理時間は3分~24時間とする。処理時間を長くするほど非晶質領域に対し
て結晶領域の割合の多い酸化物半導体膜を形成することができるが、24時間を超える熱
処理は生産性の低下を招くため好ましくない。なお、該加熱処理は、酸化物半導体膜13
2を形成した後にゲート絶縁膜111を形成してから行ってもよい。
に含まれる酸素の一部を、酸化物半導体膜132と、下地絶縁膜102における酸化物半
導体膜132の界面近傍に拡散させる。
導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や
、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(L
amp Rapid Thermal Anneal)装置等のRTA(Rapid T
hermal Anneal)装置を用いることができる。LRTA装置は、ハロゲンラ
ンプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナト
リウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処
理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置で
ある。
0℃以上750℃以下の第1の加熱処理を行う。該第1の加熱処理によって、第1の酸化
物半導体膜の表面を含む領域に、結晶領域を有する第1の結晶性酸化物半導体膜が形成さ
れる。そして、該第1の酸化物半導体膜よりも厚い第2の酸化物半導体膜を形成し、40
0℃以上750℃以下の第2の加熱処理を行い、該第1の結晶性酸化物半導体膜を結晶成
長の種として、上方に結晶成長させ、第2の酸化物半導体膜の全体を結晶化させる(第2
の結晶性酸化物半導体膜を形成する)。以上より形成された第1の結晶性酸化物半導体膜
及び第2の結晶性酸化物半導体膜を、酸化物半導体膜130とし、上記第1のフォトリソ
グラフィ工程及び上記第1のエッチング工程を行い、酸化物半導体膜132を形成し、1
step法で説明した酸化物半導体膜132形成後に行う加熱処理を行うことで、酸化物
半導体膜140を形成できる。なお、第1の加熱処理及び第2の加熱処理に用いる加熱処
理装置は、1step法で説明した酸化物半導体膜132形成後に行う加熱処理に用いる
加熱処理装置のいずれかとすればよい。
図3(A)参照)。ゲート絶縁膜111は、下地絶縁膜102と同様にして形成すること
ができる。ゲート絶縁膜111の厚さは、1nm以上300nm以下、より好ましくは5
nm以上50nm以下とするとよい。
リコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は窒化酸化シリコン膜から
選ばれる絶縁膜の単層構造、又はこれらの積層構造を用いる。ゲート絶縁膜111におい
ても、酸化物半導体膜103と接する部分において酸素を含むことが好ましい。また、加
熱により酸素放出される絶縁膜を用いてもよい。ゲート絶縁膜111として、加熱により
酸素放出される絶縁膜を用いることで、酸化物半導体膜103に生じる欠陥を修復するこ
とができ、トランジスタ100の電気特性の劣化を抑制できる。
>0、y>0))、窒素が添加されたハフニウムシリケート(HfSixOyNz(x>
0、y>0、z>0))、ハフニウムアルミネート(HfAlxOy(x>0、y>0)
)、などのhigh-k材料を用いることができる。high-k材料は、誘電率が高い
ため、例えば、酸化シリコン膜をゲート絶縁膜に用いた場合と同じゲート絶縁膜容量を有
したまま、物理的なゲート絶縁膜の厚さを厚くすることができる。それゆえ、ゲートリー
ク電流を低減できる。なお、ゲート絶縁膜111として、該high-k材料を単層構造
として用いてもよいし、上記絶縁膜との積層構造としてもよい。
る。第2のフォトリソグラフィ工程を行い、該導電膜上にレジストマスクを形成した後、
該レジストマスクを用いて第2のエッチング工程で加工し、第1の電極113を形成する
。第1の電極113の厚さは、特に限定はなく、用いる導電材料の電気抵抗や、作製工程
にかかる時間を考慮し、適宜決めることができる。
く、連続で形成することが好ましい。
ットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンからなる単体
金属、又はこれを主成分とする合金を単層構造又は積層構造として用いる。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造
、タングステン膜上にチタン膜を積層する二層構造、銅-マグネシウム-アルミニウム合
金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜
を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウ
ム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。なお、第1の電極113は
配線としても機能する。
O膜や、窒素を含むIn-Sn-O膜や、窒素を含むIn-Ga-O膜や、窒素を含むI
n-Zn-O膜や、窒素を含むSn-O膜や、窒素を含むIn-O膜や、金属窒化膜(I
nN、ZnNなど)を設けることが好ましい。これらの膜は5eV、好ましくは5.5e
V以上の仕事関数を有し、トランジスタ100の電気特性において、しきい値電圧をプラ
スにすることができ、トランジスタ100を所謂ノーマリーオフのトランジスタとするこ
とができる。例えば、窒素を含むIn-Ga-Zn-O膜を用いる場合、少なくとも酸化
物半導体膜140より高い窒素濃度、具体的には7原子%以上のIn-Ga-Zn-O膜
を用いる。
5(サイドウォール絶縁膜115a、115bを含む)は、下地絶縁膜102及びゲート
絶縁膜111で説明した絶縁膜のいずれかで形成されている。
対の第3の領域109a、109bのいずれの領域においても、ゲート絶縁膜111が設
けられている。このような構造とするには、ゲート絶縁膜111とサイドウォール絶縁膜
115(サイドウォール絶縁膜115a、115bを含む)をエッチングレートの異なる
絶縁膜とすればよい。このような構造とすることで、サイドウォール絶縁膜115を形成
する際に、ゲート絶縁膜111をエッチングストッパーとして機能させることができる。
ゲート絶縁膜111をエッチングストッパーとして用いることにより、酸化物半導体膜1
40への過剰なエッチングを抑制することができる。さらに、サイドウォール絶縁膜11
5を形成する際のエッチングの終点(エンドポイント)も容易に検出できる。また、ゲー
ト絶縁膜111をエッチングストッパーとして機能させることで、サイドウォール絶縁膜
115の幅(図1(B)のサイドウォール絶縁膜115a、115bがゲート絶縁膜11
1と接している幅)の制御が容易になる。低濃度領域である一対の第2の領域107a、
107bの範囲は、サイドウォール絶縁膜115の幅(図1(B)のサイドウォール絶縁
膜115a、115bがゲート絶縁膜111と接している幅)に対応して決まる。該低濃
度領域の範囲を大きくすると、それだけチャネル形成領域として機能する第1の領域10
5に加わる電界を緩和することができる。
115bとなる絶縁膜114を形成する(図3(B)参照)。絶縁膜114は、下地絶縁
膜102と同様にして形成することができ、上記列挙した絶縁膜のいずれかとする。絶縁
膜114の厚さは特に限定はないが、絶縁膜114に第3のエッチング工程を行うことで
サイドウォール絶縁膜115a、115bを形成する(図3(C)参照)。第3のエッチ
ング工程とは、異方性の高いエッチングであり、サイドウォール絶縁膜115a、115
bは、絶縁膜114に異方性の高いエッチング工程を行うことでセルフアラインに形成す
ることができる。ここで、異方性の高いエッチングとしては、ドライエッチングが好まし
く、例えば、エッチングガスとして、トリフルオロメタン(CHF3)、オクタフルオロ
シクロブタン(C4F8)、テトラフルオロメタン(CF4)などのフッ素を含むガスを
用いることができ、ヘリウム(He)やアルゴン(Ar)などの希ガス又は水素(H2)
を添加してもよい。さらに、ドライエッチングとして、基板に高周波電圧を印加する、反
応性イオンエッチング法(RIE法)を用いるのが好ましい。
115a、115bの厚さに対応することから、一対の第2の領域107a、107bの
ドーパント濃度が上記した値となるように、サイドウォール絶縁膜115a、115bの
厚さ、さらには第1の電極113の厚さを決めればよい。なお、ここでのサイドウォール
絶縁膜115a、115bの厚さとは、ゲート絶縁膜111と接している面から、第1の
電極113と接している面の最頂部までをいう。
絶縁膜115の幅(ここでは、図1(B)のサイドウォール絶縁膜115a、115bが
ゲート絶縁膜111と接している幅)に対応して決まる。さらには、サイドウォール絶縁
膜115の幅は、第1の電極113の厚さに対応することから、一対の第2の領域107
a、107bの範囲が、所望の範囲となるように、第1の電極113の厚さを決めればよ
い。
103を形成する(図3(D)参照)。
素とする。また、酸化物半導体膜140にドーパント150を添加する方法として、イオ
ンドーピング法又はイオンインプランテーション法を用いることができる。イオンドーピ
ング法又はイオンインプランテーション法を用いることで、ドーパント150の添加深さ
(添加領域)が制御し易くなり、ドーパント150を精度良く酸化物半導体膜140に添
加することができる。また、イオンドーピング法又はイオンインプランテーション法によ
りドーパント150を添加する際に、基板101を加熱しながら行ってもよい。さらに、
イオンドーピング法又はイオンインプランテーション法の代わりに、添加するドーパント
を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うこと
でドーパントを添加することもできる。
140をN型化させる。また、希ガス元素は酸化物半導体膜140中に欠陥を作り、酸化
物半導体膜140をN型化させる。なお、水素は拡散しやすく、チャネル形成領域である
第1の領域105に水素が拡散すると、トランジスタ特性が劣化する可能性がある。この
ため、ドーパント150としては希ガス元素を用いる方が好ましい。
で添加する場合は、ゲート絶縁膜が第1の領域、一対の第2の領域及び一対の第3の領域
上に設けられる形態とすることが好ましい。例えば、トランジスタ100が、ソース領域
及びドレイン領域となる一対の第3の領域109a、109bが露出する形態であるとし
、上記プラズマ処理を行うと、酸化物半導体膜140の一対の第3の領域109a、10
9bとなる部分がエッチングされて、薄膜化する可能性がある。ゲート絶縁膜111が第
1の領域105、一対の第2の領域107a、107b及び一対の第3の領域109a、
109b上に設けられた状態で行うことで、ゲート絶縁膜111が、酸化物半導体膜14
0の一対の第3の領域109a、109bとなる部分のエッチングを防ぎ、薄膜化を抑制
できる。加えて、酸化物半導体膜103とゲート絶縁膜111の界面も清浄に保つことが
できるので、トランジスタ100の電気特性及び信頼性を向上させることができる。
膜111及びサイドウォール絶縁膜115a、115bを通過して酸化物半導体膜140
に添加される。そして、酸化物半導体膜140に添加されるドーパント150の量は、ゲ
ート絶縁膜111だけを通過して添加される領域より、ゲート絶縁膜111及びサイドウ
ォール絶縁膜115a、115bを通過して添加される領域のほうが少ない。従って、一
対の第2の領域107a、107b及び一対に第3の領域109a、109bは、セルフ
アラインに形成される(図3(E)参照)。また、ドーパント150は、第1の電極11
3と重なる領域の酸化物半導体膜140には添加されない。
は、ドーパント150の添加のダメージにより結晶性が低減し、非晶質領域となる。また
、ドーパント150を添加する量などを調節することによって、ダメージ量を低減させ、
一対の第2の領域107a、107b及び一対の第3の領域109a、109bを完全な
非晶質領域とならないように形成することもできる。その場合、一対の第2の領域107
a、107b及び一対の第3の領域109a、109bは、少なくとも第1の領域105
よりも非晶質領域の割合が大きい領域となる。
物半導体膜140を形成する際に行う加熱処理と同様にして行えばよいが、一対の第2の
領域107a、107b及び一対の第3の領域109a、109bが結晶化しない温度が
好ましい。
。酸化物半導体膜140にドーパント150を添加する処理を複数回行う場合、ドーパン
ト150は複数回すべてにおいて同じであってもよいし、1回の処理毎に変えてもよい。
例えば、図3(A)のように第1の電極113を形成後に、一度、ドーパント150を添
加する処理(第1の添加処理)を行い、サイドウォール絶縁膜115a、115bを形成
後に、再度、ドーパント150を添加する処理(第2の添加処理)を行ってもよい。第1
の添加処理と第2の添加処理におけるドーパント150は同じ元素でもよいし、異なる元
素でもよい。
13上に層間絶縁膜117となる絶縁膜を形成し、該絶縁膜及びゲート絶縁膜111に第
3のフォトリソグラフィ工程及び第4のエッチング工程を行い、開口部116a、116
bを形成する。第3のフォトリソグラフィ工程及び第4のエッチング工程は、第1のフォ
トリソグラフィ工程及び第1のエッチング工程と同様とすればよい。
窒化シリコン膜を用い、スパッタリング法、CVD法などで形成すればよい。このとき、
層間絶縁膜117には、加熱により酸素を放出しにくい膜を用いることが好ましい。これ
は、一対の第2の領域107a、107b及び一対の第3の領域109a、109bの導
電率を低下させないためである。具体的には、CVD法により、シランガスを主材料とし
、酸化窒素ガス、窒素ガス、水素ガス及び希ガスから適切な原料ガスを選択し、それらを
混合して形成すればよい。また、基板温度を300℃以上550℃以下とすればよい。C
VD法を用いることで、加熱により酸素を放出しにくい膜とすることができる。
する第2の電極119a及び第3の電極119bを形成する(図1(B)参照)。
113とで説明したものを用いて形成されている。
る一対の第3の領域109a、109bは、ドーパントを添加された導電率の高い領域で
あることから、第2の電極119a及び第3の電極119bと一対の第3の領域109a
、109bの接触抵抗を低減できるため、トランジスタ100のオン電流を増大させるこ
とができる。
材料を用いて導電膜を形成し、該導電膜に第4のフォトリソグラフィ工程及び第5のエッ
チング工程を行うことで形成する。なお、第4のフォトリソグラフィ工程及び第5のエッ
チング工程は、第1のフォトリソグラフィ工程及び第1のエッチング工程と同様とすれば
よい。
め、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジス
タサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体
装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。ま
た、同等の機能を保ったまま半導体装置が小型化されるため、大きさを同程度とする場合
には、さらに機能が高められた半導体装置を実現することができる。また、チャネル長の
縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示
する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで
、これに付随する様々な効果を得ることが可能である。なお、本実施の形態は、他の実施
の形態と適宜組み合わせることができる。
本実施の形態では、実施の形態1で示したトランジスタ100と構成が一部異なるトラン
ジスタ200について説明する。
トランジスタ200は、トランジスタ100のゲート絶縁膜111の形状が異なったトラ
ンジスタである。
縁膜202、ゲート絶縁膜211及び層間絶縁膜217は、便宜上、図示していない。
の側面に設けられたサイドウォール絶縁膜215が設けられている。そして、第2の電極
219a及び第3の電極219bは、開口部216a、216bを介して酸化物半導体膜
203の第3の領域209a、209b上に設けられている。また、第2の電極219a
及び第3の電極219bは、第3の領域209a、209bの上面と接している。トラン
ジスタ200はトップゲート構造でトップコンタクト型のトランジスタである。
基板201上に下地絶縁膜202が設けられており、下地絶縁膜202上には、第1の領
域205、一対の第2の領域207a、207b及び一対の第3の領域209a、209
bを含む酸化物半導体膜203が設けられている。一対の第2の領域207a、207b
は第1の領域205の側面に接して設けられている。一対の第3の領域209a、209
bは、一対の第2の領域207a、207bの側面に接して設けられている。
、第1の領域205に接している。ゲート絶縁膜211上には、第1の領域205と重畳
した第1の電極213が設けられている。第1の電極213の側面には、サイドウォール
絶縁膜215a、215bが接して設けられている。
縁膜215a、215b上に設けられた層間絶縁膜217の開口部216a、216bを
介して一対の第3の領域209a、209bの上面に接している。
1の電極213の端部は垂直な形状であることが好ましい。第1の電極213の端部を垂
直な形状とし、第1の電極213上にサイドウォール絶縁膜215(サイドウォール絶縁
膜215a、215b)となる絶縁膜を形成し、異方性の高いエッチングを行うことで、
サイドウォール絶縁膜215(サイドウォール絶縁膜215a、215b)を形成するこ
とができる。
ウォール絶縁膜215と重畳する領域に相当する。そして、サイドウォール絶縁膜215
は、第1の電極213の側面及びゲート絶縁膜211と接する領域以外の少なくとも一部
は湾曲形状を有している。
7a、107b及び一対の第3の領域109a、109bに接しているため、開口部11
6a、116bはゲート絶縁膜111及び層間絶縁膜117に設けられる。しかし、トラ
ンジスタ200は、ゲート絶縁膜211が第1の領域205のみに接しているため、開口
部216a、216bは層間絶縁膜217のみに設けられる。
るため、ゲート絶縁膜211は酸化物半導体膜203の形状(段差)に沿って覆っていな
い。言い換えると、ゲート絶縁膜211には酸化物半導体膜203の段差を乗り越えてい
る部分がない。ゲート絶縁膜211に酸化物半導体膜203の段差を乗り越えている部分
がないことによって、トランジスタ200はゲート絶縁膜211を起因とするリーク電流
を低減し、かつゲート絶縁膜211の耐圧を高めることができる。そのため、ゲート絶縁
膜211を5nm近くまで薄膜化して用いてもトランジスタを動作させることができる。
なお、ゲート絶縁膜211を薄膜化することで、短チャネル効果を抑制し、かつトランジ
スタの動作速度を高めることができる。
電極213と一対の第2の領域207a、207b及び一対の第3の領域209a、20
9bとの間に生じる寄生容量がほとんどない。それゆえ、トランジスタ200はチャネル
長を縮小した場合においても、しきい値電圧の変動を低減することができる。
次に、トランジスタ200の作製方法について、図2及び図5を用いて説明する。
での工程(図2の酸化物半導体膜140を形成する工程)は、トランジスタ100と同じ
であるため、実施の形態1を参照できる(図2参照)。なお、基板201及び下地絶縁膜
202は、実施の形態1で説明した基板101及び下地絶縁膜102と同じ構成とすれば
よい。
のゲート絶縁膜111として用いることができるもので形成する。そして、絶縁膜210
上に第1の電極213となる導電膜212を形成する(図5(A)参照)。導電膜212
は、実施の形態1で説明した第1の電極113に用いることができる導電材料で形成する
。なお、導電膜212の形成方法は、実施の形態1と同様にスパッタリング法を用いれば
よい。
が好ましい。
形成する。この加工により、トランジスタ100のゲート絶縁膜111の形状と異なった
ゲート絶縁膜211を形成することができる。なお、絶縁膜210及び導電膜212の加
工は、実施の形態1で説明したフォトリソグラフィ工程及びエッチング工程を適宜用いて
行えばよい。ゲート絶縁膜211の厚さは、実施の形態1で説明した内容をもとに適宜決
めればよい。
ール絶縁膜215a、215bとなる絶縁膜214を形成する(図5(B)参照)。絶縁
膜214は、実施の形態1の下地絶縁膜102として用いることができるもので形成する
。その後、絶縁膜214を加工して、サイドウォール絶縁膜215a、215bを形成す
る(図5(C)参照)。絶縁膜214をサイドウォール絶縁膜215a、215bに加工
する方法は、実施の形態1で説明した絶縁膜114をサイドウォール絶縁膜115a、1
15bに加工する方法と同じとすればよい。
なる酸化物半導体膜140と接している面から、第1の電極213と接している面の最頂
部までをいう。そして、後に形成される一対の第2の領域207a、207bのドーパン
ト濃度は、サイドウォール絶縁膜215a、215bの厚さに対応することから、一対の
第2の領域207a、207bのドーパント濃度が、実施の形態1で説明した値となるよ
うに、サイドウォール絶縁膜215a、215bの厚さ、さらには第1の電極213の厚
さを決めればよい。
絶縁膜215の幅(ここでは、図4(B)のサイドウォール絶縁膜215a、215bが
酸化物半導体膜203と接している幅)に対応して決まる。低濃度領域の範囲を大きくす
ると、それだけチャネル形成領域として機能する第1の領域205に加わる電界を緩和す
ることができる。サイドウォール絶縁膜215の幅は、第1の電極213の厚さに対応す
ることから、一対の第2の領域207a、207bの範囲が、所望の範囲となるように、
第1の電極213の厚さを決めればよい。
)。酸化物半導体膜140にドーパント150を添加する処理は、実施の形態1と同様に
して行えばよく、ここでの処理によって、第1の領域205、一対の第2の領域207a
、207b及び一対の第3の領域209a、209bが形成される(図5(E)参照)。
なお、ここでの処理により形成される第1の領域205、一対の第2の領域207a、2
07b及び一対の第3の領域209a、209bは、実施の形態1で説明した第1の領域
105、一対の第2の領域107a、107b及び一対の第3の領域109a、109b
と同様の構成となる。
法などによる注入する以外の方法でも行うことができる。例えば、ドーパントを含むガス
雰囲気にてプラズマを発生させて、被添加物(ここでは、酸化物半導体膜140)に対し
て該プラズマを照射させるプラズマ処理である。該プラズマを発生させる装置としては、
ドライエッチング装置やプラズマCVD装置、高密度プラズマCVD装置などを用いるこ
とができる。また、該プラズマ処理は基板201を加熱しながら行ってもよい。
9bとなる部分が露出している場合、ドーパントとして希ガス元素を用いて、プラズマ処
理で添加すると実施の形態1で説明したように一対の第3の領域209a、209bとな
る部分がエッチングされ、薄膜化する可能性がある。そのため、一対の第3の領域209
a、209bとなる酸化物半導体膜140の部分が露出している場合は、ドーパントとし
て水素を用いることが好ましい。
に複数回行うことができる。
物半導体膜140を形成する際に行う加熱処理と同様にして行えばよいが、一対の第2の
領域207a、207b及び一対の第3の領域209a、209bが結晶化しない温度が
好ましい。
極219bは、実施の形態1で説明した層間絶縁膜117、開口部116a、116b、
第2の電極119a及び第3の電極119bと同様にして形成すればよい。以上により、
トランジスタ200を作製することができる(図4(B)参照)。
できる。なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
本実施の形態では、先の実施の形態で示したトランジスタと構成が一部異なるトランジス
タ300について説明する。
トランジスタ300は、第2の電極219a及び第3の電極219bの一対の第3の領域
209a、209bと接する面において、トランジスタ200と異なっている。
縁膜302、ゲート絶縁膜311及び層間絶縁膜317は、便宜上、図示していない。
の側面に設けられたサイドウォール絶縁膜315が設けられている。そして、第2の電極
319a及び第3の電極319bは、酸化物半導体膜303の第3の領域309a、30
9bの下面と接している。トランジスタ300はトップゲート構造でボトムコンタクト型
のトランジスタである。
基板301上に下地絶縁膜302が設けられており、下地絶縁膜302上には、第1の領
域305、一対の第2の領域307a、307b及び一対の第3の領域309a、309
bを含む酸化物半導体膜303、並びに第2の電極319a及び第3の電極319bが設
けられている。一対の第2の領域307a、307bは第1の領域305の側面に接して
設けられている。一対の第3の領域309a、309bは、一対の第2の領域307a、
307bの側面に接して設けられている。
、第1の領域305に接している。ゲート絶縁膜311上には、第1の領域305と重畳
した第1の電極313が設けられている。第1の電極313の側面には、サイドウォール
絶縁膜315a、315bが接して設けられている。
には層間絶縁膜317が設けられている。
1の電極313の端部は垂直な形状であることが好ましい。第1の電極313の端部を垂
直な形状とし、第1の電極313上にサイドウォール絶縁膜315(サイドウォール絶縁
膜315a、315b)となる絶縁膜を形成し、異方性の高いエッチングを行うことで、
サイドウォール絶縁膜315(サイドウォール絶縁膜315a、315b)を形成するこ
とができる。
ウォール絶縁膜315と重畳する領域に相当する。そして、サイドウォール絶縁膜315
は、第1の電極313の側面及びゲート絶縁膜311と接する領域以外の少なくとも一部
は湾曲形状を有している。
るため、ゲート絶縁膜311は酸化物半導体膜303の形状(段差)に沿って覆っていな
い。言い換えると、ゲート絶縁膜311には酸化物半導体膜303の段差を乗り越えてい
る部分がない。ゲート絶縁膜311に酸化物半導体膜303の段差を乗り越えている部分
がないことによって、トランジスタ300はゲート絶縁膜311を起因とするリーク電流
を低減し、かつゲート絶縁膜311の耐圧を高めることができる。そのため、ゲート絶縁
膜311を5nm近くまで薄膜化して用いてもトランジスタを動作させることができる。
なお、ゲート絶縁膜311を薄膜化することで、短チャネル効果を抑制し、かつトランジ
スタの動作速度を高めることができる。
電極313と一対の第2の領域307a、307b及び一対の第3の領域309a、30
9bとの間に生じる寄生容量がほとんどない。それゆえ、トランジスタ300はチャネル
長を縮小した場合においても、しきい値電圧の変動を低減することができる。
する領域のみに設けられている形態であるが、ゲート絶縁膜311は、実施の形態1と同
様に第3の領域309a、309b(さらには、第2の電極319a及び第3の電極31
9b)上にも設けられる形態であってもよい。
次に、トランジスタ300の作製方法について、図7を用いて説明する。
び第3の電極319bとなる導電膜を形成し、該導電膜を加工し、第2の電極319a及
び第3の電極319bを形成する。基板301、下地絶縁膜302は実施の形態1で説明
した基板101及び下地絶縁膜102と同じ構成とすればよい。該導電膜は、実施の形態
1で説明した第2の電極119a及び第3の電極119bに用いることができる導電材料
で形成する。なお、該導電膜の形成方法は、実施の形態1と同様にスパッタリング法を用
いればよい。また、該導電膜の加工は、実施の形態1で説明したフォトリソグラフィ工程
及びエッチング工程を適宜用いて行えばよい。
0を形成する(図7(A)参照)。酸化物半導体膜340は、実施の形態1で説明した酸
化物半導体膜140と同様にして形成することができる(図2参照)。
絶縁膜311及び第1の電極313を形成する。まず、酸化物半導体膜340上に、ゲー
ト絶縁膜311となる絶縁膜を形成する。ゲート絶縁膜311及び第1の電極313は、
実施の形態2のゲート絶縁膜211及び第1の電極213と同様に形成すればよい。
ール絶縁膜315a、315bとなる絶縁膜314を形成する(図7(B)参照)。絶縁
膜314は、実施の形態1の下地絶縁膜102として用いることができるもので形成する
。その後、絶縁膜314を加工して、サイドウォール絶縁膜315a、315bを形成す
る(図7(C)参照)。絶縁膜314をサイドウォール絶縁膜315a、315bに加工
する方法は、実施の形態1で説明した絶縁膜114をサイドウォール絶縁膜115a、1
15bに加工する方法と同じとすればよい。
なる酸化物半導体膜340と接している面から、第1の電極313と接している面の最頂
部までをいう。そして、後に形成される一対の第2の領域307a、307bのドーパン
ト濃度は、サイドウォール絶縁膜315a、315bの厚さに対応することから、一対の
第2の領域307a、307bのドーパント濃度が、実施の形態1で説明した値となるよ
うに、サイドウォール絶縁膜315a、315bの厚さ、さらには第1の電極313の厚
さを決めればよい。
絶縁膜315の幅(ここでは、図6(B)のサイドウォール絶縁膜315a、315bが
酸化物半導体膜340と接している幅)に対応して決まる。低濃度領域の範囲を大きくす
ると、それだけチャネル形成領域として機能する第1の領域305に加わる電界を緩和す
ることができる。サイドウォール絶縁膜315の幅は、第1の電極313の厚さに対応す
ることから、一対の第2の領域307a、307bの範囲が、所望の範囲となるように、
第1の電極313の厚さを決めればよい。
)。酸化物半導体膜340にドーパント150を添加する処理は、実施の形態1と同様に
して行えばよく、ここでの処理によって、第1の領域305、一対の第2の領域307a
、307b及び一対の第3の領域309a、309bが形成される(図7(E)参照)。
なお、ここでの処理により形成される第1の領域305、一対の第2の領域307a、3
07b及び一対の第3の領域309a、309bは、実施の形態1で説明した第1の領域
105、一対の第2の領域107a、107b及び一対の第3の領域109a、109b
と同様の構成である。
一部が露出した状態でドーパント150が添加される形態である。よって、ドーパント1
50の添加方法として、実施の形態2と同様にプラズマ処理を用いることができる。なお
、該プラズマ処理は実施の形態2で説明したプラズマ処理と同様である。
9bとなる部分が露出している場合、ドーパントとして希ガス元素を用いて、プラズマ処
理で添加すると実施の形態1で説明したように一対の第3の領域309a、309bとな
る部分がエッチングされ、薄膜化する可能性がある。そのため、一対の第3の領域309
a、309bとなる酸化物半導体膜340の部分が露出している場合は、ドーパントとし
て水素を用いることが好ましい。
らには、第2の電極319a及び第3の電極319b)上にも設けられる形態の場合であ
っても、酸化物半導体膜340にドーパント150を添加する処理を行うことができる。
その際、ドーパント150はゲート絶縁膜311及びサイドウォール絶縁膜315a、3
15bを通過して、酸化物半導体膜340に添加される。このような形態の場合は、ドー
パント150として、問題なく希ガス元素を用いることができる。
に複数回行うことができる。
物半導体膜340を形成する際に行う加熱処理と同様にして行えばよいが、一対の第2の
領域307a、307b及び一対の第3の領域309a、309bが結晶化しない温度が
好ましい。
ル絶縁膜315a、315b上に、層間絶縁膜317として、実施の形態1で説明した層
間絶縁膜117と同様にして形成する。以上により、トランジスタ300を作製すること
ができる(図6(B)参照)。
できる。なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
本実施の形態では、実施の形態1乃至実施の形態3に示したトランジスタにおいて、酸化
物半導体膜に含まれる第1の領域、一対の第2の領域及び一対の第3の領域がトランジス
タに与える電気特性の影響を、バンド図を用いて説明する。なお、図6に示すトランジス
タ300を例にして説明する。
におけるエネルギーバンド図(模式図)を示す。なお、図8(B)はソース領域とドレイ
ン領域の間の電圧を等電位(VD=0V)とした場合を示している。トランジスタ300
は、第1の領域305(OS1とする)、一対の第2の領域307a、307b(OS2
とする)及び一対の第3の領域309a、309b(OS3とする)を含む酸化物半導体
膜303、並びに、第2の電極319a及び第3の電極319b(metalとする)を
有するトランジスタである。
中から水分(水素を含む)などの不純物をできるだけ除去、脱離させて高純度化すること
により真性(I型)とした酸化物半導体、又は限りなく真性に近づけた酸化物半導体によ
り形成されている。そうすることにより、フェルミ準位(Ef)は真性フェルミ準位(E
i)と同じレベルにすることができる。
びドレイン領域は、OS3により形成されている。OS2及びOS3は、OS1と同様に
、膜中から水分(水素を含む)などの不純物をできるだけ除去、脱離させて高純度化する
ことにより真性(I型)としたもの、又は限りなく真性に近づけた酸化物半導体とし、そ
の後、水素又は希ガス元素のいずれかから選択された一以上のドーパントを添加すること
によってドナーとして機能するか、又は酸素欠損が生じる。それにより、OS2及びOS
3は、OS1と比べてキャリア密度が高くなり、フェルミ準位の位置が伝導帯の近くにな
る。
の第2の領域307a、307b(OS2とする)、一対の第3の領域309a、309
b(OS3とする)、第2の電極319a及び第3の電極319b(metalとする)
のバンド構造の関係である。ここで、IPはイオン化ポテンシャル、Eaは電子親和力、
Egはバンドギャップ、Wfは仕事関数を示す。また、Ecは伝導帯の下端、Evは価電
子帯の上端、Efはフェルミ準位を示す。なお、各符号の末尾に示す記号は、1がOS1
を、2がOS2を、3がOS3を、mがmetalであることをそれぞれ示す。ここでは
metalとしてWf_mが4.1eV(チタンなど)を想定している。
Ec及びEvの概ね中央にあるとする。また、OS2及びOS3はドーパントが添加され
たキャリア密度の高い酸化物半導体であり、Ec_2とEf_2が、Ec_3とEf_3
が概ね一致する。OS1、OS2及びOS3に示す酸化物半導体は、バンドギャップ(E
g)が3.15eV、電子親和力(Ea)は4.3eVと言われている。
触すると、OS1及びOS2のフェルミ準位が一致するようにキャリアの移動が起こり、
OS1及びOS2のバンド端が曲がる。さらに、低濃度領域であるOS2とソース領域及
びドレイン領域であるOS3が接触する場合も、OS2及びOS3のフェルミ準位が一致
するようにキャリアの移動が起こり、OS2及びOS3のバンド端が曲がる。さらに、ソ
ース領域及びドレイン領域であるOS3とmetalが接触した場合も、OS3及びme
talのフェルミ準位が一致するようにキャリアの移動が起こり、OS3のバンド端が曲
がる。
metalとの間に、キャリア密度が高く、且つ該キャリア密度に差を有する酸化物半導
体であるOS2及びOS3が形成されることにより、酸化物半導体膜303と金属とのコ
ンタクトをオーミックにすることができ、またコンタクト抵抗を低減させることができる
。その結果として、トランジスタ300のオン電流を増加させることができる。また、O
S1のバンド端の曲がりを小さくすることができるため、トランジスタ300の短チャネ
ル効果を低減できる。
本実施の形態では、先の実施の形態で示したトランジスタと異なるトランジスタの例につ
いて図9を用いて説明する。
大した図である。
られている。下地絶縁膜402上には第1の領域405、一対の第2の領域407a、4
07b、一対の第3の領域409a、409b及び一対の第4の領域410a、410b
を含む酸化物半導体膜403が設けられている。一対の第4の領域410a、410b上
に第2の電極419a及び第3の電極419bが設けられている。第1の領域405、一
対の第2の領域407a、407b、一対の第3の領域409a、409b、及び一対の
第4の領域410a、410b、第2の電極419a及び第3の電極419b上にゲート
絶縁膜411が設けられている。第1の電極413が第1の領域405と重畳してゲート
絶縁膜411上に設けられている。
ランジスタ100、トランジスタ200及びトランジスタ300とは異なり、一対の第4
の領域410a、410bが設けられている。
13、第2の電極419a及び第3の電極419bは、実施の形態1で説明した基板10
1、下地絶縁膜102、第1の領域105、ゲート絶縁膜111、第1の電極113、第
2の電極119a及び第3の電極119bと同様にして形成することができる。
体領域であり、一対の第4の領域410a、410bも実施の形態1で説明したCAAC
酸化物半導体領域である。一対の第2の領域407a、407b及び一対の第3の領域4
09a、409bは、ドーパントが含まれた非晶質領域であり、該ドーパントは実施の形
態1で説明したものと同様である。また、一対の第2の領域407a、407bのドーパ
ント濃度と、一対の第3の領域409a、409bのドーパント濃度は異なっている。一
対の第2の領域407a、407b及び一対の第3の領域409a、409bのドーパン
ト濃度の範囲は、実施の形態1で説明したドーパント濃度の範囲である。
の電極413、第2の電極419a及び第3の電極419bを利用して、ドーパント濃度
の異なる領域(第1の領域405、一対の第2の領域407a、407b及び一対の第3
の領域409a、409b、一対の第4の領域410a、410b)を形成することがで
きる。
テーパ形状としているために形成される。また、第2の電極419a及び第3の電極41
9bの厚さを薄くすることで、一対の第3の領域409a、409bの範囲を拡大するこ
とができる。
トランジスタに設けられた第1の電極及びサイドウォール絶縁膜を利用して、ドーパント
濃度の異なる領域(それぞれのトランジスタにおける第1の領域、一対の第2の領域及び
一対の第3の領域)を形成したトランジスタである。
ドーパント濃度が異なる一対の第2の領域407a、407b及び一対の第3の領域40
9a、409bが設けられており、チャネル形成領域である第1の領域405に加わる電
界を緩和することができるため、短チャネル効果を抑制できる。
ジスタの例としてトランジスタ500を説明する。
大した図である。
られている。下地絶縁膜402上には、第1の電極413及び第1の電極413を覆って
いるゲート絶縁膜411が設けられている。ゲート絶縁膜411上には、第1の領域40
5、一対の第2の領域407a、407b、一対の第3の領域409a、409b及び一
対の第4の領域410a、410bを含む酸化物半導体膜403が設けられている。一対
の第4の領域410a、410b上に第2の電極419a及び第3の電極419bが設け
られている。第1の領域405上には絶縁膜420が設けられている。
ランジスタ100、トランジスタ200及びトランジスタ300とは異なり、一対の第4
の領域410a、410bが設けられている。
13、第2の電極419a及び第3の電極419bは、実施の形態1で説明した基板10
1、下地絶縁膜102、第1の領域105、ゲート絶縁膜111、第1の電極113、第
2の電極119a及び第3の電極119bと同様にして形成することができる。なお、ト
ランジスタ500はボトムゲート構造であることから、第1の電極413は、第2の電極
419a及び第3の電極419b同様にテーパ形状であることが好ましい。第1の電極4
13をテーパ形状とすることで、ゲート絶縁膜411の被覆性を向上させることができる
。
体領域であり、一対の第4の領域410a、410bも実施の形態1で説明したCAAC
酸化物半導体領域である。一対の第2の領域407a、407b及び一対の第3の領域4
09a、409bは、ドーパントが含まれた非晶質領域であり、該ドーパントは実施の形
態1で説明したものと同様である。また、一対の第2の領域407a、407bのドーパ
ント濃度と、一対の第3の領域409a、409bのドーパント濃度は異なっている。一
対の第2の領域407a、407b及び一対の第3の領域409a、409bのドーパン
ト濃度の範囲は、実施の形態1で説明したドーパント濃度の範囲である。
140を形成した後に、第2の電極419a、第3の電極419b及び絶縁膜420を利
用して、ドーパント濃度の異なる領域(第1の領域405、一対の第2の領域407a、
407b及び一対の第3の領域409a、409b、一対の第4の領域410a、410
b)を形成することができる。絶縁膜420は、第1の領域405にドーパントが添加さ
れないように厚く形成することが必要である。
9bがテーパ形状としているために形成される。また、第2の電極419a及び第3の電
極419bの厚さを薄くすることで、一対の第3の領域409a、409bの範囲を拡大
することができる。
トランジスタに設けられた第1の電極及びサイドウォール絶縁膜を利用して、ドーパント
濃度の異なる領域(それぞれのトランジスタにおける第1の領域、一対の第2の領域及び
一対の第3の領域)を形成したトランジスタである。
ドーパント濃度が異なる一対の第2の領域407a、407b及び一対の第3の領域40
9a、409bが設けられており、チャネル形成領域である第1の領域405に加わる電
界を緩和することができるため、短チャネル効果を抑制できる。
本実施の形態では、図10を用いて、ドーパントを添加した酸化物半導体を用いた抵抗素
子について説明する。
る。基板601上に下地絶縁膜602が設けられている。下地絶縁膜602上にドーパン
トを添加された酸化物半導体膜603が設けられている。酸化物半導体膜603上に導電
膜604a、604bが設けられている。つまり、抵抗素子600は酸化物半導体膜60
3を抵抗とする。ドーパントが添加された酸化物半導体膜603は、例えば、実施の形態
2で示した酸化物半導体膜140(図5(A)及び(B)参照)上にゲート絶縁膜211
及び第1の電極213が形成されないようにした後にドーパントを添加することで形成す
ることができる。また、導電膜604a、604bは、先の実施の形態で説明した第1の
電極に用いることができる導電材料により形成することができる。
る。基板601上に下地絶縁膜602が設けられている。下地絶縁膜602上にドーパン
トを添加された酸化物半導体膜603が設けられている。酸化物半導体膜603上に絶縁
膜606が設けられている。絶縁膜606及び酸化物半導体膜603の一部に接して導電
膜604a、604bが設けられている。抵抗素子610においても酸化物半導体膜60
3を抵抗とする。ドーパントが添加された酸化物半導体膜603は、例えば、実施の形態
2で示した酸化物半導体膜140(図5(A)及び(B)参照)上にゲート絶縁膜211
及び第1の電極213が形成されないようにした後にドーパントを添加することで形成す
ることができる。絶縁膜606は、先の実施の形態で説明した下地絶縁膜、ゲート絶縁膜
、層間絶縁膜を適宜用いればよい。また、導電膜604a、604bは、先の実施の形態
で説明した第1の電極に用いることができる導電材料により形成することができる。以上
より、抵抗素子610は、抵抗として機能する導電膜604a、604bと接する酸化物
半導体膜603の電流経路を一定にすることができ、より精度の高い抵抗値を有する抵抗
素子である。
図11(A)に半導体装置を構成する記憶素子(以下、メモリセルとも記す)の回路図の
一例を示す。メモリセルは、酸化物半導体以外の材料をチャネル形成領域に用いたトラン
ジスタ1160と酸化物半導体をチャネル形成領域に用いたトランジスタ1162によっ
て構成される。
って作製することができる。
2のソース電極又はドレイン電極の一方とは、電気的に接続されている。また、第1の配
線(1st Line:ソース線ともよぶ)とトランジスタ1160のソース電極とは、
電気的に接続され、第2の配線(2nd Line:ビット線ともよぶ)とトランジスタ
1160のドレイン電極とは、電気的に接続されている。そして、第3の配線(3rd
Line:第1信号線ともよぶ)とトランジスタ1162のソース電極又はドレイン電極
の他方とは、電気的に接続され、第4の配線(4th Line:第2信号線ともよぶ)
と、トランジスタ1162のゲート電極とは、電気的に接続されている。
タ1160は十分な高速動作が可能なため、トランジスタ1160を用いることにより、
記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル
形成領域に用いたトランジスタ1162は、トランジスタ1160に比べてオフ電流が小
さいという特徴を有している。このため、トランジスタ1162をオフ状態とすることで
、トランジスタ1160のゲート電極の電位を極めて長時間にわたって保持することが可
能である。
保持、読み出しが可能である。
ンジスタ1162がオン状態となる電位として、トランジスタ1162をオン状態とする
。これにより、第3の配線の電位が、トランジスタ1160のゲート電極に与えられる(
書き込み)。その後、第4の配線の電位を、トランジスタ1162がオフ状態となる電位
として、トランジスタ1162をオフ状態とすることにより、トランジスタ1160のゲ
ート電極の電位が保持される(保持)。
スタ1160のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ
1160のゲート電極の電位がトランジスタ1160をオン状態とする電位であれば、ト
ランジスタ1160のオン状態が長時間にわたって保持されることになる。また、トラン
ジスタ1160のゲート電極の電位がトランジスタ1160をオフ状態とする電位であれ
ば、トランジスタ1160のオフ状態が長時間にわたって保持される。
態又はオフ状態が保持された状態において、第1の配線に所定の電位(低電位)が与えら
れると、トランジスタ1160のオン状態又はオフ状態に応じて、第2の配線の電位は異
なる値をとる。例えば、トランジスタ1160がオン状態の場合には、第1の配線の電位
に対して、第2の配線の電位が低下することになる。また、トランジスタ1160がオフ
状態の場合には、第2の配線の電位は変化しない。
することで、情報を読み出すことができる。
持と同様に行われる。つまり、第4の配線の電位を、トランジスタ1162がオン状態と
なる電位として、トランジスタ1162をオン状態とする。これにより、第3の配線の電
位(新たな情報に係る電位)が、トランジスタ1160のゲート電極に与えられる。その
後、第4の配線の電位を、トランジスタ1162がオフ状態となる電位として、トランジ
スタ1162をオフ状態とすることにより、新たな情報が保持された状態となる。
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、メモリセルを有する半導体装置の高速動作が実現される。
に示す。
BL(ビット線)と、第3の配線S1(第1信号線)と、第4の配線S2(第2信号線)
と、第5の配線WL(ワード線)と、トランジスタ1164(第1のトランジスタ)と、
トランジスタ1161(第2のトランジスタ)と、トランジスタ1163(第3のトラン
ジスタ)と、から構成されている。トランジスタ1164及びトランジスタ1163は、
酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ1161は酸化
物半導体をチャネル形成領域に用いている。
ドレイン電極の一方とは、電気的に接続されている。また、第1の配線SLと、トランジ
スタ1164のソース電極とは、電気的に接続され、トランジスタ1164のドレイン電
極と、トランジスタ1163のソース電極とは、電気的に接続されている。そして、第2
の配線BLと、トランジスタ1163のドレイン電極とは、電気的に接続され、第3の配
線S1と、トランジスタ1161のソース電極又はドレイン電極の他方とは、電気的に接
続され、第4の配線S2と、トランジスタ1161のゲート電極とは、電気的に接続され
、第5の配線WLと、トランジスタ1163のゲート電極とは電気的に接続されている。
0V、第2の配線BLを0V、第4の配線S2を2Vとする。データ”1”を書き込む場
合には第3の配線S1を2V、データ”0”を書き込む場合には第3の配線S1を0Vと
する。このとき、トランジスタ1163はオフ状態、トランジスタ1161はオン状態と
なる。なお、書き込み終了にあたっては、第3の配線S1の電位が変化する前に、第4の
配線S2を0Vとして、トランジスタ1161をオフ状態にする。
ード(以下、ノードA)の電位が約2V、データ”0”書込み後にはノードAの電位が約
0Vとなる。ノードAには、第3の配線S1の電位に応じた電荷が蓄積されるが、トラン
ジスタ1161のオフ電流は、単結晶シリコンをチャネル形成領域に用いたトランジスタ
と比べて小さく、トランジスタ1164のゲート電極の電位は長時間にわたって保持され
る。
V、第4の配線S2を0V、第3の配線S1を0Vとし、第2の配線BLに接続されてい
る読み出し回路を動作状態とする。このとき、トランジスタ1163はオン状態、トラン
ジスタ1161はオフ状態となる。
であるから、第2の配線BLと第1の配線SL間の抵抗は高い状態となる。一方、データ
”1”、つまりノードAが約2Vの状態であればトランジスタ1164がオン状態である
から、第2の配線BLと第1の配線SL間の抵抗は低い状態となる。読み出し回路は、メ
モリセルの抵抗状態の違いから、データ”0”,”1”を読み出すことができる。なお、
書込み時の第2の配線BLは0Vとしたが、フローティング状態や0V以上の電位に充電
されていても構わない。読み出し時の第3の配線S1は0Vとしたが、フローティング状
態や0V以上の電位に充電されていても構わない。
た、上述した動作電圧は一例である。動作電圧は、データ”0”の場合にトランジスタ1
164がオフ状態となり、データ”1”の場合にトランジスタ1164がオン状態となる
ように、また、書込み時にトランジスタ1161がオン状態、書込み時以外ではオフ状態
となるように、また、読み出し時にトランジスタ1163がオン状態となるように選べば
よい。特に2Vの代わりに、周辺の論理回路の電源電位VDDを用いてもよい。
明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適当に
接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複
数用いて、NAND型やNOR型の半導体装置を構成することが可能である。配線の構成
も図11(A)や図11(B)に限定されず、適宜変更することができる。
回路図を示す。
2(1)~S2(m)と、n本の第2の配線BL(1)~BL(n)及び第3の配線S1
(1)~S1(n)と、複数のメモリセル1100(1、1)~1100(m、n)が縦
m個(行)×横n個(列)(m、nは自然数)のマトリクス状に配置されたメモリセルア
レイ1110と、第2の配線及び第3の配線駆動回路1111や、第4の配線及び第5の
配線駆動回路1113や、読み出し回路1112といった周辺回路によって構成されてい
る。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
ル1100(i、j)(iは1以上m以下の整数、jは1以上n以下の整数)は、第2の
配線BL(j)、第3の配線S1(j)、第5の配線WL(i)及び第4の配線S2(i
)、及び第1の配線にそれぞれ接続されている。第1の配線には第1の配線電位Vsが与
えられている。また、第2の配線BL(1)~BL(n)及び第3の配線S1(1)~S
1(n)は第2の配線及び第3の配線駆動回路1111、並びに読み出し回路1112に
接続されている。また、第5の配線WL(1)~WL(m)及び第4の配線S2(1)~
S2(m)は第4の配線及び第5の配線駆動回路1113に接続されている。
み出しを行う。
1の配線電位Vsを0V、第5の配線WL(i)を0V、第2の配線BL(1)~BL(
n)を0V、第4の配線S2(i)を2Vとする。このときトランジスタ1161は、オ
ン状態となる。第3の配線S1(1)~S1(n)は、データ”1”を書き込む列は2V
、データ”0”を書き込む列は0Vとする。なお、書き込み終了にあたっては、第3の配
線S1(1)~S1(n)の電位が変化する前に、第4の配線S2(i)を0Vとして、
トランジスタ1161をオフ状態にする。また、非選択の第5の配線WLは0V、非選択
の第4の配線S2は0Vとする。
極に接続されるノード(以下、ノードA)の電位は約2V、データ”0”の書込みを行っ
たメモリセルのノードAの電位は約0Vとなる(図11(B)及び図12参照)。また、
非選択メモリセルのノードAの電位は変わらない。
第1の配線電位Vsを0V、第5の配線WL(i)を2V、第4の配線S2(i)を0V
、第3の配線S1(1)~S1(n)を0Vとし、第2の配線BL(1)~BL(n)に
接続されている読み出し回路を動作状態とする。読み出し回路では、例えば、メモリセル
の抵抗状態の違いから、データ”0”,”1”を読み出すことができる。なお、非選択の
第5の配線WLは0V、非選択の第4の配線S2は0Vとする。なお、書込み時の第2の
配線BLは0Vとしたが、フローティング状態や0V以上の電位に充電されていても構わ
ない。読み出し時の第3の配線S1は0Vとしたが、フローティング状態や0V以上の電
位に充電されていても構わない。
た、上述した動作電圧は一例である。動作電圧は、データ”0”の場合にトランジスタ1
164がオフ状態となり、データ”1”の場合にトランジスタ1164がオン状態となる
ように、また、書込み時にトランジスタ1161がオン状態、書込み時以外ではオフ状態
となるように、また、読み出し時にトランジスタ1163がオン状態となるように選べば
よい。特に2Vの代わりに、周辺の論理回路の電源電位VDDを用いてもよい。
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図13(A)に
示すメモリセル1170は、第1の配線SL、第2の配線BL、第3の配線S1、第4の
配線S2と、第5の配線WLと、トランジスタ1171(第1のトランジスタ)と、トラ
ンジスタ1172(第2のトランジスタ)と、容量素子1173とから構成されている。
トランジスタ1171は、酸化物半導体以外の材料をチャネル形成領域に用いており、ト
ランジスタ1172はチャネル形成領域に酸化物半導体を用いている。
ドレイン電極の一方と、容量素子1173の一方の電極とは、電気的に接続されている。
また、第1の配線SLと、トランジスタ1171のソース電極とは、電気的に接続され、
第2の配線BLと、トランジスタ1171のドレイン電極とは、電気的に接続され、第3
の配線S1と、トランジスタ1172のソース電極又はドレイン電極の他方とは、電気的
に接続され、第4の配線S2と、トランジスタ1172のゲート電極とは、電気的に接続
され、第5の配線WLと、容量素子1173の他方の電極とは、電気的に接続されている
。
0V、第2の配線BLを0V、第4の配線S2を2Vとする。データ”1”を書き込む場
合には第3の配線S1を2V、データ”0”を書き込む場合には第3の配線S1を0Vと
する。このとき、トランジスタ1172はオン状態となる。なお、書き込み終了にあたっ
ては、第3の配線S1の電位が変化する前に、第4の配線S2を0Vとして、トランジス
タ1172をオフ状態にする。
ノード(以下、ノードA)の電位が約2V、データ”0”の書込み後にはノードAの電位
が約0Vとなる。
2V、第4の配線S2を0V、第3の配線S1を0Vとし、第2の配線BLに接続されて
いる読み出し回路を動作状態とする。このとき、トランジスタ1172は、オフ状態とな
る。
ンジスタ1171の状態を決めるノードAの電位は、第5の配線WL-ノードA間の容量
C1と、トランジスタ1171のゲート電極-ソース電極及びドレイン電極間の容量C2
に依存する。
位に充電されていても構わない。データ”1”とデータ”0”は便宜上の定義であって、
逆であっても構わない。
り、また、第5の配線WL電位が0Vの場合にトランジスタ1171がオフ状態である範
囲で、データ”0”、”1”の電位をそれぞれ選べばよい。読み出し時の第5の配線WL
電位は、データ”0”の場合にトランジスタ1171がオフ状態となり、データ”1”の
場合にトランジスタ1171がオン状態となるように選べばよい。また、トランジスタ1
171のしきい値電圧も、一例である。上述したトランジスタ1171の状態を変えない
範囲であれば、どのようなしきい値でも構わない。
を有するメモリセルを用いるNOR型の半導体記憶装置の例について図13(B)を用い
て説明する。
列(Jは自然数)にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレ
イを具備する。
の自然数)にマトリクス状に配列された複数のメモリセル1180と、i本のワード線W
L(ワード線WL_1乃至ワード線WL_i)と、i本の容量線CL(容量線CL_1乃
至容量線CL_i)と、i本のゲート線BGL(ゲート線BGL_1乃至ゲート線BGL
_i)と、j本のビット線BL(ビット線BL_1乃至ビット線BL_j)と、ソース線
SLと、を具備する。
、Nは1以上j以下の自然数、Mは1以上i以下の自然数)ともいう)は、トランジスタ
1181(M,N)と、容量素子1183(M,N)と、トランジスタ1182(M,N
)と、を備える。
第1の容量電極及び第2の容量電極に重畳する誘電体層により構成される。容量素子は、
第1の容量電極及び第2の容量電極の間に印加される電圧に応じて電荷が蓄積される。
レイン電極、第1のゲート電極、及び第2のゲート電極を有する。なお、本実施の形態の
半導体記憶装置において、必ずしもトランジスタ1181をNチャネル型トランジスタに
しなくてもよい。
_Nに接続され、トランジスタ1181(M,N)の第1のゲート電極は、ワード線WL
_Mに接続され、トランジスタ1181(M,N)の第2のゲート電極は、ゲート線BG
L_Mに接続される。トランジスタ1181(M,N)のソース電極及びドレイン電極の
一方がビット線BL_Nに接続される構成にすることにより、メモリセル毎に選択的にデ
ータを読み出すことができる。
ジスタとしての機能を有する。
ランジスタを用いることができる。
形態の半導体記憶装置において、必ずしもトランジスタ1182をPチャネル型トランジ
スタにしなくてもよい。
に接続され、トランジスタ1182(M,N)のソース電極及びドレイン電極の他方は、
ビット線BL_Nに接続され、トランジスタ1182(M,N)のゲート電極は、トラン
ジスタ1181(M,N)のソース電極及びドレイン電極の他方に接続される。
ンジスタとしての機能を有する。トランジスタ1182(M,N)としては、例えば単結
晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
1183(M,N)の第2の容量電極は、トランジスタ1181(M,N)のソース電極
及びドレイン電極の他方に接続される。なお、容量素子1183(M,N)は、保持容量
としての機能を有する。
動回路により制御される。
動回路により制御される。
路により制御される。
路を用いて制御される。
ゲート線BGLに電気的に接続される容量素子を備える回路により構成される。
181の閾値電圧を調整することができる。従って、選択トランジスタとして機能するト
ランジスタ1181の閾値電圧を調整し、オフ状態におけるトランジスタ1181のソー
ス電極及びドレイン電極の間に流れる電流を極力小さくすることができる。よって、記憶
回路におけるデータの保持期間を長くすることができる。また、データの書き込み及び読
み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減
することができる。
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について
、図14を参照して説明する。
Memory)に相当する構成の半導体装置の一例を示す。図14(A)に示すメモリセ
ルアレイ1120は、複数のメモリセル1130がマトリクス状に配列された構成を有し
ている。また、メモリセルアレイ1120は、m本の第1の配線、及びn本の第2の配線
を有する。なお、本実施の形態においては、第1の配線をビット線BLとよび、第2の配
線をワード線WLとよぶ。
いる。トランジスタ1131のゲート電極は、第1の配線(ワード線WL)と接続されて
いる。また、トランジスタ1131のソース電極又はドレイン電極の一方は、第2の配線
(ビット線BL)と接続されており、トランジスタ1131のソース電極又はドレイン電
極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容
量線CLと接続され、一定の電位が与えられている。トランジスタ1131には、先の実
施の形態に示すトランジスタが適用される。
、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいと
いう特徴を有する。このため、いわゆるDRAMとして認識されている図14(A)に示
す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが
可能である。
emory)に相当する構成の半導体装置の一例を示す。図14(B)に示すメモリセル
アレイ1140は、複数のメモリセル1150がマトリクス状に配列された構成とするこ
とができる。また、メモリセルアレイ1140は、第1の配線(ワード線WL)、第2の
配線(ビット線BL)及び第3の配線(反転ビット線/BL)をそれぞれ複数本有する。
3のトランジスタ1153、第4のトランジスタ1154、第5のトランジスタ1155
、及び第6のトランジスタ1156を有している。第1のトランジスタ1151と第2の
トランジスタ1152は、選択トランジスタとして機能する。また、第3のトランジスタ
1153と第4のトランジスタ1154のうち、一方はnチャネル型トランジスタ(ここ
では、第4のトランジスタ1154)であり、他方はpチャネル型トランジスタ(ここで
は、第3のトランジスタ1153)である。つまり、第3のトランジスタ1153と第4
のトランジスタ1154によってCMOS回路が構成されている。同様に、第5のトラン
ジスタ1155と第6のトランジスタ1156によってCMOS回路が構成されている。
4、第6のトランジスタ1156は、nチャネル型のトランジスタであり、先の実施の形
態において示したトランジスタを適用することができる。第3のトランジスタ1153と
第5のトランジスタ1155は、pチャネル型のトランジスタであり、酸化物半導体以外
の材料(例えば、単結晶シリコンなど)をチャネル形成領域に用いる。
合わせて用いることができる。
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてCPU
(Central Processing Unit)を構成することができる。
PUは、基板1190上に、演算回路(ALU:Arithmetic logic u
nit)1191、ALUコントローラ1192、インストラクションデコーダ1193
、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ11
96、レジスタコントローラ1197、バスインターフェース(Bus I/F)119
8、書き換え可能なROM1199、及びROMインターフェース(ROM I/F)1
189を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用い
る。ROM1199及びROM I/F1189は、別チップに設けてもよい。勿論、図
15(A)に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUは
その用途によって多種多様な構成を有している。
ダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプト
コントローラ1194、レジスタコントローラ1197、タイミングコントローラ119
5に入力される。
ラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制
御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御する
ための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアド
レスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。
2、インストラクションデコーダ1193、インタラプトコントローラ1194、及びレ
ジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号C
LK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回
路に供給する。
スタ1196の記憶素子には、実施の形態8に記載されている記憶素子を用いることがで
きる。
からの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジス
タ1196が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択
されている場合、レジスタ1196内の記憶素子への、電源電圧の供給が行われる。容量
素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行わ
れ、レジスタ1196内の記憶素子への電源電圧の供給を停止することができる。
電位VDD又は電源電位VSSの与えられているノード間に、スイッチング素子を設ける
ことにより行うことができる。以下に図15(B)及び図15(C)の回路の説明を行う
。
グ素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成
の一例を示す。
有する記憶素子群1143とを有している。具体的に、各記憶素子1142には、実施の
形態8に記載されている記憶素子を用いることができる。記憶素子群1143が有する各
記憶素子1142には、スイッチング素子1141を介して、ハイレベルの電源電位VD
Dが供給されている。さらに、記憶素子群1143が有する各記憶素子1142には、信
号INの電位と、ローレベルの電源電位VSSの電位が与えられている。
に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信
号SigAによりスイッチングが制御される。
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子1141が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
る各記憶素子1142への、ハイレベルの電源電位VDDの供給が制御されているが、ス
イッチング素子1141により、ローレベルの電源電位VSSの供給が制御されていても
よい。
ング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置の
一例を示す。スイッチング素子1141により、記憶素子群1143が有する各記憶素子
1142への、ローレベルの電源電位VSSの供給を制御することができる。
チング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合にお
いてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的
には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情
報の入力を停止している間でも、CPUの動作を停止することができ、それにより消費電
力を低減することができる。
rocessor)、カスタムLSI、FPGA(Field Programmabl
e Gate Array)等のLSIにも応用可能である。
101 基板
102 下地絶縁膜
103 酸化物半導体膜
105 第1の領域
107a 第2の領域
107b 第2の領域
109a 第3の領域
109b 第3の領域
111 ゲート絶縁膜
113 第1の電極
114 絶縁膜
115 サイドウォール絶縁膜
115a サイドウォール絶縁膜
115b サイドウォール絶縁膜
117 層間絶縁膜
119a 第2の電極
119b 第3の電極
116a 開口部
116b 開口部
130 酸化物半導体膜
132 酸化物半導体膜
140 酸化物半導体膜
150 ドーパント
200 トランジスタ
201 基板
202 下地絶縁膜
203 酸化物半導体膜
205 第1の領域
207a 第2の領域
207b 第2の領域
209a 第3の領域
209b 第3の領域
210 絶縁膜
211 ゲート絶縁膜
212 導電膜
213 第1の電極
215 サイドウォール絶縁膜
215a サイドウォール絶縁膜
215b サイドウォール絶縁膜
216a 開口部
216b 開口部
214 絶縁膜
217 層間絶縁膜
219a 第2の電極
219b 第3の電極
300 トランジスタ
301 基板
302 下地絶縁膜
303 酸化物半導体膜
305 第1の領域
307a 第2の領域
307b 第2の領域
309a 第3の領域
309b 第3の領域
311 ゲート絶縁膜
313 第1の電極
314 絶縁膜
315 サイドウォール絶縁膜
315a サイドウォール絶縁膜
315b サイドウォール絶縁膜
317 層間絶縁膜
319a 第2の電極
319b 第3の電極
340 酸化物半導体膜
400 トランジスタ
401 基板
402 下地絶縁膜
403 酸化物半導体膜
405 第1の領域
407a 第2の領域
407b 第2の領域
409a 第3の領域
409b 第3の領域
410a 第4の領域
410b 第4の領域
411 ゲート絶縁膜
413 第1の電極
419a 第2の電極
419b 第3の電極
420 絶縁膜
500 トランジスタ
600 抵抗素子
601 基板
602 下地絶縁膜
603 酸化物半導体膜
604a 導電膜
604b 導電膜
606 絶縁膜
610 抵抗素子
1100 メモリセル
1110 メモリセルアレイ
1111 配線駆動回路
1112 読み出し回路
1113 配線駆動回路
1120 メモリセルアレイ
1130 メモリセル
1131 トランジスタ
1132 容量素子
1140 メモリセルアレイ
1141 スイッチング素子
1142 記憶素子
1143 記憶素子群
1150 メモリセル
1151 トランジスタ
1152 トランジスタ
1153 トランジスタ
1154 トランジスタ
1155 トランジスタ
1156 トランジスタ
1160 トランジスタ
1161 トランジスタ
1162 トランジスタ
1163 トランジスタ
1164 トランジスタ
1170 メモリセル
1171 トランジスタ
1172 トランジスタ
1173 容量素子
1180 メモリセル
1181 トランジスタ
1182 トランジスタ
1183 容量素子
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
Claims (2)
- 第1の絶縁膜と、
前記第1の絶縁膜上のソース電極として機能する領域を有する第1の導電膜と、
前記第1の絶縁膜上のドレイン電極として機能する領域を有する第2の導電膜と、
前記第1の絶縁膜上、前記第1の導電膜上及び前記第2の導電膜上の酸化物半導体膜と、
前記酸化物半導体膜の上面に接する領域を有する第2の絶縁膜と、
前記第2の絶縁膜上のゲート電極として機能する領域を有する第3の導電膜と、
前記第3の導電膜上の第3の絶縁膜と、を有し、
チャネル長方向の断面視において、前記酸化物半導体膜は、チャネル形成領域と、前記チャネル形成領域に接した一対の第1の領域と、前記一対の第1の領域の外側に位置する一対の第2の領域と、を有し、
前記一対の第1の領域は、前記第3の絶縁膜と接しない領域を有し、
前記一対の第2の領域は、前記第3の絶縁膜と接する領域を有し、
前記第1の導電膜は、前記酸化物半導体膜と前記第1の導電膜とが重なる領域において前記第2の絶縁膜と重なる領域を有さずかつ前記第3の導電膜と重なる領域を有さず、
前記第2の導電膜は、前記酸化物半導体膜と前記第2の導電膜とが重なる領域において前記第2の絶縁膜と重なる領域を有さずかつ前記第3の導電膜と重なる領域を有さず、
前記第2の絶縁膜は、前記酸化物半導体膜の側面と接する領域を有し、
前記第3の絶縁膜は、前記第1の導電膜と接する領域と、前記第2の導電膜と接する領域と、を有し、
前記第3の絶縁膜は、前記第1の絶縁膜と接する領域を有する半導体装置。 - 第1の絶縁膜と、
前記第1の絶縁膜上のソース電極として機能する領域を有する第1の導電膜と、
前記第1の絶縁膜上のドレイン電極として機能する領域を有する第2の導電膜と、
前記第1の絶縁膜上、前記第1の導電膜上及び前記第2の導電膜上の酸化物半導体膜と、
前記酸化物半導体膜の上面に接する領域を有する第2の絶縁膜と、
前記第2の絶縁膜上のゲート電極として機能する領域を有する第3の導電膜と、
前記第3の導電膜上の第3の絶縁膜と、を有し、
チャネル長方向の断面視において、前記酸化物半導体膜は、チャネル形成領域と、前記チャネル形成領域に接した一対の第1の領域と、前記一対の第1の領域の外側に位置する一対の第2の領域と、を有し、
前記一対の第1の領域は、前記第3の絶縁膜と接しない領域を有し、
前記一対の第2の領域は、前記第3の絶縁膜と接する領域を有し、
前記第1の導電膜は、前記酸化物半導体膜と前記第1の導電膜とが重なる領域において前記第2の絶縁膜と重なる領域を有さずかつ前記第3の導電膜と重なる領域を有さず、
前記第2の導電膜は、前記酸化物半導体膜と前記第2の導電膜とが重なる領域において前記第2の絶縁膜と重なる領域を有さずかつ前記第3の導電膜と重なる領域を有さず、
前記第2の絶縁膜は、前記酸化物半導体膜の側面と接する領域を有し、
前記第3の絶縁膜は、前記第1の導電膜と接する領域と、前記第2の導電膜と接する領域と、を有し、
前記第3の絶縁膜は、前記第1の絶縁膜と接する領域を有し、
前記第1の絶縁膜は、酸素を有し、
前記ソース電極及び前記ドレイン電極は、モリブデンを有し、
前記酸化物半導体膜は、インジウム、ガリウム、亜鉛を有し、
前記第2の絶縁膜は、酸素と、シリコンと、を有し、
前記ゲート電極は、第1のチタン膜と、前記第1のチタン膜上のアルミニウム膜と、前記アルミニウム膜上の第2のチタン膜と、を有し、
前記第3の絶縁膜は、酸素と、シリコンと、を有する半導体装置。
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