TW201025590A - NRAM arrays with nanotube blocks, nanotube traces, and nanotube planes and methods of making same - Google Patents

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201025590 六、發明說明： 相關申請案的交互參考 本申請案申請專利範圍優先權在35 U.S.C. §119(e) 之下對美國臨時專利申請號碼61/〇74,241，2〇〇8年6 “ 日申，標喊為具奈米管區塊、奈米管軌跡和奈 米管平面的NRAM陣列及其製法，其全部内容合併在 本文中做為參考。 與本申請案有關的下列申請案，它們的全部内容 併入本文中做為參考。 美國專利號碼6706402 ’ 2002年4月23日申請， 標題為奈米管膜與物件； 美國專利號碼6835591，2002年4月23日申請， 標題為奈米管膜與物件的方法； 美國專利申請號碼11/280786，2005年11月15 日申清’標題為兩端的奈米管裝置與系統及其製造方 法； 美國專利申請號碼11/274967, 2005年11月15 曰申睛’標題為使用具有可逆奈米開關的奈米管物件之 記憶體陣列； 主美國專利申請號碼11/835583,2007年8月8曰申 凊’標。題為具有可擴充的非揮發性奈米管開關的检鎖電 路與操作電路做為電子保險絲取代元件； & *美國專利申請號碼11/835612,2007年8月8日申 4’標題為具有可擴充的兩端奈米管開關之非揮發性電 201025590 阻性記憶體； 美國專利申請號碼n/835865，2007年8月8曰申 請，標題為使用該非揮發性奈米管二極體及非揮發性奈 米管區塊與系統以及其製造方法； 美國專利申請號碼11/835613’2007年8月8曰申 請，標題為記憶體元件與交叉點開關及其使用非揮發性 奈米管區塊的陣列；以及 ◎ 美國專利申請號碼12/274033，2008年11月19 曰申請，標題為包含混合的奈米級粒子與奈米碳管之改 進的開關材料及其製造方法與其用法。 【先前技術】 1.技術領域 本發明是關於奈米碳管區塊、執跡、層與物件， 及特別地關於使用奈米碳管區塊、軌跡、層與物件之 ^ 記憶體電路。 參 2·相關技術的討論 具有一直增加需求的更高密度的記憶體其能夠 有更大的§己憶功能，有獨立及内埋兩者，從幾百吐 到超過1Gb的記憶容量。這些需求的更大記憶體需要 增加更大密度’販賣增大的容量’及每位元更低的價 格’在更尚速操作及損失更少的電力。這些要求挑戰 半導體工業使用改進的製程特性以快速地減少幾何 5 201025590 結構。增加記憶體密度需要較小的晶元其包括較小的 選擇電晶體與較小的儲存節點。使用較小的晶元尺寸 降低每位元的電力消耗。該等要求可以驅動光微影技 術達到較小的線及間距尺度以對應的改進層間的對 準’改進如較小電晶體與儲存元件之製程特徵/結 構’而且包括增加需要調整較大記憶體功能或結合記 憶與邏輯功能的晶片大小。由於較小的幾何結構增加 對較小缺陷尺寸的敏感度，然而整體的缺陷密度必需 被大大地降低。 當轉變到一新的較高密度的技術節點時，微影技 術與對應的製程改變典型地導致絕緣體與導體尺寸 在X與Y方向縮小0.7倍，或對邏輯線路與記憶體支 撐線路縮小2倍的面積。典型地加入特定對記憶體晶 兀的製程特徵，導致更加典型的〇7倍的面積縮小， 超過由於光微影技術改進的面積縮小，以致記憶體晶 元達到一晶元面積縮小近似2 8倍。例如在一 dram 中，製程特徵改變如引入一埋入的溝槽或堆疊的儲 存電容是利用在-電容板與—晶元選擇場效電晶體 (FET)賴之崎應的最佳化晶元制方法形成在 半導體基材上。對於DRAM記·_描述的平衡點相 似於那些對其它的記憶體型態如EPR0M，eepr〇m 及快閃記憶體。 C憶體的效率決定於位元儲存面積與對應其上 的支撐線路面積之啸。相對於陣顺存面積，支樓 201025590 化。對-個2D記憶體，那是該等記 中 種轉變到一較高密度新技術節點（技输 代）’位70面積可以減少超過支撐線路面積如= 步的說明關於一記愔 w如上進— 而支:線路面積減少2倍。為了保:：::二8; ❹ ❹ 位元。當包含功率％丨=及母位70線具有更多 能，新記怜體ϋ時’為了繼續增進記憶體功 犯新錢、體結構使用全域及區域 刀 全^^(局部）位元線結構以調節每字 二:4::Π，如說明在‘ 參考。實包例，其王㈣内容併入在本文中做 成長除二ϊ憶體次陣列尺寸的成長，晶元面積也可以 倍以上的位元假能在一新技術節點具有4 面積成長將至少面積縮小2.8倍，晶片 片面斷，^記憶趙的晶 40%支f綠敗的技術即點是6〇%位元面積陣列及 一I杜：面積’假如晶片結構沒改變，及假如對 ^斤技術節點位元面積效率改進以倍，而支撐線路 ^改進2倍，賴位元面積與切線路面積兩者將 近似50%晶片面積。結構改變輿線賴計及佈局改進 201025590 以增加每字元及位元_位元數目，例如說明在服 5,546,349的全域及區域局部字元與位元線’併入做 ^考i在一新技術節點對一新的4倍較大記憶體功能 曰曰片鼓。十，可以使用達到6〇%位元面積及4〇%支稽·線 路。然而，對4倍記憶體功能，晶片面積將更大1.4 到1.5倍。所以例如’假如目前晶片面積是1〇〇 mm2, 那麼對4倍較大的記憶體，新晶片面積將是14〇到 150mm2 ’假如目前晶片面積是7〇 mm2，那麼對4倍 較大的記憶體功能’新晶片面積至少將是l〇〇nmi2。 從製造（生產）的觀點，在一新的技術節點，轉 變到一新4倍較大的記憶體功能的大量生產，需直到 每位元的新記憶體功能成本與目前世代的成本相當 才可能發生。典型地’設計至少兩個或有時三個新晶 片具有光微影線性尺寸每個少量縮小（收縮）到 15% ’縮小4倍記憶體功能的晶片尺寸到i〇〇mm2， 或較小以增加每晶圓的晶片數目及降低每位元記憶 體的成本到與目前世代記憶體競爭的水準。

Roesner，USPN 4,442,507，揭露一種一次性可程 式（OTP)現場-可程式記憶體，使用3維（3D)記 憶體晶元及對應的製程、設計與結構以取代2維（2D) 記憶體增加晶片面積的方式，而對每一新世代的記憶 體縮小個別單元的大小（電晶體）及連接，其全部内 容併入本文中做參考。USP 4,442,507說明一種 EPROM (—次性可程式）記憶體具有一 3D EPROM 8 201025590 陣列其中晶元選擇裝置、儲存装置及連接裝置沒製造 在一半導體基材之中或之上，但取而代之是形成在位 於支撐線路上的一絕緣層上’該支撐線路形成在一半 導體基材之中及之上’該半導體基材具有在支撐線路 與該3D EPROM記憶體陣列之間的連通。該3D記憶 體方式大大減少伴隨較高密度較大記憶體功能的光 微影與製程的要求。 雖然USPN 4,442,507引入3D EPROM記憶體陣 列具有所有晶元元件及連接體與一半導體基材及上 面支樓線路去搞合的觀念’該方式限制在OTP記恢 體。 " USPN 5,670,803 ’其全部的内容併入在本文中做 參考，共同發明者Bertin揭露一 3D SRAM陣列構造 具有同時定義的侧壁尺寸。該構造包括同時由溝槽定 義的垂直側壁，溝槽切過多層摻雜的矽與絕緣區域為 了避免（減至最少）多重對準步驟。這些溝槽切過多 重半導體及氧化物層及終止在一支樓絕緣體（Si〇2) 層的上表面，該層位在3D SRAM陣列構造與一下面 的半導體基材之間。USP 5,670,803也教導溝槽内垂 直區域晶元連接在一溝槽内以形成一垂直接線的3D SRAM晶元。USP 5,670,803也教導貫通溝槽垂直連 接通過一溝槽區域到一 3D SRAM儲存晶元的頂端表 面，其已區域性連線在一溝槽晶元之中。 數位邏輯線路被使用在各種應用。數位邏輯線路 9 201025590 體=與記憶功能其可以是镯立或可以是結合(積 是需it相同晶片上。—直增加的邏輯與記憶體數量 =的。邏輯線路設計的重要特徵是上市時間短， 差的設計循環，及在—現場環境修正邏輯功 匹配應用需求的能力。交又點開關矩陣在符 這些要求已經是有用的。然而，交叉點開關矩 皁密度要求較㊣及積體化的容易度需要改進。 曰由雙極或FET開關元件建構的積體線路典型地 疋揮發性的。當電力供應縣置時它們僅維持它們内 4的邏輯狀態。當移除電力時，内部狀態即遺失，除 非某些形式的非揮發記憶體線路，如EEpR〇M (電性 可抹除的可程式唯讀記憶體），内部或外部被加入到 裝置以維持該邏輯狀態。縱然非揮發性記憶體被用來 維持邏輯狀態，增加線路是需要的，在電力損失之前 以轉換數位邏輯狀態到記憶體，以及當電力恢復到裝 置時’恢復個別邏輯線路的狀態。為了避免在揮發性 數位線路遺失資訊的取代解決方案，如備用電池，也 增加數位設計的成本與複雜性。 已經提出的裝置使用奈米線，如單壁奈米碳管， 形成交叉條接點做為記憶體晶元。（見WO 01/03208,Nanoscopic Wire-Based Devices, Arrays, and Methods of Their Manufacture;及 Thomas Rueckes 等 人，’’Carbon Nanotube-Based Nonvoltile Random Acess

Memory for Molecular Computing’’，Science, vol.289, 201025590 pp.94-97, 7 July，2000)。此後這些裝置被稱為奈米管 線交叉條記憶體（NTWCMs)。在這些提案下，個別 的單壁奈米管線懸掛過其它定義記憶體晶元的線 上。電訊號被寫到一或兩條線以引起它們相互彼此物 理上的吸引或排斥。每一物理狀態（即吸引或排斥的 線）對應一電狀態。排斥的線是一開路接點。吸引的 線是一閉合狀態形成一整流接點。當電力從接點移 除，該等線恢復它們的物理（即是電性）狀態，因此 形成一非揮發記憶體晶元。 ,美國專利號碼6,919,592，標題為”使用奈米管薄 帶的機電記憶陣列及其製造方法”揭露，在其它事情 之中，機電線路如記憶體晶元，其中包括具有電性導 電軌跡及支撐的一構造的線路從一基材的表面延 伸。可以機電地變形或開關之奈米管薄帶，利用橫跨 電性導電的執跡之支撐懸掛著。該等薄帶典型地是從 來自一層或舖成墊子的奈米管纖維之選擇性移除的 材料所形成。 例如，如美國專利號碼6,919,592所揭露，一奈 米纖維可以形成圖紋進入薄帶，及該等薄帶可以用做 一元件以創造非揮發機電記憶體晶元。回應控制軌跡 及/或薄帶的電刺激，薄帶是機電可彎曲的。薄帶的 彎曲、物理的狀態可以做成代表一對應的資訊狀態。 該彎曲、物理的狀態具有非揮發性質，意指縱然移除 供給到記憶體晶元的電力，薄帶仍保持它的物理（及 11 201025590 因此的資訊）狀態。如揭露在美國專利號碼 6,911，682 ’標題為，，機電三軌跡接點裝置，，，三轨跡結 構可以被用做機電記憶晶元，其中兩個軌跡是電極以 控制薄帶的彎曲。 使用一機電雙穩定裝置做為數位資訊儲存也已 被建議（見美國專利號碼4,979，149，標題為’，包括一 微機械儲存元件之非揮發記憶體裝置”，其全部内容 併入本文做參考）。 基於奈米碳管（包括單層建構的）及金屬電極的 雙穩定、奈米機電開_產生與操作，已詳細的在較 :的專利申請其與現在申請具共同的代理人，例如下 面所列併入的專利參考文獻。 =發明提供NRAM陣列具 官軌跡與奈米管平面及其製造方法。 T卡 ❹ 在基第記憶體陣列包括-基材， 的圖紋，及一太乎耸输維展日，第一導體層具有—定義 層電性n 纖維層配置在其上及與第一導體 通。該陣列進一步包括第二導體層配 上’及與奈米管纖維層 在其 包括^ 通及—記憶體操作線路 -導！來產生及施加—選擇訊號在第二及第 導體層以感應在第二與第—实辦a叫太i 第 的電阻變彳卜s 導體層間奈未纖維層 至〉、兩個鄰近的記憶體晶元形成在第— 12 201025590 導體、奈米管纖維及第二導體層的至少兩選擇的橫截 面，以致利用該記憶體操作線路，每—記憶體晶元是 唯一地可定址的及可程式化。對每一 第二與第-導體層間電阻的變化對應於記憶體晶元 一資訊狀態的改變。

1或更多個频實_包括—個或更多個下 導雷ί徵。第一導體層包括複數個實質上平行的第-及第二導體層包括複數個實質上平行的第 此正第—導電軌跡與第二導電軌跡是彼 外繼增軌跡h 紋的条米管(i塊:Ί錢維層包括複數個形成圖 ::第一第;:趙轨跡之間及定位在-第-導2 〜第-導體細的—對朗交叉點。 轨 列的特η乎多營:具體實施例包括-個或更多個下 -導發在奈米管軌跡2:=:::體層形成 擇二極體、每…操作線路包括ϊ 擇二核體電性連通r:在其上及與〜選 個執跡。第—導體層的定義圖紋包括複^ 個或更多個具體實施例包括-個或更多 ’4SJ 卜 13 201025590 列的特徵。奈米管纖維層電阻的變化包括在一第一電 阻態與一第二電阻態之間的變化，第一電阻態的電阻 實質上是比第二電阻態高。第一電阻態包括一第一資 訊態及第二電阻態包括一第二資訊態。對該至少兩鄰 近記憶體晶元，在一第一記憶體晶元的電阻變化實質 上不受在一第二記憶體晶元電阻變化的影響。奈米管 纖維層包括複數個未對準的奈米管提供複數個導電 路徑通過奈米管纖維層。第一導體層部份内埋在基材 中〇 在另一方面，一記憶體陣列包括複數個記憶體晶 元，每一記憶體晶元接收一位元線，一字元線及一參 考線，每一記憶體晶元具有一個第一電極與該位元線 電性連通。一奈米管物件電性***在至少一第一電極 與至少一參考線之間，對應於複數個記憶體晶元。一 記憶體操作線路是與每個晶元的位元線、字元線、及 參考線電性連通以激發一選擇晶元。操作線路包括在 至少一部份奈米管物件可程式一資訊態的線路，該線 路施加電刺激到至少位元線、字元線、及參考線之 一，其中該電刺激改變在第一電極與參考電極之間的 至少一部份奈米管物件的電阻變化。一相當高地奈米 管物件之電阻對應一個記憶體晶元的第一資訊態及 一相當低地奈米管物件之電阻對應一個記憶體晶元 的第二資訊態。 一個或更多個具體實施例包括一個或更多個下 14 201025590 列的特徵。每一位元線、字元線及參考線包括執跡具 有一寬度定義為F及記憶體陣列具有一密度6F2。對 應複數個記憶體晶元的每一參考線實質上平行對應 複數個記憶體晶元的每一字元線。對應複數個記憶體 晶元的每一參考線實質上平行對應複數個記憶體晶 元的每一位元線。對應複數個記憶體陣列的每一位元 線實質上正交對應複數個記憶體晶元的每一字元 線。對應複數個記憶體陣列的每一位元線定位在一實 質上與對應複數個記憶體晶元的每一字元線非正交 的角度。該選擇角度近似76度。 一個或更多個具體實施例包括一個或更多個下 列的特徵。奈米管物件包括複數個奈米管區塊，每一 區塊對應一個記憶體晶元，每一區塊以一資訊態可程 式化。奈米管物件包括複數個奈米管執跡及每一參考 線實質上是順形地配置在其上及與一對應的奈米管 軌跡對準。每一奈米管軌跡的一區域對應一記憶體晶 元，該區域以該資訊態可程式化。奈米管物件包括一 奈米管平面配置在字元線及位元線上，對應複數個記 憶體晶元。每一參考線包括一軌跡順形地配置在一部 份奈米管平面之上以致奈對應複數個記憶體晶元之 米管平面的複數個區域的每一是以一資訊態可程式 化。參考線包括一導體平面配置在其上及順形地到奈 米管平面及奈米管平面的複數個區域，對應複數個記 憶體晶元，是每一以該資訊態可程式化。對每一記憶 15 201025590 區域是奈米管平面配置在對應的第一電極 列的:或ί多個具體實施例包括—個或更多個下 j特徵。第一及第二資訊態是非揮發性的。相當高 阻態的電阻是大於相當低電阻態的好幾倍。 ，憶體晶元’該陣列進一步包括一晶元選擇線路，該 “選擇線路電性上***在第一電極與位 間。該晶元選擇線路包括具有一閘極、一源極及一沒 極的電晶體及其中該閘極與第一字元線電性接® 觸’該源極是與第一電極電性接觸，及該没極是與位 70線性接觸。操作線路利用激發位元線與字元線之一 及施加-讀取的職到位元線，讀取記憶體晶元的一 資訊態。 一個或更多個具體實施例包括一個或更多個下 列的特徵。第一電極包括至少一個金屬性奈米碳管、

Ti、TiN、A卜 Ta、TaN、Cu、RU、Ru0、Pd、c〇、

CoSix、Ni、NiSix、TiSix、Si、Pt、ptSix、Au、Ag 及❹ 其組合之一。奈米管物件的一中間電阻對應記憶體晶 元的一第三資訊態。奈米管物件配置在位元線上。該 專位元線配置在奈米管物件上。 在另一方面，製造一記憶體陣列的一種方法包括 提供複數個位元線及字元線及提供複數個第一電 極，每一第一電極與一位元線連通及每一對應一記憶 體晶元。該方法包括形成一奈米管纖維在其上及與第 16 201025590 -電極電性連通a管纖維包括—雖的未對準的 奈米管，及提供-參考物件在其上及與奈米管纖維電 性連通。該方法包括提供—記憶體操作電路與位元 線、字兀線、及參考物件電性冑通以激發一個或更多 個選擇的記憶體晶元。該操作線路包括編寫一資訊態 程式的線路在至少-部份奈米管纖轉由施加電刺 激到至少位元線、字元線及參考物件之一，其^該電 〇 刺激改變在第-電極與參考物件之間的至少一部x份 奈米管纖維的電阻。在該部分的奈米管纖維一相當高 電阻對應在陣列中記憶體晶元的一種第一資訊狀 態。奈米管物件的一相當低電阻對應在陣列 晶元的一種第二資訊狀態。 η α體 一個或更多個具體實施例包括一個或更多個下 列的特徵。每-位元線及每一字元線被形成圖紋以且 有一寬度F及其中記憶體陣列具有6护的密度。一^ 〇 擇部份的記憶體陣列式主動的及一選擇部份的記憶 斜列是非主動的。非线部份的記憶料列包括ς 憶體晶元其中一種資訊態不被編寫程式進入對應^ 份的奈米管纖維。形成圖紋的參考物件包括 考線，該等參考線實質上平行位元線或字元 圖紋的參考物件包括一參考電極平面承載一單^ 參考電壓。該方法進一步包括形成奈米管纖維及參考 物件的圖紋以形成在奈米管軌跡上的導體。在奈米其 軌跡上的導體實質上平行位元線或字元線。該方法二 17 201025590 -步包括形成奈米管纖維的圖紋進人複數個奈米管 區塊’每-奈米管區塊對應一記憶體晶元 。該方法進 -步包括θ埋該等第—電極與奈米管纖維在 一絕緣 基材中。提供複數個第一電極包括形成複數個半導體 裝置’該等第-電極是半導體裝置的一節點。該等半 導體裝置是MOS擷取裝置^該等半導體裝置是選擇 二極體。 個或更多個具體實施例包括一個或更多個下 列的特徵。奈米管雜配置在該等位元線上，等位❿ 70線被配置在奈米管纖維上。一種保護材料施加在奈 米管纖維的一外表面以保護在一或更多製造步驟期 間的奈米管纖維，該保護材料包括至少二氧化石夕、氮 化石夕、氧化铪、氧化錯、及氧化銘、非晶石夕、w、A卜

Ti、TiN、Ta、旋鍍玻璃（SOGs)、熱分解高分子、 及光阻等之一。形成的奈米管纖維進一步包括形成一 奈米粒子層，該奈米粒子層被選擇來調整在第一電極 與參考物件之間至少一部份的奈米管纖維之電阻。該❹ 奈米粒子層包括至少非晶質碳、氧化!g、纽、錫、栖 化物、氮化鎵、金、填化鎵、錯、石夕、鱗化 鎮、氧化猛”、碳化發、鈦、氧化辞、及石夕鍺 等之一。 【實施方式】 揭露在各種不同結構中具有金屬電極的雙穩 18 201025590 定、奈米管記體晶元（包括單層及多層的奈米管纖維） 的產生及操作。傳統上，在記憶體密度與製造製程複 雜度之間在工業上有一平衡，點。當記憶體晶元尺寸減 小（及相對地’記憶體密度增加）’隨著增加的及更長 的製程步驟，用來達成這些記憶體晶元的製造程序是 複雜的。該傳統的平衡點可以各種不同的新NRAM結 構來克服，揭露如下。事實上，新的各種NRAM結構 ^ 達到較小的、更緻雄、地堆積記憶體陣列，而保持一相 當簡單的，典型地僅用來製造較大的記體晶元的製造 流程。保留一簡化的製造流程帶來複數個好處，例如， 假如有少數易於錯誤的步驟’易於維持一高羞率，及 利用某些簡化製造流程可以是最大的節省能源。 新的各種NRAM結構揭露在下面，提供更高密 度的記憶體使用具有高產率與相當簡單的製造流程的 技術。這些NRAM結構建構在各種不同合併的參考文 ❹ 獻中揭露的觀念，特別地，美國專利申請號碼 11/835865，標題為非揮發奈米管二極體及非揮發奈米 管區塊及使用其裝置的系統及其製造方法。揭露如下 的各種NRAM結構的具體實施例經過使用複數個結構 的特徵提供這些好處。 下面的揭露延伸奈米管區塊的觀念到包括奈米 管執跡及奈米管平面，說明在合併的參考文獻中。使 用奈米管執跡與奈米管平面的記憶體陣列說明在圖2 與3，說明在長度如下。以適當的選擇機制，鄰近的記 201025590 憶體晶元（位元）可以沿著由一奈米管纖維組成的一 連續的軌跡形成。這些鄰近的記憶體位元可以獨立地 切換而沒有一位元的狀態干擾在共用奈米管纖維軌跡 上一鄰近的位元的狀態。相似地，一陣列的記憶體晶 元可以在奈米管纖維的一連續的平面形成，例如一奈 米管片，以致可以在平面上任何個別的點選擇個別的 位元。鄰近的記憶體位元可以獨立地切換而沒有一位 元的狀態干擾在共用奈米管纖維平面上鄰近位元（例 如在每一 X與y的方向）的狀態。各種不同的nram © 結構使用軌跡與平面以簡化記憶體陣列結構，而保留 先前揭露伴隨NRAM區塊結構的許多好處。簡化奈米 管軌跡與平面結構的一個好處是需要較少的對準及蝕 刻步驟以提供一獨立可選擇的記憶體晶元的完成的、 操作的陣列。進一步，奈米管軌跡與平面結構是高度 地可放大的。特徵尺寸的連續減小，增加用來形成該 等特徵的製造技術之需求。例如，通常使用的光微影 技術’具有多重間距提供供給1F2的一方式及較小晶元❹ 的尺寸。例如，見USPN 7,253，118標題為，，關於光微影 特徵的間距縮小圖紋’，，對於雙倍間距的徹底說明，其 内容併入本文做參考。 、 進一步，下面揭露提供各種結構其中軌跡或平面 配置覆蓋及與奈米管區塊、轨跡與平面順形。該等金 屬軌跡或平面可以被用來形成位元線覆蓋奈米管纖維 70件以提供位7G線訊號給㈣的記憶體晶元。然而之 20 201025590 前，晶元尺寸製造複雜度的平衡點限制記憶體晶元到 那些其中奈米管部份被製造在位元線之上，本結構包 括NRAM晶元具有在奈米管元件之上的一位元線。 如下詳細的說明，經由一種很快速的製造程序 (例如短的排程時間），奈米管之上的位元線排列可以 使用到很尚密度的記憶體陣列。在某些變化，該彳立元 線包含一金屬軌跡覆蓋一奈米管纖維平面；在其它， ❹ 金屬位元線覆蓋一奈米管纖維軌跡及該等兩層對準以 形成一單獨多層執跡。而在另外的變化，位元線包栝 一金屬導體平面其順形地配置在一奈米管纖維平面 上。這些結構提供某些好處，例如，降低包含在製造 程序中對準的數目及钱刻步驟。高密度記憶體可以利 用完成具有非正交元件的記憶體佈局來達成。例如， 位元線可以配置非垂直於字元線的角度以容許6F2尺 寸高度堆積的晶元及較小的堆積。大量變化在這非； 瘳 交性的觀念被揭露，每一變化提供某些佈局的好處。 而NRAM結構如下揭露的好處克服NRAM晶元 密度與製造流程簡單化/方便化之間的傳統平衡點，對 它們的用途有複數個其它的好處。例如，所揭露的 NRAM結構可以與由廣泛選擇材料建構的各種選擇機 制與裝置（例如二極體、FETs)結合使用。下面的讨 論詳細說明每一 NRAM結構及其好處、關鍵特徵及用 途。 圖1說明根據本發明的某些具體實施例，具有個 21 201025590 別奈米管區塊的一 NRAM陣列區域的一剖面。NRAM 陣列100包括一基材結構或區塊110其中内埋底端導 電軌跡120。該等底端導電軌跡可以包括，例如，字元 線（WL)或位元線（BL)。配置在底端導電軌跡之上 的是上導電軌跡130其可以包括，例如WLs或BLs。 在NRAM陣列100，底端與上導電執跡120, 130相對 於χ-y平面（所示）是垂直排列，但是任何數目的其它 結構可以適合在其它的内容。在本實施例，每一底端 ❹ 與上導電軌跡120, 130交叉在一垂直區域（沿z轴） 其中配置一個別的奈米管區塊140。個別的奈米管區塊 140 ’在每一該交點’形成一主動區域在底端與上導電 執跡120, 130之間，提供一垂直的導電路徑在底端與 上導電軌跡之間。該垂直導電路徑可以形成或不形成 (對應一低與高電阻路徑）在導電轨跡之間。 垂直導電路徑的切換機制充份說明在美國專利 應用號碼11/835865與11/835613，其全部内容併入本 文做參考。每一位元線_字元線組合（例如底端與上導❿ 電轨跡）選擇一個別的奈米管區塊140，因此選擇一個 別的奈米管記憶體晶元在NRAM陣列中。每一奈米管 區塊140的電阻態因此可程式為代表每一 NRAM記憶 體晶元的一記憶體態。多電阻態（值）可以被用來代 表多位元邏輯態可程式成相同非揮發奈米管區塊。做 為實施例，一低電阻態及一高電阻態可以用來代表 一位元如一邏輯態1或一邏輯態〇。或者，三低電阻態 22 201025590 ，间,阻態可以被用來儲存兩位元表示為邏輯的 〇丄邏輯的G1，邏輯的1G，與邏輯的u狀態。而在 =^施例’七個低電組態及—高電阻態可以被用來 4、個位元等等。美國專利申請號媽11/835583與 ^35612 ’全部内容併入本文做參考，說明每一非揮 發奈求管儲存區域具有多電阻態的NRAM記憶體。利 用對每-奈米管區塊改變電阻態，該等電訊號用來可 ❹程式（例如寫入、讀取、擦拭）每一記憶體晶元，充 伤說明在併入的參考文獻及根據特別應用的各種要求 可以被選擇。 圖2說明根據本發明的某些具體實施例，具有在 氐知執跡上之奈米官軌跡上之導體的一 俥列區 域的一剖面。該NRAM陣列2〇〇包括一基材結構或區 塊210其中内埋底端導電軌跡22〇。該等底端導電軌跡 220可以包括’例如，字元線（WL)或位元線⑽）。 ⑩ 配置在底端導電軌跡之上的是上導電轨跡230配置在 -奈米管軌跡層上面24〇。該上導電軌跡與奈米管軌跡 層，在NRAM陣列200中，實質上是對準的，得到在 奈米管軌跡上的一導體。該等上導電軌跡可以包括， 例如WLs或BLs及該奈米管軌跡層24〇可以包括一區 域的奈米管纖維。奈米管纖維詳細說明在併入的參^ 文獻中。在NRAM陣列200，底端與上導電軌跡22() 230相對於x_y平面（如所示）是互相垂直排列，但是 任何數目的其它結構可以適合在其它的内容。在本^ 23 201025590 ，例，每一底端與上導電軌跡22〇, 23〇交又在一垂直 區域（沿2軸）形成一主動區域的奈米管轨跡24〇在 底端與上導電軌跡220, 230之間。

該主動區域的奈米管轨跡240在底端與上導電 軌跡之間提供一垂直的導電路徑。該垂直導電路徑可 以形成或不形成（對應一低與高電阻路徑）在導電軌 跡之間。垂直導電路徑的切換機制充份說明在美國專 利應用號碼11/835865與11/835613。每一位元線_字元 線交點（例如底端與上導電軌跡）選擇一主動區域的 奈米管軌跡層240’因此形成及選擇一個別的奈米管記 憶體晶元在NRAM陣列中。每一奈米管區塊24〇的電 阻態因此可程式為代表每一 NRAM記憶體晶元的一記 憶體態。利用對每一奈米管區塊改變電阻態，該等電 sfl说用來可程式（例如寫入、讀取、擦拭）每一記憶 體晶元，充份s兒明在併入的參考文獻及根據特別應用 的各種要求可以被選擇。

NRAM陣列200沿著每一奈米管軌跡層24〇具 有複數個主動區域記憶體晶元，每一主動區域對應一 選擇的底端導電軌跡220。製造每一奈米管轨跡層以致 一主動區域可以被控制地在電阻態（例如改變在z方 向的頂端與底端導電軌跡間的電阻路徑）之間切換而 不改變鄰近主動區域的電阻態。多電阻態（值）可以 被用來代表多位元邏輯態可程式成相同非揮發奈米管 區塊。做為一實施例，一低電阻態及一高電阻態可以 24 201025590 ___—. 用來代表一位元如一邏輯態1或一邏輯態〇。或者，三 低電降態及一高電阻態可以被用來儲存兩位元表示為 邏輯的00 ’邏輯的01 ’邏輯的’與邏輯的11狀態。 或杳，七個低電組態及一高電阻態可以被用來代表三 個位元。在此方式’每一位元的記憶體’對應一主動 區娀的奈米管執跡層240,可以被可程式及再被可程式 而不干擾鄰近的位元。 Q 在某些應用，NRAM陣列200具有製造的好處。 當纪憶體陣列技術縮小到較小的尺寸，用來提供記憶 體陣列的每一元件之該等蝕刻製程變得嚴格。在本實 施例，上導電執跡230實質上與對應的奈米管軌跡層 240對準，得到在奈米管執跡上的一導體。為了達到該 排列，在一單獨的步驟，一單獨的頂端導體遮罩可以 用來#刻一連續的導體條及連續的奈米管條。在某也 具體實施例，該排列可以簡化用來提供NRAM記憶體 φ 晶元（例如，與用來製造個別奈米管區塊140的多步 驟製造程序比較）的製造程序。假如每一兹刻區域之 間的邊界太接近，那些蝕刻邊界可能是較差地定義及 每〆元件的尺寸可能不被個別地控制。藉由提供需要 較少蝕刻步驟的一結構簡化製造程序，可以減少在蝕 刻邊界的累積误差，導致較佳定義的元件。一單獨餘 刻梦驊或多重蝕刻步驟可以用來提供在奈米管轨跡上 的導雜。 各種不同的製造程序可以用來提供如上說明的 25 201025590 NRAM陣列。在本應用的時刻，發明者利用下列的製 程。首先一種硬式遮罩如氮化矽提供在一導體頂端。 雖然其它適當的材料也可以使用，一種可能的導電材 料是TiN。接著，使用傳統方法，在本技藝廣泛地已知， 可以施加光阻圖紋。接著，使用一 CF4/Ar製程可以餘 刻SiN層。該蝕刻選擇地移除SiN而不明顯地接觸到 其下面的TiN。在餘刻暴露的SiN後，可以使用〇2灰 化及溶劑剝離法移除光阻。接著，可以使用一種 BCVCl2化學藥劑蝕刻TiN。先前蝕刻的siN可以用做 TiN餘刻（及稍後的奈米碳管姓刻）的一種遮罩。該奈 米碳管（CNT)層接著可以利用一種〇2/ArRIE (反應 性離子蝕刻）蝕刻製程，如詳細的說明在合併的參考 文獻中。在純化之前’該製造程序中止在一溶劑剝離 法，以清潔該等晶圓。在此應用時刻，本發明者當開 發本製造程序，也評估其他製造步驟。上面說明的製 程應該被解釋為非限定的及一具體實施例的說明。其 他方法及材料可被思考及可以被熟悉本技藝的人士使❹ 用。 圖3說明根據本發明的某些具體實施例，在底端 執跡上之一奈米管平面上具有一導體軌跡的一 NRAM 陣列區域的一剖面。NRAM陣列300相似於描述在圖 1與圊2的陣列，除了包括一連續片的奈米管層沒有被 分割成個別的執跡或區塊。該NRAM陣列300包括一 基材結構或區塊310其中内埋底端導電執跡320。該等 26 201025590 底端導電執跡320可以包括，例如，字元線（Wl)或 位元線（BL)。配置在底端導電轨跡之上的是一連續片 奈米官340。該片形成一平面近似順形到該基材結構或 區塊310的上表面及底端導電軌跡32〇的上表面。在 某些具體實施例，奈米管片340可以包括具有一網狀 的未對準奈米碳管的一奈米管纖維。配置在一奈米管 片340上的是上導電軌跡330其可以包括，例如wLs ❹ 或BLs。在NRAM陣列300中，底端與上導電軌跡32〇, 330相對於x_y平面（如所示）是互相垂直排列，但是 任何數目的其它結構可以適合的在其它的情況。在本 實施例，每一底端與上導電轨跡320, 330交叉在一垂 直區域（沿z軸）形成一種物理的NV NT區塊位元區 域及被***在該垂直區域的軌跡320與330之間之一 主動區域的奈米管片340分隔。 每一主動區域的奈米管片340,在底端與上導電 ❹ 軌跡320與330之間，提供一垂直的導電路徑在導電 軌跡間。其它的用在主動區域及導電路徑的方位被看 到及與本文說明的觀念一致。該垂直的導電路徑可以 形成及不形成（對應一低與高電阻路徑）在導電執跡 之間。多重低電阻態與一高電阻態可以儲存在每一物 理位元區域，如關於圖1及2的如上面進一步的說明。 對於垂直導電路徑的切換機制充份說明在專利 申請號碼11/835865與11/835613。每一位元線·字元線 交點或組合（例如底端與上導電軌跡）選擇一個別的 27 201025590 主動區域之奈米管片34〇，因此在nram陣列中選擇 一個別的奈米管記憶體晶元。每一主動區域之太丰敦 片340的電阻態因此可程式為代表每一 NRAM&S二 晶元的一 §己憶體態。利用對每一主動區域之奈米管片 改變電阻態，該等電訊號用來可程式（例如寫入、讀 取、擦拭）每一記憶體晶元，充份說明在併入的參考 文獻及根據特別應用的各種要求可以被選擇。該 NRAM陣列300被建構及排列以增進在垂直導電路徑 的電流而使沿著奈米管片340 (χ-y平面，在本例中）❹ 的平面為最小的水平導電性。 目前說明在圖3的NRAM陣列能夠得到高密度 記憶體其中晶元間的間距受到上方及下方導電執跡 320與330的尺寸以及那些軌跡間的間距之限制。製造 限制（例如蝕刻區域、遮罩尺寸之間的邊界）幫助決 定晶元間的間距及記憶體晶元它們的大小。因為一單 獨的遮罩可以被用來蝕刻上導電軌跡及沒有需要蝕刻 步驟以定義奈米管片340,製造程序經關於圖1與2說❹ 明的那些製程而被簡化。該簡化的製造程序在某些應 用可以是有好處的。如那些熟悉本技藝人士所知，一 較淺蝕刻及減少製程步驟將導致較小的外貌、較低的 應力、減少成本（由於較少蝕刻步驟）、及較低的微粒 子’最終地提供一較低成本及較高的產率製程。

圖4A-C說明根據本發明的某些具體實施例’在 奈米管軌跡上導體之橫截面。圖4A描述一部份NRAM 28 201025590

記憶體陣列400-1的χ-ζ平面之橫截面，如參考圖2的 說明。兩個底端導電軌跡420内埋在基材410中。奈 米官軌跡440覆蓋底端導電軌跡420及基材410。上導 電軌跡430覆蓋及實質上與奈米管軌跡44〇對準，成 為在奈米管執跡上的導體。圖4Β描述一部份]sfRAM

記憶體陣列400_1的y_z平面之橫截面。奈米管轨跡 430及440上的導體覆蓋底端導電軌跡42〇。圖4C描 述一部份NRAM記憶體陣列4〇〇-2的y_z平面之橫截 面，其中一絕緣體如四乙基正矽酸鹽（TE〇s)，例如， 已被沉積及被平坦化。奈米管轨跡43〇及44〇上的導 體覆蓋底端導電軌跡42G及被沉積鄰近於奈米管軌跡 上的導體之絕緣體41G。除了 TE〇s，可以使用其它的 絕緣體如：氮化⑪、碳氮切、氧氮化梦、氧化銘、 低k介電體如氟化⑽2，麵在低k ,空氣隙，或前 面提到材料的任何層的組合或混合物上。各種其它的 ^是可能的，對它_途的主要麟是所得區域提 供CNT1塊與金屬執跡相鄰間的絕緣。

奈米上+據本發日㈣某些具體實施例，在 二二Λ 之橫戴面。圖5A描述一部份NRAM ;，車列5〇(M的Χ·Ζ平面之橫截面，如參考圖3的 兩個底端導電執跡52(^埋在 = 電執跡530覆蓋及實基材，。上導 -在奈米管平面，===== 29 201025590 NRAM記憶體陣列500-1的y-z平面之横截面。奈米管 平面安排的530及540上的導體覆蓋底端導電軌跡 520。圖5C描述一部份NRAM記憶體陣列500-2的y-z 平面之橫截面，其中一絕緣體如TE〇s，例如，已被沉 積及被平坦化形成絕緣體區域51〇。奈米管平面上的導 體安排的530及540覆蓋底端導電軌跡52〇及絕緣體 510被沉積鄰近於上導電軌跡53〇。除了 TE〇s，可以 使用其它的絕緣體如：氮切、碳氮切、氧氮化石夕、 氧化銘、低k介電體如氟化仙2，旋鑛在低k，空氣 隙，或前©提到材料的任何層的組合或混合物上。如 的絕緣。 ^供CNT £塊與金屬執跡相鄰間 “ 圖5B描述的結構之各種方法是_ 慮的。在-實施例，可以形成導體5 r到其下的奈吻_之_。二因2 本發明者已發財如上面㈣的m時， :;:份:=奈峨(例如奈米管平 事實上’_箱的出現改變料奈 以致其變成使用〇2電衆移除該等c 供對其下的40織_刻的選擇。因為導雜肩 201025590 520配置在奈米奴管纖維（例如540 )下面，期望導體 層520將不被蝕刻攻擊。換句話說，奈米碳管纖維（例 如540)將保護其下的導體52〇。在前面的具體實施例， 使用來蝕刻奈米碳管纖維的化學藥劑是〇2/Ar，其不攻 擊導體或介電體，以致在那些具體實施例的下面導體 也將不受影響。本發明者想像製造本結構的各種其他 方法，用來形成該NRAM結構的上面說明的實施例可 _ 以如說明的被建構及非限制的。 圖6A-D說明根據本發明的某些具體實施例，在 導體結構上奈米管轨跡之橫截面。圖6Α描述一部份 NRAM記憶體陣列的χ-ζ平面之橫截面。該奈米管執 跡疋在相對的導體之上。兩個底端導電軌跡62〇内埋 在基材610申。奈米管軌跡64〇覆蓋及實質上與底端 導電軌跡_對準形成在導雜跡上的奈米管。圓6Β 描述參考圖6Α說明的一部份皿屬記憶體陣列的η ⑩ 平面之橫截面。圖6C描述-部份NRAM記憶體陣列 600-1的\4平面之橫截面，其中參考圖6入與犯說明 -上導電軌跡63〇配置在導體軌跡上的奈米管之上。 ® f、描述一部份NRAM記憶體陣列600_2的y_z平面 之橫截面。圖6D表示’除了描述在圖6C的元件之外， -絕緣體如四乙基正赠鹽（TE〇s)，例如被沉積 及被平坦化形成絕緣體區域議在上導電執跡63〇兩 侧。除了 TE〇S ’可以使用其它如那些參考® 4A-C及 圖5A-C在上面說明的絕緣體。 31 201025590 一插述在圖6A-B的結構可以根據各種方法製造。 在導體下面形成一奈米管執跡可以利用複數個方法 ，成，一個實施例的變化說明在下列步驟中。首先， :儿積一導體，接著沉積一奈米碳管纖維區域（< 以從其形成奈米管轨跡64〇)β接著可以沉積—最後的 犧牲材料以致該犧牲材料填滿該等在奈米管 =空間及/或孔隙。這得到-奈米碳管犧牲材^填充 ^犧牲材料的例子包括ALD的ALA或cVD的Ti， ^些其它適當的材料其可以被選擇性移除而不傷害 該等奈米碳管，其下面的導體或配置在導體之下的介 電層。接著該奈米碳管犧牲材料填充（CNT/填充）可 乂被選擇性地餘刻到下面的導體。該下面的導體層可 以使用該CNT/填充層做一硬式遮罩接著被蝕刻。接著 =除光阻。下一步，奈米碳管層與導體之間的間隙以 上面說明的那些介電材料填充，及化學機械研磨 製耘（CMP)，典型地使用在半導體製造，可以用來暴 露出奈米碳管纖維。可以沉積及形成頂端導體的圊〇 紋，同時可以使用已知技藝的一濕式化學技術移除該 犧牲材料。本發明者想見取代的製造方法及上面的實 施例可以如說明的被建構及非限制的。 圖7A-E說明根據本發明的某些具體實施例，具 有頂端金屬接觸在導體軌跡上奈米管之橫截面。圖7A 描述一部份NRAM記憶體陣列的χ_ζ平面之橫截面。 ”亥奈米管轨跡740覆蓋及實質上與兩個底端軌跡72〇 32 201025590 +準。頂端金屬接觸75〇覆蓋及實質上與奈米管軌跡 及兩個底端軌跡對準，成為在導體軌跡上的奈米管具 有頂端金屬接觸。而在本特別實施例說明的頂端接鹎 75〇為金屬，該頂端接觸75〇可以包括任何其它適當的 材料（例如金屬性奈米管纖維等可以使用各種不同 的導體，合金，及半導體，包括但不限定：金屬性 CNT s、Τι、ΤιΝ、A卜 Ta、TaN、Cu、Ru、RuO、Pd、 〇 C〇、C〇Slx、Nl、NiSix、Tisix、Si (摻雜的）、Pt、PtSix、

Au、Ag或上面任何層狀的組合或合金。前面提到的軌 跡内埋在基材710中。圖7B描述參考圖7A說明的結 構之y-z平面之橫截面。 圖7C描述參考圖7A說明的結構之χ_ζ平面之橫 截面但表示一上導體執跡73〇配置在頂端金屬接觸75〇 上，利用頂端金屬接觸750與周圍基材材料71〇順形 形成到結構的一上表面。在圖7C中，其中垂直導電可 ❿ 以被可變的控制的主動區域，包括前面提到的軌跡 (720, 740, 750)相交上導電軌跡（73〇)的該區域。 圖7D描述具有兩相交執跡元件的—y_z平面之橫截 面。第一相交執跡元件包括奈米管執跡74〇覆蓋及實 質上與底端導電執跡720對準。第二相交轨跡元件包 括上導電軌跡730覆蓋及實質上與頂端金屬接觸75〇 對準。在圖7D中’其中垂直導電可以被可變控制的該 主動區域包括前面提到的軌跡相交的該區域。圖7£描 述一 NRAM陣列700-2的y-ζ平面之橫截面。該結構 33 201025590 相似於參考圖7D的說明但更加地包括絕緣體區域710 配置在第二相交轨跡元件的兩侧。絕緣體710相似於 絕緣體區域510與61〇，個別參考圖5與6進一步的說 明如上。 _描述在圖7A-D的結構可以根據如上說明的各種 不同方法製造。在本應用的同時，本發明者已發現在 上面揭露的製造方法在下面的變化是有用的。結構的 頂端導體可以沉積為一雙層堆疊。該堆疊接著可以使 用典型地伴隨著蝕刻那些材料（適合一選擇的材料對 應的餘刻可以選擇利用熟悉技藝之一）的化學藥劑餘 /、有填充犧牲材料（CNT/填充，說明如上）孔隙 米碳管纖維於是可以提供一適當的蝕刻終止。接 著可以移除該犧牲材料及頂端雙層導體間的間隙可以 如那些說明在上面其它具體實施例的一介電體填充。

^ 圖8說明根據本發明的某些具體實施例，在奈》

苔軌跡或平面上導體之橫截面，表示兩鄰近位元的1 :狀態之圖示。圖8之圖示表示第一物理位元區域。 ^在—或更多低電阻態（低R態）及第二位元〇 邊在L態（高卩態）。多重低電阻態及一高t 、且:可財存在每—物理位元區域如進—步說明在 面參考的圖1及2。 - NRAM陣列_的區段包括配置在基材謂t 立，右邊的底端導電軌跡或接觸82()。奈米管層^ 、匕括-奈米管軌跡或奈米管平面）配置在基材^ 34 201025590 底端導電軌跡820上。上導電執跡83〇配置在奈米管 層840上獲得在奈米管軌跡平面上一導體的排列。可 以控制沿x-y平面的導電以致沿z方向可以具有一顯著 的電流路徑。第一與第二位元可以是實質上無關地切 換而沒有一位元的電阻態影響其它位元的電阻態。這 疋因為在一選擇部份的奈米管層840中一電阻態的邊 緣效應可以實質上最小化。圖19，說明在下面，說明 ❹ 使用詳細在圖8中本NRAM位元陣列排列及切換機制 的測試結構。對該測試結構所得的數據，表示在圖2〇 中，對應於儲存在圖8所示結構的位元。 在一低電阻態的位元提供一主要地垂直的導電 路徑沿著該電刺激經由奈米管層840流動在底端與上 端導電軌跡820，830之間’如圖8中垂直方向的箭頭 所示。電流沿著最小電阻的路徑將流動在奈米管層840 之内一在本具體實施例’該陣列被建構及排列以致最 φ 小電阻的該路程是沿著z方向。如詳細說明在美國專 利號碼6706402 ’美國專利申請號碼11/835583， 11/835612 ’ 11/835865，11/835613，及美國專利申請號 碼11/546103，其全部併入本文做參考，該奈米管層可 以包括一未編織的多層纖維由相交及交叉奈米管形成 的具有複數個可控制地導電路徑。在低電阻態，該未 編織的多層纖維主要是沿著複數個奈米管路徑導電 的。 在一尚電阻態中第二位元提供一主要電阻的電 35 201025590 通路在底端與上端導電軌跡820, 830之間通過奈米管 層840,由通道或通孔842所示。通道或通孔形成一高 度電阻的區域在底端接觸820周圍的奈米管層840,因 此電性上隔離底端導電軌跡與上導電軌跡。在其它的 具體實施例，通道或通孔842可以形成在上端導電執 跡830周圍的奈米管層84〇中。為了形成高電阻態及 通道或通孔842,選擇施加到底端及頂端導電軌跡的電 刺激以致在選擇的位元中的奈米管層84〇被擦拭（在⑩ 一高電阻態）及該等奈米管網路成為實質上非導電 的。奈米管切換行為，通道形成/均勻化，及熔絲/反熔 絲開關詳細說明在併入的參考文獻中，特別地，美國 專利申請號碼 11/280786，11/835583，11/835612 及 11/835613。各種不同切換機制被思考及說明在併入的 參考文獻中。 圖9說明使用相交的正交陣列線形成交點非線 性電阻器陣列9〇〇的圖示。正交陣列線的相交在相對 應的交點形成NV NT區塊。該交點陣列可以達到一位© 元物理區域密度4F2。如果使用如參考上面圖那 些时淪的多重電阻值，那麼縱然更大的位元密度是可 能的。例如，假如使用四個電阻態，兩個位元被儲存 在每物理的位元區域，實現一有效的位元密度π2 ; 每一區域四位元導致一有效位元密度1F2 ;等等。 根據本發明某些具體實施例，非線***點電阻器 陣列900表示一選擇性的位元具有非線性電阻器幻 36 201025590

及寄生’’通路通過經非線性電阻器R2之未選擇的位元 區域。在本實施例，一 N乘N陣列的位元包括一 6x6 的陣列900之奈米管非線性電阻器開關。每一奈来管 非線性電阻器開關可以個別地在第一與第二電阻態間 切換。例如，第一電阻態可以是一低電阻態及第二電 阻態可以是高電阻態。在陣列900中，非線性電阻器 代表一選擇性位元區域在行陣列線1與列陣列線F ❹ 之相交處。當電壓V施加到行陣列線1及列陣列線f 接地時，電流可以在行陣列線1及列陣列線F之間經 非線性電阻器R1以直流路徑流過。然而，非直流電流 也可以在行陣列線1及列陣列線F之間經電阻器R2以 多重路徑流過，如在陣列900之說明。因為在行陣列 線1及列陣列線F之間非直流路徑流過，除非是小陣 列尺寸’其可能困難決定是否具有非線性電阻的一選 擇位元區域是在低電阻態或一高電阻態。 ⑩ 在陣列900中，有複數個可能的非線性電阻的組 合。在本實施例，假設第一電阻器R1是在一低電阻 態。在各種陣列區域的非線性電阻器R2可以在低或高 電阻值及任何組合的直流及非直流路徑流動導致在行 陣列線1及列陣列線F之間的一低電阻態讀取。然而， 假如電阻器R1是在一高電阻態，及某些或縱然所有在 各種陣列區域的非線性電阻器R2是在一低電阻態，那 麼非直流路徑的組合流動也導致在行陣列線i及列陣 列線F之間的低電阻態讀取。如此施加除非該陣列是 37 201025590 小尺寸，例如小於10x10位元。對大的陣列，可 入 括- FET晶it選擇裝置以形成Nram陣列晶元 ^ 的參考文獻，美國專獅請號辱⑴奶⑴，所 或者可以包括-二極體調節襄置以形成NT二極； 憶體陣列如併人的參考文獻，美國專 = 11/835865，所說明。 月览喝

G =器；ΓΓ列的位元包括-6x6陣列的奈米 電阻態間二及陣列形成的電阻可以在高及低 NT區塊可'擇刀換。對應一電阻器開關的每一 NV 一低電阻離個別地切換或調變。一種選擇機制區分在 線。如上有一個別電阻器元件之間的字元或位元 一奈米管t ^不，在陣列中每一電阻器元件可以包括 明。該等^換元件如那些參考圖9與先前各圖的說 邏輯路由開線性電阻器陣列可以被建構成包括使用在 可以被用來關^用的緻密奈米管切換網路。一種運算 輯切換應用；/少或消除非直流路徑的效應及使用在邏 加入選擇骏的大交點非線性電阻器陣列1000而不需要 域。 置或二極體調節裝置在每一交點晶元區 如從圖 與一擷取袭 與10的說明驗證，一 NRAM陣列可以 為目標。典，成對’特別地瞄準在陣列中個別的晶元 、，該非直流的’’寄生，’路徑流過實際限 38 201025590 制在一陣列尺寸上的地方。由於陣列中的串-並聯電阻 發生電流洩漏-沿著該寄生路徑_產生需要一選擇的擷 取裝置。圖9特別地說明在一高陣列密度，交點開關 形成f揮發奈米管非線性開關（電阻）。如利用物理密 度4F2與多位元儲存密度兩者的判斷準則所量測，該高 陣列密度是實質上可實現的最大陣列密度。圖= 一交點邏輯矩陣開關沒有任何邏輯矩陣尺寸的限制。 © 圖10說明實質上最緻密的可實現交點邏輯矩陣。在某 些具體實施例，可以控制該高密度陣列具有一主動區 域及一非主動區域。在該等例子，主動區域可以具有 個別的記憶體晶元其如上所討論每一是可程式化，而 非主動區域不是保持一不變的高電阻態就是不變的低 電阻態。在該具體實施例，當僅一部份記憶體陣列是 在使用下，可以操作一記憶體陣列以減少功率消耗。 圖11A說明根據本發明的某些具體實施例，在 © 底端接觸上之奈米管軌跡上的導體之橫截面。一陣列 的個別底端接觸1120可以取代參考上面圖2等說明的 底端軌跡。一上導電執跡層U3〇配置在上方及實質上 與一奈米管軌跡層1140對準以形成在奈米管軌跡上的 一導體。該在奈米管軌跡上的一導體配置在上方、對 準、及與個別底端接觸1120的陣列接觸以形成一陣列 的奈米管記憶體晶元。每一奈米管記憶體晶元包括一 切換機制因而在底端接觸1120與上導電軌跡層113〇 間的奈米管層1140的電阻態是可控制地改變。每一底 39 201025590 端接觸1120可以與一選擇擷取裝置（未表示出）如一 CMOS型式擷取裝置，一 PN或NP二極體，一雙極裝 置，或任一適當的普通選擇擷取裝置連接。 圖11B說明根據本發明的某些具體實施例，在底 端接觸上之奈米管平面上的導體之橫截面。一陣列的 個別底端接觸1120可以取代參考上面圖3等說明的底 端軌跡。一上導電執跡層1130,配置在上方及實質上與 一奈米管軌跡層1140’對準以形成在奈米管平面上的 一導體。該在奈米管平面上的一導體配置在上方及與 一陣列的個別底端接觸1120的陣列接觸以形成一陣列 的奈米管記憶體晶元。每一奈米管記憶體晶元包括一 切換機制因而在底端接觸1120,與上導電層113〇，間的 奈米管層1140’的電阻態是可控制地改變。而圖11B定 出具有個別底端接處一連續奈米管片的特徵，對每一 晶元的切換機制相似於併入參考的NAN_U62說明， 其中具有個別地蝕刻二極體與開關區塊。 在某些應用，產生個別的底端接觸而不是底端導 電軌跡，可以有製造的好處，如圖11Α與UB所示。 在該等應用也可以是功能性的好處，因此鄰近的晶元 可以緊密對準而沒有-晶兀干擾下—晶元的切換狀降 (例如可以減少訊號的擴散）。電阻態間的切換機制^ 是參考前面各圖的說明。 圖I2說明根縣發明的某些具體實施例’在底 端接觸、調節二極體、及底端執跡上之奈米管轨跡上 201025590 的導體之橫截面。一陣列的個別底端接觸122〇可以取 代參考上面圖2等說明的底端軌跡。一上導電執跡層 1230配置在上方及實質上與一奈米管軌跡層124〇對準 以形成在奈米管軌跡上的一導體。該在奈米管軌跡上 的導體配置在上方、對準、及與個別底端接觸122〇的 陣列接觸以形成一陣列的奈米管記憶體晶元。每一奈 米管記憶體晶元包括一切換機制因而在底端接觸丨22〇 ❹ 與上導電軌跡層123〇間的奈米管層1240的電阻態是 可控制地改變。 每一底端接觸1220與一選擇擷取裝置連接_在本 例中，是一二極體1222。各種其他的選擇裝置，例如 可以取代地使用FET裝置。該選擇二極體1222***在 一基材1210與對應的個別底端接觸122〇之間。該等 選擇二極體1222配置在一陣列中與配置在基材121〇 中的選擇軌跡1221接觸。每一二極體包括一陽極及陰 ❹ 極區域-根據特定製造限制及特定應用的操作要求可以 選擇开>成這些區域的該等材料，如在美國專利申請號 碼11/835865的說明。圖12所示是具有一陽極的選擇 一極體與選擇軌跡1221接觸及在一陽極（an〇de) 與一 N摻雜的多晶矽區域（N p〇L)間形成一蕭特基 能障二極體。一 N+摻雜的多晶矽區域被用來形成到n POL陰極及接觸底端接觸（B_c〇NT)的一歐姆接觸。 可以選擇一 N+區域以確保與b-CONT導體及也與N POL區域的一良好歐姆接觸。在某些具體實施例，與 41 201025590 Β-CONT導體與N POL間的一直接接觸因為其可能形 成一蕭特基二極體（如在N p〇L與ANODE導體間的 例子）可能會有問題及所需的二極體調節行為將被限 制。該效應是工業已知的及詳細說明在併入的參考文 獻中。形成陰極（N POL)以致使在n POL與陽極 (ANODE)區域的蕭特基二極體特性最佳化。選擇接 觸（B-C0NT)以與奈米管纖維區域（通孔底端接觸 1220)形成一近歐姆的低電阻區域，而也形成與陰極 (NPOL)的一低電阻接觸。在某些具體實施例，該選瘳 擇>一極體1222可以疋一金屬的接面蕭特基二極體。注 意該選擇二極體1222是形成在ANODE與N POL間的 表面。或者’選擇一極體1222可以包括an〇DE，N POL 與 N+ POL。 由本發明者想像的各種建構的選擇二極體1222 及詳細揭露在併入的參考文獻，美國專利申請號碼 11/835865。該等選擇二極體可以包括半導體材料:金 屬材料及，在某些具體實施例，奈米管材料。各種不❹ 同的實施例材料及建構說明在下面的各段中。 具N+多晶㈣紋層的半導體可以用做一蕭特美 二極體1222接觸及做為-陣列的連接線。例如，^ 導體2是石夕或錄及典型地摻雜到f個摻 雜物原子/cm具有一電阻〇·_平方。而 以被用做-陣列線，在N+多晶發半導體層與一 層的表面之間可以利用沉積N+多晶矽半導體在一矽化 42 201025590 鉬導體上形成一較低的電阻陣列線。形成 多晶石夕或錯半導體圖紋的層（半導體）， : f ;觸’典型地摻雜在，到1〇17個摻雜物原= 122:Ul:電阻⑽平方及形成蕭特基二極體 掺雜物可以是珅、.及綈。該等多晶石夕導== 400nm厚及2μιη寬。 八

一個或更多個選擇二極體1222包括一或更多個 下面的特徵。該陽極包括一導體材料及陰極包括一半 導體材料。該陽極材料包括至少Al, Ag，Au，Ca，匚〜& Cu, Fe, Ir, Mg, Mo, Na, Ni, Os, Pb, Pd, Pt, Rb, Ru, Ti, W,

Zn，CoSi2，MoSi2, Pd2Si，PrSi，RbSi2, TiSi2, WSi2 及

ZrSl2之一。該陽極可以包括一種第一型式的一半導體 材料及該陰極包括一種第二型式的一半導體材料。第 一型式的半導體材料可以是正換雜的，第二型式的半 導體材料可以是負摻雜的，及該半導體元件形成一 PN 接面。而在其它具體實施例，一種奈米管纖維層可以 被用來形成選擇二極體1222的陰極終端。該奈米管纖 維元件形成的陰極可以實質上是垂直地或水平地配置 及可以包括一非編織多層的纖維具有一厚度在近似 20nm與近似200nm之間。而在其它具體實施例’該選 擇元件1222不是一個二極體而是一種場效電晶體。 在每一種該具體實施例，該選擇裝置被建構成適 合與底端導電接觸1220接觸，其結果被建構成適合與 43 201025590 奈米管層1240接觸。在某些具體實施例，底端導電接 觸1220包括具有一底端部份的一雙層材料選擇用來與 選擇裝置1222接觸及一上端部份選擇用來與奈米管層 1240接觸。在本例中可選定該等材料選擇使選擇裝置 1222與奈米管層1240間的電阻最小。 圖13A-D說明根據本發明的某些具體實施例， 具有奈米管區塊、頂端及底端接觸與位元線上奈米管 結構之NRAM晶元的平面圖示與橫截面圖示。 圖13 A說明NRAM記憶體陣列的一平面圖表示⑬ 使用NVNT區塊開關做為非揮發儲存裝置在或接近記 憶體陣列結構頂端的四個記憶體晶元❶圖13A特別地 表示在一陣列中一 NRAM晶元，其中該等參考線（RL) 及字元線（WL)實質上是平行的。該等位元線（BL) 實質上是垂直於RL及WL，該接合相交處定義在陣列 中單獨的NRAM晶元，如描續·左邊及右邊底端晶元 粗體虛線的標註。個別奈米碳管區塊或支柱（CNT BLOCK)定義主動開區域（sw)及在圖中利用粗體虛❹ 線的輪廓描繪左邊及右邊的底端晶元。 圖13B表示圖13A的NRAM晶元陣列結構的一 橫截面。圖13B說明沿區段Α1-ΑΓ對應的記憶體陣列 橫截面。該等左邊及右邊記憶體晶元是彼此互為鏡面 映象。每一記憶體晶元使用絕緣的NV NT區塊開關進 一步詳細說明在上面。在一陣列中的該等NRAM晶元 具有參考線（RL)及字元線（WL)實質上是平行的。 44 201025590 該等位元線（BL)實質上是垂直於RL& WLe該等奈 米管層（例如CNT區塊）配置在該等位元線之上。個 別奈米碳管區塊或支柱（CNTBLOCK)定義非揮發奈 米管開關（NVNTSWITCH)的主動開關區域（sw^ 由細點線輪廓所描繪。在陣列中每一 NRAM晶元，包 含該NV NT SWITCH，利用粗體虛線的輪廓描繪左邊 及右邊的晶元。 ❹ 如圖13A與B所示結構的某些具體實施例，可 以使用一晶元選擇電晶體。一晶元選擇電晶體包括形 成在矽基材（個別地N+與PSUB區域）中的源極與汲 極。以侧壁間隙物製造的一閘極，是陣列位元線的部 份’其形成閘極區域及陣列交連線，及使用已知的FET 裝置操作方法控制通道區域01<[與〇FF的狀態。或者， 一分離的字元線導體（未表示出）可以用來交連選擇 裝置’如說明在圖ΠΑ與13B的晶元選擇電晶體，的 ❹ 閘極區域。内埋在一介電基材中導電的行提供一導電 的路徑其形成一種第一底端接觸終端到NV NT區塊開 關的NV NT區塊。一種第二頂端接觸終端rl到NV NT 區塊被用做一頂端接觸終端及當定義自我對準的NV NT區塊側表面時，可以被用做一遮罩，如進一步說明 在併入的專利參考文獻中。在某些具體實施例，頂端 接觸終端RL接觸第二字元線。左邊的NV NT區塊開 關是右邊NV NT區塊開關的一鏡面映象。 每一晶元選擇電晶體的汲極接觸導電的行，其接 45 201025590 著接觸NV NT開關。一導電的區段也接觸記憶體陣列 位元線連接具有位元線擴散的沒極。該没極與一鄰近 的晶元共用（在圖13A或13B中沒看見）。因為緊密的 3維頂端及底端接觸區塊開關幾何（結構），該等記憶 體晶元如那些形成具有如NV NT儲存節點的NV NT 區塊開關之NRAM記憶體陣列，形成緻密的晶元。在 某些具體實施例，記憶體晶元區域（台面面積）估計 近似12-15F2面積，其中F是一最小的技術節點尺寸。 當形成該晶元結構時’被用進一步假設自我對準的垂 ® 直導電的行。該堆疊的接觸與填充的通孔（垂直的導 體）詳細說明在合併的參考文獻。假如垂直的導體不 是自我對準，在某些具體實例中的該晶元面積估計成 長超過2倍的尺寸（台面面積），到大於3〇f2。 圖13C說明NRAM記憶體陣列的一平面圖，表 示四個記憶體晶元其使用N V N T區塊開關做為在或接 近記憶體陣列結構頂端的非揮發儲存裝置。圖13C特 別地表示在一陣列中一 NRAM晶元，其中該等參考線❹ (RL)及位元線（BL)實質上是平行的。該等字元線 (WL)實質上是垂直於RL及WL，該相交處定義在 陣列中的一單獨的NRAM晶元，如粗體虛線標註的左 邊及右邊底端晶元描繪的輪廓。個別奈米碳管區塊或 支柱（CNT BLOCK)定義主動開關區域（gw)及在 圖中利用左邊及右邊底端晶元的粗體點線描繪的輪 廓。 46 201025590 圖13D表示圖13C的NRAM晶元陣列結構的一 橫截面。圖13D說明沿區段A2-A2,對應的記憶體陣列 橫截面。該等左邊及右邊記憶體晶元是彼此互為鏡面 映象。每一記憶體晶元使用絕緣的NV NT區塊開關進 一步詳細說明在上面。在一陣列中的該等NRAM晶元 具有參考線（RL)及位元線（BL)實質上是平行的。 該等字元線（WL)實質上是垂直於RL及BL。該等奈 ❹ 米管層（例如CNT區塊）配置在該等位元線之上。個 別奈米碳管區塊或支柱（CNTBLOCK)定義非揮發奈 米管開關（NVNTSWITCH)的主動開關區域（SW) 是由細點線所描緣的輪廓。在陣列中每一 Nram晶 元’包含該NV NT SWITCH，是利用粗體虛線描繪左 邊及右邊晶元的輪廓。 在那些具體實施例，其中RL與BL實質上是平 行的，如圖13C-D所示，使用選擇線路如晶元選擇電 φ 晶體。本具體實施例所示的晶元選擇電晶體實質上是 與那些說明在上面的圖13A-B相同。 圖14A-D說明根據本發明的某些具體實施例， 八有奈米管軌跡、頂端及底端接觸與位元線上奈米管 結構之NRAM的平面圖示與橫截面圖示。描述在圖 14A-D的該等結構提供NRAM陣列具有一奈米管軌跡 之具有切換結構的詳細圖示，參考圖2的說明。 圖14A說明NRAM記憶體陣列的一平面圖，表 示四個記憶體晶元其使用NV NT區塊開關做為在或接 47 201025590 近記憶體陣列結構頂端的非揮發儲存裝置。圖14A特 別地表示在一陣列中一 NRAM晶元，其中該等參考線 (RL)及字元線（WL)實質上是平行的。該等位元線 (BL)實質上是垂直於RL及WL’該相交處定義為在 陣列中的一單獨的NRAM晶元，如粗體虛線描繪左邊 及右邊底端晶元輪廓的標註。該等奈米碳管軌跡（CNT TRACE)配置對準於與實質上順形於RL。該等在奈米 管軌跡上結合的RL導體配置在BL之上。在每一晶 元，CNT TRACE具有一主動開關區域(sw) ’如參考 © 圖2與8的說明。 圖14Β表示圖14Α的NRAM晶元陣列結構的一 橫截面。圖14B說明沿區段A3_A3,對應的記憶體陣列 橫截面。該等左邊及右邊記憶體晶元是彼此互為鏡面 映象。每一記憶體晶元使用的絕緣的NVNT軌跡開關 進一步詳細說明在上面。在一陣列中的該等NRAM晶 疋具有參考線（RL)及字元線（WL)實質上是平行的。 :亥=位元線（BL)實質上是垂直於RL及WL。該等奈❹ 米官軌跡（CNTTRACE)配置對準於與實質上順形於 RL。該等在奈米管軌跡上結合的RL導體配置在BL·之 h該等奈米管細（cnttrace)包括由細點線所 描繪一非揮發奈米管開關（Nv NT SWITCH)的主動 開關區域（sw)的輪廟。在陣列中每—NRAM晶元， 該NV NT SWITCH ’是利用粗體虛線描緣左邊及 右邊晶元的輪靡。 48 201025590

圖14C說明NRAM記憶體陣列的一平面圖，表 示四個記憶體晶元，其使用NVNT軌跡開關做為在或 接近記憶體陣列結構頂端的非揮發儲存裝置。圖14C 特別地表示在一陣列中一 NRAM晶元其中該等參考線 (RL)及位元線（BL)實質上是平行的。該等字元線 (WL)實質上是垂直於RL及BL，該相交處定義為在 陣列中一單獨的NRAM晶元，如粗體虛線描繪左邊及 ® 右邊底端晶元輪廓的標註。該等奈米管軌跡（CNT TRACE)配置對準於與實質上順形於壯，具有RL配 置在CNT TRACE之上。在每一晶元，CNT TRACE具 有一主動開關區域(SW)，如參考圖2與8的說明。 圖14D表示圖14C的NRAM晶元陣列結構的一 橫截面。圖14D說明沿區段A4-A4’對應的記憶體陣列 橫截面。該等左邊及右邊記憶體晶元是彼此互為鏡面 映象。每一記憶體晶元使用的絕緣的NV NT執跡開關 ® 進一步詳細說明在上面。在一陣列中的該等NRAM晶

元具有參考線（RL)及位元線（BL)實質上是平行的。 该等字元線（WL )實質上是垂直於RL及BL。該等奈 米管執跡（CNTTRACE)配置對準於與實質上順形於 RL ’具有RL層在CNT TRACE之上。該等在奈米管 執跡上結合的RL導體配置在BL之上。該等奈米管轨 跡（CNTTRACE)包括由“點線所描續'非揮發奈米管 開關（NVNTSWITCH)的主動開關區域（SW)的輪 廓。在陣列中每一 NRAM晶元，包含該NV NT 49 201025590 SWITCH，是利用粗體虛線描繪左邊及右邊晶元 廓。 、輪 圖15A-D說明根據本發明的某些具體實施例， 具有奈米管平面、頂端及底端接觸與位元線上奈米營 結構之NRAM的平面圖示與橫截面圖示。描述在圖 15A-D的該等結構提供NRAM陣列具有一奈米管軌跡 之具有奈米管開關結構的詳細圖示，參考圖3的說明 圖15 A說明NRAM記憶體陣列的一平面圖，表 示四個記憶體晶元，其使用NVNT軌跡開關做為在或 © 接近記憶體陣列結構頂端的非揮發儲存裝置。圖15八 特別地表示在一陣列中一 nram晶元，其中該等參考 線（RL)及字元線（WL)實質上是平行的。該等位元 線（BL )實質上是垂直於rl及WL，該相交處定義為 在陣列中一單獨的NRA1V[晶元’如粗體虛線描繪左邊 及右邊底端晶元輪廓的標註。一連續的奈米管層形成 一奈米管平面被配置在WL與BL之上。該RL配置在 CNT PLANE之上。在每一晶元，CNT PLANE具有-❹ 主動開關區域(SW) ’如參考圖3與8的說明。 圖15B表示圖15A的NRAM晶元陣列結構的— 橫截面。圖15B說明沿區段A5-A5,對應的記憶體陣列 橫截面。該等左邊及右邊記憶體晶元是彼此互為鏡面 映象。每一記憶體晶元使用的絕緣的NV NT開關進一 步詳細說明在上面。在一陣列中的該等NRAM晶元具 有的參考線（RL)及字元線（WL)實質上是平行的。 50 201025590 該等位元線（BL)實質上是垂直於RL及WL。該連續 的奈米管平面（CNT PLANE)配置在μ與WL之上 及在一基材（例如一介電材料）的上表面上。該奈米 管平面（CNT PLANE)具有複數個主動開關區域 (SW) ’每一提供由細點線所描繪輪廓的一非揮發奈 米管開關（NV NT S WITCH )。在陣列中每一 NRAM晶 元，包含該NV NT SWITCH，是利用粗體虛線描繪左 邊及右邊晶元的輪廓。 圖15C說明NRAM記憶體陣列的一平面圖，表 示四個記憶體晶元’其使用NV NT轨跡開關做為在或 接近§己憶體陣列結構頂端的非揮發儲存裝置。圖15 C 特別地表示在一陣列中一 NRAM晶元，其中該等參考 線（RL )及位元線（BL )實質上是平行的。該等字元 線（WL)實質上是垂直於RL及BL，該相交處定義為 在陣列中一單獨的NRAM晶元，如粗體虛線描繪左邊 及右邊底端晶元輪廊的標註。一連續的奈米管層形成 一奈米管平面（CNT PLANE )被配置在WL與BL之 上。該RL配置在CNT PL ANE之上。在每一晶元，cnt PLANE具有一主動開關區域(SW)，如參考圖3與8的 說明。 圖15D表示圖15C的NRAM晶元陣列結構的一 橫截面。圖15D說明沿區段A6-A6’對應的記憶體陣列 橫截面。該等左邊及右邊記憶體晶元是彼此互為鏡面 映象。每一記憶體晶元使用的絕緣的NV NT軌跡開關 51 201025590 進一步詳細說明在上面。在一陣列中的該等NRAM晶 元具有參考線（RL)及位元線（BL)實質上是平行的。 該等字元線（WL)實質上是垂直於RL及BL。該連續 的奈米管平面（CNT PLANE)配置在BL與WL之上 及在一基材（例如一介電材料）的上表面上。該奈米 管平面（CNT PLANE)具有複數個主動開關區域 (SW)，每一提供由細點線所描繪輪廓的一非揮發性 奈米管開關（NV NT SWITCH)。在陣列中每一 NRAM 晶元’包含該NV NT SWITCH，是利用粗體虛線描繪 左邊及右邊晶元的輪廓。 圖16A-B說明根據本發明的某些具體實施例， 具有在奈米管平面上的導體平面、頂端及底端接觸與 位元線上奈米管結構之NRAM的平面圖示與橫戴面圖 示0 圖16A說明NRAM記憶體陣列的一平面圖，表 不四個記憶體晶元，其使用NVNT軌跡開關做為在或 接近記憶體陣列結構頂端的非揮發儲存裝置。圖16A 特別地表示在一陣列中一 NRAM晶元其中該等位元線 (BL)及字元線（WL)實質上是垂直的。不是由個別 的軌跡元件提供該等參考線（RL)，圖16A說明具體 實施例’其中參考訊號是經由一導體平面層 (CONDUCTOR PLANE)提供，配置在（及實質上順 形到）一連續的奈米管平面層上。該B]L及WL的相交 處決疋在陣列中一單獨的NRAM晶元，如粗體虛線描 52 201025590 緣左邊及右邊底端晶元輪廓的標註。一連續的奈米管 層形成一奈米管平面（CNT PLANE)被配置在WL與 BL之上。該RL配置在CNT PLANE之上。在每一晶 元，CNT PLANE具有一主動開關區域(SW)，如參考 圖11B的說明。 圖16B表示圖16A的NRAM晶元陣列結構的一 橫截面。圖16B說明沿區段A7-A7’對應的記憶體陣列 ❹ 橫截面。該等左邊及右邊記憶體晶元是彼此互為鏡面 映象。每一記憶體晶元使用的絕緣的NVNT開關進一 步詳細說明在上面。該導體平面是順形地配置在奈米 管平面上。該CNT PLANE具有複數個主動開關區域 (SW) ’每一提供由細點線所描緣輪廓的一非揮發奈 米管開關（NVNT SWITCH)。在陣列中每一 NRAM晶 元，包含該NV NT SWITCH ,是利用粗體虛線描繪左 邊及右邊晶元的輪靡。

❹ 在參考上面圖13, 14, 15及16說明的該等NRAM 記憶體陣列中’非揮發性奈米管結構是以餘刻所有奈 米管區塊的各邊，餘刻奈米管軌跡的兩邊，或沒有餘 刻的奈米管之一平面所形成。如進一步說明在美國專 利申請號碼11/835865,奈米管忍受很高的製程溫度 (高到800至i〇〇〇〇c)及可以被用在任何等級的半導 體製程流程。如描述在圖丨2-16之NRAM晶元結構的 型式’沉積奈米管材料是在形成FET裝置、接觸、及 金屬陣列線之後，而在或接近半導體製程流程的尾 53 201025590 :鋥：ΐ及形成奈米管儲存元件在或接近半導體製程 二睹端的—個好處是當最佳化奈米管儲存元件的 μ α 各種奈米管溶液，沉積技術，幾何，及其它 的，可Μ試用快速回復時間（ΤΑΤ)。快速ΤΑΤ是可能 因為可以儲藏預製造晶圓及接著依需要而選擇， 及1揮發性奈米管儲存元件接著以相當少的步驟製造 及快速地測試。

曰一為了達到快速ΤΑΤ次數，參考圖13_16的說明， =元及對應陣列的密度是較低的，因為非揮發性奈米 管儲存^件在所有陣列線製造之後形成一在這些實施 例中，疋在頂端層的該等位元線的陣列之後。因為該 ，，列線放置字元及位元線在正交格線上，位元線間 隔戎乎疋兩倍以使在奈米管儲存元件與一對應的Ν擴 散之間形成NRAM晶元選擇FET的源極，能夠是一垂

直的連接。然而，如已示範在堆疊的電容器DRAM陣 列晶元[例如，那些，，電容器在位元線上，，的晶元被 Micron Technology, Samsung, Hynix DRAM technologies利用好多年]，例如縱然在陣列上面具有的 儲存元件與關於FET裝置主動區域之正交字元及位元 線具有小的偏差，佈局技術使6F2記憶體晶元成為可 能。該等技術應用到NRAM陣列如下面圖17之說明。 圖17A-I說明根據本發明的某些具體實施例，6F2 NRAM晶元的平面圖示 圖17A說明一 6F2 NRAM晶元的平面圖示’表 54 201025590 示具有在位元線上一奈米管的結構之字元線、接觸及 主動區域。字元線1720實質上安排平行於隔離字元線 1722。該等字元線與該等隔離字元線間的間隔大於或 等於最小的製造尺寸F，對一已給的製程製造，是本技 藝已知所指示在一記憶體陣列中最小外觀的正常尺 寸。例如一說明’ 一種最小製造尺寸的一實施例包括 F=90nm’對該90nm技術節點被定義在International Technology Roadmap for Semiconductors。該實施例不 應被認為是限制’因為該F尺寸是由特定的製造設備 及製程所定義。擴散奈米管接觸栓1742及共用的擴散 位元線接觸栓1732對準在一主動區域中其相交平行的 字元線1720及獨立的字元線Π22。提供接觸栓的該等 奈米管層及位元線描述在後續的圖中。這些擴散奈米 管接觸栓1742及共用的擴散位元線接觸栓1732是沿 著一主動面積區域自我對準，由細虛線所示。在 某些具體實施例，該等主動面積區域1744彼此平行配 置及與該等位元線相交連在角度ΘΑ。可以選擇角度Θα 以1^供一緻禮、的自己憶體晶元排列，使能夠是6F2 NRAM 晶元一例如，在某些具體實施例，角度近似0aw76。。 也可看到較大或較小的角度。圖17Α表示僅NRAM晶 元陣列的選擇部份或層一後續的部份及層介紹在接著 的討論中。 圖17Β說明一 6F2 NRAM晶元的平面圖示，表 示具有在位元線上一奈米管的結構之位元線、字元 55 201025590 線、接觸及主動面積。該圖包含描述在圖17A中的元 件及更加地描述位元線1730。該等位元線1730彼此近 似平行地配置，具有至少一部份的每一位元線對於該 等字元線及該等隔離字元線建立一個角度ΘΒ。可以選 擇角度ΘΒ以提供一緻密的記憶體晶元排列，使能夠是 6F2 NRAM晶元一例如’在某些具體實施例，角度近似 ΘΒ» 104°。也可看到較大或較小的角度。 ❹ 在本具體實例，每一獨立的字元線1722嚴格的 用做隔離目的以隔離鄰近的晶元對。獨立的字元線典 型地偏壓至在一 NMOS陣列中的一低電壓（例 如:GND)。如此確保鄰近隔離字元線的主動面積間的 電場裝置漏電流為最小，其結果消_近位元干擾的 力各圖中，該等字元及位元線提供-晶元 :地選擇在陣财的—擴散奈米管接觸 : 母陣列（或一大密度記憶體的次 ❹ 二單獨的字元線。在某些陣列結構中， 線擷取的所有讀取數據到由該激發的字元 米管接觸接著短：到！ΓΓ激發的字元線的該等奈 或讀取該晶元的所』：：的位元線以提供需要程式化 該等位元線_ 17^°在―典㈣具體實施例， 該等奈米管接觸咖 元佈局為了已t二有:〇S _取裝置的取AM之6F2晶 用各種製造技術。在本應用同時，本發 56 201025590 月者發現有效的各種製造技術包括那些高選擇性自我 對準的接觸（SAC)侧❹㈣體包括具有及沒 f 一氧化碳過氟化碳說明在USPN 7,329,61()，全部内 容併入本文做參考。其他製造方法可以是適合本發明 的某f其它具體實施例。為了形成該等字元線及該等 隔離字元線在1F的間隔’可以使用自我對準的接觸製 造技術。

用來製造自我對準接觸的這些技術的某些是本 技藝詳細已知的，例如，在美國專利號碼7,329,61〇。 其它的技術被說明，例如，在，’用在多個千百萬位元密 度的一種 78nm 6F2 DRAM 技術”，VLSI Technology

Symposium，1994 ’及美國專利號碼7,332,767，其全部 内谷併入本文做參考。參考文獻詳細說明來自Micr〇 Technology的6F2 DRAM晶元及具有改進通道寬度及 減小晶圓尺寸的高密度記憶體裝置。特別地，參考文 獻揭露一可製造的6 F2 DRAM技術其利用形成線/間隔 圖紋及自我對準蝕刻以改進製程邊際，導致一小的 DRAM晶元尺寸（〇.36μιη2 )。該DRAM具體實施例積 體化複材高k介電電容器進入該製程。在某些具體實 施例’使用一相似的製程流程，本DRAM技術達到6F2 晶元密度。而本製程流程不能限定電容器的形成，該 NRAM製程流程相似於併入本文參考文獻的說明，到 經過位元線形成及後續的貫通接觸的製程步驟。 圖17A中所示的該等層用來形成如下的結構 57 201025590 ⑺〇_卜提供料字元線及氮化物_物力以包覆 者可以沉積氧化物及平坦化至露出覆蓋該等字元接 氮化物。接著，可以在一光阻中形成凹；的m 凹槽最後被用來提供露出氧化物之處做為—接觸。= 以實施SAC(自我對準接觸）侧步驟，選擇氣化 移除露出的氧化物直到主動區域（例如钱勿氣 化物間隙物間的氧化物）的表面。 罝氮

用來製程NRAM的技術大部份與那些廣泛使 的技術相同及是半導體製程已知的。然:而，在NRam ❹ 接面戌漏*是嚴格關心、的^在製造本奈米管結構的某 些方法中，矽化物可以形成在擷取裝置的源極及/或^ f區域上。如此將大大降低擷取裝置的接觸電阻及使 能夠使用w插銷。與本NRAM元件相反，dram陣 列使用擷取裝置的非妙化物主動區域及使用多插銷。 在DRAM結構中的該組合元件導致很高的接觸電阻但 很低的接面洩漏，後者對DRAM恢復時間是典型地重 要的。因此，達到在DRAM結構中一低的接面洩漏限 制建構DRAM晶元的材料選擇。因為接面洩漏在本 NRAM結構不是—嚴格的考慮，材料的選擇沒有相似 的限制。 接著對位元線接觸1732及奈米管接觸1742形成 SAC s ’接著該等構造可以填充一導體及平坦化。典型 地，可以使用重摻雜多晶矽或一金屬如Ti/TiN/w，而 也可以使用其他適當的材料取代。例如，沉積鈦進入 201025590 接觸’隨著沉積TiN以提供低接觸電阻給主動區域。 接著使用鎢完成填充接觸孔。沉積W之後，表面金屬 (W/TiN/Ti)承受化學機械研磨（CMp)製程以露出

SiN及包圍金屬填充插銷的氧化物1完成該階段時， 每接觸以金屬填充及與其他插銷隔離，留下與 氧化物的平坦平面，具有露出金屬填充插銷的表面供 給進一步的製程。 ❹ 圖17]B _所不的該等層用來形成結構17〇〇_2， 可以被後續提供。藉著金屬填充的位元線接觸1732， 可以形成該等位元線173()以連接録裝 秋 而，在該等位元線間形成最小的到沒有間隔及金肠 銷的暴露表面填充奈米管接觸1742。為了確保夺米管 接觸1742不短路到該等位元線173〇，沉積一介電體如 TEOS—典型的厚度是在則A等^料位元線接 觸（但不是奈米管接觸）接著再形成圖紋及侧暴露 ⑩出較低的w填充的位元線接觸1732之表面。該 的圖紋（未表示出）是一簡單的圓形包圍位元線接觸 1732。 該等位元線一般由沉積金屬及以SiN覆蓋所提 供及利用已知技術對其形成圖紋。接著形成伽間隙 物在該等位元線的側壁上，使能夠用另一個SAC製 程’其將延伸該奈米管接觸在該等位元線之上。包含 在沉積及形成金屬位元線圖紋的該等特別步驟被詳細 說明’例如在下面的併人參考文獻：美國專利號碼 59 201025590

7,329,610 ; 7,332,767 及其出版，”A 78nm 6F2 DR_AM

Technology for Multigigabit Densities” ，VLSI Technology Symposium，1994。該等製程步驟是工業已 知的。在SiN間隙物形成在該等位元線上之後，在如 用在字元線（上面的說明）的相同方法，沉積一種氧 化物介電體及平坦化至露出該等位元線的SiN表面。 用來形成該等NT接觸的圖紋是一簡單的凹槽，其具有 與該等字元線平行的方向及置放在隔離字元線與擷取 裝置字元線之間。接著實施一 SAC姓刻。該飯刻將移 © 除在SiN覆蓋的位元線與在奈米管接觸1742上之間露 出的氧化物，因此露出金屬插銷表面。該等插銷接著 以一導電材料填充，例如Ti/TiN/W及如上說明的相同 平坦化。在製程方法中的該點，該表面實質上是與奈 米管接觸插銷的露出表面同平面的以便接受奈米碳管 纖維的應用。 接著’可以提供圖17C中所示的該等層以形成結 構1700-3。圖17C表示個別的奈米碳管區塊（CNT區❹ 塊）形成圖紋在擴散奈米管接觸栓1742之上。該等個 別的奈米碳管區塊可以使用詳細說明在併入的參考文 獻（特別地USPN 6,706,402，美國專利申請號石馬 11/835865及11/835613)中之奈米管沉積及蝕刻技術。 最後’該等參考線RL ( 1760)形成圖紋在個別的奈米 碳管區塊上，因此完成該等NRAM晶元。該等參考線， 在本具體實施例中，方向平行於及配置在每一晶元的 60 201025590 該等字元線與隔離字元線之間。因此圖17C表示描述 在圖1中結構的一精密的NRAM陣列之完成。 圖17C表示完成的6F2 NRAM晶元陣列17〇〇_3 具有個別的區塊奈米管開關（SW1 -4 )，開放該等線平 行於字元線，頂端及底端接觸，及在位元線上—奈米 管層的方向。在NRAM陣列中一晶元是利用粗體虛線 描繪輪廓，其描繪該等6F2尺寸的輪廓。該等6F2尺寸 可以利用從一位元線到下一位元線（在本平面圖式由 左到右）的2F間隔及利用從一隔離字元線到鄰近的該 等字元線（在本平面圖式由上到下）間的區域下一位 元線的3F間隔。對主動面積及位元線的角度、與％， 個別地，使該等6F2尺寸成為可能，因為它們容許將被 製造的後續層是在分離的對準（例如該等位元線定位 在主動面積間的1F間隔中）。 圖17C詳細說明第一及第二參考線176〇1， 1760.2，第一及第二字元線1720.1，1720.2，第一及第 二位元線1730.1，1730.2及個別的區塊奈米管開關 SW1，SW2, SW3與SW4。現在討論各種操作實施例。 當操作該等NRAM晶元時，為了隔離該等晶元，該隔 離WL總是維持在一低訊號。當WLi 172〇」是高的， 該兩頂端選擇裝置（電晶體）連接到SW1及SW2，個 別地，根據選擇的操作，使SW1及SW2開關態能夠 被改變。假如對SW1實施一讀出操作，bli 1730」被 預先充電。假如對SW2實施一讀出操作，BL2 173〇.2 201025590 被預先充電。當WL2 1720.2是低的時，兩底端選擇農 置（電晶體）關閉，因此將SW3及SW4與該等位元 線隔離。 在某些讀取及寫入操作，該等位元線、字元線及 參考線可以脈衝訊號控制奈米管區塊的電阻態。關於 詳細施加電刺激以切換奈米管層（個別的區塊、軌跡、 平面）的電阻態充份說明在併入的參考文獻，美國專 利申請號碼11/835583及11/835612。對那些具體實施 例’其中使用非揮發性奈米管開關，一開關態SW1-4 ® 維持非揮發性地。使用依據在一選擇的具體實施例中 特別結構的陣列之訊號組合，可以實施各種不同的讀 及寫的功能。例如’在某些結構中，使用位元線的電 各式放電可以達成一擦拭功能。讀取功能可以複數個 方式實施’某些該等方法在該等陣列線上使電壓振i 最小以降低功率消耗及衝擊偏壓條件。某些記憶體陣 列具體實施例將限制各種訊號組合及偏壓條件，及可 以利用本技藝之一的技術做選擇。 ❹ 圖17D提供一 6F2 NRAM晶元陣列1700-4的一 平面圖’其中包括個別的區塊奈米管開關、頂端及底 端接觸、在位元線上奈米管結構，及該等參考線定向 平行該等位元線。除了本具體實施例具有參考線定向 平行該等位元線之外，描述在圖17D的結構相似於參 考圖17C說明在上面的結構。用來提供該等參考線在 個别的區塊奈米管開關之上及平行於該等位元線的製 62 201025590 每技術相懈上面詳細朗㈣些 如上說明的6F2尺寸。 。稱運到 等社構tit圖:（ΐ7〇〇_3)與17〇(1购）的該 m、.、。合陣列密度及—結構其中該奈米管 =在位域之上的好處。傳統上，nram結構已要 ’密度與位70線之上奈歸的結構之間是一妥協。 ❹ ⑩ ^财时產纽的麟已限制建 構不米g層配置在位元線之下。利用本方式建構記情 體晶兀，減少製程時間及簡化製造流程。減少製程^ 間是因為可以被製造的該等晶圓包括所有陣列線包含 具有接觸㈣來接觸奈料終制制的Μ褒置源 極之該等位元線。這些晶U被儲存㈣做需要形成最 後的NVNT區塊結構。例如’奈米管切換元件的邊界— 在本實施例中，個別的奈米管區塊—在一相當少的步 驟可以尺寸地定義在製程流程的尾端及具有短的 TATs，因為製程不必開始在或接近CM〇s製程的起 點。而本技術利用製程時間具有某些製造優點，其可 以包括陣列的密度。先前用來產生緻密NRAM記憶體 陣列所揭露的技術已限制建構晶元具有配置在位^線 之下的奈米管元件，如進一步說明在下面的圖18。然 而，置放NV NT區塊儲存裝置在位元線之下引起製造 製程開始在或接近CMOS製程的起點及因此導致一冗 長的製造製程及長的回覆時間。 通常’在晶元尺寸與製程複雜度之間有一傳統的 63 201025590 妥協’經由一更複雜的及因此更長的製程獲得具有一 較小的尺寸。減小在NRAM中的晶元尺寸及達成更高 的記憶體密度有清楚的誘因。製造6F2晶元，典型地限 制增加製程複雜度的增加的製程步驟。在位元線金屬 沉積之前’增加的製程步驟（模組）包括字元線與位 元線的SiN覆蓋及一打開插銷填充的位元線接觸之製 程步驟。這些模組是較大的晶元設計（例如大於6F2) 不想要的，在本技藝已知其可以經吏簡單製程流程製 造。因此傳統的技術，典型地限制NRAM晶元密度與 ® 製造流程的簡單化/方便之間的一種妥協。 本發明者注意進一步’傳統技術常產生製造流程 複雜度與產率之間的一種妥協。該傳統的智慧並非總 是可以的。增加的製程複雜度，經由含入該等製程步 驟，不需總是對應較差的產率。這是因為當增加的複 雜度使能夠形成一較小的模子時，在一所給模子上的 整體缺陷可以被降低，因此分離由於增加的複雜度的 產率損失。如在併入參考文獻中注意的，Micr〇n已製❹ ie用在NRAM的6F2晶元’從DRAM中的8F2減少晶 元尺寸。該較小的6F2晶元，是有利的在其中減少整體 的模子尺寸，及因此可以提供每晶圓更多的產能。在 DRAM中，在使用一 6F2晶元有伴隨的妥協。一種該 妥協產生從一摺疊的位元線結構（8F2)到一開放的位 元線結構（6F2 )。 描述在圖 17C ( 1700-3)與 17D ( 1700-4)的該 64 201025590 等結構利用增加密度而保持一相當簡單的製程流程克 服在記憶體密度與製造複雜度之間傳統的妥協。利用 配置該等主動面積及位元線在選擇的角度0A與知，個 別地’所揭露的構造同時達成晶元密度與位元線之上 奈米管的建構。特別地’具角度的位元線及主動面積 是一元件使能夠具有開放位元線結構的一 6F2晶元。某 些傳統的妥協伴隨使用在DRAM中的一 6F2晶元不應 用到在NRAM中的6F2晶元。例如，由一摺疊的位元 線結構（8F2)切換到一開放的位元線結構（6F2 )，DRAM 陣列對雜訊的敏感度典型地增加。相較sNRAM陣列 鮮雜訊的敏感度不受開放的位元線結構（6F2 )之影 響。因此，在描述的具體實施例中，對NRAM 一開^ 的位元線結構（6F2)是沒有清楚的缺點。 圖17E描述一 6F2NRAM記憶體陣列（17〇〇_5) <、有奈米管執跡、參考線定向平行該等字元線、及在 位元線上奈米管的結構的平面圖。除了包括奈米管執 跡（CNT軌跡）的奈米管元件取代個別的區塊之外， 本結構相似於在圖17C( 1700-3)的描述。該等奈米管 執跡配置近似平行於位元線及與參考線相交以^成二 主動區域中在擴散奈米管接觸栓的開關（sw)。因此 5亥等開關位在與在圖17C實施例近似相同的位置。 使用連續的奈米管執跡取代在結構17〇〇—5中個 別的奈米管區塊，如參考圖17E的說明，以表示導致 相似的切換開關功能。在某些具體實施例中，以產生 65 201025590 連續的奈米管軌跡取代個別的奈米管區塊可以是製造 的好處°而餘刻個別的奈米管區塊產生定義奈米管纖 維在兩方向（X與y，其中Z垂直於圖中的平面），|虫 刻連續的奈米管執跡產生定義奈米管纖維在唯一的方 向（即僅y方向）。當那些蝕刻步驟定義最小的尺寸在 一所給的方向時’控制誤差及防止誤差是重要的。使 用本奈米官軌跡結構可以容許較佳的蝕刻誤差控制及 簡化製造製程（例如對準）在某些内容中。 在某些具體實施例，實質上使電流擴散到每一開 _ 關的主動區域之外為最小及大大消除鄰近晶元間的串 音。然而，在某些其他具體實施例，使用個別奈米管 區塊的、結構可以有功能及製造的好處。例如，描述在 圖17C的結構1700-3沒有任何額外的奈米管路徑在擴 政奈米管接觸拾1742上，而描述在圖17Ε的結構 Π00-5則有。在某些例子，假如參考線形成圖紋在上 面及與奈米管執跡在一角度ΘΒ及，接著，該等奈米管 軌跡被蝕刻形成個別的奈米管區塊，也可以簡化在圖❹ 17C的結構17〇〇-3之製造。 圖17F描述一印2 NRAM記憶體陣列1700_6具 有在奈米管軌跡上導體的結構、參考線定向平行該等 子元線、及在位元線上奈米管的結構的平面圖。除了 包括奈米管軌跡的奈米管元件取代個別的區塊之外， 本結構1700-6相似於在圖17D 1700-4的描述。那些等 不米言軌跡配置近似平行於位元線及近似對準及順形 66 201025590 j考線。該等參切及奈料軌跡接合地形成在奈 米官執跡上導體的結構（RL/CNT私&、 圖2。兮望™缸執跡）’詳細說明在 圖2該等RL/CNT執跡與字元線及隔離字元線相交一 角度ΘΒ及相交聽“管制㈣ 關SW。在某些具體實施例，在奈米管軌跡上導體= 構簡化製造製程，因為用做參考線的奈米管層及金屬 層可以在-單獨的光圖紋形成步驟形成圖紋。 ❹ 圖17G描述一 6F2NRAM記憶體陣列17〇〇 7具 有在奈米管平©上導體的結構、參考線定向平行該等 字元線二及在位元線上奈米管的結構的平面圖。除了 包栝-單獨的、連續的奈米管平面的奈米管元件取代 個別的區塊或軌跡之外，本結構17〇〇_7相似於在上面 圖17C與17E的描述。每一晶元具有奈米管層的一開 關區域SW配置在對應的擴散奈米管接觸栓上。在奈 米管層流動的電流明顯地垂直於奈米管平面（垂直於 圖中的頁面）。邊緣電流被控制及在鄰近晶元間的串音 有效地被減至最小，如參考圖19說明在下面。在奈米 管平面上導體的結構簡化製造程序，在某些具體實施 例，因為一當使用奈米管層，就不需要奈米管圖紋形 成少驟。該結構消除某些包括在形成奈米管軌跡及個 別奈米管區塊圖紋對準的限制。 圖17H描述一 6F2NRAM記憶體陣列17〇〇_8具 有在奈米管平面上導體的結構、參考線定向平行該等 字元線、及在位元線上奈米管的結構的平面圖。除了 67 201025590 包括一單獨的、連續的奈米管平面的奈米管元件取代 個別的區塊或執跡之外，本結構17〇〇 8相似於在上面 圖17D 1700-4與17F 1700-6的插述。每一晶元具有奈 米管層的一開關區域SW配置在對應的擴散奈米管接 觸栓上。在奈米管層電流的流動明顯地垂直於奈米管 平面（垂直於圖中的頁面）。參考圖17G說明在上面的 邊緣及功能的考慮應用至本結構。參考圖說明在 上面的製造考慮也應用至本結構。 最後地，圖ΠΙ描述一 6F2 NRAM記憶體陣列❿ 1700-9具有在奈米管平面上導體片的結構，及在位元 線上奈米管的結構的平面圖。本結構包括一連續的奈 米管平面取代個別的奈米管區塊或奈米管執跡。而描 述在圖17G 1700-7與17H 1700-8的該等結構，包括參 考線配置在奈米管平面（CNT平面）上，本結構具有 一導體片直接配置在上面及順形於奈米管平面。該結 構產生一在奈米管平面上導體片的結構（導體/CNT平 面）。該導體片攜帶參考訊號及取代個別的參考線。據 ◎ 此，主動開關區域由擴散奈米管接觸栓的定位來定 義。發生在導電通過奈米管平面層之處的主動開關 (SW)是在接觸栓與參考導體片（垂直於本圖中的頁 面）之間控制。本結構1700-9簡化製造程序，因為不 需要奈米管圖紋形成步驟，也不需要參考線圖紋形成 步驟。在本具體實施例，邊緣電流被控制及在鄰近晶 元間的串音也有效地被減至最小。 68 201025590 如美國專利申請號碼„/83m:子:及:7°線’ isjv \rr分松 835613 °例如’在各邊蝕刻的 p束fin 儲存轉形成是在P車顺線完成之前如 2乎之前。該緻密的NRAM陣列也可以使 :Γ:Γ?ΝΤ執跡)及奈来管平面(⑽平面) 形成，如進一步說明在下面的圖18。

圖曰财七說明根據本發明的某些具體實施例， 的橫截面圖示。圖18A_地說明具有頂 及在位元線下面的奈米管結構之具有非 而HI不^ °°°塊（支柱）的兩鄰近NRAM晶元的橫截 二在:立元線下面奈米管結構更充分地說明在併入 的參考文獻美國專利申請號碼⑽35613。 的太= 然圖18八描述取_橫截面讎·1具有個別 =不米管區塊U奈米管細也可以躲它們的地 頂端1二8八地說明具有奈米管軌跡、底端接觸及 ’ 位兀線下面的奈米管結構之兩鄰近 = 的橫截面⑽〜在本結構中，該等奈米 j跡被安排投影垂直進人/出頁面，與字元線WL及 >線虹平行。在取代的具體實施例，參考線RL可 =置平行於位元線及該奈㈣轨跡可以配置平行於 或相交於參考線。 雖然圖描述奈米管軌跡、一連續的奈米管平 面可以被使用在它們的地方。«18C特別地說明具有 69 201025590 一奈米管平面、底端接觸及頂端導體，及在位元線下 面的奈米管結構之兩鄰近NRAM晶元的橫截面 1800-3。在本結構中，奈米管平面是共用在兩鄰近位元 間及僅部份延伸通過該晶元。該奈米管平面被破裂以 容許連續的金屬柱在其兩邊上以致選擇電晶體的汲極 可以與位元線BL電性連通。其他的安排也是可能的。 圖18C也說明具體實施例其中該等參考線RL與字元 線WL是近似平行的。在其他具體實施例’取代的， 該參考線可以安排與位元線BL近似平行的。 ® 本具體實施例延伸揭露在併入的參考文獻，美國 專利申請號碼11/835613，之觀念以提供結構具有奈米 碳管軌跡及奈米碳管平面具有對字元及位元線的正交 格線佈局。這些觀念，進一步，可以延伸獲得記憶體 晶元結構其小於6F2沒有偏離正交的格線佈局。例如， 在本應用的時候，5F2晶元是可能的。然而，在本應用 的時候，因為尺寸及覆蓋的容忍度，本發明者已發現 實質上其是極困難降低記憶體晶元尺寸在6F2晶元面❹ 積以下。陣列接線可能在晶元尺寸上增加更多的限 制，製造結構低於6F2尺寸以下是不實際的。依據具體 實施例，在製程流程的尾端建造非揮發奈米管儲存裝 置的TAT好處，不應用到某些在位元線之下奈米管的 結構。 圖19說明根據本發明的某些具體實施例，具有 在底端電極上之奈米管層上之一頂端導體的—種^試 7〇 201025590 結構之一 SEM照片。該SEM照片描述參考圖3說明 更一般地該結構之一測試結構實施例。該等底端金屬又 軌跡（例如320，導電軌跡）被配置在近似地平行線。 在本具體實施例，該等底端金屬丨軌跡被嵌入一氧化 物基材中。在該等底端金屬軌跡及基材上是一奈米管 纖維層（例如340，連續的奈米管平面）。當從上面看 下去時，一頂端金屬2軌跡配置在奈米管纖維層上在 ❹ 一方向近似垂直於底端金屬1軌跡。該等頂端金屬2 軌跡使用微影技術形成圖紋。底端金屬〗與頂端金屬2 軌跡的每一相交處確認一主動開關區域在奈米管纖維 層，其中該奈米管纖維可以交替地在一高度導電及高 度電阻態之間，該等軌跡之間（例如沿垂直照片的向 量）做切換。結構的測試已指示鄰近晶元間的晶元干 擾被大大消除，容許每一晶元獨立地開關切換而不影 響鄰近晶元的態。 ' ❹ 圖20說明根據本發明的某些具體實施例，說明 在前述SEM照片的結構之開關切換特性的圖示2〇〇〇。 測試數據指示在圖19說明的測試結構之開關切換功能 確認大大消除橫向晶元干擾（，，串音”）。圖2〇繪出電 阻值對晶元計量關係，表示每一晶元在兩個別的電阻 態之間是可控制地切換。如可以從本實施例見到，該 等值指示一有效的ON狀態叢聚大約iM Ohm的電 阻’如在頂^與底端軌跡之間的量測。及該等值指示 一有效的OFF狀態叢聚大約近似i〇G Ohm的電阻，如 71 201025590 在頂端與底端軌跡之間的量測。 製造技術實施例 用來形成各種NRAM系統及奈米管區塊的製造 技術及製程很詳細的說明在併入的參考文獻中。下面 的章節提供某些變化在這些技術上。這些技術是特别 地有用來製造前面提到的高密度結構，其中選擇的導 體層配置在奈米管平面、軌跡及區塊之上。下面說明 ❹ 的該等技術可以被完成以形成6F2密度記憶體晶元及 較緻密的記憶體結構。 在某些具替實施例，一增加的材料在一奈米管區 塊製造期間可以用來保護CNT纖維。保護的材料可以 配置在一奈米管纖維的表面之上，透過一部份的纖維 本身，或提供某些組合。換句話說，該增加的材料可 以被用來保護一奈米管纖維的外表面或可以被用來形 成CNT複材以保持或控制在後續製程期間纖維 的某些特徵。該增加的材料可以包括絕緣體，但不限❹ 制，如二氧化矽、氮化矽、氧化铪、氧化锆、及氧化 叙，或犧牲材料’但不限制，如非晶矽、w、A1、耵、

TiN、Ta、旋鍍玻璃（S0Gs)、熱分解高分子、及光阻。 該增Μ㈣可㈣成-具有CNTs的複材及接著被 移除以致保留最原始的CNT纖維。或者，該增加的材 料（或一相似的增加材料）可以保留做部份的nvnt 區塊結構。而在進-步具體實施例’該等絕緣體材料 72 201025590 可以被用做犧牲材料及犧牲金屬也可以被用做電性接 觸到NT區塊。使用增加的材料在前面提到的方式具有 複數個好處。一個好處是這些技術提供構造的整合性 給CNT層做為尺寸的規格。另一好處是該等技術可以

提供增進功能給每一所得的記憶體元件，如增進的產 率及/或容忍度。 S 本發明者想像各種方法來使用增加的材料以形 〇 成一 NTNV區塊NRAM結構。在一種該方法，沉積一 CNT纖維及施加一犧牲材料在纖維的頂端及也部份地 在至少上部份的纖維之内。因此犧牲材料形成一上層 在奈米管纖維上及部份地透過上部份的纖維。一種適 當犧牲材料的一實施例是非晶矽，其利用一電漿輔助 化學氣相沉積技術順形地沉積。為了沉積非晶梦及達 成該層’人們可以，例如’控制SiH4流率在2〇-l〇〇sccm 之間，沉積功率在20-100W之間，及基材溫度在 φ 350_450°C之間。也有其他適當的技術用來沉積非晶 石夕。 接著移除任一表面材料以僅暴露CNT纖維的頂 端層。在該點’增加的材料主要地被保留内埋在CNT 纖維中。在某些具體實施例，可以使用一選擇的RIE 技術’其不改變該等奈米管的性質。例如，該RIE可 以限制以氯基化學藥劑對CNTs選擇蝕刻si，或蝕刻 化學氣相沉積（CVD)的TiN，CVD W，或在一電容 式耦合的、感應耦合的電漿（ICP)、或電子迴旋共振 73 201025590 (職卿系統中以—Bci3/Cl2基化學藥劑制離子 化金屬電漿（IMP)的Ti。 對電容式搞合的RIE製程，通常使用低基材偏壓 (典型地小於40W)以麵刻增加的材料，在廢力範圍 從幾mTGn·顺百的mTw。較高的功率練韻刻增 加的材料；“，該等奈綺因此傾向於構造的電性 傷害。本技藝已知較低壓力將增進增加材料的蝕刻速 率’然而’用更高壓力將增進對奈米管的選擇性。例 如，已被沉積在奈米管上的非晶矽以一雙重步驟的Ο 蝕刻’可以被蝕刻而不傷害奈米管纖維。第一步驟使2 用45似'的〇2在40W及l〇〇mTo讀刻大部份的秒。 第一步驟疋一過蝕刻以完成蝕刻沉積的矽及移除任何 通過該晶圓的殘留物。該步驟降低RIE偏壓功率到 3 j W驚人地降低非晶石夕钱刻速率。可以一高溫退火 消滅對NT區塊纖維任何可能的傷害，例如，但非限 制，在一快速熱製程（RTp)在6〇〇。〇維持i分鐘。^ 前面提到的技術上變化也是適合的及被本發明者所扠〇 見。 心' 對ICP及ECR系統，使用一臨界源極功率（) 對偏壓功率（Wb)的比率。相似於電容式輕合系統， 低偏壓功率是需要的；然、而，源極功率在咖bOOWs 之間是適當的以達到一最佳離子密度。在相似於對一 ic^系統的偏壓，—ECR系統可以提供增加蝕刻的離 子密度之額外的好處。在一 ICP系統中做為選擇性蝕 74 201025590 刻的實施例，在該具體實施例中CVDTiN被沉積做為 增加的材料。上層的CVDTiN接著以一選擇性RIE在 臨界源極功率區域内移除。對該實施例製程，一單獨 的钱刻步驟實施在10Wb及8〇〇Ws，在80sccm的BC13 中’於6mTorr (不是一限定的條件）下。各種其他的 條件是適合在某些應用，及也被看到的。增加CVDTiN 餘刻速率可以利用包括一 Cl2在蝕刻化學來製造。對蝕 ❹ 刻金屬如CVD W及IMP Ti，一小百分比的氟氣可以併 入在飯刻製程内。 接著沉積一接觸金屬以致其接觸到NV NT區塊 露出的CNTs。因為某些PVD金屬沉積技術已知會傷 害CNTs及可能不順形披覆在露出區塊結構内的 CNTs，必需小心選擇適當的接觸金屬化。沒有不利影 響之金屬化方案的實施例包括，但是不限定，化學氣 相沉積的（CVD)TiN，CVDW (非選擇性及選擇性）， 及離子化金屬電漿（IMP)的Ti。 接著形成CNT/金屬層的圖紋及該犧牲層可以接 著移除。對沉積CVD TiN ’該沉積製程要求改變沉積 參數以降低或避免氫電漿暴露（使用來降低有機金屬 前驅物）CNT纖維。而在另一具體實施例，imp Ti被 沉積在奈米管纖維上而不傷害纖維的電性質。用—才票 準的PVD金屬沉積製程，該等偏壓功率太高及典型地 劣化CNT纖維的電性質。然而’§周整源極到線圈功率 比，降低源極與線圈功率兩者，及降低IMP Ti製程的 75 201025590 壓力容許沉積在CNT纖維上。 在另一實施例’ CVD W可以選擇性地或非選擇 性地沉積在奈米管上。對一非選擇性的沉積，在暴露 到WF6之前實施一 浸潰及一當WF6引入腔體，可 以使用SiH4或氏沉積W。該製程是本技藝所熟知。 然而，可以使用一選擇的CVDW沉積製程，其僅沉積 在奈米管纖維露出的區域及不在周圍的絕緣材料上。 對該製程，不使用SiH*浸潰或在SiH*之後，CVD腔 體容許真空幫浦從腔體抽出SiH*到真空程度。WF6加❹ SiH4或％接著引入以選擇性沉積CVD w僅在^^丁纖 維上。本製程將提供一自我對準金屬接觸沉積，其不 需要接觸金屬額外的光微影及蝕刻。也可以實施一後 沉積退火以降低金屬與CNT纖維間的接觸電阻及，進 一步，移除已發生在製程期間對CNT纖維任何可能的 構造傷害。金屬蝕刻的方法依據材料及包括本技藝所 熟知的技術而定。接著可以繼續製程。 、假如使用增加的材料做為一犧牲材料，那麼在 ❹ 成NVNT區塊製造之後’該犧牲材料可以被移除，如 經由石夕的氣相钱刻或增加的乾式或濕式钕刻製程以移 除該增加的材料。而在其他的具體實施例，本發 想見以一非_製程移除該犧牲材料，如經由执分解 —南分子犧牲材料以致其經由介電層或經由形成 材料如矽化物（如下所述）脫氣。 在其他具體實施例’- NRAM區塊結構可以被 76 201025590 形成圖紋及隔離以及形成一電接觸到一導電電極而不 改變該NRAM區塊結構的電性質。這可以伴隨沉積一 順形的電漿輔助化學氣相沉積（PECVD)非晶si (或 多晶Si)層在多層的奈米管纖維頂端上做為用來蝕刻 奈米管纖維的一硬式遮罩及保護在後續製程期間的奈 米管。為了避免上及下奈米管接觸層間的短路，實施 一高溫退火（依據接觸電極而定）以（1)擴散矽在切換 ❹ 區域之外的多層奈米管纖維内以形成一有效的，，孔洞，， 區域給NRAM區塊開關及(2)形成一矽化物層，其將電 性接觸該奈米管纖維。該孔洞區域是一面積，該處基 本上沒有梦保留在CNT纖維内及接觸電極間的導電路 徑僅經過CNT纖維。 期望沉積非晶Si在一奈米管纖維的頂端將是高 度順形地及可以通過奈米管纖維接觸下面的電極，假 如沉積層是導電的’其將短路上及下電極。然而，以 φ 一金屬如W接觸矽之後實施一退火將引起矽擴散出 CNT纖維及進入金屬層以形成一矽化物層。注意可以 使用各種其他的金屬接觸以形成矽化物層。並且，沉 積及形成非晶Si及CNT纖維的圖紋之後，可以沉積一 絕緣層而不傷害CNT纖維的電性質。這是可能的，因 為在沉積任何絕緣材料及/或以一 CVD或PVD技術沉 積金屬期間’非晶Si層也保護CNT纖維。該絕緣體接 著可以被蝕刻或平坦化以容許非晶Si接觸到一沉積的 金屬層。可以沉積一種第二金屬層以形成一交連線。 77 201025590 已形成該結構之後’實施一退火以擴散非晶si進入w 接觸以形成WSi2 ’因此’形成一破化物接觸到奈米管 纖維，因為高比例的半導體奈米管在纖維中，其可以 具有有利的性質用來降低奈米管纖維的接觸電阻。也 可見到其他的接觸金屬如，但非限制，只要擴散物種 是Si，Ti也可以被用來形成TiSi2。 圖21A說明根據一具體實施例，一 NRAM奈米 管區塊。結構2100-1表示一 NRAM區塊具有奈米管纖 維2140接觸電極2120。電極2120以PECVD順形地 ® 披覆矽層2145。金屬接觸2130沉積在矽層2145的頂 端上及利用一退火製程形成一；δ夕化物層2150。在退火 期間’順形彼覆的矽層2145擴散出奈米管纖維2140 進入金屬接觸層2130。石夕層2145的擴散產生一孔洞區 域在NRAM區塊中其容許做為開關。結構2100-1的橫 截面2125描述在圖21B中。 圖21B說明描述在圖21A中NRAM區塊結構的 橫截面圖示。結構2100-2是橫截面2125其切過NRAM ® 區塊結構2100-1的一單獨的電極2140。在結構2100-1 與2100-2中，PECVD非晶矽是沉積在一已沉積奈米管 纖維的頂端上及被用做形成奈米管纖維圖紋的一硬式 遮罩。 圖22A-B說明根據另一個具體實施例，NRAM 區塊結構。在圖22A-B描述的該等結構，表示用來製 造石夕化物純化的NRAM區塊之一種變化，其中在沉積 78 201025590 ❹

保護的矽層之前形成奈米管纖維的圖紋。在結構 2200_1，形成圖紋的奈米管纖維2240接觸電極2220。 在形成圖紋之後，保護的#晶矽接觸層2245沉積在奈 米管纖維2240之上。金屬接觸層2230接著沉積及形 成選擇性保護矽層2245的圖紋。絕緣層2210接著沉 積及選擇平坦化到金屬接觸2230。最後，實施一退火 製程以引起矽層2245擴散進入金屬層2230’形成矽化 物接觸區域2250。坡覆矽層2245的擴散產生一孔洞在 NRAM區塊中其容許切換橫截面2225，描述在圖22B 中。圖22B描述結構2200-2，對應結構2200_1的橫截 面線2225。 該等技術的·—個好處’參考上面圖21A-B及 22A-B的說明，是可以使用較薄的奈米管層，當沉積 一保護的矽層時，將形成一孔洞在開關區域，在退火 時以形成矽化物接觸。為了考慮平衡上及下接觸電極 間任何可能的短路及在沉積一接觸金屬期間對CNt纖 維的傷害，目前使用一種>5〇nm的奈米管纖維。典型 地’如預期的上面2〇nm的奈米管纖維在金屬沉積期間 將破傷害。在本具體實施例，因為順形沉積矽的保護 特] 生，可以沉積薄的1〇_5〇nm奈米管纖維。在退^ 程期間將消除上及下接觸金屬間矽的任何短路，以 開關區域形成孔洞及⑦化物接觸。因為 =以降低⑽及卿的：電電壓極 為大大減少導電長度，也將降低奈米管纖維的電阻。 79 201025590 本製程利用擴散矽進入一金屬層以形成一孔洞 在開關區域。“，在某些設計中其可能具有金屬擴 散進入矽中，其也將減少NRAM區塊結構的尺寸。可 以使用各種不_金屬。可能金屬的實施例是Co以形 成Coji及Ni以形成NiSi或Ni2Si。 在某些具體實施例，在金屬-矽界面的孔洞行為 疋不希望的。這是因為在絕緣體及金屬沉積及蝕刻期 間僅非晶料薄層（<3祕）有效地保護奈米管。 並且’該薄的非晶碎層在石夕化物形成期間將完全被消❿ 耗掉及該矽化物層將成長而消耗非晶矽。 使用本技術期望對一 NRAM區塊之on電阻及 ON與OFF起始電壓將被大大降低。該等起始電壓被 大大降低是因為減少NT區塊的厚度。因為石夕層順形沉 積進入奈米管纖維而不傷害纖維的電性，在沉積金屬 接觸與絕緣層期間，該㈣可以用做—保護層。為了 移除在NT區塊内的石夕層，實施一退火製程以形成一矽 化物在接觸區域，有效地產生一，，孔洞，，區域在NT區塊❹ 中’其中僅該等奈米管在接觸f極間導電。 絕緣的奈米區塊 狄 而在另一個具體實施例，1STTNRAM區塊的奈米 官纖維經由使用一犧牲矽層及絕緣體沉積可以與緊密 鄰近的NV NT電性隔離。相似於上面的具體實施例， 沉積一順形的妙層以保護奈米管纖維。相反於上面的 201025590 二貫施例，本製程更加利用矽層做為一犧牲材 其最終被部份或全部移除。

&圖23A⑴表示結構2300A的下視圖及圖23A(2) ^結構23〇OA的橫截面圖。結構23〇〇A可以從上面 勺看和橫截面（2300A-2)看。結構2300A ^ NV NT區塊具有下電極2320内埋進入基材 231 〇及以一陣列的具有圖紋的NT區塊2340及上電極 2330覆蓋。該Ντ上金屬區塊234〇與233〇已以一薄 發層2350順形地披覆。典型地，石夕層235〇將包括具 有厚度小於或等於近似500A的PECVD非晶矽層。 本發明者見到使用其他犧牲材料如CVD TiN，CVD W，或任何材料其將順形地披覆口^了纖維而不大大改 變纖維的電性質。對每—該材料，將修正該層的厚度。 在形成奈米管纖維2340的圖紋之後也可能沉積順形的 石夕層2350及沉積之前，形成上電極233()的圖紋。對 該例子，在沉積電極2330期間矽層235〇保護奈米管 纖維2340及一矽化物可以形成在234〇與233〇之間， 如說明在上面的具體實施例。 在沉積順形的、保護的矽層2350之後，沉積保 遵及純化的絕_ 2315。在崎賴㈣層及鈍化的 絕緣體之後’所得結構2300B如圖23B所示。圖23B(1) 表示所得結構2300B-1的下視剖面圖及圖23B(2)表示 所得結構2300B-2的橫截面圖。絕緣體2315可以是任 〜絕緣體，但非限制，如二氧化矽、富矽氧化物、氮 201025590 化夕及氧氮化珍。該絕緣體層接著可以被平坦化以露 出上接觸金屬及部份石夕保護層如圖23C⑴與況⑺所 示。特別地’圖23C⑴表示結構23〇〇CM的一上視剖 面及圖23C(2)表示結構2300C-2的一橫截面。 接著，通孔2360被钱刻進入一第二層的沉積絕 緣體2317及平坦化的絕緣體層2315中。所得結構如 圖23D所示。圖23D(1)表示結構2細的一上視剖 面及圖23D(2)表示結構23__2的―橫截面。通孔

2360利用侧到犧牲石夕層235〇而形成。該通孔圖紋可G 以放在沿著NVNT區塊陣列的任何地方以容許最大的 NV NT區塊密度。 對發使用-氣相軸如XeF2或假如使用其他犧 牲材料’利用一濕式钱刻’可以形成圖23E描述的結 構:圖23E(1)表不結構的下視圖及圖23e⑺ 表不結構2300E-2的橫截面圖。結構23〇〇E 2的橫截 面表示移除犧牲材料2350以形成一空腔2355包圍卿 NT區塊。一當形成空腔2355，通孔236〇以絕緣材料❹ 2365回填。以絕緣材料2365回填通孔236〇的步驟介 紹在圖 23F(1)及 23F(2)。 特別地，圖23Fd)表示結構2300F-1的下視圖及 結構2300F-2的一橫截面圖。結構23〇〇F_2的一橫截 面說明對於2317平坦化絕緣體2365的結構。做為一 可能的實施例由二氧化矽組成的絕緣體2365其可以 選擇性地抛光到氮化石夕2317具有一最小量的過拋光 82 201025590 或凹陷。 為了形成接觸到上電極，接著通孔2370可以蝕 刻進入絕緣體2317,終止在上金屬2330。在製程中， 於本階段所得的結構描述在圖23G。特別地，圖23G(i) 表示結構2300G-1的下視圖及圖23G(2)表示呈右&一 通孔2370的結構2300G_2的一橫截面圖。^妾著 一交連的金屬2375及選擇性平坦化到絕緣體幻口及 © 2365。所得的結構說明在圖23Η。特別地，圖23η(1) 表示結構2300Η-1的下視圖及圖23Η(2)表示具有平坦 化交連金屬2375的結構2300Η-2的一橫截^圖。該 等構造2300Η-1與2300Η-2表示一 NV Ντ區塊陣列 其谷許一實質上最小的晶元尺寸具有一實質上最大 的晶元密度。並且，該等個別的NV Ντ區塊完全地 彼此絕緣是經由沉積絕緣體層在一犧牲材料的頂端 如非晶矽’其已經被移除，以形成在陣列中的該等 NV NT區塊之一空腔。 圖24A⑴與24(2)表示結構2400A-1及 2400A-2’個別地，上視及橫截面圖。這些結構提供另 一具體實施例，其中奈米管纖維2440配置在下電極 2420及絕緣基材2410上。上電極243〇可以沉積及形 成圖紋在奈米管纖維2440的頂端。本發明者也見到在 沉積及形成上金屬電極圖紋之前沉積一坦覆式順形非 晶層的可旎性。在本製程，在沉積上金屬期間非晶石夕 層將實質上保濩该奈米管纖維。上金屬飿刻可以選擇 83 201025590 性實施到非晶石夕層。並且’非晶發材料可以被選擇性 蝕刻到奈米管纖維而不傷害奈米管纖維的電性質。這 可以-低偏壓功率氯基姓刻製程來達成。在触刻非晶 石夕層之後’ -梦化物接觸可以被形成在Ντ纖維與金屬 電極之間，如上面的說明。 為了隔離個別的NT區塊，沒被上金屬電極243〇 覆蓋的奈米管面積被轉換成非導電的纖維2445。所得 的結構可以在圖24B見到。圖24B(1)表示所得結構 2400B-1的下視圖及圖24B(2)表示所得結構2400B-2⑬ 的一橫截面圖。在每一該視圖，說明該轉換的非導電 的纖維2445。一導電的奈米管纖維轉換成一非導電的 奈米管纖維說明在美國專利申請11/398126，標題，，具 有可調電性之奈米管物件”，現在美國專利公告 2006/0276056，其全部内容併入本文做參考。 圖24C表示根據本具體實施例完成的結構，其中 在沉積及平坦化絕緣材料2415之後’一 NV NT區塊 陣列已經被絕緣及保護。圖24C(1)表示結構2400C-1 〇 的下視圖及圖24C(2)表示具有說明的平坦化絕緣材料 2415結構2400C-2的一橫截面圖。在沉積期間絕緣體 的任何侵蝕將僅發生在轉換的NT纖維區域及將不影 響NV NT區塊的電性切換。 非晶碳層 在一或更多具體實施例，在NT區塊内一非晶 84 201025590

CNT層或一高電阻區域被用在建構NRAM晶元以增加 NV NT區塊的起始電阻。在該等具體實施例，使用製 程流程及詳細說明在上面所得的結構及參考前面各圖 可以做各種的修飾。利用提供一非晶碳層可以形成 NRAM晶元。該等上金屬或介電層可以沉積在cnt層 上及提供以致它們不穿入CNT纖維或僅限制穿入CNT 纖維。控制金屬或介電層穿入CNT層，就控制CNT 纖維的特性。 在某些具體實施例，該等NV NT區塊可以如製 造時在ON狀態。假如一實際數目的奈米管在一所給 的NV NT區塊直接連接頂端及對應的底端電極兩者， 那麼該NV NT區塊的起始on電流可以相當地高。一 種製造NV NT區塊的方法降低起始的on電流。這限 制製造該NV NT區塊在至少兩種分離的沉積。使用兩 種或更多種分離的沉積有效地降低接處頂端及底端電 極的奈米管數目以及增加包含奈米管對奈米管導電的 奈米管電流路徑的數目。這可以降低後製造的電流及 使一 ON到OFF的轉換，能夠不需要超過一調節二極 體（或一選擇FET電晶體）的電流，可以在第一 on 到OFF的循環期間傳遞。 製造NV NT區塊的一種方法降低起始已製造的 ON電流。本方法限制沉積部份的CNT纖維、犧牲材 料及剩下的CNT纖維層在該方式，以致在移除犧牲層 後，一限定的間隙存在第一與第二部份的CNT纖維之 85 201025590

間。該間隙範圍可以從近似lnm到近似20nm的寬度。 在某些具體實施例，該間隙可以約2·5ηΠ1。本製造方法 確認在完成製造程序後，記憶體元件的起始狀態是，，打 開，，（或〇 )。確認製造一 NRAM晶元具有一起始地”打 開”狀態有某些好處。確認一打開狀態的一種好處是在 一起始封閉狀態，元件電阻可以很低。假如擷取装置 (MOS或二極體或其他）具有不足的驅動以迫使狀態” 打開” ’那麼位元可能失效。在典型的NRAM元件，從 一封閉到打開狀態比從一打開到封閉狀態需要更多能 量。 可以各種方式提供前面提到的間隙在CNT纖維 層中。一種該方法產生：沉積第一部份的纖維，接著 沉積犧牲材料以致一薄層仍舊在在纖維内最頂端的 CNTs，及接者沉積第二部份的纖維❶假如有利的，可 以在同時實施一種第二犧牲材料沉積。例如，如上所

述在>儿積上接觸金屬期間及/或在沉積一保護絕緣體其 間，可以有利的沉積第二犧牲材料以保護第二部份合 纖維。另一種方法限制沉積第一部份的纖維，接著泛 積犧牲材料及回蝕刻犧牲材料的表面層以露出頂層合 CNT纖維。_下犧㈣之後，-種第二犧牲材料月 :被沉積到—控制的厚度。接著，假如有利的，沉相 ^ = 3 CNT纖維及沉積—頂端犧牲材料。該等賴 牲材料包括那些上面詳細的說明。 而其他的製造方法可以被用來降低Nv nt區均 86 201025590 起始已製造的0N電流。例如，可以沉積第一部份的 CNT纖維及接著可以一 RIE製程（較佳地，但非限制， Cl2, BC13, Cl2/BCl3, CF4, CHF3 及 C4FHb學藥劑在低偏 壓功率、高源極功率（假如使用）及高壓力）實施暴 露出最上層的CNT纖維的一’軟，轉換。因此，本步驟 有效地官能化CNT纖維，增加露出部份的CNT纖維 的電阻。可以使用一回蝕刻的犧牲材料以控制，軟，轉換 的深度。該回钱刻及轉換可以依序地實施，如說明， 或同時用適當的RIE條件。在’軟’轉換之後，接著沉積 第二部份的纖維。NV NT區塊應該起始地在一較高電 阻態（不必在一 OFF狀態然而，在實施一起始的寫 入循環時’電流通過NVNT區塊移除功能群組，有效 地降低裝置的電阻。 在一 NV NT區塊個別的奈米碳管可以使用單壁 或多壁奈米碳管加以形成。奈米管修飾的表面可以被 共價地或非共價地衍生具有衍生分子的或原子的層或 各層等。官能分子或原子層或層等可以形成一化學鍵 到一接觸金屬如鶴及鍵結到一原子以降低電阻值或增 加再生的接觸電阻値及在記憶體操作期間延長接觸壽 命。在某些例子中’其可能加入一種第二原子或分子 層在鶴（在本實施例）及一碳原子之間。官能化技術 也可以使用其它接觸金屬如TiN、Ta等。

在某些具體實施例，一薄氧化物層（例如薄到足 以容許穿遂）可以被***在一導體如鎢與在或接近NV 87 201025590 NT區塊表面的奈米管之間。該薄氧化物層可以被用來 增進接觸功能及/或產率。在本例，使財記憶所熟知 技藝的標準化學表φ修飾技術可以達絲面官能化。 奈米管衍生也可以被用來增進NV NT區塊的開 關切換行為。特別地，奈米管衍生也可以用來修飾及 控制串/並聯組合的奈米級開關的大小之行為’該組合 形成頂端及底端導體的通路。上面說明的材料可以被 包括在區塊中進一步修飾及控制該奈米級的開關行 為。 ❹ NV NT區塊及調節二極體可以使用一般工業使 用的遮罩與溝槽蝕刻方法形成圖紋。對於很小尺寸的 規格’如10nm或更低’近似平行的奈米線可以用做遮 罩’餘刻控制尺寸的溝槽。例如，在一記憶體晶元中 形成具有二極體調節及一 NVNT區塊儲存與一垂直方 向串聯’氟化鈣奈米管沉積在矽上可以用做一遮罩， 蝕刻在一矽二極體中的溝槽及一其下的奈米管層。 而在其他具體實施例，除了在NV NT區塊中的⑩ 奈米碳管，可以使用各種材料的奈米線（奈米柱）及 奈米粒子以形成絕緣體及接線層、接觸等。奈米線（奈 米柱）的實施例包括氧化鋁、銀、鎘、硒化物、氮化 鎵、金、磷化鎵、鍺、矽、磷化銦、氧化鎂、氧化錳、 鎳、鈀、碳化矽、鈦、氧化鋅及額外混合的奈米線如 矽鍺或其他可以被彼覆的形式。也可以使用包含其他 材料的奈米線（奈米柱）。該等奈米線（奈米柱）可以 88 201025590 包括在NV NT區塊結構中以增進機械強度及/或增進 電性質。而在其他具體實施例，非晶矽可以與奈米管 及或奈米線組合以提供該等複材奈米材料的層。如說 明在併入參考文獻中的長度，可以選擇奈米管纖維及 層的組成以具有主要一種形式或一混合組成的奈米管 螺旋性（金屬的及/或半導體的）。也見到其他具體實施 例。 其將進一步明暸本發明範圍不限定在上面說明 的具體實施例㈣圖所定義及這些_請專利範圍 將包括已說明的修正及改進。 【圖式簡單說明】 在附圖中： ❹ =說日臟據本發明的某些具體實關，具有個別奈 區塊的-取趨陣列面積的一剖面； =具財關，具有在底軌 、·之不只S執跡上之導體的一 NRAM陣列的一剖 ， 频實關，具有在底軌 、 不只&平面上之一導體軌跡的一 NRAM陣列

的一剖面； 干J 本發明的某些具體實施例，在奈米管 執跡上導體之橫截面； 圖5Α c Α明根據本發明的某些具體實施例，在奈米管 89 平面上導體之橫戴面； 圖6AD說明根據本發明的某些具 ，在 跡上奈米管之_面； 1 艰執 圖7A E說明根據本發明的某些具施例，具有 金屬接觸在導體軌跡上奈米管之橫截面； 端 圖8說明根據本發明的某些具體實施例，在奈米管軌跡 或平面上導體之—橫截面，表示兩鄰近位元的電性 態之圖示； 圖9說明根據本發明的某些具體實施例，表示選擇的位 兀及”寄生”路徑之—種非線性電P且器陣列的-圖示，； 圖10說明根據本發明的某些具體實施例，用做邏輯路 由開關的-種非綠性電阻器陣列的一圖示； 圖11Α·Β朗根據本發明的某些具體實施例，在底端 接觸上之奈料細、上的導體之橫截面； 圖12 明根據本發明的某些具體實施例，在底端接 觸、調iP—極體、及底端執跡上之奈米管軌跡上的導 體之一橫截面； 圖HD說明根據本發明的某些㈣實施例，具有奈 米g區塊頂端及底端接觸與位元線上奈米管結構之 NRAM晶元的平面圖示與橫截面圖示； 、" 圖14A-D朗根據本發_某些具體實關，直有夺 米管執跡1端及絲接觸與位元線上奈料結構之 NRAM晶元的平面圖示與橫截面圖示； 圖15A_D說明根據本發明的某些具體實施例，具有奈 201025590 米管平面、頂端及底端接觸與位元線上奈米管結構之 NRAM晶元的平面圖示與橫截面圖示； 圖16A-B說明根據本發明的某些具體實施例，具有在 奈米管平面上的導體平面、頂端及底端接觸與位元線 上奈米管結構之NRAM晶元的平面圖示與一橫戴面圖 示； 圖17A-I說明根據本發明的某些具體實施例，6F2 NRAM晶元的平面圖示； 圖18A-C說明根據本發明的某些具體實施例，NRAM 晶元的橫截面圖示； 圖19說明根據本發明的某些具體實施例，具有在底端 電極上之奈米管層上之一頂端電極的一種測試結構之 一 SEM照片； 圖20說明根據本發明的某些具體實施例，說明在前述 SEM照片的結構之切換特性的圖示； 圖21A-B說明根據本發明的某些具體實施例，具有在 奈米管轨跡上的矽酸鹽之NRAM晶元的橫戴面圖示； 圖22A-B說明根據本發明的某些具體實施例，具有在 奈米管軌跡上的矽酸鹽之NRAM晶元的橫截面圖示； 圖23A-H說明根據本發明的某些具體實施例，在各種 不同製程階段NRAM晶元的上視圖（1)及橫截面圖 (2);及 圖24A-C說明根據本發明的某些具體實施例，在各種 不同製程階段NRAM晶元的上視圖（1)及橫截面圖（2)。 91 201025590 【主要元件符號說明】 100 NRAM 陣列 110基材結構或區塊 120底端導電軌跡 130上導電軌跡 140奈米管區塊 200 NR AM 陣列 210基材結構或區塊 220底端導電軌跡 230上導電轨跡 240奈米管軌跡層 300 NR AM 陣列 310基材結構或區塊 320底端導電軌跡 330上導電執跡 340奈米管片 400-1 NRAM記憶體陣列 400-2 NRAM記憶體陣列 410基材 420底端導電執跡 430上導電軌跡 440奈米管軌跡 500-1 NRAM記憶體陣列 500-2 NRAM記憶體陣列 510奈米管片層 520底端導電軌跡 530上導電軌跡 540奈米管平面 600-1 NRAM記憶體陣列 © 600-2 NRAM記憶體陣列 610基材 620底端導電軌跡 630上導電軌跡 640奈米管軌跡 700-2 NRAM 陣列 710基材 720底端執跡 〇 730上導體軌跡 740奈米管執跡 750頂端接觸 800 NRAM 陣列 810基材 820底端導電執跡 92

201025590 830上導電軌跡 840奈米管層 842通道或通孔 900交點非線性電阻f陣列 1000大交點非線性電阻器 陣列 1120底端接觸 1130上導電轨跡層. 1130，上導電軌跡 1140’奈米管軌跡層 1140奈米管層 1210基材 1220底端導電接觸 1221選擇轨跡 1222二極體 1230上導電轨跡層 1240奈米管轨跡層 1720字元線 1720.1第一字元線 1720.2第二字元線 1722隔離字元線 1730位元線 1730.1第一位元線 1730.2第二位元線 1732擴散位元線接觸栓 1742擴散奈米管接觸栓 1744主動面積區域 1760.1第一參考線 1760.2第二參考線 2100-1結構 2100-2結構 2200-1結構 2200-2結構 2120電極 2125橫截面 2130金屬接觸層 2140奈米管纖維 2145矽層 2150矽化物層 2210絕緣層 2220接觸電極 2225橫截面 2230金屬接觸 2240奈米管纖維 2245彼覆矽層 2250矽化物接觸區域 2310基材 2315絕緣體 93 201025590 2317絕緣體 2375交連的金屬 2320下電極 2410絕緣基材 2330上電極 2415絕緣材料 2340 NT區塊 2420下電極 2350矽層 2430上電極 2355空腔 2440奈米管纖維 2360通孔 2445非導電的纖維 2365絕緣體 2370通孔 94

Claims (1)

1. 201025590 七、申請專利範圍： 1. 一種奈米管記憶體陣.列包括： 一基材； 一第一導電體層配置在該基材上，該第一導體層具 有一定義的圖紋； 一奈米管纖維層配置在該第一導體層上並與其電性 連通； 一第二導體層配置在該奈米管纖維層上並與其電性 連通； 一記憶體操作電路包括一電路用來產生及施加一選 擇訊號在該第一及第二導體層以降低在該第一與第 二導體層之間之該奈米管纖維層的一電阻變化； 其中至少兩個鄰近之記憶體晶元被形成在該第一導 體、奈米管纖維及第二導體層之至少兩個選擇的橫 戴面，藉由該記憶體操作電路，每一記憶體晶元唯 一地可定址及可程式化，其中對每一記憶體晶元， 在第一與第二導體層之間奈米管纖維層的一電阻變 化對應該記憶體晶元之一資訊態的變化。 2. 如請求項1的奈米管記憶體陣列，其中該第一導體層 包括複數個實質上平行的第一導電執跡及該第二導 體層包括複數實質上平行的第二導電軌跡。 3. 如請求項2奈米管記憶體陣列，其中該等第一導電軌 跡及該等第二導電軌跡是彼此互相正交地配置。 4. 如請求項2的奈米管記憶體陣列，其中該等第一導電 95 201025590 軌跡及該等第二導電軌跡是彼此互相非正交地配 置。 5·如請求項2的奈米管記憶體陣列，其中該奈米管纖維 層包括複數個具有圖紋的奈米管區塊，每-奈米管 ^鬼***在一對應的一個第一導電軌跡及一個第二 及:及定位在一對應的一個第-導電軌跡 個第一導電軌跡的一相交處。 Hit1的奈米管記憶體陣列’其中該奈米管纖維 ^ 一導體層是順形地配置及具有一對應定義 的圖紋。 7. Π::6:奈米管記憶體陣列’其中該奈米管纖維 8如社第二導體層形成一導體在奈米管軌跡上。 層奈料記㈣糾，射該奈米管纖維 第二導體層形成一導體在奈米管平面上。 〇 …=长項1的奈米管記憶體陣列，其中該第一導體層 疋，的圖紋包括一陣列的個別第一電極。 作電紅9的奈米管記憶體陣列’其令該記憶體操 匕括選擇二極體，每一分離的第—電極配置 丹上及與一選擇二極體電性連通。 居二"項1的奈米管記憶體陣列’其中該第一導體 層義的圖紋包括複數個軌跡。 維層奈米管記憶體陣列’其中該奈米管纖 變該第一電阻態疋一實質上比該第二電阻 96 201025590 態較高的電阻。 13. 如請求項12的奈米管記憶體陣列，其中該第一電阻 態包括一第一資訊態及一第二電阻態包括一第二次 訊態。 一貝 14. 如請求項1的奈米管記憶體陣列，其中對該至少兩 個鄰近的記憶體晶元，在一第一記憶體晶元中電阻

   的改變實質上不受在一第二記憶體晶元中電阻改變 的影響。 15. 如請求項1的奈米管記憶體陣列，其中該奈米管纖 維層包括複數個未對準的奈米管提供複數個導電路 徑通過該奈米管纖維層。 16. 如請求項1的奈米管記憶體陣列，其中該第一導體 層部份内埋在該基材中。 17. —種記憶體陣列，包括： 複數個記憶體晶元，每一記憶體晶元接收一位元 線，一字元線及一參考線，每一記憶體晶元具有— 第一電極與該位元線電性連通； 一奈米管物件電性***在至少一個第一電極與至少 一個參考線之間對應複數個記憶體晶元；及 一記憶體操作電路與每一晶元的該位元線、該字元 線及該參考線電性連通以激發一選擇的晶元； 該操作電路包括電路可寫入一資訊態程式在至少一 部份的該奈米管物件中，該電路施加電刺激到至少 個該位元線、字元線及參考線之一，其中該電刺 97 201025590 激改變在該第一電極與參考線之間至少—部份該奈 米管物件的該電阻； 其中該奈米管物件的一相當高的電阻對應該記憶體 晶元的一第一資訊態，及其中該奈米管物件的一相 當低的電阻對應該記憶體晶元的一第二資訊態。 18.如請求項17的記憶體陣列，其中每一位元線、字元 線及參考線包括具有一寬度定義為F的軌跡及其中 該記憶體陣列具有一密度6F2。 19·如請求項17的記憶體陣列，其中對應複數個記憶體 ❿ b曰元的該等參考線的每一條線實質上平行於對應複 數個記憶體晶元的該等字元線的每一條線。 20· t請求項17的記憶體陣列，其中對應複數個記憶體 3曰元的該等參考線的每一條線實質上平行於對應複 數個》己隐體晶元的該等位元線的每一條線。 h如睛求項17的記憶體陣列，其中對應複數個記憶體 陣列的該等參考線的每一條線實質上正交於對應複 數己隱體晶元的該等字元線的每一條線。 .f清求項17的記憶體陣列，其中對應複數個記憶體 ，的該等位元線的每一條線關於對應複數個記憶 體晶元的該等字元線的每一條線實質上定位在一# 正交的角度。 ，清求項22的記憶體陣列，其中該選擇的角度近似 76度。 用求項17的記憶體陣列，其中該奈米管物件包括 98 201025590 f數個奈米管區塊，每一區塊對應一記憶體晶元， 每一區塊以該資訊態可程式化。 25.如請求項17的記憶體陣列，其中該奈米管物件包括 複數個奈米管軌跡及其中每一參考線實質上順形地 配置其上及與一對應的奈米管軌跡對準。 如明求項25的§己憶體陣列，其中每一奈米管軌跡的 一區域對應一記憶體晶元，該區域以該資訊態可程 ® 式化。 27.如請求項π的記憶體陣列，其中該奈米管物件包括 :奈米管平面配置在對應於複數個記憶體晶元的該 等字元線及該等位元線之上β Λ 28·如請求項27的記憶體陣列，其中每一參考線包括一 軌跡順形配置在一部份的該奈米管平面上及其中對 應於複數個記憶體晶元的該奈米管平面之複數個區 域是以該資訊態可程式化。 ❹ 29.如請求項27的記憶體陣列，其中每一參考線包括一 導體平面配置在其上及順形於該奈米管平面上及 其中對應於複數個記憶體晶元的該奈米管平面之複 數個區域是各以該資訊態可程式化。 3〇·如請求項29的記憶體陣列，其中對每一記憶體晶 凡，該區域是該奈米管平面的部份配置在該對應的 第一電極上。 ' 31.如請求項π的陣列’其中該第一與第二資訊態是非 揮發性。 99 201025590 32. 如請求項17的陣列，其中該相當高之電阻態的電阻 是大於相當低之電阻態的好幾倍。 33. 如請求項17的陣列’進一步包括對每一記憶體晶元 的一晶元選擇電路，該晶元選擇電路電性***在該 第一電極與該位元線之間。 34. 如請求項17的陣列，其中該晶元選擇電路包括一電 晶體具有一閘極、一源極與一汲極及其中該閘極與 第子元線電性接觸，該源極是與該第一電極電性 接觸，及該沒極是與該位元線電性接觸。 ® 35. 如明求項17的陣列’其中該操作電路利用激發該字 元線與該位元線中之-來讀取晶元的一資訊態及施 加一讀取的刺激到該位元線。 36. 如請求項17的陣列，其中該第一電極包括金屬性奈 米碳管、Ti、TiN、A卜 Ta、TaN、Cu、Ru、Ru〇、 Pd、Co、C〇Six、Ni、NiSix、TiSix、Si、Pt、PtSix、 Au、Ag及其組合中至少一者。 37. 如請求項17的陣列’其中該奈米管物件的一中間電 @ 阻對應該記憶體晶元的一第三資訊態。 38. 如請求項17的陣列’其中該奈米管物件配置在該等 位元線上。 39. 如請求項Π的陣列’其中該等位元線配置在該奈米 管物件上。 40. —種製造一記憶體陣列的方法包括： 提供複數個位元線與字元線； 100 201025590 提供複數個第一電極，每一第一電極與一位元線連 通及各對應一記憶體晶元； 形成一奈米管纖維在其上及與第一電極電性連 通，該奈米管纖維包括一網狀之未對準的奈米管； 提供一參考物件在其上及與該奈米管纖維電性連 通；及 提供一記憶體操作電路與該位元線、該字元線及該 參考物件電性連通以激發一個或更多選擇的記憶體 晶元，該記憶體操作電路包括電路利用施加電刺激 到至少一個位元線、字元線及參考線其中之一，以 可程式在至少一部份之該奈米管纖維中的一資訊 態，其中該電刺激改變在該第一電極與參考物件間 的至少一部份之該奈米管纖維的電阻； 其中在該部份奈米管纖維中一相當高之電阻對應 在陣列中該記憶體晶元的一第一資訊態，及其中奈 米管物件的一相當低之電阻對應在陣列中該記憶體 晶元的一第二資訊態。 41. 如請求項40的方法，其中每一位元線及每一字元線 被形成圖紋以具有一寬度F及其中該記憶體陣列具 有一密度6F2。 42. 如請求項40的方法，其中一選擇部份的該記憶體陣 列是主動的及一選擇部份的該記憶體陣列是非主動 的。 43. 如請求項42的方法，其中該非主動部份的記憶體陣 101 201025590 列包括記憶體晶元其中一資訊態不被可程式進入對 應部份的該奈米管纖維中。 44. 如請求項40的方法，其中該形成圖紋的參考物件包 括複數個參考線，該等參考線實質上平行於該等位 元線或該等字元線。 45. 如請求項40的方法，其中該形成圖紋的參考物件包 括一參考電極平面承載一單獨的參考電壓。 46. 如請求項40的方法，進一步包括形成該奈米管纖維 及該參考物件的圖紋以形成導體在奈米管軌跡上。 47. 如請求項46的方法，其中該導體在奈米管軌跡上實 質上是平行於該等位元線或該字元線。 48. 如請求項40的方法，進一步包括形成該奈米管纖維 圖紋成為複數個奈米管區塊，每一奈米管區塊對應 一記憶體晶元。 49. 如請求項40的方法，進一步包括内埋該等第一電極 及該奈米管纖維在一絕緣基材中。 50. 如請求項40的方法，其中提供複數個第一電極包括 形成複數個半導體裝置，該等第一電極是該等半導 體裝置的一節點。 51. 如請求項50的方法，其中該等半導體裝置是MOS 擷取裝置。 52. 如請求項50的方法，其中該等半導體裝置是選擇二 極體。 53. 如請求項40的方法，其中該奈米管纖維被配置在該 102 201025590 等位元線之上。 •=求項4〇的方法，其中該等位元線被配置在該 未管纖維之上。 55.=求項4G的方法，其中—保護材料被施加在該奈 只管纖維的-外表面上以保護在—個或更多製造步 驟期間的該奈米管纖維，該保護材料包括二氧化 石夕、氮化石夕、氧化铪、氧化錯、及氧化銘、非晶石夕、 ❹ W Al、Ti、TiN、Ta、旋鑛玻璃（s〇Gs)、熱分解 高分子及光阻中至少一者。 %，如凊求項40的方法’其中形成該奈米管纖維進一步 包括形成-奈米粒子層’該奈求粒子層被選擇來調 整在該第冑極與參考物件之間至少__部份的該奈 米管纖維之該電阻。 57. ^月求項56的方法’其中該奈米粒子層包括非晶質 碳、氧化m砸化物、氣化鎵、金、填化 ⑩ ?錯石夕碟化鋼、氧化鎂、氧化猛、鎳、把、 碳化矽、鈦、氧化鋅、及矽鍺中至少一者。. 103