TWI513074B - 電阻式記憶體 - Google Patents

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Description

電阻式記憶體
本發明係關於一種電阻式記憶體，特別關於一種具有二極體與電阻式記憶體元件特性的電阻式記憶體。
非揮發性記憶體因不需要電源供應來維持記憶狀態，且具有低操作耗能之特性，已廣泛應用於手機、數位相機、個人數位助理和筆記型電腦等可攜式電子設備之中。而在各種非揮發性記憶體中，又以可快速寫入與抹除之快閃記憶體(flash RAM)格外受到重視。但隨著記憶體的體積不斷地縮小，快閃記憶體也逐漸面臨到寫入電壓過大、寫入時間過長與閘極過薄導致記憶時間縮短的困境。因此，業界也不斷努力於開發新的非揮發性記憶體來取代快閃記憶體。其中，電阻式記憶體由於具有寫入抹除時間短、操作電壓與電流低、記憶時間長、多狀態記憶、結構簡單、簡化的寫入與讀出及所需面積小等優點，而受到各界的重視。電阻式記憶體可說是目前最具發展潛力也是研究重點之非揮發性記憶體。
電阻式記憶體應用於三維高密度交叉式(crossbar)結構記憶體陣列時，會有元件間相互影響的問題，所以需要一個轉換元件與電阻式記憶體相連接，例如一電晶體或一二極體。目前於電阻式記憶體的技術領域中，以二極體作為轉換元件為最佳。由於二極 體的材料係為氧化物，其不需要高溫製程和具有良好的整流特性，可為理想的轉換元件，因此一個二極體與一個電阻式記憶體(1D1R)，被認為是結構最簡單的記憶體單位，使得於非揮發性記憶體的技術領域中，以1D1R的結構於應用上最具有潛力。
然而，一般PN二極體是由一個P型氧化物與N型氧化物所組成，於目前的技術領域中，要控制兩層氧化物的成份在製程上仍具有一定的困難度。另外，電阻式記憶體於操作電壓與操作阻態的情況較不穩定，俾使得電阻式記憶體於運作時容易產生錯誤。
因此，如何提供一種電阻式記憶體，可克服上述的問題，以使電阻式記憶體具有最佳的效能，已成為重要課題之一。
有鑑於上述課題，本發明之目的為提供一種具有穩定之操作電壓及操作阻抗，具有較佳的效能，並可簡易製程及降低花費之電阻式記憶體。
為達上述目的，依據本發明之一種電阻式記憶體包含一第一電極、一第二電極以及一第一金屬氧化複合層。第二電極與第一電極對應設置。第一金屬氧化複合層設置於第一電極與第二電極之間，第一金屬氧化複合層具有一薄膜層及一奈米柱結構。
於本發明一較佳實施例中，奈米柱結構包含複數奈米柱，至少一奈米柱之長軸係實質垂直於薄膜層。
於本發明一較佳實施例中，至少部份奈米柱結構係設置於第二電極與薄膜層之間。
於本發明一較佳實施例中，薄膜層及奈米柱結構之材質係包含氧化鋅、氧化鎳、二氧化鈦、氧化銅、氧化鎢、氧化鐵、二氧化鉿、氧化鉭或鈦酸鍶。
於本發明一較佳實施例中，薄膜層及奈米柱結構之材質係相同或不相同。
於本發明一較佳實施例中，薄膜層具有一第一厚度，第一厚度的範圍係介於25nm至200nm。奈米柱結構具有一第二厚度，第二厚度的範圍係介於50nm至500nm。
於本發明一較佳實施例中，薄膜層係以濺鍍之方式設置於第一電極。奈米柱結構係以化學浴沉積法或水熱法設置於薄膜層。
於本發明一較佳實施例中，第一電極及第二電極材質包含鉑、鈀、鋨、銥、銠、釕、金、銀或其組合。
於本發明一較佳實施例中，電阻式記憶體更包括一基板，第一電極設置於基板。
於本發明一較佳實施例中，電阻式記憶體係為一非揮發性記憶體。
於本發明一較佳實施例中，電阻式記憶體更包括一第二金屬氧化複合層及一第三電極，第一金屬氧化複合層及第二金屬氧化複合層分別設置於第一電極的兩側。第三電極係設置於第二金屬氧化複合層相對於第一電極之一側。
承上所述，本發明之電阻式記憶體的第一金屬氧化複合層係具有一薄膜層及一奈米柱結構。其中薄膜層係以濺鍍之方式形成，奈 米柱結構係以化學浴沉積法或水熱法形成。由於濺鍍、化學浴沉積法及水熱法係屬於室溫製程，藉使得本發明之電阻式記憶體的製程較為簡易，且花費低廉。另外，本發明之電阻式記憶體係具有二極體與電阻式記憶體元件的特性，以具有較佳的整流特性，除操作電壓及操作阻抗較為穩定外，操作電壓亦較小，俾使得操作的能源損耗也隨之降低。
1、1a、2‧‧‧電阻式記憶體
11、21‧‧‧第一電極
12、22‧‧‧第二電極
13、23‧‧‧第一金屬氧化複合層
131、231、241‧‧‧薄膜層
132、232、242‧‧‧奈米柱結構
14‧‧‧基板
24‧‧‧第二金屬氧化複合層
25‧‧‧第三電極
a、b、c‧‧‧曲線
T1‧‧‧第一厚度
T2‧‧‧第二厚度
圖1為本發明較佳實施例之一種電阻式記憶體的示意圖。
圖2為本發明另一實施例之電阻式記憶體的示意圖。
圖3為本發明之電阻式記憶體活化過程的電流-電壓曲線圖。
圖4為本發明之電阻式記憶體於寫入/抹除操作的電流-電壓曲線圖。
圖5為本發明之電阻式記憶體的耐久性測試的示意圖。
圖6為本發明之電阻式記憶體的操作電壓-反轉次數的示意圖。
圖7為本發明之電阻式記憶體應用於三維高密度交叉式結構記憶體陣列的示意圖。
圖8為圖7之一單位記憶體的示意圖。
圖9為圖8之電阻式記憶體的電壓-電流特性曲線圖。
以下將參照相關圖式，說明依本發明較佳實施例之一種電阻式記憶體，其中相同的元件將以相同的參照符號加以說明。須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義， 任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。
請參照圖1所示，其為本發明較佳實施例之一種電阻式記憶體的示意圖。電阻式記憶體1係為一非揮發性記憶體。電阻式記憶體1包含一第一電極11、一第二電極12以及一第一金屬氧化複合層13。
第一電極11與第二電極12係對應設置，第一電極11與第二電極12的材質包含鉑(Pt)、鈀(Pd)、鋨(Os)、銥(Ir)、銠(Rh)、釕(Ru)、鈦(Ti)、銅(Cu)、鋁(Al)、鎳(Ni)、金(Au)、銀(Ag)、或其組合、或其他貴重金屬。其中，第一電極11與第二電極12的材質可為相同或不相同。本實施例中，第一電極11與第二電極12的材質係均以鉑為例，然非限定於本發明。
第一金屬氧化複合層13設置於第一電極11與第二電極12之間。第一金屬氧化複合層13具有一薄膜層131及一奈米柱結構132，其中，薄膜層131係設置於第一電極11；奈米柱結構132係設置於薄膜層131，至少部份奈米柱結構132係設置於第二電極12與薄膜層131之間。奈米柱結構132包含複數奈米柱(nanorods)，奈米柱係呈徑向相互並列，至少一奈米柱之長軸係實質垂直於薄膜層131的主要平面方向。薄膜層131及奈米柱結構132之材質係包含氧化鋅(ZnO)、氧化鎳(NiO)、二氧化鈦(TiO2)、氧化銅(CuOX)、氧化鎢(WOX)、氧化鐵(FeOX)、二氧化鉿(HfO2)、氧化鉭(TaOX)、鈦酸鍶(SrTiOX)、或其他金屬氧化物。薄膜層131及奈米柱結構132之材質可為相同或不相同。本實施例之薄 膜層131及奈米柱結構132之材質係均以氧化鋅為例，然非限定於本發明。
第一金屬氧化複合層13係以低溫製程之方式設置於第一電極11，其中薄膜層131係以濺鍍之方式(例如低溫真空濺鍍)形成於第一電極11，奈米柱結構132係以化學浴沉積法或水熱法形成於薄膜層131。由於濺鍍、化學浴沉積法及水熱法均屬於室溫製程，藉使得本發明之第一金屬氧化複合層13的製程較為簡易，且花費低廉。
薄膜層131具有一第一厚度T1，奈米柱結構132具有一第二厚度T2，當第一金屬氧化複合層13的厚度不足時，電阻式記憶體1易因漏電流問題而形成短路。但當第一金屬氧化複合層13的厚度過厚時，須提升操作電壓。因此，較佳地，第一厚度T1的範圍係介於25nm至200nm。第二厚度T2的範圍係介於50nm至500nm。本實施例之薄膜層131的第一厚度T1係以100nm為例，而奈米柱結構132的第二厚度T2係以150nm為例，然非限定於本發明。
請參照圖2所示，其為本發明另一實施例之電阻式記憶體的示意圖。本發明之電阻式記憶體1a更包括一基板14，第一電極11設置於基板14。基板14之材質係可為氧化鋁、氮化鋁、碳化矽、矽、銅金屬及其合金、鋁金屬及其合金、玻璃等，以作為形成第一電極11的承載基板。而在後續製程中，基板14也可因為不需要而被移除。
再參照圖1所示，本發明之電阻式記憶體1係同時具有二極體與電阻式記憶體元件特性，其係由於奈米柱結構132與薄膜層131的製 程方式不同，使得奈米柱結構132與薄膜層131中含有的缺陷量也不同，進而讓奈米柱結構132和第一電極11以及薄膜層131與第二電極12之間的界面不相同。故當奈米柱結構132與薄膜層131相連接後，藉由與第一電極11及第二電極12的界面不同，而讓記憶體產生二極體特性，以具有良好的整流特性。其中，本實施例之二極體係屬於蕭特基二極體。與習知之PN接面二極體相比較，本發明只需一種材料即可形成具有二極體特性之電阻式記憶體，故製程較為方便，也易操作及控制。
本發明之電阻式記憶體1可適用於單極性(unipolar)操作及雙極性(bipolar)操作。請參考圖3及圖4所示，其中圖3為本發明之電阻式記憶體活化過程的電流-電壓曲線圖，圖4為本發明之電阻式記憶體於寫入/抹除操作的電流-電壓曲線圖。於圖3所示，本實施例之電阻式記憶體1的開啟(forming)電壓約為3.5V。另外，於圖4所示，本實施例之電阻式記憶體1的寫入(write or set)電壓約為1.3V，而抹除(erase or reset)電壓約為0.8V。與習知技術中未具有奈米柱結構的電阻式記憶體之寫入電壓(2.1V)與抹除電壓(0.8V)相比較，本發明之電阻式記憶體1的開啟電壓相對減少許多。
請參考圖5及圖6所示，其中圖5為本發明之電阻式記憶體的耐久性測試(endurance test)的示意圖，圖6為本發明之電阻式記憶體的操作電壓-反轉次數的示意圖。圖5中，本實施例之高阻態(HRS)的操作阻抗約為4 X 103歐姆，低阻態(LRS)的操作阻抗約為50歐姆。圖6中，寫入電壓(set voltage)約為1.3V，抹除電壓(reset voltage)約為-0.6V，於圖中所示，於20次反 轉之後，本發明之電阻式記憶體的操作電壓與操作阻抗係趨於穩定。與習知技術中未具有奈米柱結構的電阻式記憶體之高阻態操作阻抗(2 X 103~8 X 103)與高阻態操作電壓(1.2V~2.5V)相比較，本發明之電阻式記憶體1的操作電壓與操作阻抗較為穩定，且操作電壓較小，使得操作的能源損耗也隨之降低。
請參照圖7及圖8所示，其中圖7為本發明之電阻式記憶體應用於三維高密度交叉式(crossbar)結構記憶體陣列的示意圖，圖8為圖7的其中之一單位記憶體的示意圖。本實施例之電阻式記憶體2係包括一第一電極21、一第二電極22、一第一金屬氧化複合層23、一第二金屬氧化複合層24以及一第三電極25。其中，第二金屬氧化複合層24及第一金屬氧化複合層23與上述實施例之中，第一金屬氧化複合層13具有相同的技術特徵。第三電極25及第二電極22與上述實施例中，第二電極12具有相同的技術特徵。本實施例之第一電極21與上述實施例之第一電極11具有相同的技術特徵，故於此不再贅述。
值得說明的是，第一金屬氧化複合層23及第二金屬氧化複合層24係分別設置於第一電極21的兩側，第三電極25係設置於第二金屬氧化複合層24相對於第一電極21之一側。更詳細來說，第一金屬氧化複合層23及第二金屬氧化複合層24之薄膜層231、241係分別設置於第一電極21的兩側，第一金屬氧化複合層23及第二金屬氧化複合層24之奈米柱結構232、242係分別設置於薄膜層231、241，再將第二電極22及第三電極25設置於奈米柱結構232、242，以作為上下電極。以上述電阻式記憶體2結構而形成的一單位之記憶體，係包含二極體與電阻式記憶體(1D1R)元件特性。其中， 第二金屬氧化複合層24係例如具有二極體元件特性，第一金屬氧化複合層23係例如具有電阻式記憶體元件特性。
請參照圖9所示，其為圖8之電阻式記憶體的電壓-電流特性曲線圖。其中，曲線a係為單一二極體元件的特性曲線，曲線b係為單一電阻式記憶體的特性曲線，曲線c係為圖3電阻式記憶體之一二極體及一電阻式記憶體元件特性的特性曲線。由圖中可知，本實施例之電阻式記憶體2係具有二極體與電阻式記憶體(1D1R)的元件特性(如曲線c所示)，本發明之電阻式記憶體2於負偏壓時，電流係被抑制住，沒有逆電流產生，只有些許漏電流產生，在正偏壓，電流開啟前，電流也被抑制住，可以控制讀取電壓的範圍，使得電阻式記憶體2在三維高密度交叉式結構記憶體陣列應用上，不容易有讀取錯誤之問題。
綜上所述，本發明之電阻式記憶體的第一金屬氧化複合層係具有一薄膜層及一奈米柱結構。第一金屬氧化複合層係以低溫製程之方式形成，其中薄膜層係以濺鍍之方式形成，奈米柱結構係以化學浴沉積法或水熱法形成。由於濺鍍、化學浴沉積法及水熱法係屬於室溫製程，藉使得本發明之電阻式記憶體的製程較為簡易，且花費低廉。另外，本發明之電阻式記憶體係具有二極體與電阻式記憶體元件的特性，可以用同一結構之元件，分別作為記憶體與二極體，而達到二極體與電阻式記憶體(1D1R)之應用。再者，與習知技術相比較，本發明之電阻式記憶體的操作電壓及操作阻抗較為穩定，且操作電壓較小，使得操作的能源損耗也隨之降低。
以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精 神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。
1‧‧‧電阻式記憶體
11‧‧‧第一電極
12‧‧‧第二電極
13‧‧‧第一金屬氧化複合層
131‧‧‧薄膜層
132‧‧‧奈米柱結構
T1‧‧‧第一厚度
T2‧‧‧第二厚度

Claims (9)

  1. 一種電阻式記憶體，包含：一第一電極；一第二電極，與該第一電極對應設置；以及一第一金屬氧化複合層，設置於該第一電極與該第二電極之間，該第一金屬氧化複合層具有一薄膜層及一奈米柱結構，其中，至少部分該奈米柱結構係設置於該第二電極與該薄膜層之間。
  2. 如申請專利範圍第1項所述之電阻式記憶體，其中該奈米柱結構包含複數奈米柱，至少一奈米柱之長軸係垂直於該薄膜層。
  3. 如申請專利範圍第1項所述之電阻式記憶體，其中該薄膜層及該奈米柱結構之材質係包含氧化鋅、氧化鎳、二氧化鈦、氧化銅、氧化鎢、氧化鐵、二氧化鉿、氧化鉭或鈦酸鍶。
  4. 如申請專利範圍第1項所述之電阻式記憶體，其中該薄膜層及該奈米柱結構之材質係相同或不相同。
  5. 如申請專利範圍第1項所述之電阻式記憶體，其中該薄膜層具有一第一厚度，該第一厚度的範圍係介於25nm至200nm。
  6. 如申請專利範圍第1項所述之電阻式記憶體，其中該奈米柱結構具有一第二厚度，該第二厚度的範圍係介於50nm至500nm。
  7. 如申請專利範圍第1項所述之電阻式記憶體，其中該薄膜層係以濺鍍之方式設置於該第一電極。
  8. 如申請專利範圍第1項所述之電阻式記憶體，其中該奈米柱結構 係以化學浴沉積法或水熱法設置於該薄膜層。
  9. 如申請專利範圍第1項所述之電阻式記憶體，其中該第一電極及該第二電極材質包含鉑、鈀、鋨、銥、銠、釕、鈦、銅、鋁、鎳、金、銀或其組合。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008119138A1 (en) * 2007-04-03 2008-10-09 Commonwealth Scientific And Industrial Research Organisation Production of nanotube forests
TW200931639A (en) * 2008-01-10 2009-07-16 Winbond Electronics Corp Resistive memory device and method of forming the same
TW201040324A (en) * 2009-05-12 2010-11-16 Nat Univ Tsing Hua Method for titanium dioxide coating and the electrolyte used therein
TW201212319A (en) * 2010-06-18 2012-03-16 Sandisk 3D Llc Composition of memory cell with resistance-switching layers

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW589753B (en) * 2003-06-03 2004-06-01 Winbond Electronics Corp Resistance random access memory and method for fabricating the same
KR100773537B1 (ko) * 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
JP2005203389A (ja) * 2004-01-13 2005-07-28 Sharp Corp 不揮発性半導体記憶装置の製造方法
US7820064B2 (en) * 2005-05-10 2010-10-26 The Regents Of The University Of California Spinodally patterned nanostructures
WO2009155359A1 (en) 2008-06-20 2009-12-23 Nantero, Inc. Nram arrays with nanotube blocks, nanotube traces, and nanotube planes and methods of making same
TWI425623B (zh) 2008-07-14 2014-02-01 Nat Univ Tsing Hua 非揮發性電阻式記憶體
US8436447B2 (en) 2010-04-23 2013-05-07 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008119138A1 (en) * 2007-04-03 2008-10-09 Commonwealth Scientific And Industrial Research Organisation Production of nanotube forests
TW200931639A (en) * 2008-01-10 2009-07-16 Winbond Electronics Corp Resistive memory device and method of forming the same
TW201040324A (en) * 2009-05-12 2010-11-16 Nat Univ Tsing Hua Method for titanium dioxide coating and the electrolyte used therein
TW201212319A (en) * 2010-06-18 2012-03-16 Sandisk 3D Llc Composition of memory cell with resistance-switching layers

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