TW201000914A - Semiconductor integrated circuit and test device - Google Patents

Description

201000914 31641pif 六、發明說明： 【發明所屬之技術領域】 本發明是有關於一種根據多值數位信號而動作的半 導體積體電路及測試裝置’且特別是有關於一種電源穩定 化技術。 & 【先前技術】 在利用半導體測试裝置（以下，稱為測試裝置）來對 使用有互補金屬氧化物半導體（C〇mplementary Oxide Semiconductor，CMOS )技術的中央處理單元 (Central Processing Unit，CPU )、數位信號處理器⑺igital Signal Processor，DSP)、記憶體等的半導體積體電路進行 測試時’由測試裝置向作為被測試元件（以下，稱為dut (Device Under Test))的半導體積體電路供給測試圖案， 使DUT進行規定的信號處理，並將其結果所得的資料來 與期望值（expected value)加以比較而進行良否判定。 [專利文獻1]國際公開第〇6/〇356〇4號小冊子 [專利文獻2]日本專利特開平號公報 [專利文獻3]日本專利特開2〇〇4_125552號公報 [專利文獻4]曰本專利特開2〇〇4_125573號公報 DUT内的正反器⑽P-fl〇P)或鎖存器（latch)在接 信號處理的顧會消耗電流，而在信號 ，爾間斷地供給測試圖案 = 雷 流亦會間斷地以爆發(b—狀而流動。對DUT = 201000914 J丄04丄ριι 源電壓的㈣電路使(卿^伽）而構成， :、電：理想，可供給固定的電源電壓而與負載m 關。然而’實際的電源電路具有不可忽略的輸出㈣ (lmpedance)’且相對於負載變動的追隨性亦是有限的， 雜電流以爆發狀而變化時，電源電壓亦 電源電壓的變動會對測試裝置内的其他電路區塊 如會對生成供給至DUT的圖案賴案產生器、以及心 控制圖案的變遷時序（transiti〇n timing) 動作造成影響，從騎產生在所生賴錢 = (jitter)關題。 ^考什動 目’若測試裝置的内部亦存在著間斷動作的區塊， 則會有導致上述電源電壓產生㈣關題。 【發明内容】 本發明是有馨於上述課題而完成，其目的在於提供一 2抑制測試時的電源電壓變動的半導體積體電路及測試 本發明的某—態樣的轉體賴電路包括：從外部 ；^值數位信號_作㈣路區塊；連接於與電路區塊放 b] t端子並消耗規定的電力的負載平衡（1二 2咖）電路4及料自外部的多值触錢的輸入進 =檢測的檢測部。半導體積體電路在檢測部檢測得知多值 數錢的輸人停止時，使貞餅衡電路激活。 半導體積體電路在輸人有多值數位信號時成為動作 201000914 ^104iplt 狀態’其消耗電流增加，而右玄姑缸 I 在夕值數位信號的輸入停止時 具4耗電流則減少。因此，蘊 入進行檢_可較佳地無多值數位信號的輸 於雪舰、㈣^ 貞齡衡電路，可使半導體積 變 ^電路的祕電流㈣為岐，從而可抑觀源電壓的 檢測部亦可將時脈信號作為多值數位 位電路在輸入有時脈時消耗雷° 双“ 偏t騎增加，故而可較佳地控 制負載平衡電路。 又，檢測部亦可將取得高位準或低位準的二值資料信

Si2數位信號而檢測。二值資料信號中包含例如偽 隨機錢（PSeudOTandGmsignal)、健錢、以及資料信 檢測部亦可將多值數位信號的各脈衝的占空(duty)比 延長至大於特1GG%’並將&含延紐的脈衝的信號作 為表示有無多值數健號的輸人的信號而輸出。 在此情況下’若連續地輸入有多值數位信號的脈衝， 則占空比延紐的脈衝彼此會疊加轉持高轉，故而可 較佳地檢測多值數位信號的有無。 檢測部亦可包括多個延遲電路以及多個二輸入邏輯 閘。多個延遲電路與多個二輸入邏輯閘交替地級聯連接 (cascade connection)著，在多個二輸入邏輯閘的剩餘的 輸入端子中，可輸入有多值數位信號。 在此情況下，反覆執行以下處理：將多值數位信號延 遲並與初始的多值數位信號加以合成，將合成後的多值數 201000914 t信ί再錢遲並與擁的多值數健號再加以合成，Μ _在供給多值數位信號的_，可生成達到規定位準^ 邏輯閘亦可生成兩個輪入的邏輯和。 r- 路，立斜體電路可更包括邊緣檢測電 而生位μ的邊緣進行檢測，並針對每個邊緣 生成達到規疋位準的脈衝串（pulsestring)。在多個 的輪入端子中’亦可代替多值數位信號而’ 此時’當來自外部的多值數位信號的供給停止時 使在其電位翻定為高位準、録準巾的任—者的情況 下，均可較佳地生成表示多值數位㈣的供給停止的信號。 檢測部亦可包括：錢㈣電路，對錄數位信號賦 f夕段延遲，並生成被賦予了不同延遲的多個延遲數位信 號；以及檢測處理部，對從多段延遲電路所輸出的多個延 遲數位信號實施規定的信號處理，判定有無纽數位信號 的齡^入。 u 檢測處理部亦可對多個延遲數位信號進行邏輯運 算，並將運算絲作為纽触錢的輸人的檢測結果而 輪出。 檢測，理部亦可生成多個延遲數位信號的邏輯和。 某一態樣的半導體積體電路可更包括邊緣檢測電 路’其對乡值數位信號的邊緣進行檢測，並針對每個邊緣 而生成達到規疋位準的脈衝串。多段延遲電路亦可代替多 201000914

Jitmpii 值數位信號而對脈衝串賦予多段延遲。 ^檢測處理部對多個延遲數位信號進行積分，並將積分 結果作為纽數位錢的輸人的㈣結果罐ώ。在對多 個延遲數位信號進行積分後，多值數位信號供給時的積分 值會大於夕值數位化號停止時的積分值。因此，可根據 为結果來判定多值數位信號的有無。 負載平衡電路亦能構成為其消耗電力為可控制。半導 體積體電路可更包括：狀態敎電路，對半導體積體電路 的狀態進行檢測，並生成與所檢測出的狀餘對應的狀離 檢測信號；以及電力控制電路，對負載平衡電路的消耗g =進行調節’喊㈣平衡電路在激活時的㈣檢測信號 的值三與在非激活時的狀態檢測信號的值相—致。) 藉由對負載平衡電路的消耗電流進行調節，而可 =載平衡電路的激活、非激活的切換所產生的半導體 體電路與負載平衡電路的總消耗電流的變動量。 狀態測定電路可包括錢器、以及對該錄 進饤測定的頻率計數器’並且輸出與所測定 靡 的狀態檢_號，上述錄器連接於與電路區塊共 源端子’並以與電源端子的電源電壓崎 、 頻率計數器可在檢測部檢測出多信I頻率而振盧。 停止後測定規定期間的頻率，藉此生成 活時的狀態檢測#號。進而，頻率計數器亦可 亚 衡電路為非激活的規定期間的頻率，藉此忐、』又負載平 路在非激活時的狀態檢測信號，激‘的期間 8 201000914 ->104ΐρΐΓ =以來自外部的觸發㈤g㈣信號的確定（assert 機而開始。電力控制電路亦可對負載平衡電路的消耗2 分載平衡電路在激活、非激活各情況時的 y在多值數位信號從被供給的狀態轉變為停止狀離 後，負載平衡電路接通，消耗電流產生變動，進而電二 内部阻抗的電壓降（VGltagedK)p)產生變動，從而存在 源電壓變動的情況。對該電源電壓變動期_狀態進行監 控以控制負載平衡電路，藉此可較佳地控制電源電壓的變 動0 本發明的另一態樣是一種測試裝置。該測試裝置包 生成電源電壓的電源電路；生成多重選通（multi_strobe) 信號的多重選通產生部，該多重選通信號包含在不同的時 序t有邊緣的多個脈衝；接收該多重選通信號並進行規定 的信號處理的電路區塊；消耗規定的電力的負載平衡電 ，；以及多重選通檢測部，接收上述多重選通信號，並對 多重選通產生部有無生成多重選通信號進行檢測。至少電 路區塊及負載平衡電路接收共用的電源電壓而動作，在多 重選通檢測部檢測得知多重選通信號的生成停止時，使負 載平衡電路激活。 根據上述態樣，電路區塊的消耗電流在供給有多重選 通信號時會增加，在多重選通信號的供給停止時則會減 少。因此，藉由對有無多重選通信號的生成來進行檢測而 可較佳地控制該負载平衡電路，可使測試裝置内的消耗電 201000914 31641pif 所生”，信號、__。。者由其他電辟 衝+㈣〜==4=錢個脈 多重選通檢測部對多重 進行=並將積分結果作為檢測;果的多個脈衝 裝置====:為可控制。測試 j檢測’並生成與所檢測出二態進 調二=:::路:負載平衡電路的消耗電二 與在非激活時的狀態檢:=:=檢測信號的值、 器、:二定二 =接收電源電壓而動作的振廬 輪出與所測定的頻===;計數器’並且 路在激活時的狀態檢測信號。進而，頻率i數器2 負鮮衡電路為非激活的規定細的頻率，藉此= 活時的狀_讀。非激活‘ ίΓ于3始;2控制電路可對負載平衡電路的消耗= -P U使貞載平衡祕在激活、非激活各情況時的 201000914 31641pit 頻率的差分為最小。 塊可對所輸人的㈣在多重選通信號的邊緣 仃鎖存，並對已鎖存的各資料進行處理。 要夸以上構成要素的任意組合、或者本發明的構成 ==的=等之間進行了相互置換之後，亦 [發明之效果] =據本發明，可抑制測試裝置的電源電壓變動。 舉實本發明之上述特徵和優點能更明顯錢，下文特 ，並配合所附圖式作詳細說明如下。 【實施方式】 熊。參騎圖’—面說縣發賴佳的實施形 ;，』註言的同一或同等的構成要素、構件、處 "了同付號，並適當省略重複的說明。 方形態僅為例示而並非限定本發實 在第1實施形態中，對於具有在測試時 ，所安裝的電源電制變動的機構的半 制測試 —說明。於第2實施職t，#於 積體電路 消耗電流的變動所引起的電_的變動的機構 ㈣将徵及其組合，未必—定是發㈣本_容。π 又，本說明書中，「構件Α與構件Β :包括構件Α與構件Β直接地物理性連接的〆、搂態’ 二構件B經由不會對電性連接狀態造成實質性，件A 影響的其他構件而間接連接的情況 5者本質性 Λ ^ ^ ^ ..... 裝置 加以說明 201000914 Ο lOHipil 置加以說明。 (第1實施形態） 圖1是表示第1實施形態的半導體積體電路100的構 成的電路圖。圖1中除了半導體積體電路1〇〇之外，還顯 示有對其進行測試的測試裝置200。 半導體積體電路100包括：用以接收電源電壓Vdd的 電源端子102 ;用以接收時脈CLK的時脈端子104 ;用以 接收來自外部的資料S1的資料輸入端子1〇6;以及用以向 外部輸出資料S2的資料輸出端子1〇8,該半導體積體電路 100是在一個半導體基板上積體化所得的功能積體電路 (Integrated Circuit，1C )。 半導體積體電路100包括電路區塊10、時脈檢測部 20、負載平衡電路40、狀態測定電路44、以及電力: 路46。 I 電 電路區塊10是執行半導體積體電路1〇〇的主要 能的電路’其接收電源電壓Vdd及時脈CLK並進彳_、= 的信號處理。電路區塊ίο的構成、處理並不受限定。 半導體積體電路1〇〇可以是CPU、DSP、記憶體、其、即’ 數位電路、及數位類比（digital analog)混载電路^的 任一者。 、中的 負載平衡電路40連接於與電路區塊1〇共用的 子102，並消耗規定的電力（電流）。負載平衡電路^原端 設置為虛設（dummy)的負載（電流源），其是為40被 由電源端子而從外部供給的電流保持為固^了=綾 12 201000914 ⑽縣自㈣的物號（祕 signal) EN而可在接通（激活）與 行切換的方式所構成。 、非激活）之間進 時脈檢測部2〇對來自外部鱗脈咖 7 2〇在檢測時脈CLK時生成達到規定位準 (1準）的賦能信號EN，並供給至負鮮 入時==時脈檢測部2〇檢測出了時脈CLK的輸 :夺=千衡電路40成為激活，並由負載平衡電路4〇 沩耗電流（以下，稱為平衡電流Ibal)。 時脈檢測部20、負載平衡電路4〇、狀態測定電路44、 以及電力控制電路46主要是測試時所使用的電路，但亦可 在將半導體積體電路安裝於最終製品上的狀態下使 用0 Ο 以上是半導體積體電路⑽的基本構成。接下來 對半導體積體電路在測試時的動作加以說明。在測試 時，半導體積體電路100被安裝於測試裝置的插座板 (socketboad)(性能板（performanceb〇ard))上。測試裝 置200包括：生成應供給至作為DUT的半導體積體電路 100中的電源電壓Vdd的電源電路2〇2 ;對丽供給測試 信號S1的測試信號生成部204;以及進行良否判定的判定 部206。半導體積體電路100接收從測試信號生成部2〇4 所供給_試信號S卜並進行規定的信號處理。該信號處 理的結果所付的資料S2被讀出至測試裝置2〇〇申。判定 部206將與測試信號S1相對應的期望值、及由半導體積 13 201000914 J lD^tipn 體電路100所生成的信號S2加 積體電路100的良否。 比較，從而判定半導體 在對半導體積體電路100進 一起、或者與其獨立開來而輪 100動作的時脈CLK。 用M使半導體積體電路 號處』CUC從而半導體積體電路觸進h 看到的負载變輕，電源電壓VddH=從電源電路吻 的變動會給# ，丨Λ 生變動。電源電壓Vdd 成抖動藉由顧域生成部綱所生成的各種信號造 CLK 100的時脈檢測部2。判定顺 區塊時K的輪人停止的賴’亦即電路 社果，体_作停止的期間’使負載平衡電路40激活。其 j伴隨電路區塊10的動作停止所引起的電流脱的減 :因^動於負載平衡電路4〇中的平衡電流_而抵 可而從電源電路搬看到的負載保持為蚊。其結果 源電壓的變動，進而可使測試信號生成部 204的動作穩定化。 圖2疋表示時脈檢測部以及負載平衡電路的構 路圖。時脈檢測部20包括：輸入緩衝器22、輸 、’衝器24、多個反及閘（NAND gate) NAND1〜反及閘 NAND8、多個或閘（OR gate) OR1〜或閘OR8、以及多 201000914 個延遲電路DLY1〜延遲電路DLY7 (—部分未圖示）。 輸入缓衝器22及多個反及閘（NAND1〜NAND8)是 為了分配時脈CLK且使所分配的時脈各別地接通、斷開而 設置。圖2的電路中，分配了最大的8個時脈CLK。分配 數與後段的或閑的個數·致。 時脈CLK經由輸入緩衝器22而被分配給多個反及 閘。在反及閘NAND1〜反及閘NAND8的另一個的輸入 中’輸入有控制信號XCNT。控制信號XCNT儲存在暫存 器（register) 26中’可從外部來設定位準。著眼於第⑽ 反及閘NANDi ’在控制信號XCNT[i—丨]為低位準時，其 路徑被無效化，從而並不對後段分配時脈。 ^ 出仏號（亦稱為延遲時脈）CLKdi。 一個的輸入中，輸入有第i個延遲電路DLYi

號εν被輸出。 24而作為賦能信 多個或閘以及多個延遲電路DLY1〜延遲電路dly7 交替地級聯連接著。亦即，在第丨個延遲電路DLYi中， 入有第i個或閘ORi的輸出信號CLKi，在第（i+i)個^ ，輸 。最

视問r 一筏的或閘〇R (i+1) 的動作的時序圖

塔職的作用下，第i個 間P經延遲的時脈_ 而取得與初料時脈CLK 15 201000914 3104ipil 的邏輯和。增加i並依次執行該處理 CLK得以平滑化，並生成賦能信號初始的時脈 亦即，時脈檢測部20反覆執行以下處理： 間，可生成達魏定鱗的信號。 供，、、。時脈的期 再者’藉由將各信號的邏輯位準適當反轉，從 ^其他的二輸人的邏輯閘來代替或閘，亦可實現同= 3的時序圖’亦可理解成圖2的時脈檢測部2〇 疋生成使吋脈CLK延遲後的脈衝並對其進行積分的電路 進而，從另外的觀點來看時脈檢測部2 則 處理，可理解以下的總括性㈣。即，時脈檢測; 脈CLK的各脈躺Μ比驗至大於等於觸％。而且，

將包含延長後的脈衝的信號作為表示有無時脈CLK於 入的信號（EN)而輸出。 J 返回圖2。賦能信號ΕΝ被供給至後段的負載平衡 路40。負載平衡電路40包括可各別地控制接通、斷開的 多個（例如10個）負載電路ΗΤ、以及針對每個負載^路 ΗΤ所設置的及閘AND1〜AND10，並且構成為其消耗電 力為可控制。負載電路ΗΤ消耗電力而發熱，因此亦被稱 為加熱器（heater)。加熱器ΗΤ在相對應的及閘的輪出為 高位準時接通、為低位準時斷開。 … 多個及閘AND1〜AND10各自的其中一個的輪入 16 201000914 中，輸入有賦能信號EN，另一個的輸入中，輸 k號卿]〜ΗΤ[9]。控制信號Ητ[9 : 〇]儲存於暫存器u 中^從外部設定位準。著眼於第i個加熱器_二控 制域HT[i-1]為低位準時，與賦能信號取 1]為高位準時，根據職能信= 的位準來控制接通、斷開。 例如夕個負載電路Ητ的消耗電流相對於基本的 ^里而被設定為1倍、2倍、4倍、256倍、512倍。在^匕 平衡電路40全體的消耗電流可對應於位 、控制㈣ΗΤ[9 : 〇]而以聰灰階來加以控制。又， 二=器ΗΤ中分別輸入有電源切斷(ρ_Γ —控 ^。在電源切斷控制信號pc的作用下負載平 HTP ·_ G]塊錢 EN 無關。 :牛導體積體電路K)〇安裝於製品上 固定為低位準，藉此可使負載平衡二 定為===== 脈咖於停絲態下被固 抓成AH 則原本必須岐為低位準的賦能信號 此，負鮮衡€路4G會產生誤動作。因 任一情、兄而=LK固定為高位準、或固定為低位準的 兄而叹置有邊緣檢測電路28。

對每電路28對時脈咖的邊緣進行檢測，並針 母個邊緣而生成達到規定位準（高位準）的脈衝串PS 201000914 J lDHlpil 選擇器（selector) 29選擇時脈CLK或者來自邊緣檢測電 路28的脈衝串PS中的任一者，並輸出至時脈檢測部2〇。 該脈衝串PS經由輸入緩衝器22與反及閘後，代替時 脈CLK而被輸入至多個二輸入邏輯閘（或閘）的剩餘的輸 入端子中。利用選擇器29來選擇脈衝串PS，從而即便來 自外部的時脈CLK的供給在固定為高位準時停止，亦可將 賦能信號EN設定為低位準。. ' 、再者’當時脈CLK於供給停止狀態下被固定為低位 準時’亦可不設置邊緣檢測電路28及選擇器29。相反， 當時脈CLK於供給停止狀態下被固定為高位準時，亦可為 僅設有邊緣檢測電路28的構成。當然，在如圖2中設置了 邊緣檢測電路28及選擇器29的情況下，當時脈CI^當停 止狀態下的邏輯值為高位準、低鱗巾的任—者時，二可 適當地檢測有無時脈的輸入。 與圖2的時脈檢測部2〇同等的處理亦可藉由圖*的 時脈檢測部20a而實現。圖4是表示變形例的時脈檢測部 20a的構成的電路圖。 32 時脈檢測部2〇a具備多段延遲電路30及檢測處理部 多段延遲電路30對時脈CLK賦予多段延遲，並生成 f賦予了不同延_多觀遲時脈CLKdQ〜CLKdn ^對多個延遲時脈CLKd實施規定的錄處理」 判定有無時脈CLK的輸人。最簡單的是檢測處理部η可 由或閘而構成’但亦可由其他電路而構成。 201000914 藉由圖4的時脈檢測部20a ’從而亦可與圖2的時脈 檢測部20同樣地來較佳地判定有無時脈CLK的輸入。圖 2的電路中交替反覆地執行延遲與規定的信號處理（〇R運 算）’相對於此，圖4的電路一次性地生成延遲時脈(：1^(1， 並以久運算來對其進行處理。亦即，僅信號處理的順序 不同，而實質的處理為相同。 在圖4的變形例中，亦可在多段延遲電路3〇的前段 配置圖2的邊緣檢測電路28。 著眼於圖4及@ 2的電路的動作，反覆執行被賦予了 延遲的時脈與初始的時脈的合成處理。亦即，可理解為 脈檢測部2G的處理是時脈的積分處理。根據該觀點可掌 握’圖4的檢測處畴32是對多個延料脈江祕〜 CLKdn進行積分，並將積分結果作為時脈clk 檢測結果而輸出。 町钶八的 電力對於在可控制負载平衡電路40的消耗 月/下對其進行較佳控制的技術加以說明。 狀態測定電路44對半導體積體電路⑽的狀 =，並生成與所檢測出的狀態相對應的狀態檢;信號 々電力控制電路46對負載平衡電路4G的 = 電路40在激活時的狀態檢測信號Ξ 二的=;:==S3的值相-致。消 現。 ㉘由將貝枓寫入至圖2的暫存器42中而實 19 201000914 除了負载平衡電路40的接通、斷閧的切換之外，藉 由對負載平衡電路4〇的消耗電流的量進行控制，而可抑^ 因負載平衡電路的激活、非激活的祕所產生的半導 體電路與負載平衡電路的總消耗電流的變動量。 .作為狀態測定電路44,可較佳地利用一種環形振盪器 (ringosciilator)，其根據半導體積體電路1〇〇的電源電^

Vdd或溫度而使振盪辭變化。在此情況下，狀態測定電 路44亦可包括：連接於與電路區塊1〇共用的電源端子 102、且以與電源端子1〇2的電源電廢姆應的頻 而振盞的環形振盪器（osc);以及對該環形振盞器的頻 定的頻率計數器（未圖示經頻率計數器所測定的 頻率作為狀態制錢S3而輸出至電力控制電路46。 圖5是表示圖i的半導體積體電路⑽的負載 』〇ad regulation)⑽形的時序圖。在輸入時脈啦的 =’因電路區塊10而消耗電流Idd。該電流具有與時脈 冋步的漣波（ripple)。在時脈CLk停止時，負載平 ^路40成為激活，消耗電流Idd保持為固定。在負載平 路4G從_轉變為接通的時序，電源電壓福產生 過沖（overshoot)。此過沖是以100 (order)而產生。 〜數ms的時間級 頻率計數器亦可在時脈檢測部2〇檢測 輸入停止後對規定期間T2的頻率進行測定，、/ 的 平衡電路4G在激活時的狀態檢測信號並生成負載 器對輸入有時脈CLK的規定期間T1的頻率=行== 20 201000914 麵活時驗態檢測信號《。電 行控制，以使、由負載平衡電路40所生成的電流量進 S3相一致。 固期間T1、T2所取得的狀態檢測信號 LK彳止的狀態轉變為被供給的狀態後，消 ==rv:r電源電壓會產生較大的變= 佳地抑，源電$ Vdd的狀態進行監控，而可較 以時脈述第1實施形態的半導體積體電路100在 活的情況進行了;^路40激 ㈣=在輸入有偽隨機信號的電路中，資料的變 耗電济隨機地變化’其結果會使電路的消 如·，、產生變動。因此，代替時脈 =平撕W== 至應的消耗電流的變動，進而可抑制供給 至丰導體積體電路100中的電源電壓的變動。 另外’在採用時脈諸恢復（Ck)ek _心。_， 生時f方路中’根據埋人於資料信號中的邊緣而再 ^脈。在此情況下’檢測諸錢的輸人是與時 變:__流保持為固定，從而可 21 201000914 ^ιο^ιριι (第2實施形態） 圖6是表示第2實施形態的半導體測試裝置2⑻的構 成的方塊圖。該測试褒置2〇〇具備電源電路5〇、多重選通 產生部52、電路區塊54、負載平衡電路56、以及多重選 通檢測部58。 電源電路50是調節器等，其生成電源電壓Vdd。多 重選通產生部52生成多重選通信號MSTRB。多重選通信 號MSTRB包含：在不同的時序具有邊緣的多個脈衝 重選通是藉由圖4所示的多段延遲電路3〇來對已輸入的單 一的選通信號賦予多段延遲而生成。 電路區塊54接收多重選通信號MSTRB並進行規定纪 尨號處理。信號處理的内容並未特別限定，例如，利用肩 夕重選通信號的測試在日本專利特開2〇〇4_125552號公秦 及特開2004-125573號公報中有揭示。 例如’電路區塊54包括比較器（comparator) 6〇、n =電路62、以及變化點檢測部64。比較器60中輸入有自 a圖不的DUT所輸出的資料信號j)Q❶比較器60將資乘 來成與規疋的臨界電壓（threshold voltage)加以比巷 在，行位準判定。鎖存電路62將表示判定結果的信號& p夕重選通信號MSTRB中包含的脈衝的各邊緣的時序办 ^鎖存。其結果，以資料信號DQ的位準轉變的變化點肩 ’被鎖存的資料S5的值產生變化。變化點檢測部64相 破鎖存的資料S5而對資料信號DQ的變化點的時序進七 剛。例如，藉由對若干的資料信號DQ的變化點進行琪 22 201000914 定而可測定抖動。若連續地騎朗試，财進行眼 緣度（eye margin )等的測定。 負載平衡電路56接收與電路區塊54共用的電源電墨 vdd，並消耗規定的電力。負餅衡電路56的功能及 與第1實施形射所說明的圖i的負載平衡電路4〇相同。 多重選通信號MSTRB亦被供給至乡重選通檢測 58。多重選通檢測部58對多重選通產生部52有無 號MSTRB進行檢測。若多重選通檢測部％ ==號M咖的生成停止，則將賦能信號EN 規讀準（高位準）而使負載平衡電路％激活（接 鮮Z區塊54的消耗電流在多重選通信號黯灿被供 了 1加’而在多重選通信號MSTRB的供給停止_減 由對有無生成多重選通信號贿RB進= 控制負載平衡電路4Q，可使測試裝置細内 的電源電固定’從而可抑制由電源電路50所生成 或者由f他㈣、變動。其結果可減少多重選通信號本身 成的時序信號、圖案信號的抖動。 遲電路30所Γ/的m^MSTRB是朗4的多段延 此，與圖4的遲時脈CLKd為等價的信號。因 藉由取得多重^囉地，多重選通檢測部58 可生成職能信號ENV 中包含的脈衝的邏輯和而 或者，多重選通檢測部58亦可對多重選通信號 23 201000914 嶋縣，_果作為賦能 亦可將第1實施形態中所說明的邊緣檢测電路28庫 用於第2實施職。職，藉由絲_定電路44以^' 力控制電路46安裝於測試裝置細中而可進 = 的電力穩定化。 H穩& 以上，根據實施形態而說明了本發明。此實施 為例示，本職技術人W解理，對於上述各構成要^ 程的組合可具有各種變形例，而颇些變形例 亦屬的範嘴。以下，對於上述的變形例加以說明。 在第1實施形態中，對於半導體積體 f _試對㈣情況進行了制，但半導體== 路100本身亦可為安裝於測試裝置200内部的功能IC。^ 測試裝置20G的内部存在著接收時脈而動作的電路: =藉由利用圖i的半導體積體電路！⑻而可在時脈^ 的情況下將電源電路2〇2上的負載保持為固定。 本發二上=實==:，但實施形態僅表示 A用對於實把形態，可在不脫離♦社奎 2 = 明的思想的範圍内具有較多的變“ [產業上的可利用性] 本發明可利用於測試技術。 士 π雖、^本發明已以實施例揭露如上，然其並非用以PF〜 本發明，任何所屬技術領域中具有通常知識者非= 24 201000914 ^ *· ν-Γ X I^AJL 本發明之精神和範圍内，當可作些許之更動與潤飾，故本 發明之保護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1是表示第1實施形態的半導體積體電路的構成的 電路圖。 路圖 圖2是表示時脈檢測部及負載平衡電路的構成例的電 ”,,_八 审 JW1 。 的半導體積體電㈣負_節的情形 圖3是表示圖2的時脈檢測部的動作的時序圖。 =示$形例的時脈檢測部的構成的電路圖 圃）龙表不圖1 …u ’ 的時序圖。 圖6是表示第2實施形態 方塊圖。 的半導體冽試裝 置的構成的 【主要元件符號說明】

10 :電路區塊 20、20a :時脈檢測部 22 :輸入緩衝器 24 :輸出緩衝器 26、42 :暫存器 28 :邊緣檢測電路 29 :選擇器 3〇 ·多段延遲電路 32 :檢測處理部 40、56 :負載平衡電路 25 201000914 44 :狀態測定電路 46 :電力控制電路 50、202 :電源電路 52 :多重選通產生部 54 :電路區塊 58 :多重選通檢測部 60 :比較器 62 :鎖存電路 64 :變化點檢測部 28、100 :半導體積體電路 102 :電源端子 104 :時脈端子 106 :資料輸入端子 108 :資料輸出端子 200 :測試裝置 204 :測試信號生成部 206 :判定部 AND1、AND2、AND10 :及閘 CLK :時脈 CLKdO〜CLKdn :延遲時脈 DLY1、DLY2 :延遲電路 DQ :資料信號 EN :賦能信號 HT :加熱器 26 201000914 J 1 vm·/!··!· HT[9 : o]:控制信號

Idd :消耗電流

Ibal :平衡電流 MSTRB :多重選通信號 NANDI、NAND2、NAND8 :反及閘 OR1、OR2、OR8 :或閘 PS :脈衝串 PC :電源切斷控制信號 S1 :測試信號 S2、S4 :信號 S3 :狀態檢測信號 S5 :資料 ΤΙ、T2 :期間 Vdd :電源電壓 XCNT :控制信號

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Claims (1)

1. 201000914 七、申請專利範圍： 1. 一種半導_體電路，其特徵在於包括： 電路區塊，從外部接收多值數位信號而動作； 、負載平衡電路，連接於與上述電路區塊共用 子並消耗規定的電力；以及 /原、端 檢測檢測部’對來自外部的上述多值數位信號的輪入進行 在上述檢測部檢測得知上述多值數位信號 止時，使上述負載平衡電路激活。 ，争 中2·如申請專利範圍第1項所述之半導體積體電路，其 上述多值數位信號是時脈信號。 中3.如申請專利範圍第1項所述之半導體積體電路，其 料信i述多值數位信號是取得高位準或低位準的二值資 導體二如電申:專其利中範圍第1 上述檢測部將上料值數位信號的各脈衝的占空比 =至^等於⑽％，並將包含延長後的脈衝的信號作 為表=有無上述多值數位信號的輸人的信號而輸出。 導中請專利範圍第1項至第3項中任-項所述之半 等體積體電路，其中 上述檢測部包括： 28 201000914 多個延遲電路；以及 多個二輸入邏輯閘， 上述多個延遲電路與上述多個二輸入邏 級聯連接著，在上述多個二輸 父替地 中，輸入有均值數位信號。㈣的_輪入端子 中6.如申請專利範圍第5項所述之半導體積體電路，其 上述邏輯閛生成兩個輸入的邏輯和。 7.如申請專利顧第4項所述之半導體積體電路， 更包括邊緣檢測電路，對上述多值數位信號的邊緣進 订檢，，並針對每個邊緣而生成達到規定鱗的脈衝^， 中，代替上述多值數位信號而輸入有上述脈衝的串輸入端子 8·如申請專利範圍第！項至第3項中任 導體積體電路，其巾 + ·- -.. . 上述檢測部包括： — 、多段延遲電路’對上述多值數位信號賦予多段延遲， 並生成被賦予了不同延遲的多個延遲數位信號；以及 檢測處理部，對從上述多段延遲電路所輪出的多個延 遲數位信號實施規定的信號處理，判定有無上述多值數 信號的輸入。 9.如申請專利範圍第8項所述之半導體積體電路，其 中 ’、 上述檢測處理部生成上述多個延遲數位信號的邏輯 29 201000914 和，並將運异結果作為上述多值數位信號的輸入的檢測結 果而輸出。 ίο.如申請專利範圍第8項所述之半導體積體電路， i包括邊緣檢測電路，對上述多值數位信號的邊緣進 行檢測、，並針對每個邊緣而生成達到規定位準的脈衝串； ㈣路代❹錄位錢而對上述 脈衝串賦予多段延遲。 11.如中請專利範圍第8項所述之半導體積體電路， 其中 八^^測處理部對上述多個延遲數位信號進行積 i而輸出。刀結果作為上述多值數位信號的輸人的檢測結 半二=專：第1項至第3項中任-項所述之 路構成為其消耗電力為可齡 上述+導體積體電路更包括： 5態測定電路’對上述半導體積 :’並生成與所檢測出的狀態相對應的狀態：以 電力鋪電路，對上述㈣平衡電路的消耗 調即’以使上述負载平衡電路在 力進行 號的值、與在非激活時的上述==述狀態檢％t 路，其中 弟項料之铸體積體電 30 201000914 上述狀態測定電路包括： 振盪器’連接於與上述電路區塊共用的電 以與上述電源端子的電源電壓相對應的頻率而振盪；以芬 頻率計數器，對上述振堡器的頻率進行测定，拍 檢測=態敎電路輸出與所測定的頻率相對應的狀態 路，=如中請專利範圍第13項所述之半導體積體電 上述頻率計數器在上述檢測部檢 信號的輸入停止後開始測定規定期間的頻率，位 述負載平衡電路在激活時的上述狀態檢測信麥=上 衡電路為非激活的規定期間的“:藉=士 述負載平衡電路在非激活時的上述狀態檢測^生成上 進行^電力控制電路對上述負載平衡電路的消耗電力 安沾1即u使上述負载平衡電路在激活、非激、壬拄 率的差分為最小。 邪激活時的頻 15. 一種測試裝置，其特徵在於包括： 生成電源電壓的電源電路，· 生成多重選通信號的多重選通產生部 號包含在不同的時序具有邊緣 的多個脈衝；§重選通信 電路區塊’接收上述多重選 處理； 選私號並進行規定的信婕 f耗規定的電力的負載平衡電路；以及 多重選通檢測部，接收上述多重選通信號 ”’教對上雄 201000914 夕重選通產生部有無生成上述多重選通信號進行檢測， 至>上述電路區塊以及上述負載平衡電路接收丘用 動作，在上述多重選通檢測部檢測’出了 活述夕重選的生成停止時，使上述負载平衡電路激 16.如申請專利範圍第15項所述之測試|置， 上述多重選通檢測部將上述多重選通信包含 多個脈衝的邏輯和作為檢測結果而輸&。' 、 17·、如申請專利範圍第15項所述之測試農置， 夕加上述多重選通檢測部對上❹重選通信號中包含的 ’⑽積分絲料檢·果而輸出。 之測試裝置^利範圍第15項至第17項中任一項所述 上述負載平衡電路構成為其消耗電力為可控制； 上述測試裝置更包括： t制 測 及 測足電路’對上述半導體積體電路的狀態進行 、，生成與所檢測出的狀態相對應的狀態檢測^號；以 ’、對i述負載平衡電路的消耗電力進行 號的^激活時的上述狀態檢測信號的 上述狀態項所述之測試裝置，其中 接收上述電源電壓而動作的振i器；以及 32 201000914 的頻率進行測定的頻率計數器，並且 檢：態㈣輪出與所測定的頻率相對應二 2广二申玄請專利範圍第19項所述之測試裝置，1中 多重選通錢的生成停止後^$選通_雜測出上述 此生成上述負載平規定期間的頻率，藉 ㈣定衡電在時的上述狀態檢測信號， 此生成上賴率，藉 號； 讀魏在麵科的域㈣檢測信 上述電力㈣電輯域_平 進行調節’以使上述負載平衡電路在激活 率的差分為最小。 21.如申請專利範圍第15項至第17 之測試裝置，其中 項所34 上述電路區塊騎輸人㈣料在上述多重選通 的邊緣進行鎖存，並對已鎖存的各f料進行處理。^ 33