JP2008275337A - テスト装置及びテスト方法 - Google Patents

Abstract

【課題】クロックに同期して、複数の入力端子を備えたテスト対象回路の入出力特性の測定を効率良く行えるテスト装置及びテスト方法の提供。
【解決手段】回路ブロック３と共に、テスト回路４の出力データが入力されるレジスタ回路としてのフリップフロップ５ａ、５ｂには、クロックＣＬＫが印加され、クロックＣＬＫに同期して変化する出力信号は、テスト対象回路としてのバッファ回路６に入力される。テスト回路４は、モード切替信号となるテスト信号ＴＳＴ［ａ：ｂ］に応じて内部のマルチプレクサ１１ａ、１１ｂが切り替えられ、複数のモードからなるテスト動作モードに設定される。複数の各モードへの切り替え設定により、テスト回路４の出力値を複数の組み合わせで変更し、バッファ回路６のＡＣテスト時の入出力特性を効率よく測定可能とした。
【選択図】図１

Description

本発明は、バッファ回路等のテスト対象回路のＡＣ特性及びＤＣ特性をテストするテスト装置及びテスト方法に関する。

各種の電子回路素子、ＩＣ、ＬＳＩ等の設計、製造に対して、その特性を確認するため、テスト（検査）対象となるＬＳＩ等のチップの静的特性を測定により検査するＤＣ（直流）テストと、動的特性を測定により検査するＡＣ（交流）テスト或いはＡＣ仕様テストが行われる。
ＤＣテストによる静的特性、つまり、時間的な変化を除外したＤＣ特性を測定することにより、バッファ回路等、テスト対象回路の電圧、電流特性を保証することができる。 また、ＡＣテストにおいては、ある入力端子の変化に対して、その変化が出力端子に伝搬するまでの時間、具体的にはクロックを入力してそのクロックの立ち上がりや立ち下がりエッジから過渡的に変化して、一定値に達するまでに要する遅延時間を測定することが行われる。

この場合、ＬＳＩの内部構造が複雑化するに従い、様々の異なる条件が発生する。このため、従来においては、ＡＣテストのための遅延時間の測定を行う場合、その測定条件として、なるべく複雑なテストパターンを作成し、実機上で測定を行っていた。
当然、回路構成の内容によって、実際に測定しようとする測定対象状態の直前の遷移状態に遷移或いは設定するためのテストパターン作成に時間がかかる欠点があった。
また、測定対象状態が複数ある場合、それらの複数の測定対象状態にそれぞれ効率良く設定することが困難になるため、測定を実行するまでに時間がかかっていた。
近年は動作速度の向上が望まれており、回路構成はクロック同期の設計が主流となっている。
クロック同期であればテストを容易にすることが行い易くなり、１相式スキャン化を挿入した場合のスキャンシフトを利用すれば、クロック同期変化となるのでテスト回路として流用が可能となる。

しかし、テストパターン作成においてはデータシフト経路の構成を理解しなければならないことやスキャンシフトの段数により測定対象状態への遷移までの時間が左右されてしまう。
また、回路構成としてはスキャン化ルールの制約により出力変化経路の条件が、実際の動作と同一とならないことや、パターン生成回路が組み込まれた場合はテストパターンによるスキャンシフトデータの操作が出来ないため、得策とはいえない。
一方、特許文献１には、ＬＳＩなどにおける故障箇所を特定し易くするスキャンテスト回路が開示されている。このスキャンテスト回路においては、組み合わせ論理回路ブロック内の論理回路をセレクト機能付きの論理回路とし、そのセレクト端子と少なくとも１つの入力端子をスキャンテスト回路外部から制御可能にしている。

しかし、この特許文献１は、セレクトする信号が、１ビットの信号であるため、組み合わせ論理回路ブロックが複数の出力端子を有する場合、その複数の出力端子の出力レベルを複数の組み合わせで制御できない。
このように、複数の出力端子の出力レベルを、複数の組み合わせで制御できないと、例えばその後段に複数の入力端子を有するバッファ回路等のテスト対象回路を接続して、その特性を測定しようとしても、複数の測定対象状態に設定することができない。
特開２００６−２４２７８１号公報

本発明は上述した点に鑑みてなされたもので、クロックに同期して、バッファ回路等の複数の入力端子を備えたテスト対象回路に対する入出力特性の測定を効率良く行うことが可能となるテスト装置及びテスト方法を提供することを目的とする。

本発明の一実施形態に係るテスト装置は、複数の入力端子に入力されるデジタル信号を複数の出力端子から出力する通常の動作モードに相当する第１の動作モードと、前記複数の出力端子の複数の出力レベルを複数の組み合わせで制御可能とするテスト動作モードに相当する第２の動作モードとを切り替えるモード切替信号が印加される外部入力端子を備えるテスト回路と、前記複数の出力端子から出力される各データが複数の入力端子に入力され、クロックに同期して複数の出力端子から前記各データに対応する各出力データを出力するレジスタ回路と、前記レジスタ回路の複数の各出力データを複数の入力信号として出力端子から対応する出力信号を出力するテスト対象回路と、を具備したことを特徴とする。

本発明の一実施形態に係るテスト方法は、テスト回路の複数の入力端子に入力される複数のデジタル信号が複数の出力端子からクロックに同期して出力変化するレジスタ回路を経て、テスト対象回路の複数の入力端子に入力される通常の動作モードに対応する第１の動作モードから、テスト動作モードに対応する第２の動作モードに切り替える切替ステップと、前記切替ステップにより切り替えられた第２の動作モード時において、前記テスト回路の複数の出力端子の出力レベルを少なくとも複数の組み合わせで時間的に切り替えるモード内切替ステップと、前記各モード内切替ステップにおいて、クロックが印加された前記レジスタ回路を経てテスト対象回路における前記クロックに同期して変化する出力端子の信号レベルを測定する測定ステップと、を備えることを特徴とする。

本発明によれば、クロックに同期して複数の入力端子を備えたテスト対象回路に対する入出力特性の測定を効率良く行うことが可能となる。

以下、図面を参照して本発明の実施形態を説明する。
本発明の実施形態を説明する前に、この実施形態に関係する参考例のテスト装置をまず説明する。図８は、参考例のテスト装置５１を示す。
このテスト装置５１は、所定の機能を有するＬＳＩ回路５２内に組み込まれている。つまり、ＬＳＩ回路５２は、複数の入出力端子を備えたランダムロジック等からなる回路ブロック３と、この回路ブロック３のデジタルの出力信号が入力されるテスト装置５１とからなる。
テスト装置５１は、回路ブロック３の複数（具体的には２つ）の出力端子と接続されたレジスタ回路としての２つのＤタイプのフリップフロップ５ａ、５ｂと、フリップフロップ５ａ、５ｂからの２つの出力データを入力とするテスト回路５４と、このテスト回路５４の２つの出力データを入力データとして出力するテスト対象回路となるバッファ回路６とからなる。

回路ブロック３とフリップフロップ５ａ、５ｂには、クロック端子７とリセット端子８からそれぞれクロックＣＬＫとリセット信号ＲＳＴが印加される。
なお、回路ブロック３及びフリップフロップ５ａ、５ｂは、例えばリセット信号ＲＳＴが、Ｌレベルにされた場合にリセットされる。
また、図８中（後述する図１等でも同様）におけるクロック端子７等の端子は、その端子に信号が印加されるクロックＣＬＫ等でも表示している。
そして、回路ブロック３の２つの出力端から出力される出力データは、フリップフロップ５ａ、５ｂのデータ入力端子Ｄにそれぞれ入力データとして入力される。
フリップフロップ５ａ、５ｂは、クロック入力端子ＣＫに印加されるクロックＣＬＫに同期して、それぞれ出力端子Ｑからデータ入力端子Ｄに入力される入力データを出力する。

フリップフロップ５ａ、５ｂの出力端子Ｑの出力データは、テスト回路５４の例えば入力端子Ｉ＿ＥＮ、Ｉ＿ＯＵＴにそれぞれ入力される。
また、テスト回路５４は、入力端子Ｉ＿ＥＮ、Ｉ＿ＯＵＴに対応する２つの出力端子Ｏ＿ＥＮ、Ｏ＿ＯＵＴを備え、これら出力端子Ｏ＿ＥＮ、Ｏ＿ＯＵＴは、バッファ回路６の入力端子Ａと（３ステート）制御信号入力端子ＥＮに接続される。
バッファ回路６の出力端子Ｚは、テスト装置５１（又はＬＳＩ回路５２）の出力端子５９に接続されている。そして、この出力端子５９からＬＳＩ回路５２の出力信号ＯＵＴが出力される。
また、テスト回路５４は、外部からこのテスト回路５４における２つの入出力端子間の入出力特性を切り替える切替回路（図示略）を内蔵している。

この切替回路は、このテスト回路５４に設けられたテスト入力端子ＴＳＴａ、ＴＳＴｂに接続された外部入力端子１０から動作モード切替信号としてのテスト信号ＴＳＴ［ａ：ｂ］により替え可能にしている。
なお、テスト信号ＴＳＴ［ａ：ｂ］は、テスト信号ＴＳＴが２ビットの信号ａ，ｂで形成されていることを表す。例えばａ＝０かつｂ＝０、つまり［ａ：ｂ］が［０：０］の場合には、第１の動作モードに設定される。この場合以外は、（複数のモードからなる）第２の動作モードに設定される。
このため、テスト信号ＴＳＴ［ａ：ｂ］は、第１及び第２の動作モードを切り替えるモード切替信号の機能と、第２の動作モードにおける複数のモードを切り替えるモード内切替信号の機能を持つ。

この第１の動作モードにおいては、テスト回路５４は、その２つの入力端子Ｉ＿ＥＮ、Ｉ＿ＯＵＴに入力された信号をそのままスルーして２つの出力端子Ｏ＿ＥＮ、Ｏ＿ＯＵＴから出力する。
これに対して、上記の場合（ａ＝０かつｂ＝０）以外においては、第２の動作モードに切替設定される。この第２の動作モードにおいては、２つの出力端子Ｏ＿ＥＮ、Ｏ＿ＯＵＴの出力レベルを少なくとも２値レベルで複数の組み合わせで制御できるようにしている。
ここでは、テスト対象回路として、１つの入力端子Ａと１つの出力端子Ｚを備え、かつ入力端子Ａに入力される信号を有効／無効にする制御信号入力端子ＥＮを備えた３ステートのバッファ回路６を採用している。つまり、このバッファ回路６は、複数の入力端子Ａ，ＥＮを備えている。

なお、このバッファ回路６は、制御信号入力端子ＥＮに印加される信号がＬレベルで有効にするが、Ｈレベルの場合には（入力端子Ａへの信号に無関係に）出力端子Ｚがハイインピーダンス状態になる。
このため、この参考例におけるテスト回路５４として図９に示す真理値表のような動作モードで動作するように設定されている。なお、図９（後述する図２でも同様）では、テスト信号ＴＳＴ［ａ：ｂ］における２ビットの信号［ａ：ｂ］が［０：０］を０、［０：１］を１、［１：０］を２、［１：１］を３として、つまり４進以上の表記法で表している。
テスト信号ＴＳＴ［ａ：ｂ］における２ビットの信号［ａ：ｂ］が０となる１つの場合のみ、ＬＳＩ回路５２は、テスト回路５４に入力された２つの信号をそのまま２つの出力端子Ｏ＿ＥＮ、Ｏ＿ＯＵＴから出力する通常のシステム動作モードに対応する第１の動作モードになる。

これに対して、残りの複数の値の場合、つまりテスト信号ＴＳＴ［ａ：ｂ］における２ビットの値が１、２、３の場合には、ＬＳＩ回路５２は、２つの出力端子Ｏ＿ＥＮ、Ｏ＿ＯＵＴの出力レベルをＬ，Ｌ、Ｌ，Ｈ、Ｈ，Ｘに設定して、テスト対象のバッファ回路６の入出力特性をテストするテストモードに対応した第２の動作モードになる。
なお、後述する実施形態の場合も含めて、第２の動作モードにおける互いに異なる各モードに切り替えるテスト信号ＴＳＴ［ａ：ｂ］をモード内切替信号と呼ぶ。
なお、上記の出力レベルＨ，Ｘは、制御信号入力端子ＥＮにＨレベルの信号を印加して、バッファ回路６の入力端子Ａに入力される（出力端子Ｏ＿ＯＵＴからの）信号レベルに無関係（これをＸで示す）に、バッファ回路６をハイインピーダンス状態にする。
図８のＬＳＩ回路５２をシステム動作モードで動作させた場合には、例えば図１０のようにタイミング図が得られる。

このタイミング図に示すようにテスト信号ＴＳＴ［ａ：ｂ］は、第１の動作モードに対応した値０に常時設定され、またリセット信号ＲＳＴはＨレベルにされ、回路ブロック３及びフリップフロップ５ａ、５ｂは動作状態に設定される。
そして、クロックＣＬＫに同期してＬＳＩ回路５２を構成する回路ブロック３が動作し、この回路ブロック３の出力信号がやはりクロックＣＬＫに同期して動作するレジスタ回路としてのフリップフロップ５ａ、５ｂを介してテスト回路５４に入力される。このテスト回路５４への入力信号は、このテスト回路５４を実質的にスルーしてバッファ回路６に入力され、その出力信号ＯＵＴが出力端子５９から出力される。
このため、出力信号ＯＵＴは、回路ブロック３の内部回路に依存して、例えばこのタイミング図のように変化する。なお、図１０中において、出力信号ＯＵＴが例えば、Ｈレベルからハイインピーダンス状態に設定された出力信号ＯＵＴをＨｉｚで示している。

一方、ＤＣテストを行うテストモードでＬＳＩ回路５２を動作させる場合には、例えば図１１のようなタイミング図が得られる。また、この場合のＬＳＩ回路５２の入出力関係は、図１２の表のようになる。
図１１に示すようにシステム動作モードの状態からテスト信号ＴＳＴ［ａ：ｂ］の２ビットの信号ａ，ｂが０から１、１から２、２から３に順次切り替えられるに従い、出力信号ＯＵＴはＬレベル、Ｈレベル、ハイインピーダンス（Ｈｉｚ）レベルに変化する。これらの変化及び各状態において、バッファ回路６のＤＣ特性をテストすることができる。 図１０においては、クロックＣＬＫに同期して出力信号ＯＵＴが変化しているが、図１１の場合には、クロックＣＬＫに同期しない状態で出力信号ＯＵＴが変化する。この関係は、図１２の表からも分かる。なお、図１２において、−はクロックＣＬＫに依存しないことを表している。

このため、図８の参考例の構成においては、バッファ回路６の動的特性を測定するためには、図１０に示すようにシステム動作モードの状態におけるクロックＣＬＫに同期して出力信号ＯＵＴがＬレベルからＨレベルに立ち上がる遅延時間ｔａ、Ｈレベルからハイインピーダンスレベルに立ち下がる遅延時間ｔｂ、ハイインピーダンスレベルからＬレベルに立ち下がる遅延時間ｔｃをそれぞれ測定する。
このように、図８の参考例の回路構成の場合には、ＬＳＩ回路５２を構成し、テスト対象回路としてのバッファ回路６のＤＣテスト及びＡＣテストを行おうとした場合、ＤＣテストのテスト動作モードの動作状態ではＡＣテストの遅延時間の測定ができない。
この点を改善して、ＤＣテストのテスト動作モードの状態においてもＡＣテストの動的特性として必要となる遅延時間の測定ができると便利である。この点を改善した本発明に係る一実施形態を以下に説明する。
図１は、一実施形態に係るテスト装置１の構成を示す。このテスト装置１は、図８のテスト装置５１に類似した構成である。

このテスト装置１は、ＬＳＩ回路２内に組み込まれている。このＬＳＩ回路２は、ランダムロジック等の複数の入出力端子を備えた回路ブロック３と、この回路ブロック３のデジタルの出力信号が入力されるテスト装置１とからなる。
テスト装置１は、回路ブロック３の複数（具体的には２つ）の出力端子と接続されたテスト回路４と、このテスト回路４の２つの出力データを２つの入力データとするレジスタ回路としての２つのＤタイプのフリップフロップ５ａ、５ｂと、フリップフロップ５ａ、５ｂの２つの出力データを２つの入力信号として、２つの入力信号に対応する出力信号を出力するテスト対象回路となるバッファ回路６とからなる。
回路ブロック３とフリップフロップ５ａ、５ｂには、クロック端子７とリセット端子８からそれぞれクロックＣＬＫとリセット信号ＲＳＴが印加される。

なお、回路ブロック３及びフリップフロップ５ａ、５ｂは、リセット信号ＲＳＴが、Ｌレベルにされた場合にリセットされる。
そして、回路ブロック３の２つの出力端子から出力される出力データは、テスト回路４の２つの入力端子Ｉ＿ＥＮ、Ｉ＿ＯＵＴにそれぞれ入力される。
また、テスト回路４は、入力端子Ｉ＿ＥＮ、Ｉ＿ＯＵＴに対応する２つの出力端子Ｏ＿ＥＮ、Ｏ＿ＯＵＴを備え、これら出力端子Ｏ＿ＥＮ、Ｏ＿ＯＵＴは、フリップフロップ５ａ，５ｂのデータ入力端子Ｄにそれぞれ接続される。
フリップフロップ５ａ、５ｂは、クロック入力端子ＣＫに印加されるクロックＣＬＫに同期して、それぞれ出力端子Ｑからデータ入力端子Ｄへの入力データを出力する。

また、フリップフロップ５ａ、５ｂの各出力端子Ｑの出力データは、３ステートのバッファ回路６の制御信号入力端子ＥＮと入力端子Ａに接続されている。このバッファ回路６は、その制御信号入力端子ＥＮへの信号がＬレベルであると、入力端子Ａへの信号を例えば電流増幅して出力端子Ｚから出力する。
このバッファ回路６の出力端子Ｚは、テスト装置１（又はＬＳＩ回路２）の出力端子９に接続されている。そして、この出力端子９からＬＳＩ回路２の出力信号ＯＵＴが出力される。
また、本実施形態に係るテスト回路４は、外部からこのテスト回路４における２つの入出力端子間の入出力特性を切り替える切替回路として、例えばマルチプレクサ１１ａ、１１ｂを内蔵している。
２つのマルチプレクサ１１ａ、１１ｂは、このテスト回路４に設けられたテスト入力端子ＴＳＴａ、ＴＳＴｂに接続された外部入力端子１０から動作モード切替信号としてのテスト信号ＴＳＴ［ａ：ｂ］により替え可能にしている。上述したように、テスト信号ＴＳＴ［ａ：ｂ］は、テスト信号ＴＳＴが２ビットの信号ａ，ｂで形成されていることを表す。

マルチプレクサ１１ａは、テスト信号ＴＳＴ［ａ：ｂ］により、出力端子Ｏ＿ＥＮに接続された共通端子を、３つの選択端子、つまり入力端子Ｉ＿ＥＮに接続された端子と、Ｈレベルに対応する端子と、Ｌレベルに対応する端子とから１つを選択して接続する。
同様にマルチプレクサ１１ｂは、テスト信号ＴＳＴ［ａ：ｂ］により、出力端子Ｉ＿ＯＵＴに接続された共通端子を、３つの選択端子、つまり入力端子Ｏ＿ＯＵＴに接続された端子と、Ｈレベルに対応する端子と、Ｌレベルに対応する端子とから１つを選択して接続する。
例えばテスト信号ＴＳＴ［ａ：ｂ］の２ビットの信号ａ，ｂがａ＝０かつｂ＝０、つまり［ａ：ｂ］が［０：０］の場合には、第１の動作モードに設定される。この第１の動作モードにおいては、テスト回路４の２つの入力端子Ｉ＿ＥＮ、Ｉ＿ＯＵＴに入力された信号をそのまま（若しくは実質的に）スルーして２つの出力端子Ｏ＿ＥＮ、Ｏ＿ＯＵＴから出力する（この選択状態を図１で示している）。

これに対して、上記の場合（ａ＝０かつｂ＝０）以外においては、第２の動作モードに切替設定される。この第２の動作モードにおいては、２つの出力端子Ｏ＿ＥＮ、Ｏ＿ＯＵＴの出力レベルが少なくとも２値レベルで複数の組み合わせで制御できるようにしている。
ここでは、テスト対象回路として、上述したように１つの入力端子Ａと１つの出力端子Ｚを備え、かつ入力端子Ａに入力される信号を有効／無効にする制御信号入力端子ＥＮを備えた３ステートのバッファ回路６を採用している。つまり、このバッファ回路６は、複数の入力端子Ａ，ＥＮを備えている。
そして、本実施形態においては、クロックＣＬＫに同期して出力端子Ｑの出力信号が変化するフリップフロップ５ａ、５ｂを介してバッファ回路６に入力信号として入力する構成とする。そして、そのバッファ回路６の入出力特性をクロックＣＬＫに同期して測定することができ、その測定結果を効率良く得られるようにしている。

なお、ここではクロックＣＬＫの立ち上がりエッジに同期して出力が変化するＤタイプのフリップフロップ５ａ、５ｂを採用しているが、立ち下がりエッジに同期して出力が変化するものでも良い。
本実施形態におけるテスト回路４として、例えば図２に示す真理値表のような動作モードで動作するように設定されている。この図２に示す真理値表は、図８と同じである。 なお、図２では、テスト信号ＴＳＴ［ａ：ｂ］における２ビットの信号ａ，ｂを２ビットの場合と同様に例えば０，０を０と表し、０，１を１として表している。つまり、図８と同じ表記法で表している。
そして、テスト信号ＴＳＴ［ａ：ｂ］の２ビットの信号ａ，ｂが０，０（＝０）とした１つの値の場合のみ、ＬＳＩ回路２は、テスト回路４に入力された２つの信号をそのまま２つの出力端子Ｏ＿ＥＮ、Ｏ＿ＯＵＴから出力する通常のシステム動作モードに対応する第１の動作モードになる。

これに対して、残りの複数の値の場合、つまり１、２、３の場合には、ＬＳＩ回路２は、２つの出力端子Ｏ＿ＥＮ、Ｏ＿ＯＵＴの出力レベルをＬ，Ｌ；Ｌ，Ｈ；Ｈ，Ｘに設定して、テスト対象のバッファ回路６に対して通常、必要とされる入出力特性をテストするテスト動作モードに対応した第２の動作モードになる。
本実施形態におけるシステム動作モードでの動作タイミング図は図３のようになる。この動作タイミングは、参考例における図１０と同様の波形となる。なお、図３はシステム動作モードでの一部の動作タイミング図を示している。
一方、本実施形態におけるテスト動作モードでの動作タイミング図は図４のようになる。また、このテスト動作モードにおけるＬＳＩ回路２の入出力関係は図５のようになる。図４及び図５から分かるようにこのテスト動作モードにおけるＬＳＩ回路２の入出力関係は、クロックＣＬＫに同期して変化する。

この特徴は、図１を参照することにより理解し易くなる。図１に示すＬＳＩ回路２においては、クロックＣＬＫが回路ブロック３と共に、テスト回路４の出力側（後段側）に設けられたフリップフロップ５ａ、５ｂにも印加され、このフリップフロップ５ａ、５ｂの出力信号を入力信号とするバッファ回路６が設けられている。
このため、図１において例えばシステム動作モードにおいては、ＬＳＩ回路２を構成するテスト回路４は、回路ブロック３の出力信号を単にスルーしてフリップフロップ５ａ、５ｂ側に出力する。
また、システム動作モードからテスト動作モードに切り替えられた場合、フリップフロップ５ａ、５ｂにとっては、入力信号が回路ブロック３の出力信号からテスト回路４からの（モード切替信号により設定される）出力信号に切り替えられる変化となる。

換言すると、テスト対象回路となるバッファ回路６と、クロックＣＬＫに同期して変化するその出力信号をこのバッファ回路６に入力するフリップフロップ５ａ、５ｂ部分は、システム動作モードからテスト動作モードに切り替えられた場合に共通の信号経路が確保されている。
このため、フリップフロップ５ａ、５ｂの出力端子Ｑの信号がクロックＣＬＫに同期して変化する特性（特徴）を備えていれば、モード切替信号によりテスト回路４の動作モードを切り替えてもＬＳＩ回路２或いはバッファ回路６の入出力部は、その特性（特徴）を維持する。
また、テスト動作モードに切り替えた状態において、モード内切替信号によりテスト回路４の出力信号を複数の組み合わせで切り替えることにより、フリップフロップ５ａ、５ｂの出力信号を入力信号とするバッファ回路６の入出力特性を簡単に或いは効率良くテストすることができることになる。

参考例のＬＳＩ回路５２においては、その入出力は、システム動作モードでクロックＣＬＫに同期して変化する特性を有していたが、テスト動作モードに切り替えられた場合には、クロックＣＬＫに同期して変化する特性を有しない。
これに対して、上記のように本実施形態においては、ＬＳＩ回路２の入出力は、システム動作モード及びテスト動作モードのいずれにおいても、クロックＣＬＫに同期して変化する特性を有する。
つまり、本実施形態に係るテスト装置１が組み込まれたＬＳＩ回路２は、システム動作モードでの動作状態からテスト動作モードに切り替えられた場合にも、システム動作モードでのクロックＣＬＫに同期して変化する特性をそのまま保持（維持）する。

このため、本実施形態に係るテスト装置１が組み込まれたＬＳＩ回路２においては、テスト対象回路となるバッファ回路６の入出力特性をテストする場合、例えばテスト動作モードにおいてＤＣテストとＡＣテストの両方を行うことも可能になる。勿論、図３に示すシステム動作モードにおいて、ＡＣテストを行うようにすることもできる。
図４のＤＣ動作モードの場合には、例えばモード内切替信号としてのテスト信号ＴＳＴ［ａ：ｂ］の２ビットの信号ａ，ｂを切り替えた各期間における中央付近のタイミングにおいてクロックＣＬＫが例えばＬレベルからＨレベルに変化するように設定している。 また、例えば図４に示すように２ビットの信号ａ，ｂを切り替えることにより、ＡＣ特性として必要とされる遅延時間ｔａ〜ｔｆを測定して簡単にその測定値を（或いは効率良く）得ることができるようにしている。

つまり、参考例においては、ＡＣテストを行うためにはシステム動作モードで行う必要があり、この場合には測定しようとする遷移状態に設定することが自由に行うことができず、時間がかかってしまう。
これに対して、本実施形態においては、テスト動作モードに相当する第２の動作モードにおいて、システム動作モードの状態と同様にクロックＣＬＫに同期してバッファ回路６の入出力状態の変化をテスト信号ＴＳＴ［ａ：ｂ］の値を変えるにより制御することができる。このため、本実施形態においては、測定しようとする測定対象状態の直前の状態に簡単に設定して、効率良く測定を行うことができる。
具体的には、図４に示すようにＬレベルからＨレベルへの立ち上がりの遅延時間ｔａ、Ｈレベルからハイインピーダスレベルへの立ち下がりの遅延時間ｔｂ、このハイインピーダスレベルからＬレベルへの立ち下がりの遅延時間ｔｃを効率良く測定できる。

この他に、Ｌレベルからハイインピーダスレベルへの遅延時間Ｔｄ，このハイインピーダスレベルからＨへの立ち上がりの遅延時間ｔｅ、このＨレベルからＬレベルへの立ち下がりの遅延時間ｔｆを測定できる状態に設定して、測定しようと望む遅延時間ｔａ〜ｔｆの測定結果を効率良く得ることができる。
図６は本実施形態に係るテスト装置１により、テスト対象回路としてのバッファ回路６に対するＡＣ特性（動的特性）とＤＣ特性（静的特性）をテストするテスト方法の処理手順を示す。
なお、この場合には、図１のＬＳＩ回路２に図示しない測定装置を接続する。この測定装置は、例えば制御手段としてのＣＰＵの制御下でクロックＣＬＫ等の信号を発生する信号発生器と、波形を観測或いは測定する波形測定装置とを備える。そして、信号発生器をＬＳＩ回路２の入力端子に接続し、波形測定装置としてのデジタルオッシロスコープ等をＬＳＩ回路２の出力端子９に接続する。

そして、ＬＳＩ回路２及び測定装置の電源を投入する。例えば図４に示すように最初は第１の動作モードで動作させる。
そして、テスト開始する場合には、図６のステップＳ１に示すように、ＣＰＵは信号発生器から動作モード切替信号としてのテスト信号ＴＳＴにより第２の動作モードに切り替える。
また、この切替の際に、ＣＰＵはクロックＣＬＫの発生を第２の動作モードにおけるモード内切替信号に連動させる。具体的には、図４に示すようにモード内切替信号に切り替えた後、例えば一定時間後に１つクロックＣＬＫを発生させるようにＣＰＵは制御する。そして、ステップＳ２に示すようにモード内切替信号を、例えば所定の時間間隔で切り替えることにより、第２の動作モードにおける複数の各モード状態に切替設定する。

図４の場合には、モード内切替信号を１，２，３，１，３，２，１，…のように順次切り替える。またステップＳ３に示すように各モード内においてクロックＣＬＫが１つ発生する。
そして、ステップＳ４に示すようにＣＰＵは、波形測定装置の波形測定動作を制御し、クロックＣＬＫの立ち上がりエッジのタイミングからバッファ回路６の出力端子５９の信号レベルをそれぞれ測定して測定結果として出力させる。
この場合、測定結果からクロックＣＬＫの立ち上がりエッジのタイミングから出力端子５９の信号レベルが一定値に達するまでの応答時間を算出することにより、遅延時間を算出でき、動的特性を測定できる。
また、ステップＳ５に示すように信号レベルが一定値に達した後でのその一定値の値などから静的特性を測定することができる。

なお、動的特性を測定する場合には、例えば図４に示すように比較的短い周期でモード内切替信号を切り替えて行い、静的特性を測定する場合には、動的特性を測定する場合よりも長い周期でモード内切替信号を切り替えて行うようにしても良い。そして、必要とされる静的特性を長い周期で測定するようにしても良い。
上述したように本実施形態によれば、クロックＣＬＫに同期して、テスト対象回路となるバッファ回路６の入出力特性を効率よく、換言すると簡単かつ短時間に測定することが可能となる。
なお、図１の構成例では、測定対象回路として３ステートのバッファ回路６が１つの場合で説明したので、このバッファ回路６に対しては、テスト信号ＴＳＴ［ａ：ｂ］として２ビットの信号［ａ：ｂ］で十分であった。

本実施形態は、２つの入出力端子の場合においてさらに２つの入出力端子間をそれぞれ独立に制御できるような構成にしても良い。例えば図２ではテスト信号ＴＳＴ［ａ：ｂ］が３の場合には、Ｈ，Ｘとしていたのを図７に示すように３の場合には、Ｈ，Ｌ；４の場合にはＨ，Ｈのように独立に制御できる構成にしても良い。この場合には、テスト信号ＴＳＴ［ａ：ｂ：ｃ］として、２ビットより多いビット数にしている。
また、複数のバッファ回路の特性をテストできるようにするために３ビット以上のテスト信号にしても良い。また、複数のバッファ回路にした場合には、テスト回路４の入出力端子の数を３個以上にしても良い。３個以上の場合に、各入出力端子をそれぞれ独立して制御できる構成にしても良い。また、例えば回路ブロック３から出力されるデジタル信号が複数ビットの場合、その複数ビットに対応した入出力端子数となるようにテスト回路４の入出力端子数を増加しても良い。

本発明の一実施形態に係るテスト装置が搭載されたＬＳＩ回路の回路図。 テスト装置を構成するテスト回路の真理値表を示す図。 一実施形態に係るテスト装置における第１の動作モードにおけるタイミング図。 一実施形態に係るテスト装置における第２の動作モードにおけるタイミング図。 第２の動作モード時の入出力関係の説明図。 一実施形態に係るテスト方法の処理手順を示すフローチャート。 変形例におけるテスト回路の真理値表を示す図。 参考例のテスト装置が搭載されたＬＳＩ回路の回路図。 参考例におけるテスト回路の真理値表を示す図。 参考例のテスト装置における第１の動作モードにおけるタイミング図。 参考例のテスト装置における第２の動作モードにおけるタイミング図。 参考例における第２の動作モード時の入出力関係の説明図。

符号の説明

１…テスト装置
４…テスト回路
５ａ、５ｂ…フリップフロップ
６…バッファ回路
７…クロック入力端子
９…出力端子
１０…外部入力端子
１１ａ、１１ｂ…マルチプレクサ

Claims (5)

1. 複数の入力端子に入力されるデジタル信号を複数の出力端子から出力する通常の動作モードに相当する第１の動作モードと、前記複数の出力端子の複数の出力レベルを複数の組み合わせで制御可能とするテスト動作モードに相当する第２の動作モードとを切り替えるモード切替信号が印加される外部入力端子を備えるテスト回路と、
   前記複数の出力端子から出力される各データが複数の入力端子に入力され、クロックに同期して複数の出力端子から前記各データに対応する各出力データを出力するレジスタ回路と、
   前記レジスタ回路の複数の各出力データを複数の入力信号として出力端子から対応する出力信号を出力するテスト対象回路と、
   を具備したことを特徴とするテスト装置。
2. 前記テスト対象回路は、複数の入力端子を備えたバッファ回路であることを特徴とする請求項１に記載のテスト装置。
3. 前記テスト回路は、前記外部入力端子に印加される１つの値に対応するモード切替信号により、前記複数の入出力端子間を実質的にスルーして出力する前記第１の動作モードと、前記外部入力端子に印加される前記１つの値とは異なる複数の値に対応するモード切替信号により、前記複数の出力端子における出力レベルをＨレベル及びＬレベルの複数の組み合わせで制御可能とする前記第２の動作モードとを備えることを特徴とする請求項１又は２に記載のテスト装置。
4. テスト回路の複数の入力端子に入力される複数のデジタル信号が複数の出力端子からクロックに同期して出力変化するレジスタ回路を経て、テスト対象回路の複数の入力端子に入力される通常の動作モードに対応する第１の動作モードから、テスト動作モードに対応する第２の動作モードに切り替える切替ステップと、
   前記切替ステップにより切り替えられた第２の動作モード時において、前記テスト回路の複数の出力端子の出力レベルを少なくとも複数の組み合わせで時間的に切り替えるモード内切替ステップと、
   前記各モード内切替ステップにおいて、クロックが印加された前記レジスタ回路を経て前記テスト対象回路における前記クロックに同期して変化する出力端子の信号レベルを測定する測定ステップと、
   を備えることを特徴とするテスト方法。
5. 前記測定ステップは、前記クロックの立ち上がり若しくは立ち下がりエッジに同期して変化する出力端子の信号レベルが一定値に達するまでの遅延時間を測定する動的特性と共に、一定値に達した後の静的特性を測定可能にしたことを特徴とする請求項４に記載のテスト方法。

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