TW200952342A - System and method for implementing a digital phase-locked loop - Google Patents

System and method for implementing a digital phase-locked loop Download PDF

Info

Publication number
TW200952342A
TW200952342A TW098102597A TW98102597A TW200952342A TW 200952342 A TW200952342 A TW 200952342A TW 098102597 A TW098102597 A TW 098102597A TW 98102597 A TW98102597 A TW 98102597A TW 200952342 A TW200952342 A TW 200952342A
Authority
TW
Taiwan
Prior art keywords
signal
counter
phase
voltage
primary clock
Prior art date
Application number
TW098102597A
Other languages
English (en)
Inventor
Bernard J Griffiths
Original Assignee
Sony Corp
Sony Electronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp, Sony Electronics Inc filed Critical Sony Corp
Publication of TW200952342A publication Critical patent/TW200952342A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

200952342 六、發明說明 【發明所屬之技術領域】 本發明主要有關於轉移電子資訊之 於實施數位鎖相迴路之系統及方法。 【先前技術】 實施用以轉移電子資訊之有效方法 Φ 設計者與製造商的一項重要考量。然而 轉移系統會使系統設計者面臨重大的挑 加系統功能及性能之不斷的需求會需要 需要額外的硬體資源。對處理或硬體要 生產成本及操作無效率而造成相應不利 此外，執行各種先進轉移操作之增 系統使用者帶來額外的好處，但會對各 及管理增加更多需求。例如，由於涉及 © 資料，有效轉移數位影像資料之增進的 的實施而受益。 由於系統資源的需求不斷攀升以及 顯然地，發展出用於實施並利用資料轉 爲相關電子技術所關注者。因此，有鑑 今電子系統之設計者、製造商及使用者 電子資訊之有效的系統仍舊爲一重要的 【發明內容】 技術，且特別有關 爲現今電子系統之 ，有效地實施資料 戰。例如，對於增 更多系統處理力且 求的增加亦可能因 的經濟影響。 進的系統能力可爲 種系統構件之控制 大量且複雜的數位 電子系統會因有效 資料量大幅增加， 移系統之新的技術 於上述原因，對現 而言，發展出轉移 考量。 -5- 200952342 根據本發明，揭露有效實施數位鎖相迴路之系統及方 法。根據本發明之一實施例，鎖相迴路（PLL )執行時脈 重新產生程序，以重新產生用於同步化任何適當裝置或程 序之主要時脈信號。一開始，電壓控制振盪器（VCO )產 生主要時脈信號。相位/頻率偵測器比較時脈信號與參考 信號，並提供往上信號或往下信號給電荷泵，取決於需升 高或降低主要時脈信號之頻率以匹配參考信號。電荷泵接 著提供電荷泵輸出電流至由電容器C2、電阻器Rd及電容 φ 器C1所構成的迴路濾波器。迴路濾波器接著提供迴路濾 波器電壓至總和節點。 在第一實施例中，相位/頻率偵測器亦提供上述的往 上信號及往下信號至相位誤差偵測器，其產生對應的往上 計數信號或往下計數信號至上/下計數器。當來自相位/頻 率偵測器之往上信號爲現行時，相位誤差偵測器回應於相 位誤差（PE)時脈而產生往上計數信號。相反地，當來自 相位/頻率偵測器之往下信號爲現行時，相位誤差偵測器 ❹ 回應於相位誤差（PE)時脈而產生往下計數信號。 在第二實施例中，迴路濾波器提供上述的迴路濾波器 電壓至位準偵測器，其產生往上計數信號或往上計數信號 至上/下計數器。當迴路濾波器電壓高於預定高臨限値時 ，位準偵測器使用高比較器來啓動往上計數信號。相反地 ，當迴路濾波器電壓低於預定低臨限値時，位準偵測器使 用低比較器來啓動往下計數信號。 在第一及第二實施例兩者中，當往上計數信號爲現行 -6- 200952342 時，上/下計數器回應於計數器時脈而依序增額計數器値 。相反地，當往下計數信號爲現行時，上/下計數器回應 於計數器時脈而依序減額計數器値。上/下計數器接著提 供計數器値至數位至類比轉換器（DAC )，其將計數器値 轉換成將提供給總和節點之類比驅動電壓。總和節點結合 驅動電壓及上述迴路濾波器電壓，藉此產生用於調整VCO 所產生之主要時脈信號的頻率之VCO控制電壓。 〇 在替代實施例中，可利用上述上/下計數器藉由除了 以數位至類比轉換器產生VCO控制電壓以外的適當技術 來與計數器値成比例地調整VCO的頻率。例如，可利用 計數器値藉由調整電流値、電容値或延遲元件的總數來與 計數器値成比例地控制VCO。針對至少上述原因，本發明 因而提供實施數位鎖相迴路之改善的系統及方法。 【實施方式】 〇 本發明有關於資料傳輸系統之改善。提出下列說明， 使此技藝中具有通常知識者得製造並使用本發明，且以專 利申請書的方式及其之規定加以提供。對熟悉此技藝人士 而言可輕易做出所揭露之實施例的各種修改，且於此之上 位原理適用於其他實施例。因此，本發明並非意圖限於所 示之實施例，而應符合與在此所述之原理及特徵一致的最 廣範疇。 在此描述本發明爲用以實施鎖相迴路之設備，且包括 回應於VCO控制電壓而產生主要時脈信號之電壓控制振 200952342 盪器。偵測機構產生計數器控制信號，包括往上計數信號 及往下計數信號，以指示主要時脈信號及參考信號之間目 前的關係。一上/下計數器接著回應於對應的計數器控制 信號而增額或減額內部計數器値。接著計數器値被數位至 類比轉換器轉換成類比VCO控制電壓，用來調整由電壓 控制振盪器所產生之主要時脈信號的頻率。在替代實施例 中，藉由利用除了以數位至類比轉換器產生VCO控制電 壓之外的適當技術，上述上/下計數器可用來與計數値成 @ 比例地調整電壓控制振盪器之頻率。 參照第1圖，顯示根據本發明之一實施例的資料傳輸 系統110之區塊圖。在第1圖的實施例中，資料傳輸系統 110包括但不限於傳送器114及接收器122。在替代實施 例中，可使用連同第1圖實施例所討論之那些構件及組態 的某些以外或取代其之構件及組態來實施資料傳輸系統 110° 在資料傳輸系統110之第1圖實施例中，傳送器114 ❹ 利用資料取樣器126來從任何適當的資料來源接收初始資 料116。資料取樣器126將初始資料116與傳送時脈130 同步化。驅動器134接著在任何適當類型的傳輸通道上輸 出經同步化的初始資料116作爲傳送資料118。資料傳輸 系統110之接收器122可接著接收並處理傳送資料118， 藉此提供最終資料138至任何適當的資料目的地。 資料傳輸系統110因此可在兩個分別的位置經由傳輸 通道傳輸任何希望類型的電子資料或資訊。這些位置可相 -8- 200952342 隔遙遠（例如，大洲之間或衛星之間），或替代地相對互 相接近（例如電子配備內的裝置之間）。許多實鞴I# 體可用來促成此傳輸。範例包括自由空間中的電磁波（無 線傳輸）或侷限媒體中之電磁波（光纖、波導、w績等等 )0 典型將此傳送資料118處理成適合在通道間傳輸的格 式，以最大化可解度（在接收器122之低錯誤發生率，具 〇 有低位元錯誤率 (BER ))、最大化資料通量（以位元/秒 或符號/秒測量）並最小化某些成本因子，如傳輸功率、 實施複雜度及最大化頻譜效率。 一種處理方法涉及在傳輸之前序列化初始資料116， 因此由一獨特的符號代表每一資料位元。這些符號以傳送 器114之傳送時脈130所控制之特定速率在通道間傳送。 欲正確接收並解序列化這些具有低BER之經編碼的符號 ，接收器122可重新產生在頻率與相位上類似傳送器114 Θ 之傳送時脈130的本地接收器時脈。可在時脈重新產生程 序期間由鎖相迴路（PLL)裝置有利地執行接收器時脈與 傳送資料118之頻率及相位的此同步化。將於下連同第2 至10圖進一步討論有關於接收器122之實施及利用的進 一步之細節。 茲參照第2圖，顯示根據本發明之第1圖接收器122 的一實施例之區塊圖。在第2圖實施例中，接收器122可 包括但不限於介面212、鎖相迴路（PLL ) 21 8及處理模組 230。在替代實施例中，可使用連同第2圖實施例所討論 200952342 之那些構件及組態的某些以外或取代其之構件及組態來實 施接收器122。在各種實施例中，接收器122可實施成任 何其他適當類型的電子裝置。 在第2圖實施例中，可從任何希望的資料來源接收傳 送資料118，且可以任何適當資料格式加以編碼。例如， 在某些實施例中，可從資料傳輸系統11〇(第1圖）之傳 送器114接收傳送資料118。在第2圖實施例中，接收器 122之介面212將傳送資料118轉換成對應輸入資料214 。在第2圖實施例中，鎖相迴路（plL) 218接收輸入資 料214’並回應地執行時脈重新產生程序以產生時脈信號 226。處理模組230可接收輸出資料222及時脈226，以執 行任何適當的處理程序’藉此產生最終資料138。將於下 連同第3至10圖進一步討論PLL 218之實施及利用的某 些額外之細節。 茲參照第3圖’顯示描繪根據本發明之一實施例的最 佳資料取樣點之圖。爲了說明而呈現第3圖的圖，且在替 代實施例中’本發明可利用連同第3圖實施例所討論之那 些技術及時序關係的某些以外或取代其之技術及時序關係 〇 在第3圖實施例中，顯示至接收器122(第1圖）之 進入資料188的範例脈衝。亦顯示用來判斷進入資料ι88 的高或低狀態之決定臨限値316。第3圖實施例亦顯示接 收器122讀取進入資料188的脈衝之目前狀態的最佳取樣 點序列。例如’第3圖的圖顯示發生在時間3 24與對應最 200952342 佳取樣點對準之進入資料188的第一脈衝320。 由於在進入資料118的上升及下降過渡上之各種潛在 類型的雜訊、過渡邊緣偏斜、抖動及其他信號假影’接收 器122需要與進入資料118對準之重新產生的時脈226, 使得資料取樣點發生在對應資料脈衝之中間（遠離個別之 過渡邊緣）。欲正確判斷時脈相位誤差，接收器122必須 做出進入資料過渡之時間性位置相關於接收器本地時脈 G 226之決定。 因此，接收器122界定一或更多決定臨限値316,並 當進入資料118跨越決定臨限値316時，接收器122能夠 判斷相位資訊。接收器122因此必須將接收器本地時脈 2 26 (第2圖）與相關於進入資料1 1 8的最佳時間位置對 準。接收器本地時脈226接著能夠取樣進入資料118，並 接著使用相同或令一決定臨限値3 1 6判斷接收到位元之狀 態。第3圖的圖描繪進入資料118與和接收器122的重新 ® 產生之鎖相時脈226對準之最佳取樣點之間關係。如前述 ’最佳取樣點係在進入資料118之脈衝的中央。換言之， 最佳取樣點係在離相鄰資料過渡最遠的位置。 茲參照第4圖’顯示眼圖412及對應直方圖428，以 描繪根據本發明之一實施例的最佳時脈時序特徵。爲了說 明而呈現第4圖之眼圖412及直方圖428，且在替代實施 例中’本發明可利用連同第4圖實施例所討論之那些技術 及時序關係的某些以外或取代其之技術及時序關係。 至接收器122 (第1圖）之進入資料118的位元寬度 -11 - 200952342 在時間上呈現出變化。此種變化稱爲抖動。抖動包括例如 由在傳送器Π4及/或環境中之雜訊所導正之隨機成分。 抖動亦包括例如由傳輸通道中之衰減及頻寬限制及/或來 自其他來源的干擾所造成之確定成分。抖動的存在會使進 入資料過渡相關於接收器本地時脈226在時間上移動。 若抖動太大，或若接收器時脈226與進入資料118沒 有良好地相位對準，則接收器1 22中的位元錯誤很可能會 增加，因爲接收器時脈22 6較接近資料過渡取樣，其在位 元狀態判斷中有產生錯誤之較高的機率。在第4圖中說明 此現象。眼圖412爲進入資料118在分成對應個別位元週 期之區段後每一區段接著重疊在眼圖412中之其他區段上 之繪圖。 時間4 1 6及時間420之間所示的眼區域顯示多個重疊 的資料過渡，以及因諸如抖動之因素如何從單一理想的過 渡在時間上變化之過渡。在第4圖實施例中，直方圖428 顯示資料過渡頻率對時間。如直方圖42 8中所示，若接收 器122接近直方圖42 8之尖峰取樣，則接收器122做出錯 誤位元狀態判斷之較高機率。因此，最佳取樣點位在時間 43 2，其在顯示在時間416及420的直方圖尖峰的中間。 根據本發明，準確地重新產生本地時脈226允許接收器 122定位最佳取樣點於時間432，藉此有利地容忍特定錯 誤率之較大抖動量。 茲參照第5圖，顯示鎖相迴路（PLL) 510之一實施 例的示意圖。在第5圖的實施例中，PLL 510可包括但不 200952342 限於電壓控制振盪器（VCO ) 5 1 4、相位/頻率偵測器522 、電荷泵538及迴路濾波器（電容器C2 (5 24 )、電阻器 Rd (546)及電容器ci (550))。在替代實施例中，本 發明可利用連同第5圖實施例所討論之那些構件及組態的 某些以外或取代其之構件及組態。 在第5圖的實施例中，PLL 510執行時脈重新產生程 序以產生用於同步化任何適當的裝置（如第2圖之接收器 〇 122)或程序之時脈信號518。在第5圖的實施例中，電壓 控制振盪器（VCO ) 5 1 4產生時脈信號5 1 8。相位/頻率偵 測器522比較時脈信號518與參考信號526，並提供往上 信號530或往下信號534給電荷泵538，取決於需升高或 降低時脈信號518之頻率以匹配參考信號526。電荷泵 5 3 8接著提供電荷泵輸出電流至由電容器C2 ( 524 )、電 阻器Rd(546)及電容器Cl(550)構成的迴路濾波器。 迴路濾波器之構件提供VCO控制電壓5 54以調整由VCO © 514所產生之時脈信號518的頻率。 第5圖之PLL 510的一個問題在於電容器C1 (550) 典型需以相對大電容値來加以實施，其亦造成對應大的實 體尺寸。當PLL 510實施爲積體電路時，電容器C1 (550 )之大尺寸禁止其實施爲積體電路的一部分，且取而代之 ，電容器C1 (550)典型必須實施爲外部電容器。此外部 實施不利地導致額外連結需求、增加的耗電量並需要額外 珍貴的實體空間來實施PLL 510。連同第7至10圖於下進 一步討論藉由利用數位技術來有效實施鎖相迴路之替代改 -13- 200952342 善技術。 兹參照第6圖’顯示根據本發明之一實施例的相位/ 頻率偵測器之時序圖。爲了說明而提出第6圖之時序圖， 且在替代實施例中’可使用連同第6圖實施例所討論之那 些波形及時序圖以外或取代其之波形及時序圖來實施相位 /頻率偵測器。 在第6圖範例中，參考信號526(參見第5圖）顯示 成領先時脈信號518以產生導致時脈VCO增加其輸出頻 率之往上信號脈衝530(參見第5圖）。在其他情況中， 當時脈信號518領先參考信號526時，相位/頻率偵測器 可類似地產生往下信號脈衝534(參見第5圖）。連同第 7至1 0圖於下進一步討論類似之相位/頻率偵測器的利用 〇 茲參照第7圖’顯示根據本發明之鎖相迴路（PLL) 710的一實施例之示意圖。在替代實施例中，可使用連同 第7圖實施例所討論之那些構件、組態及功能的某些以外 或取代其之構件、組態及功能來實施PLL 710。 在第7圖的實施例中，PLL 710執行時脈重新產生程 序以重新產生用於同步化任何適當的裝置（如第2圖之接 收器】22)或程序之時脈信號718。在第7圖的實施例中 ，電壓控制振盪器（VCO) 714產生時脈信號718。相位/ 頻率偵測器722比較時脈信718與參考信號726，並提供 往上信號730(參見第6圖）或往下信號734給電荷泵 738’取決於需升高或降低時脈信號718之頻率以匹配參 200952342 考信號726。電荷泵73 8接著提供電荷泵輸出電流至由電 容器C2(724)、電阻器Rd( 74 6)及電容器Cl(750) 所構成的迴路濾波器。迴路濾波器之構件提供迴路濾波器 電壓720至總和節點758。 在第7圖的實施例中，相位/頻率偵測器722亦提供 上述的往上信號730及往下信號734至相位誤差偵測器 762，其產生往上計數信號770或往下計數信號774至上/ ❹ 下計數器778。在第7圖的實施例中，當來自相位/頻率偵 測器722之往上信號73 0爲現行時，相位誤差偵測器762 回應於相位誤差（PE)時脈766而產生往上計數信號770 。相反地，當來自相位/頻率偵測器722之往下信號734 爲現行時，相位誤差偵測器762回應於相位誤差（PE )時 脈766而產生往下計數信號774。連同第8圖進一步討論 相位誤差偵測器762之操作的一範例。 在第7圖的實施例中，當往上計數信號770爲現行時 ® ，上/下計數器778回應於計數器時脈782而依序增額計 數器値。相反地，當往下計數信號774爲現行時，上/下 計數器778回應於計數器時脈782而依序減額計數器値。 在第7圖的實施例中，上/下計數器77 8接著提供計數器 値至數位至類比轉換器（DAC ) 790，其將計數器値轉換 成將提供給總和節點75 8之類比驅動電壓794。在替代實 施例中，可利用上述上/下計數器藉由除了以數位至類比 轉換器產生VCO控制電壓以外的適當技術來與計數器値 成比例地調整 VCO的頻率。例如，可利用計數器値藉由 -15- 200952342 調整電流値、電容値或延遲元件的總數來與計數器値成比 例地控制V C 0。 在第7圖的實施例中，總和節點758結合驅動電壓 794及上述迴路濾波器電壓72〇，藉此產生VCO控制電壓 754，以調整由VCO 714所產生之時脈信號718的頻率。 在第7圖的實施例中，將本發明揭露並討論爲主要實施成 硬體電路’然而，在替代實施例中，可藉由適當的軟體指 令來實行本發明之某些功能，執行那些軟體指令來實行與 在此討論之硬體電路的那些功能等效之功能。連同第8圖 於下進一步討論相位誤差偵測器762之操作。 茲參照第8A至8C圖，顯示根據本發明之一實施例的 第7圖之相位誤差偵測器762的範例時序圖。爲了說明而 提出第8圖的波形。在替代實施例中，相位誤差偵測器 7 62可利用連同第8圖實施例所討論之那些波形、時序關 係及功能的某些以外或取代其之波形、時序關係及功能。 在第8圖的實施例中，波形時序圖包括往上信號730 、往下信號734、PE時脈7 66、往上計數信號770及往下 計數信號774 (參見第7圖）。在第8圖的實施例中，於 PE時脈766的領先邊緣產生往上計數脈衝770或往下計 數脈衝774，取決於往上信號73 0領先或落後往下信號 734 —預定時期。在第8A圖中，在時間814，往上計數 770爲現行，因爲往上信號730以超過預定時期地領先往 下信號734。相反地，在第8B圖中，在時間818，往下計 數774爲現行，因爲往上信號73 0以超過預定時期地落後 200952342 往下信號734。在第8C圖中，往上計數770或往下計數 7 74皆非現行，因爲往上信號730及往下信號73 4未偏置 超過預定時期。 茲參照第9圖，顯示根據本發明之鎖相迴路（PLL ) 910的一實施例之示意圖。在替代實施例中，可使用連同 第9圖實施例所討論之那些構件、組態及功能的某些以外 或取代其之構件、組態及功能來實施PLL 9 1 0。 〇 在第9圖的實施例中，PLL 910執行時脈重新產生程 序以重新產生用於同步化任何適當的裝置（如第2圖之接 收器122)或程序之時脈信號918。在第9圖的實施例中 ，電壓控制振盪器（VCO ) 914產生時脈信號918。相位/ 頻率偵測器922比較時脈信918與參考信號726，並提供 往上信號93 0 (參見第6圖）或往下信號934給電荷泵 938，取決於需升高或降低時脈信號918之頻率以匹配參 考信號926。電荷栗93 8接著提供電荷泵輸出電流至由電 Ο 容器C2 (9 24 )、電阻器Rd( 946)及電容器Cl(950) 所構成的迴路濾波器。迴路濾波器之構件提供迴路濾波器 電壓920至總和節點958 ^ 在第9圖的實施例中，迴路濾波器亦提供上述的迴路 濾波器電壓920至位準偵測器996，其產生往上計數信號 9 72或往上計數信號984至上/下計數器978。在第9圖的 實施例中，當迴路濾波器電壓920高於預定高臨限値968 時，位準偵測器996使用高比較器964來啓動往上計數信 號972。相反地，當迴路濾波器電壓920低於預定低臨限 -17- 200952342 値980時，位準偵測器996使用低比較器976來啓動往下 計數信號984。連同第10圖於下進一步討論位準偵測器 9 96之操作的一範例。 在第9圖的實施例中，當往上計數信號972爲現行時 ，上/下計數器978回應於計數器時脈982而依序增額計 數器値。相反地，當往下計數信號984爲現行時，上/下 計數器978回應於計數器時脈982而依序減額計數器値。 在第9圖的實施例中，上/下計數器97 8接著提供計數器 値986至數位至類比轉換器（DAC) 990，其將計數器値 轉換成將提供給總和節點958之類比驅動電壓994。在替 代實施例中，可利用上述上/下計數器藉由除了以數位至 類比轉換器產生VCO控制電壓以外的適當技術來與計數 器値成比例地調整VCO的頻率。例如，可利用計數器値 藉由調整電流値、電容値或延遲元件的總數來與計數器値 成比例地控制VCO。 在第9圖的實施例中，總和節點958結合驅動電壓 9 94及上述迴路濾波器電壓92 0，藉此產生VCO控制電壓 954，以調整由VCO 914所產生之時脈信號918的頻率。 在第9圖的實施例中，將本發明揭露並討論爲主要實施成 硬體電路，然而，在替代實施例中，可藉由適當的軟體指 令來實行本發明之某些功能，執行那些軟體指令來實行與 在此討論之硬體電路的那些功能等效之功能。 在某些實施例中，第9圖之位準偵測器996可添加至 第7圖之PLL 710，以增進所得之結合式PLL的整體性能 200952342 特徵。根據此結合式PLL，相位誤差偵測器762 (參見第 7圖）可用於VCO 714的正常控制。然而，在時脈信號 718的頻率改變速度太緩慢致使相位誤差偵測器762無法 偵測的某些情況中（如增額溫度位移時），位準偵測器 9 96可用來控制VCO 714，因位準偵測器996產生基於特 定固定臨限値電壓之控制信號。連同第10圖於下進一步 討論位準偵測器996之操作。 〇 茲參照第1〇圖，顯示根據本發明之一實施例的位準 偵測器996之一範例時序圖。爲了說明而提出第1 0圖之 波形。在替代實施例中，本發明可利用連同第10圖實施 例所討論之那些波形、時序關係及功能的某些以外或取代 其之波形、時序關係及功能。 在第10圖的實施例中，波形時序圖包括具有高臨限 電壓968及低臨限電壓980之迴路濾波器電壓954 (參見 第9圖）。在第10圖的範例中，往下計數信號9 84爲現 ® 行，直到在時間1014迴路濾波器電壓954變成大於低臨 限値980。在時間1018，當迴路濾波器電壓954變成大於 高臨限値968時，往上計數信號972爲現行。在時間1022 ，當迴路濾波器電壓954變成小於高臨限値968時，往上 計數信號972變成非現行。在時間1 026，當迴路濾波器電 壓954變成小於低臨限値9 80時，往下計數信號984爲現 行。在第10圖的實施例中，當迴路濾波器電壓954落在 高臨限値968與低臨限値980之間的某處時，往上計數信 號972及往下計數信號984皆非現行。 -19- 200952342 已於上參照某些實施例解釋本發明。在閱讀此揭露後 ，其他實施例對熟悉此技藝人士而言爲顯而易見。例如， 可使用上述實施例中所述以外的組態及技術來輕易地實施 本發明。另外，可連同上述實施例中所述以外的系統有效 地使用本發明。因此，對於所述實施例之這些及其他變化 應視爲被本發明所涵蓋，其僅由所附之申請專利範圍所界 定。 ❹ 【圖式簡單說明】 第1圖爲顯示根據本發明之一實施例的資料傳輸系統 之區塊圖； 第2圖爲顯示根據本發明之第1圖接收器的一實施例 之區塊圖； 第3圖爲顯示描繪根據本發明之一實施例的最佳資料 取樣點之圖； 第4圖爲顯示根據本發明之一實施例的眼圖及對應的 〇 直方圖； 第5圖爲顯示鎖相迴路之一實施例的示意圖； 第6圖爲顯示相位/頻率偵測器之一實施例的時序圖 » 第7圖爲顯示根據本發明之鎖相迴路的一實施例之示 思圖， 第8A至8C圖爲顯示根據本發明之一實施例的第7圖 之相位誤差偵測器的範例時序圖； -20- 200952342 第9圖爲顯示根據本發明之鎖相迴路的一實施例之示 意圖；以及 第10圖爲顯示根據本發明之一實施例的第9圖之位 準偵測器之一波形時序圖。 【主要元件符號說明】 1 1 0 :資料傳輸系統 〇 1 14 :傳送器 1 1 6 :初始資料 1 1 8 :傳送資料 122 :接收器 126 :資料取樣器 130 :傳送時脈 1 3 4 :驅動器 1 3 8 :最終資料 © 1 8 8 :進入資料 212 :介面 2 1 4 :輸入資料 218 :鎖相迴路（PLL) 226 :時脈信號 222 :輸出資料 23 0 :處理模組 3 1 6 :決定臨限値 320 :第一脈衝 -21 - 200952342 3 2 4 :時間 412 :眼圖 428 :直方圖 416、 420、 432 ：時間 5 10 :鎖相迴路（PLL) 514 :電壓控制振盪器（VCO ) 5 1 8 :時脈信號 5 2 2 :相位/頻率偵測器 524、 550:電容器 5 2 6 :參考信號 53 0 :往上信號 5 34 :往下信號 5 3 8 :電荷栗 5 4 6 :電阻器 554: VCO控制電壓 710 ·•鎖相迴路（PLL ) 714:電壓控制振盪器（VCO ) 7 1 8 :時脈信號 72 0:迴路濾波器電壓 7 2 2 :相位/頻率偵測器 724、 750 ：電容器 7 2 6 :參考信號 7 3 0 ··往上信號 73 8 :電荷泵 -22- 200952342 746 :電阻器 754 : VCO控制電壓 7 5 8 :總和節點 762 :相位誤差偵測器 766 :相位誤差（PE)時脈 770 :往上計數信號 774 :往上計數信號 〇 778 :上/下計數器 782 :計數器時脈 790:數位至類比轉換器（DAC) 794 :類比驅動電壓 8 1 4、8 1 8 :時間 910 :鎖相迴路（PLL) 914:電壓控制振盪器（VCO ) 9 1 8 :時脈信號 ❹ 920 :迴路濾波器電壓 922 ·_相位/頻率偵測器 924 、 950 ：電容器 926 :參考信號 93 0 :往上信號 93 8 :電荷泵 946 :電阻器 954: VCO控制電壓 9 5 8 :總和節點 -23- 200952342 964 :高比較器 9 6 8 :高臨限値 972:往上計數信號 9 7 6 :低比較器 978 :上/下計數器 9 8 0 :低臨限値 982 :計數器時脈 9 8 4 :往上計數信號 986 :計數器値 996 :位準偵測器 9 90 :數位至類比轉換器（DAC ) 9 94 :類比驅動電壓 1014、 1018、 1022、 1026 ：時間
-24-

Claims (1)

  1. 200952342 七、申請專利範圍 1· 一種實施鎖相迴路之設備，包含： 電壓控制振盪器，其回應於vco控制機構產生主要 時脈信號； 偵測機構，其產生指示該主要時脈信號及參考信號之 間的目前關係之計數器控制信號；以及 上/下計數器，其回應於該些計數器控制信號而更新 ❹ 計數器値，該計數器値轉換成用於調整該電壓控制振盪器 之該VCO控制機構。 2 ·如申請專利範圍第1項所述之設備，其中該偵測 機構包括相位/頻率偵測器，其產生用於控制該上/下計數 器之該些計數器控制信號。 3.如申請專利範圍第1項所述之設備，其中該目前 關係包括該主要時脈信號及該參考信號之間的相位/頻率 關係。 0 4.如申請專利範圍第1項所述之設備，其中當該主 要時脈信號落後該參考信號時，該上/下計數器增額該計 數器値，當該主要時脈信號領先該參考信號時，該上/下 計數器減額該計數器値。 5. 如申請專利範圍第1項所述之設備，進一步包含 數位至類比轉換器，其將該計數器値轉換成用於調整該電 壓控制振盪器之操作頻率的該VCO控制機構。 6. 如申請專利範圍第2項所述之設備，其中該相位/ 頻率偵測器在該主要時脈信號落後該參考信號時產生往上 -25- 200952342 信號，該相位/頻率偵測器相反地在該主要時脈信號領先 該參考信號時產生往下信號。 7.如申請專利範圍第6項所述之設備，其中該偵測 機構包括接收該往上信號及該往下信號之相位誤差偵測器 ，該相位誤差偵測器在該往上信號爲現行時產生往上計數 信號至該上/下計數器，該相位誤差偵測器在該往下信號 爲現行時產生往下計數信號至該上/下計數器。 8 ·如申請專利範圍第7項所述之設備，其中該相位 0 誤差偵測器回應於每當該往上信號及該往下信號偏置超過 一段預定時期時之相位誤差時脈信號而產生該往上計數信 號及該往下計數信號。 9. 如申請專利範圍第6項所述之設備，其中該往上 信號及該往下信號係提供至回應地產生迴路濾波器電壓之 電荷栗及迴路濾波器。 10. 如申請專利範圍第9項所述之設備，其中該迴路 濾波器包括與電阻器串聯之第一電容器，以及與該第一電 © 容器及該電阻器並聯之第二電容器，該第一電容器連同該 鎖相迴路實施在積體電路裝置上》 11. 如申請專利範圍第9項所述之設備，其中該偵測 機構包括接收該迴路濾波器電壓之位準偵測器，該位準偵 測器根據該迴路濾波器電壓之目前値來啓動往上計數信號 或往下計數信號至該上/下計數器。 12. 如申請專利範圍第9項所述之設備，其中該位準 偵測器包括產生該往上計數信號之高比較器，該位準偵測 -26- 200952342 器亦包括產生該往下計數信號之低比較器。 13. 如申請專利範圍第12項所述之設備，其中該高 比較器在該迴路濾波器電壓大於一預定高臨限電壓時啓動 該往上計數信號，該低比較器在該迴路濾波器電壓小於一 預定低臨限電壓時啓動該往下計數信號。 14. 如申請專利範圍第12所述之設備，進一步包含 總和節點，其將該迴路濾波器電壓與自該計數器値成比例 〇 地衍生而來的資訊加總在一起而產生該vco控制機構。 1 5 .如申請專利範圍第1項所述之設備，其中該鎖相 迴路產生該主要時脈信號，以同步化電***裝置中之 程序及構件。 16.如申請專利範圍第1項所述之設備，其中使用數 位技術來實施該偵測機構及該上/下計數器。 1 7.如申請專利範圍第1項所述之設備，其中該偵測 機構包括以合作方式一起共同作用之相位誤差偵測器及位 ❹ 準偵測器兩者，以控制該電壓控制振盪器。 1 8 .如申請專利範圍第1 7項所述之設備，其中該位 準偵測器輔助該相位誤差偵測器，藉由調整該電壓控制振 盪器以補償未被該相位誤差偵測器偵測到之增額溫度改變 〇 19. 一種實施鎖相迴路之方法，包含·· 以電壓控制振盪器回應於VCO控制機構而產生主要 時脈信號； 利用偵測機構來產生指示該主要時脈信號及參考信號 -27- 200952342 之間的目前關係之計數器控制信號； 提供上/下計數器，其回應於該些計數器控制信號而 更新計數器値；以及 將該計數器値轉換成用於調整該電壓控制振盪器之該 VCO控制機構。 20. —種實施鎖相迴路之設備，包含： 用於回應於VCO控制機構而產生主要時脈之機構； 用於產生指示該主要時脈信號及參考信號之間的目前 關係之計數器控制信號的機構； 用於回應於該些計數器控制信號而更新計數器値之機 構；以及 用於將該計數器値轉換成用於調整該產生主要時脈之 機構的該VCO控制機構的機構。
TW098102597A 2008-02-05 2009-01-22 System and method for implementing a digital phase-locked loop TW200952342A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/012,677 US7683685B2 (en) 2008-02-05 2008-02-05 System and method for implementing a digital phase-locked loop

Publications (1)

Publication Number Publication Date
TW200952342A true TW200952342A (en) 2009-12-16

Family

ID=40931070

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098102597A TW200952342A (en) 2008-02-05 2009-01-22 System and method for implementing a digital phase-locked loop

Country Status (4)

Country Link
US (2) US7683685B2 (zh)
JP (1) JP5553999B2 (zh)
CN (1) CN101510778B (zh)
TW (1) TW200952342A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI492545B (zh) * 2012-09-14 2015-07-11 Univ Nat Chiao Tung 具有增益校正之鎖相迴路、用於鎖相迴路之增益量測方法、校正方法及抖動量測方法
TWI661679B (zh) * 2017-08-31 2019-06-01 台灣積體電路製造股份有限公司 具有追蹤迴路與重新對準迴路的電路

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7683685B2 (en) * 2008-02-05 2010-03-23 Sony Corporation System and method for implementing a digital phase-locked loop
US8248106B1 (en) 2010-07-21 2012-08-21 Applied Micro Circuits Corporation Lock detection using a digital phase error message
US8547150B2 (en) * 2012-01-19 2013-10-01 Pukyong National University Industry—Academic Cooperation Foundation Phase-locked loop with two negative feedback loops
US9166604B2 (en) * 2012-04-25 2015-10-20 Infineon Technologies Ag Timing monitor for PLL
TWI630798B (zh) * 2014-02-07 2018-07-21 美商線性科技股份有限公司 任意相位軌道的頻率合成器
DE102014112823B4 (de) * 2014-09-05 2016-07-21 Infineon Technologies Ag Halbleiterschalter mit integriertem Temperatursensor
KR102482224B1 (ko) * 2015-09-17 2022-12-29 삼성전자주식회사 통신 시스템에서 신호를 송수신하는 장치 및 방법
US11070214B1 (en) * 2020-10-14 2021-07-20 Mellanox Technologies Denmark Aps Test circuit for a digital phase-locked loop
CN114598436B (zh) * 2022-03-11 2023-08-08 集睿致远(厦门)科技有限公司 一种固定倍频的参数确定方法、装置及存储介质

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1560233A (en) * 1977-02-02 1980-01-30 Marconi Co Ltd Frequency synthesisers
US4456890A (en) * 1982-04-05 1984-06-26 Computer Peripherals Inc. Data tracking clock recovery system using digitally controlled oscillator
US4593254A (en) * 1984-12-14 1986-06-03 International Business Machines Corp. VCO centering circuit
JPH0590962A (ja) * 1990-12-27 1993-04-09 Mitsubishi Electric Corp 周波数シンセサイザ
US5302916A (en) * 1992-12-21 1994-04-12 At&T Bell Laboratories Wide range digital frequency detector
US5373255A (en) * 1993-07-28 1994-12-13 Motorola, Inc. Low-power, jitter-compensated phase locked loop and method therefor
US5500627A (en) * 1994-01-19 1996-03-19 Alliedsignal Inc. Precision duty cycle phase lock loop
JPH08288843A (ja) * 1995-04-10 1996-11-01 Sanyo Electric Co Ltd Ｐｌｌシンセサイザ
JP3375584B2 (ja) * 2000-01-07 2003-02-10 松下電器産業株式会社 周波数比較器とそれを備えた位相同期回路
AU2001275880A1 (en) * 2000-07-10 2002-01-21 Silicon Laboratories, Inc. Digitally-synthesized loop filter circuit particularly useful for a phase locked loop
JP2002314413A (ja) * 2001-04-17 2002-10-25 Ando Electric Co Ltd 位相同期ループ回路
US6496556B1 (en) * 2002-01-15 2002-12-17 Motorola, Inc. Step-down clock control and method for improving convergence for a digitally controlled self-calibrating VCO
CN1169299C (zh) * 2002-07-22 2004-09-29 清华大学 具有数字粗调谐环路的锁相环频率综合器
US6778024B2 (en) 2002-11-14 2004-08-17 Gennum Corporation Dynamically trimmed voltage controlled oscillator
US6798297B1 (en) * 2002-11-20 2004-09-28 Cypress Semiconductor Corporation Method and apparatus for converging a control loop
US6803827B1 (en) 2003-04-09 2004-10-12 Analog Devices, Inc. Frequency acquisition system
TW200518484A (en) * 2003-11-26 2005-06-01 Niigata Seimitsu Co Ltd AM/FM radio receiver and local oscillation circuit using the same
WO2007066456A1 (ja) * 2005-12-05 2007-06-14 Matsushita Electric Industrial Co., Ltd. インターフェース回路
US7345550B2 (en) * 2005-12-05 2008-03-18 Sirific Wireless Corporation Type II phase locked loop using dual path and dual varactors to reduce loop filter components
JP2007312321A (ja) * 2006-05-22 2007-11-29 Sharp Corp シリアル・パラレル変換用の半導体集積回路
KR100827655B1 (ko) * 2006-07-10 2008-05-07 삼성전자주식회사 위상 동기 루프 회로 및 방법과 이를 구비한 반도체 장치
US7683685B2 (en) * 2008-02-05 2010-03-23 Sony Corporation System and method for implementing a digital phase-locked loop

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI492545B (zh) * 2012-09-14 2015-07-11 Univ Nat Chiao Tung 具有增益校正之鎖相迴路、用於鎖相迴路之增益量測方法、校正方法及抖動量測方法
TWI661679B (zh) * 2017-08-31 2019-06-01 台灣積體電路製造股份有限公司 具有追蹤迴路與重新對準迴路的電路
TWI672003B (zh) * 2017-08-31 2019-09-11 台灣積體電路製造股份有限公司 具有相位頻率偵測器的鎖相迴路電路、用以調整鎖相迴路電路的重新對準強度的方法

Also Published As

Publication number Publication date
JP2009189016A (ja) 2009-08-20
CN101510778B (zh) 2013-03-20
US7683685B2 (en) 2010-03-23
US20100123493A1 (en) 2010-05-20
US7932760B2 (en) 2011-04-26
CN101510778A (zh) 2009-08-19
JP5553999B2 (ja) 2014-07-23
US20090195276A1 (en) 2009-08-06

Similar Documents

Publication Publication Date Title
TW200952342A (en) System and method for implementing a digital phase-locked loop
US8149980B2 (en) System and method for implementing a phase detector to support a data transmission procedure
US6628112B2 (en) System and method for detecting phase offset in a phase-locked loop
KR100913400B1 (ko) 직렬 송수신 장치 및 그 통신 방법
US8634503B2 (en) Fast lock clock-data recovery for phase steps
US8582708B2 (en) Clock and data recovery circuit
CN101989908B (zh) 用于时序恢复的方法和设备
WO2009096199A1 (en) Instant-acquisition clock and data recovery systems and methods for serial communications links
CN102769455B (zh) 高速输入输出接口及其接收电路
WO2013112701A1 (en) Clock data recovery with out-of-lock detection
US6700943B1 (en) Digital bit synchronizer for low transition densities
CN110324036A (zh) 时钟及数据恢复电路
US5754606A (en) Clock signal regenerating circuit
CN116707521A (zh) 面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路***
US6314151B1 (en) Phase comparator operable at half frequency of input signal
US20070081619A1 (en) Clock generator and clock recovery circuit utilizing the same
CN105099442A (zh) 模块化信号采集与检测的装置和方法
CN111049516B (zh) 集成电路以及包括该集成电路的时钟和数据恢复电路
US8199869B2 (en) Communication apparatus
CN101873133B (zh) 应用于通信时钟恢复的频率锁定方法及其电学器件结构
CN101860362B (zh) 低抖动高频差锁频锁相双环调节方法及其电学架构
US7242739B2 (en) Method and apparatus for multiphase, fast-locking clock and data recovery
US20070069927A1 (en) Method of transmitting a serial bit-stream and electronic transmitter for transmitting a serial bit-stream
US6680991B1 (en) Detection of frequency differences between signals
US8339207B2 (en) System and method for effectively implementing a loop filter device