TWI492545B - 具有增益校正之鎖相迴路、用於鎖相迴路之增益量測方法、校正方法及抖動量測方法 - Google Patents
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Description
本發明係關於一種鎖相迴路中振盪器增益量測技術，詳而言之，係關於一種具有迴路頻寬校正之頻率合成器、用於鎖相迴路之迴路增益量測方法、校正方法及抖動量測方法。
頻率合成器(frequency synthesizer)在現今的通訊系統中，無論是有線或無線接收機、行動電話和衛星接收機等，都扮演著極為重要的角色。其主要的工作目的是產生一與參考訊號具有已知的頻率和相位關係的週期訊號。此產生的時脈訊號將可作為處理器在高速資料傳輸介面的時脈來源、類比數位轉換器的取樣時脈或無線發射機中用來混頻的本地振盪器訊號。多年來已提出了許多頻率合成的技術，例如鎖相迴路(phase-locked loop,PLL)、直接數位合成(direct digital frequency synthesis,DDFS)和混頻技術(frequency mixing)等。在上述不同的頻率合成技術中，鎖相迴路技術最能實現兼顧多項效能的頻率合成器。
鎖相迴路是一具有負迴授的頻率控制系統。藉由感測迴授路徑與輸入參考訊號的相位誤差，鎖相迴路將會產生一與相位誤差有關的訊號，控制振盪器的輸出頻率，以達到與參考訊號具有固定的頻率和相位關係。鎖相迴路亦可進一步用來調變(modulate)或解調變(demodulate)訊號。
一般而言，設計一個鎖相迴路主要的考量有相位雜
訊、抖動效能、可調頻寬、功率消耗、晶片面積等。隨著製程的快速演進，在低電壓深次微米(deep-submicrometer)的互補金氧半(CMOS)製程下，單一顆晶片上的數位電路積體密度提高，寄生電容和供應電壓的降低，數位電路可以達到更高的操作頻率以及更低功耗的好處。而類比電路將面臨到較小的電壓容許空間，較大的漏電流以及在SoC環境下的雜訊影響，反而增加了高效能鎖相迴路設計的難度。
第1圖為傳統的非整數鎖相迴路架構，由相位頻率偵測器(phase frequency detector,PFD)10、充電泵(charge pump)11、迴路濾波器(loop filter)12、振盪器(voltage controlled oscillator,VCO)13、多模數除頻器(multi-modulus frequency divider)14、和差調變器(delta-sigma modulator,Σ△)15所組成。非整數鎖相迴路的頻寬是由充電泵11充放電電流值、迴路濾波器12的電阻電容值、振盪器13的增益所決定。不幸的是，上述參數均會受到製程變異的影響，使得迴路特性與原先之設計值有所不同，無法達到最佳雜訊頻寬的效果。並且多模數除頻器在不同製程下需要重新設計，不僅耗時費工也造成較大的功率消耗。
因此，如何提供一種能夠自行校正鎖相迴路頻寬之方法，以及量測鎖相迴路輸出信號雜訊之方法，為目前設計上亟待解決的問題。
本發明提供一種用於鎖相迴路之振盪器增益量測方法，該鎖相迴路包括由迴路濾波器、振盪器和計數器所組
成之迴授相位積分路徑、由和差調變器和累加器所組成之參考相位積分路徑、以及比較該迴授相位積分路徑和該參考相位積分路徑的輸出之相位量化器。該用於鎖相迴路之振盪器增益量測方法係包括以下步驟：(1)於該振盪器的輸入端提供一變化碼；(2)該變化碼將使該參考相位積分路徑輸出多餘參考相位資訊，並使該迴授相位積分路徑輸出多餘迴授相位資訊；以及(3)根據該多餘參考相位資訊和該多餘迴授相位資訊，獲得該振盪器之估計增益資訊。
本發明復提供一種用於鎖相迴路之迴路增益校正方法，該鎖相迴路包括由迴路濾波器、振盪器和計數器所組成之迴授相位積分路徑、由和差調變器和累加器所組成之參考相位積分路徑、以及比較該迴授相位積分路徑和該參考相位積分路徑的輸出之相位量化器，該用於鎖相迴路之迴路增益校正方法係包括以下步驟：(1)於該振盪器的輸入端提供一變化碼；(2)該變化碼將使該參考相位積分路徑輸出多餘參考相位資訊，並使該迴授相位積分路徑輸出多餘迴授相位資訊；(3)根據該多餘參考相位資訊和該多餘迴授相位資訊，獲得該振盪器之估計增益資訊；(4)根據一目標增益資訊和該估計增益資訊獲得一增益校正因子；以及(5)利用頻率控制碼與該增益校正因子之乘積控制該振盪器之輸出頻率，以校正該振盪器的增益，達到校正迴路增益之效果。
本發明又提供一種用於鎖相迴路輸出信號之抖動雜訊量測方法，該鎖相迴路包括由迴路濾波器、振盪器和計數器所組成之迴授相位積分路徑、由和差調變器和累加器
所組成之參考相位積分路徑、以及比較該迴授相位積分路徑和該參考相位積分路徑的輸出之相位量化器，該用於鎖相迴路輸出信號之抖動雜訊量測方法係包括以下步驟：(1)於校正該振盪器的增益之後，取得穩定時迴路之頻率控制碼；以及(2)根據該振盪器之頻率控制碼與一目標增益資訊之乘積，以及其中心頻率，計算出該振盪器的抖動雜訊估計量。
本發明再提供一種具有迴路增益校正之頻率合成器，係包括：迴授相位積分路徑，包含：迴路濾波器，係輸出一頻率控制碼；振盪器，係接收頻率控制碼，並產生輸出頻率；及計數器，係接收該輸出頻率並計算該輸出頻率的上升緣或下降緣，以產生多餘迴授相位資訊；參考相位積分路徑，包含：和差調變器，係用以接收一小數頻率控制碼與一相位差資訊的和；累加器，係用以累加該和差調變器的輸出及一整數頻率控制碼之和，並依據一參考頻率輸出多餘迴授相位資訊；相位量化器，係比較該多餘迴授相位資訊及該多餘參考相位資訊，並輸出該相位差資訊至該迴授相位積分路徑及該參考相位積分路徑；以及增益估計器，係接收該多餘相位差資訊，以根據該多餘相位差資訊計算出該振盪器之估計增益資訊，並根據一目標增益資訊與該估計增益資訊計算出該增益校正因子，俾使該振盪器依據該頻率控制碼與該增益校正因子的乘積調整該輸出頻率。
以下係藉由較佳的具體實施例說明本發明之實施方式，熟悉此技術之人士可由本說明書所揭示之內容輕易地了解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實施例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。以下之實施例係進一步詳細說明本發明之觀點，但並非以任何觀點限制本發明之範疇。
請參閱第2圖，其為非整數式全數位式鎖相迴路，主要包括迴授相位積分路徑A與參考相位積分路徑B。於迴授相位積分路徑A中，係將相位量化器21的輸出輸入至迴路濾波器22以執行權重式(Kip
)的累加，再將其數位控制碼輸入至振盪器23，再由計數器24來計算振盪器23的輸出頻率(fOUT
)的上升緣，其輸出可視為振盪器23的相位資訊(ΦDCO
)。另外，參考相位積分路徑B將相位量化器21的輸出乘上權重(Kpd
)並與小數頻率控制碼(F)相減後，送入最大解析度為Mdsm
的和差調變器25，其輸出再加上整數頻率控制碼(N)，平均來看為一理想帶有小數的參考頻率倍頻數，再將其理想參考頻率(fREF
)輸入累加器26以計算參考頻率(fREF
)的相位資訊(ΦREF
)。
接著，令迴授相位積分路徑A的相位資訊(ΦDCO
)與參考相位積分路徑B的相位資訊(ΦREF
)輸入至相位量化器21，以在每一次參考頻率(fREF
)的上升緣時相減產生一數位化的相位誤差資訊，並權重式的再次輸入參考相位積分路徑B與回授相位積分路徑A，藉由這兩個相位積分路徑的
回饋平衡達到鎖相的目的。當相位鎖定時，輸出訊號與參考訊號將具有以下關係：f OUT
=f REF
×N.F
，其中，。
再者，由於在一個全數位式的鎖相迴路中，頻寬由已知的參數，即迴路濾波器22的權重(Kip
)、參考相位積分路徑B的權重(Kpd
)、和差調變器25的最大解析度(Mdsm
)、整數頻率控制碼(N)、小數頻率控制碼(F)以及振盪器增益(KDOC
)所決定，其中，僅剩振盪器的增益(KDOC
)為會受到製程物理環境與元件不匹配誤差影響的變數。故，本發明所提出之增益量測及校正方法，能免除製程物理環境與元件匹配誤差造成振盪器增益的不理想效應，並能在不更動其他參數的情況下，針對振盪器進行增益的量測與校正，達到鎖相迴路的頻寬穩定。
第3圖為本發明之具有迴路增益校正的頻率合成器的架構示意圖，用以說明用於鎖相迴路之增益量測和校正方法，較佳為用於非整數式全數位式鎖相迴路。
於第3圖中，具有增益校正之頻率合成器包括：迴授相位積分路徑A、參考相位積分路徑B、相位量化器21和增益估計器27。
相位積分路徑A包括迴路濾波器22、接收具有該變化碼(△C)之一頻率控制碼與一增益校正因子([n
])-1
的乘積之振盪器23、計算振盪器23的輸出頻率(fOUT
)的上升緣以及輸出多餘迴授相位資訊(ΦDCO
)之計數器24。
參考相位積分路徑B包括接收一小數頻率控制碼(F)與一相位差資訊之和的和差調變器25、用以累加和差調變器25的輸出及一整數頻率控制碼(N)之累加器26，累加器26依據一參考頻率(fREF
)，輸出多餘迴授相位資訊(ΦREF
)。
相位量化器21係接收多餘迴授相位資訊(ΦDCO
)及多餘參考相位資訊(ΦREF
)，並輸出相位差資訊b(i)至迴授相位積分路徑B及參考相位積分路徑A。
增益估計器27可接收該相位差資訊，以根據該多餘相位差資訊計算出振盪器23之估計增益資訊，並根據一目標增益資訊與該估計增益資訊計算出該增益校正因子，俾使振盪器23依據具有該變化碼之頻率控制碼與該增益校正因子的乘積調整該輸出頻率，達到校正增益之效果。
用於鎖相迴路之增益量測方法，包括以下步驟：提供一變化碼(△C)；令該變化碼(△C)使該參考相位積分路徑B輸出多餘參考相位資訊(ΦREF
)，並使該迴授相位積分路徑A輸出多餘迴授相位資訊(ΦDCO
)；以及根據多餘參考相位資訊(ΦREF
)和該多餘迴授相位資訊(ΦDCO
)獲得振盪器23之估計增益資訊，其中，係將多餘參考相位資訊(ΦREF
)和多餘迴授相位資訊(ΦDCO
)相減，以產生相位差資訊，並令該相位差資訊為零，以獲得該鎖相迴路之估計增益資訊。
另外，再依前述增益量測方法之後還可包括以下步驟，可根據一目標增益資訊和該估計增益資訊獲得增益校正因子([n
])-1
，俾使振盪器23依據該具有變化碼(△C)之頻率控制碼與該增益校正因子([n
])-1
的乘積調整振盪器
23的輸入頻率(fOUT
)，以校正振盪器23的增益。
詳言之，在振盪器23前注入一緩慢變化的變化碼(△C)，該變化碼(△C)變化速度必須在整個鎖相迴路的頻寬內，因此由於鎖相迴路相位追蹤的天性，迴路濾波器22的輸出勢必會產生一與注入訊號(△C)相反的數位碼，以抵消輸出頻率(fOUT
)的相位誤差。無疑的，相位量化器21的輸出也將因注入訊號(△C)而有所變化。基於此架構具有兩個相位積分路徑，藉由觀察兩相位積分路徑對於注入訊號(△C)的相位追蹤資訊，即可達到振盪器增益之萃取功能。另外，第3圖所示之實施例可在鎖相迴路鎖定過程或鎖定後持續進行。
參考相位積分路徑B輸出的多餘參考相位資訊(△ΦREF
)可表為公式(1)，(b(i))為相位量化器21的輸出，亦即參考相位積分路徑B的輸入端。Mdsm
為和差調變器25的最大解析度，經過和差調變器25的信號將除以最大解析度Mdsm
表示平均的概念。由於參考相位積分路徑B最後經過一個累加器26，將這次的多餘參考相位資訊與上一時間儲存的多餘參考相位資訊相加，以參考時脈的上升緣作為觸發訊號，故經過累加器26的信號將乘以參考頻率(fREF
)表示每一次參考週期積分的概念，亦可視為將參考頻率資訊積分成多餘參考相位資訊(ΦREF
)。
迴授相位積分路徑A輸出的多餘迴授相位資訊(△ΦDCO
)可表為公式(2)，其中，(b(i))為相位量化器21的輸出，即參考相位積分路徑B的輸入端。(Kip
)為迴路濾波器22的權重。Σb
(i
)．K ip
+△C
為迴路濾波器22後加法器221的輸出。(KDCO
)為振盪器的增益，單位為Hz/LSB，數位控制訊號經過振盪器23後轉成頻率(fOUT
)輸出，以增益(KDCO
)表示。輸出時脈訊號經過計數器24積分成迴授相位資訊(ΦDCO
)。
△ΦDCO
=Σ{[Σb(i)．Kip
+△C]．KDCO
}………公式(2)
將等式建立在相位量化器的前後可表為公式(3)，物理意義為多餘參考相位資訊(△ΦREF
)與多餘迴授相位資訊(△ΦDCO
)的差值，量化後為相位量化器的輸出(b(i))。
△ΦREF
-△ΦDCO
=b(i)………公式(3)
將公式(1)與公式(2)代入公式(3)得公式(4)
鎖相迴路相位鎖定時，振盪器23的輸出頻率(fOUT
)為一定值，故振盪器23的輸入的數位頻率控制碼也為一定值。此數位頻率控制碼為迴路濾波器22的輸出，由於迴路濾波器22可視為積分器，故可推知迴路濾波器22的輸入，也就是相位量化器的輸出(b(i))，為一常數的微分結果。換句話說，在相位鎖定時相位量化器的輸出(b(i))平均為零。定義相位量化器的輸出(b(i))的平均值()為N個參考頻
率週期的期望值，將公式(4)等號兩邊做平均得公式(5)。
將公式(5)移項整理後可得振盪器增益，如公式(6)所示，即上述之估計增益資訊。
由於此增益量測方法須建立在相位鎖定上，故本發明之慢速變化訊號(△C)使用一梯型波，在一段訊號變化後，維持一段時間不做變化，等待相位完全鎖定後再利用公式(6)做振盪器增益的估計。其模擬結果如第4A圖所示。第4A-2圖表示注入的慢速變化訊號(△C)上升一段時間之後會保持一段時間等待相位鎖定，第4A-3圖為迴路濾波器22的輸出，觀察可以得知迴路濾波器22的輸出最終將會產生與注入的慢速變化訊號(△C)相反且等量的變化，其數學表示式為△C
+K ip
．Σb
(i
)。第4A-1圖表示振盪器23前的數位頻率控制碼，其值為注入的慢速變化訊號(△C)與迴路濾波器22輸出(K ip
．Σb
(i
))之和，觀察可得知若注入的慢速變化訊號(△C)其變化速度在鎖相迴路的頻寬內，則頻率誤差可以完全抵消。此模擬使用之慢速變化訊號(△C)變化速度為FREF
/103
=156kHz，鎖相迴路頻寬設計在1MHz。第4B-1圖為估計之多餘參考相位資訊(△ΦREF
)之負值，其數學表
示式為公式(1)，第4B-2圖為估計之多餘迴授相位資訊(△ΦDCO
)，其數學表示式為公式(2)，第4B-3圖為多餘參考相位資訊(△ΦREF
)與多餘迴授相位資訊(△ΦDCO
)之差，觀察可得平均為零，其數學表示式為公式(3)。
使用前述之振盪器增益量測方法，估計出此時物理振盪器的增益後，可發展一個振盪器增益校正方法，達到迴路頻寬穩定之功能。第5A圖為振盪器的示意圖，其中(KF,SPEC
)表示目標振盪器的輸出頻率範圍，單位為Hz，其迴路頻寬與迴路參數的選定均是依據此設計振盪器的增益。(KF,PHY
)表示物理振盪器的輸出頻率範圍，單位為Hz，實際上因為製程變異的誤差，使得目標振盪器輸出頻率範圍(KF,SPEC
)與物理振盪器的輸出頻率範圍(KF,PHY
)有所不同。頻率控制碼(frequency tuning word,FTW)有n個位元，若頻率控制碼為二補數編碼，其可表示範圍為-2 n
-1 FTW 2 n
-1
-1，具有2n
個不同的準位，故振盪器的輸出頻率可表示為公式(7)，其中，為物理振盪器的增益，單位為Hz/LSB。
藉由在振盪器23前乘上一個增益校正因子，使得頻率控制碼(FTW)經過增益校正因子的縮放後，等效上可校正振盪器23的增益值。提出的振盪器增益校正方法
如第5B圖所示，其中為使用公式(6)估計之物理振盪器增益。同樣的，第5B圖的輸出頻率可表示為公式(8)，其中增益校正因子為。
由於為使用公式(6)估計之物理振盪器增益，應當與物理振盪器增益(KF,PHY
)相當接近。因此可將公式(8)中分子的物理振盪器增益(KF,PHY
)與分母的估計之物理振盪器增益相消，可得公式(9)。
另外，亦可在硬體上實現振盪器增益校正。
本發明使用一電流式數位類比轉換器(Current DAC,CDAC)31與和差調變器(delta-sigma modulator,Σ△)32來控制振盪器，如圖第6A圖所示。此時輸出頻率(fOUT
)可表示為公式(10)，
其中CCDAC
為電流式數位類比轉換器31的輸入碼，電流式數位類比轉換器31使用二進位編碼，故輸入n位元則輸出有2n
個電流準位。KF,PHY
為物理振盪器的振盪頻率範圍，單位為Hz，故物理振盪器的增益可表為，單位Hz/LSB。C Σ△
為和差調變器32的輸入碼。M Σ△
為和差調變器32的解析度。通過和差調變器32的訊號將除以解析度M Σ△
表示平均的概念。由於和差調變器32輸出調動的一個最小頻率與電流式數位類比轉換器31調動的最小頻率相同，因此和差調變器32輸出控制的物理振盪器的增益同為。
由於信號經過高速擾動的和差調變器，可以除以和差調變器32的解析度M Σ△
的比例縮小輸入訊號，表示在時域上平均的概念，故可藉由改變和差調變器32的解析度，達到等效上在振盪器前乘上一個增益校正因子的行為，如第6B圖所示，使得頻率控制碼經過增益校正因子的縮放後，等效上校正振盪器23的增益為。但因為調整和差調變器32的解析度對於振盪器增益的影響是在分母，所以原本乘在振盪器23前的增益校正因子()對和差調變器32的解析度的調整比例必須倒數，換言之，校正後的和差調變器32的解析度為原始和差調變器的解析度M Σ△
乘
上，如公式(11)所示。
此時，校正後的輸出頻率可表示為公式(12)
將公式(11)代入公式(12)可得公式(13)
同理，由於為使用公式(6)估計之物理振盪器增益，應當與物理振盪器增益(KF,PHY
)相當接近。因此可將公式(13)中分子的物理振盪器增益(KF,PHY
)與分母的估計之物理振盪器增益相消，可得公式(14)。比較公式(10)與公式(14)可發現頻率控制碼經過最大解析度為的和差調變器後，所看到的振盪器增益從物理振盪器增益(KF,PHY
)等效上成為目標振盪器增益(KF,SPEC
)，達到振盪器增益校正的效果。
時脈抖動(jitter)特性為評估鎖相迴路優劣的重要指標之一，以往測試鎖相迴路效能多半使用外部儀器量測時脈
抖動，但隨著鎖相迴路輸出頻率之提升，量測儀器成本也大大提高。因此晶片上抖動量估計的方法，利用振盪器輸入端的頻率控制碼FTW(frequency tuning word)計算抖動雜訊，其量測頻率從原本的輸出頻率降低為參考頻率等級，大大減輕了量測儀器的成本。
於第7圖所示之全數位鎖相迴路(all digital phase lock loops,ADPLL)中，頻寬由已知的數位迴路參數(迴路濾波器22的權重(Kip
)，參考相位積分路徑B的權重Kpd
，和差調變器25最大解析度(Mdsm
)，整數除頻數(N)，小數除頻數(F)以及類比迴路參數(振盪器23的增益KDCO
)所決定。其中唯一會受到製程-電壓-溫度變異(PVT variation)影響的僅剩振盪器的增益(KDCO
)。
本發明之用於鎖相迴路之抖動量測方法，包括以下步驟：於校正該振盪器23的增益之後，取得振盪器輸入端之頻率控制碼FTW，抖動估計器29可根據該頻率控制碼FTW與一目標增益資訊KF,SPEC
之乘積，以及一中心頻率fFREE
，計算出該振盪器的抖動估計量。
另外，若我們能設法找出晶片中振盪器的物理增益(KF,PHY
)並且將其物理增益(KF,PHY
)置換成目標振盪器增益(KF,SPEC
)，如此一來便可以在不更動其他參數的情況下，達到還原迴路頻寬的效果。在完成頻寬校正後，利用振盪器前的頻率控制碼估計抖動量()並與此時量測到的抖動量(Jrms
)做比對，若兩張抖動分佈相同，可驗證迴路頻寬校正的準確度。
完成頻寬校正後，若使用示波器28量測之振盪器23輸出時脈抖動雜訊分佈為(Jrms
)，其與晶片內抖動雜訊量測結果()吻合之前提有三，一為晶片內校正後的振盪器增益必須等於已知的目標振盪器增益(KF,SPEC
)，二為提出的抖動估計方法必須與示波器量測抖動方法相同。三為鎖相迴路頻寬內雜訊必須由參考雜訊決定。
要計算出抖動量，找出每個時脈的週期為不可或缺的資訊。如第8A圖所示，假設在一頻率為f，週期為T(T=1/f)的理想時脈中取八個點，表示每一個取樣點之間的時間間隔為T/8。由於相位為頻率的積分，故其相位資訊將會以2π/8等差遞增，將此相位資訊除以2π的餘數再對2π做正規化，可得第8A圖下的三角波形。觀察第8A圖的上下圖可發現，當一個周期結束時，相位除2π的餘數恰好出現斜率極性的轉變，換言之，當原本遞增的相位資訊轉為遞減時，此時的時間點可視為一個週期的結束。同理，第8B圖為一個具有相位雜訊的時脈，藉由量測相位除以2π的餘數出現斜率極性轉變的時間，可視為該週期的時間長度。取足夠大的N個週期做平均，將其N次週期的期望值作為理想的時脈週期，每一次時脈週期Tcycle,n
與理想週期()的差，定義為週期抖動(period jitter)，其數學表示式為
其中，
將其週期抖動做累加並對理想週期做正規化可統計其抖動分佈，單位為UI(unit interval)，其數學表示式為
計算抖動分佈的期望值作為估計的均方根抖動()，其數學表示為
若相位雜訊在頻域上的積分值為均方根抖動值，而實際的均方根抖動為(Jrms)。藉由提取頻率控制碼經過與迴路內相同的振盪器，並使用前述抖動量估計方法，即可對輸出時脈取樣以估計均方根抖動量()。綜上所述，本發明之具有迴路增益及頻寬校正之頻率合成器、用於鎖相迴路之迴路增益量測方法、校正方法及抖動量測方法，能免除製程、電壓與溫度變異之影響，其在不影響迴路鎖定之運作下，於振盪器輸入端注入低頻擾動(即變化碼)，使迴路濾波器輸出端產生一相應訊號，藉此得知振盪器增益。利用量取之振盪器增益資訊，可做為數位校正振盪器增益之依據，藉此達到穩定迴路頻寬的效果。另外，以往測試抖動雜訊需要昂貴之儀器設備，利用本發明之抖動量測的方法，大大減輕了量測儀器的規格與成本，其具有即時性與方便性。
上述實施例僅例示性說明本發明之原理及功效，而非用於限制本發明。任何熟習此項技術之人士均可在不違背
本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
10‧‧‧相位頻率偵測器
11‧‧‧充電泵
12、22‧‧‧迴路濾波器
13、23‧‧‧振盪器
14‧‧‧多模數除頻器
15、25‧‧‧和差調變器
21‧‧‧相位量化器
221‧‧‧加法器
24‧‧‧計數器
26‧‧‧累加器
27‧‧‧增益估計器
31‧‧‧電流式數位類比轉換器
32‧‧‧和差調變器
28‧‧‧示波器
29‧‧‧抖動估計器
第1圖係先前技術之非整數頻率合成器之架構圖；第2圖係數位式非整數頻率合成器之架構圖；第3圖係本發明之迴路增益校正頻率合成器之架構圖；第4A圖係表示本發明之迴路增益校正頻率合成器之頻率控制碼、變化碼及迴路濾波器的輸出之變化；第4B圖係表示本發明之迴路增益校正頻率合成器之多餘參考相位資訊、多餘迴授相位資訊及多餘相位差資訊之變化；第5A和5B圖係分別表示本發明之振盪器增益校正頻率合成器之增益校正前和增益校正後之示意圖；第6A和6B圖係分別表示本發明之增益校正頻率合成器之增益校正前和增益校正後之另一示意圖；第7圖係本發明之增益校正頻率合成器之抖動量測機制；以及第8A及8B圖分別為於理想時脈和具有雜訊的時脈下之本發明之抖動量測估計方法。
21‧‧‧相位量化器
22‧‧‧迴路濾波器
23‧‧‧振盪器
25‧‧‧和差調變器
221‧‧‧加法器
24‧‧‧計數器
26‧‧‧累加器
27‧‧‧增益估計器
Claims (10)
- 一種用於鎖相迴路之振盪器增益量測方法，該鎖相迴路包括由迴路濾波器、振盪器和計數器所組成之迴授相位積分路徑、由和差調變器和累加器所組成之參考相位積分路徑、以及比較該迴授相位積分路徑和該參考相位積分路徑的輸出之相位量化器，該用於鎖相迴路之振盪器增益量測方法係包括以下步驟：(1)於該振盪器的輸入端提供一變化碼；(2)依據該變化碼使該參考相位積分路徑輸出多餘參考相位資訊，並使該迴授相位積分路徑輸出多餘迴授相位資訊；以及(3)根據該多餘參考相位資訊和該多餘迴授相位資訊，獲得該振盪器之估計增益資訊。
- 如申請專利範圍第1項所述之用於鎖相迴路之振盪器增益量測方法，其中，於步驟(3)中復包括：將該多餘參考相位資訊和該多餘迴授相位資訊相減，以產生相位差資訊，並令該相位差資訊在穩態時之累積值為零，以獲得該振盪器之估計增益資訊的步驟。
- 如申請專利範圍第1項所述之用於鎖相迴路之振盪器增益量測方法，其中，該變化碼的變化速度係在該鎖相迴路的頻寬內。
- 一種用於鎖相迴路之迴路增益校正方法，該鎖相迴路包括由迴路濾波器、振盪器和計數器所組成之迴授相位積分路徑、由和差調變器和累加器所組成之參考相 位積分路徑、以及比較該迴授相位積分路徑和該參考相位積分路徑的輸出之相位量化器，該用於鎖相迴路之迴路增益校正方法係包括以下步驟：(1)於該振盪器的輸入端提供一變化碼；(2)依據該變化碼使該參考相位積分路徑輸出多餘參考相位資訊，並使該迴授相位積分路徑輸出多餘迴授相位資訊；(3)根據該多餘參考相位資訊和該多餘迴授相位資訊，獲得該振盪器之估計增益資訊；(4)根據一目標增益資訊和該估計增益資訊獲得一增益校正因子；以及(5)利用一頻率控制碼與該增益校正因子之乘積控制該振盪器之輸出頻率，以校正該振盪器的增益。
- 如申請專利範圍第4項所述之用於鎖相迴路之迴路增益校正方法，其中，該增益校正因子為該目標增益資訊和該估計增益資訊之比值。
- 如申請專利範圍第4項所述之用於鎖相迴路之迴路增益校正方法，其中，該變化碼的變化速度係在該鎖相迴路的頻寬內。
- 一種用於鎖相迴路輸出信號之抖動雜訊量測方法，該鎖相迴路包括由迴路濾波器、振盪器和計數器所組成之迴授相位積分路徑、由和差調變器和累加器所組成之參考相位積分路徑、以及比較該迴授相位積分路徑和該參考相位積分路徑的輸出之相位量化器，該用於 鎖相迴路輸出信號之抖動雜訊量測方法係包括以下步驟：(1)於校正該振盪器的增益之後，取得迴路穩定時之頻率控制碼；以及(2)根據該振盪器輸入端之頻率控制碼與一目標增益資訊之乘積、以及該頻率控制碼的中心頻率，計算出該振盪器的抖動雜訊估計量。
- 如申請專利範圍第7項所述之用於鎖相迴路之抖動雜訊量測方法，其中，步驟(1)復包括：(1-1)於該振盪器的輸入端提供一變化碼；(1-2)令該變化碼使該參考相位積分路徑輸出多餘參考相位資訊，並使該迴授相位積分路徑輸出多餘迴授相位資訊；(1-3)根據該多餘參考相位資訊和該多餘迴授相位資訊，獲得該鎖相迴路之估計增益資訊；(1-4)根據一目標增益資訊和該估計增益資訊獲得一增益校正因子；以及(1-5)利用一頻率控制碼與該增益校正因子之乘積控制該振盪器之輸出頻率，以校正該振盪器的增益。
- 如申請專利範圍第7項所述之用於鎖相迴路之抖動雜訊量測方法，其中，該鎖相迴路的頻寬係由整數除頻數、小數除頻數、該迴路濾波器的權重、該參考相位積分路徑的權重、該和差調變器的最大解析度、該振盪器的增益所決定。
- 一種具有迴路增益校正之頻率合成器，係包括：迴授相位積分路徑，包含：迴路濾波器，係輸出一頻率控制碼；振盪器，係接收一變化碼與該頻率控制碼，並產生輸出頻率；及計數器，係接收該輸出頻率並計算該輸出頻率的上升緣或下降緣，以產生多餘迴授相位資訊；參考相位積分路徑，包含：和差調變器，係用以接收一小數頻率控制碼與一相位差資訊的和；及累加器，係用以累加該和差調變器的輸出及一整數頻率控制碼之和，並依據一參考頻率輸出多餘迴授相位資訊；相位量化器，係比較該多餘迴授相位資訊及該多餘參考相位資訊，並輸出該相位差資訊至該迴授相位積分路徑及該參考相位積分路徑；以及增益估計器，係接收該多餘相位差資訊，以根據該多餘相位差資訊計算出該振盪器之估計增益資訊，並根據一目標增益資訊與該估計增益資訊計算出該增益校正因子，俾使該振盪器依據該頻率控制碼與該增益校正因子的乘積調整該輸出頻率。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11280641B2 (en) | 2018-12-07 | 2022-03-22 | Industrial Technology Research Institute | Position-encoding device and method |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103348596B (zh) * | 2011-02-04 | 2016-08-10 | 马维尔国际贸易有限公司 | 用于分数-n锁相环(pll)的参考时钟补偿 |
| DE102011004572A1 (de) * | 2011-02-23 | 2012-08-23 | Rohde & Schwarz Gmbh & Co. Kg | Verfahren und Vorrichtung zur Messung des Phasenrausch-Spektrums eines gepulsten Sinussignals |
| US9007109B2 (en) * | 2013-05-07 | 2015-04-14 | Nvidia Corporation | Automatic loop-bandwidth calibration for a digital phased-locked loop |
| US9225349B2 (en) * | 2013-08-20 | 2015-12-29 | Skyworks Solutions, Inc. | Dither-less multi-stage noise shaping fractional-N frequency synthesizer systems and methods |
| US10079019B2 (en) | 2013-11-12 | 2018-09-18 | Apple Inc. | Always-on audio control for mobile device |
| US9762250B2 (en) * | 2013-11-27 | 2017-09-12 | Silicon Laboratories Inc. | Cancellation of spurious tones within a phase-locked loop with a time-to-digital converter |
| US9521636B2 (en) * | 2014-04-22 | 2016-12-13 | Nxp Usa, Inc. | Synchronization circuitry, common public radio interface enable device, and a method of synchronizing a synchronized clock signal of a second transceiver to a clock of a first transceiver |
| US20150341158A1 (en) * | 2014-05-23 | 2015-11-26 | Mediatek Inc. | Loop gain calibration apparatus for controlling loop gain of timing recovery loop and related loop gain calibration method |
| US8942315B1 (en) * | 2014-05-29 | 2015-01-27 | Cypress Semiconductor Corporation | Systems, methods, and devices for frequency calibration of transmitters |
| KR102377555B1 (ko) * | 2014-07-29 | 2022-03-22 | 삼성전자 주식회사 | 전자 장치 및 이의 클럭 제어 방법 |
| US9461657B2 (en) | 2014-08-27 | 2016-10-04 | Qualcomm Incorporated | Foreground and background bandwidth calibration techniques for phase-locked loops |
| US9653079B2 (en) * | 2015-02-12 | 2017-05-16 | Apple Inc. | Clock switching in always-on component |
| EP3190704B1 (en) * | 2016-01-06 | 2018-08-01 | Nxp B.V. | Digital phase locked loops |
| EP3316484A1 (en) * | 2016-10-27 | 2018-05-02 | NXP USA, Inc. | Digital synthesizer, communication unit and method therefor |
| US10164649B2 (en) * | 2016-11-30 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Hybrid phase lock loop |
| US10243533B1 (en) | 2018-02-08 | 2019-03-26 | Nxp B.V. | Automatic loop gain calibration in amplification circuits |
| US11095295B2 (en) | 2018-06-26 | 2021-08-17 | Silicon Laboratories Inc. | Spur cancellation for spur measurement |
| US10680622B2 (en) | 2018-09-27 | 2020-06-09 | Silicon Laboratories Inc. | Spur canceller with multiplier-less correlator |
| US10659060B2 (en) | 2018-09-27 | 2020-05-19 | Silicon Laboratories Inc. | Spur cancellation with adaptive frequency tracking |
| US10862503B2 (en) | 2018-12-10 | 2020-12-08 | Stmicroelectronics International N.V. | Clock jitter measurement using signal-to-noise ratio degradation in a continuous time delta-sigma modulator |
| US10819353B1 (en) | 2019-10-04 | 2020-10-27 | Silicon Laboratories Inc. | Spur cancellation in a PLL system with an automatically updated target spur frequency |
| US11038521B1 (en) | 2020-02-28 | 2021-06-15 | Silicon Laboratories Inc. | Spur and quantization noise cancellation for PLLS with non-linear phase detection |
| US11316522B2 (en) | 2020-06-15 | 2022-04-26 | Silicon Laboratories Inc. | Correction for period error in a reference clock signal |
| US10979059B1 (en) * | 2020-10-26 | 2021-04-13 | Ciena Corporation | Successive approximation register analog to digital converter based phase-locked loop with programmable range |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200301043A (en) * | 2001-12-11 | 2003-06-16 | Sony Corp | Phase locked loop circuit having automatic adjustment for free-running frequency of voltage controlled oscillator |
| US7564313B2 (en) * | 2004-08-13 | 2009-07-21 | Mediatek Inc. | Phase locked loop for controlling a recording device and method thereof |
| TW200952342A (en) * | 2008-02-05 | 2009-12-16 | Sony Corp | System and method for implementing a digital phase-locked loop |
| US7733137B2 (en) * | 2007-10-16 | 2010-06-08 | International Business Machines Corporation | Design structures including multiple reference frequency fractional-N PLL (phase locked loop) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100955873B1 (ko) * | 2007-12-20 | 2010-05-04 | 한국과학기술원 | 스퍼를 감소시킨 올-디지털 피엘엘 및 이를 이용한 발진신호 발생 방법 |
| TW201126910A (en) * | 2010-01-20 | 2011-08-01 | Univ Nat Chiao Tung | Phase lock frequency synthesizer and circuit locking method thereof |
-
2012
- 2012-09-14 TW TW101133629A patent/TWI492545B/zh not_active IP Right Cessation
-
2013
- 2013-03-15 US US13/840,134 patent/US8860478B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200301043A (en) * | 2001-12-11 | 2003-06-16 | Sony Corp | Phase locked loop circuit having automatic adjustment for free-running frequency of voltage controlled oscillator |
| US7564313B2 (en) * | 2004-08-13 | 2009-07-21 | Mediatek Inc. | Phase locked loop for controlling a recording device and method thereof |
| US7733137B2 (en) * | 2007-10-16 | 2010-06-08 | International Business Machines Corporation | Design structures including multiple reference frequency fractional-N PLL (phase locked loop) |
| TW200952342A (en) * | 2008-02-05 | 2009-12-16 | Sony Corp | System and method for implementing a digital phase-locked loop |
Non-Patent Citations (1)
| Title |
|---|
| 年3月30日公開文件,Song-Yu Yang ; MediaTek Inc., Hsinchu, Taiwan ; Wei-Zen Chen ; Tai-You Lu" A 7.1 mW, 10 GHz All Digital Frequency Synthesizer With Dynamically Reconfigured Digital Loop Filter in 90 nm CMOS Technology" Solid-State Circuits 2008年11月21日公開文件, Ferriss, M.A. ; Michigan Univ., Ann Arbor, MI ; Flynn, M.P." A 14 mW Fractional-N PLL Modulator With a Digital Phase Detector and Frequency Switching Scheme" Solid-State Circuits * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11280641B2 (en) | 2018-12-07 | 2022-03-22 | Industrial Technology Research Institute | Position-encoding device and method |
Also Published As
| Publication number | Publication date |
|---|---|
| US8860478B2 (en) | 2014-10-14 |
| TW201412023A (zh) | 2014-03-16 |
| US20140077849A1 (en) | 2014-03-20 |
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