CN116707521A - 面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路*** - Google Patents
面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路*** Download PDFInfo
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Abstract
本发明公开了一种面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路***，属于高速通信领域，通过采样同步模块将8.1Gbps的输入信号同步为并行数据。之后鉴相器和多数表决器对并行数据和采样时钟进行相位比较，产生相位误差信号。相位误差信号再通过数字滤波器和数据整形器滤除高频噪声抖动，最终在相位累积器中形成相位调整信号。相位调整信号传输至相位插值模块，调整采样时钟相位，实现***闭环。本发明的***结构中，鉴相器结构简单，具有较低的功耗和面积，同时数据整形器可提高数据精度，有效抑制***震荡，增加***的鲁棒性。
Description
技术领域
本发明涉及高速通信技术领域，特别涉及一种面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路***。
背景技术
随着超高清视频显示技术对数据传输速率的要求越来越高，传统的数据接口无法满足高清面板的显示需求。因此视频电子标准协会(VESA)制定了新型嵌入式显示接口(eDP)规范，其架构包含4个主要传输通道，每个通道的传输速率高达8.1Gbps，总数据有效速率可达25.92Gbps。
尽管eDP显示接口规范提高了数据的传输速率，但是在高频数据传输场景中，信号上升沿时间缩短、幅值降低，导致信号高频效应占据主导地位。因此，需要采用Serdes高速链路设计技术来解决高速eDP接口面临的信号完整性挑战。在长距离传输场景中，为了进一步减少信道串扰、PVT等环境噪声对时钟信号和数据信号的共同影响，高速链路主要采用串行非同步架构。
串行非同步架构相比于并行同步架构，其具有不需要考虑并行数据之间的同步性，和复杂度低的优点。但是，串行非同步架构只有单条数据通道，没有独立的时钟通道，在传输时，数据信号和时钟信号一起发送。由于缺少了数据对应的时钟信息，因此接收端需要时钟数据恢复电路(CDR)从接收到的信号中恢复时钟并重建原始数据流。
由于所面向的eDP协议是针对内附电池的显示环境而设计的，因此相较于其它类型接口功耗更低，这对CDR提出了低功耗的设计要求。同时，协议标准要求了更高的噪声容限和频差容限，在上述诸多技术挑战下，需结合协议标准，重新设计电路***，来解决上述问题。
发明内容
本发明提供一种面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路***，适用于eDP 1.5版本协议的各项指标要求。该***电路中具有面积小、功耗低的鉴相器，更适配于低功耗的eDP协议接口。同时，***中的数据整形器可提升数据精度，快速抑制***震荡，增加***的鲁棒性，缩短***锁定时间。
本发明实施例提供一种面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路***，包括：采样同步模块，所述采样同步模块的输入端与输入串行信号相连，用于将8.1Gbps的输入信号同步为并行数据；
鉴相器，所述鉴相器的输入端与所述采样同步模块的输出端相连，用于根据所述并行数据来判决采样时钟和数据位之间的相位关系，并根据相位关系输出调整采样时钟相位的多个超前和滞后信号；
多数表决器，所述多数表决器的输入端与所述鉴相器的输出端相连，用于对所述鉴相器产生的多个超前和滞后信号样本进行判决，输出相位误差信号；
数字滤波器，所述数字滤波器的输入端与所述多数表决器的输出端相连，用于对所述多数表决器输出的相位误差信号进行比例和积分运算，通过比例路径数据和积分路径数据最终相加得到所述数字滤波器的输出数据；
数据整形器，所述数据整形器的输入端与所述数字滤波器的输出端相连，用于压缩所述数字滤波器的输出数据，减小输出数据数值的跳变幅度，将幅值信息转换为占空比信息，通过高通滤波器整形量化噪声，滤除低频部分；
相位累积器，所述相位累积器的输入端与所述数据整形器的输出端相连，输出端与相位插值模块的输入端相连，用于根据数据整形器的输出数据，记录相位调整后的信息，并根据所述相位插值模块的精度，输出相应数据位宽的相位调整信号；
所述相位插值模块，所述相位插值模块的输出端与所述采样同步模块的另一输入端相连，用于根据所述相位调整信号，调整所述采样同步模块采样时钟的相位；
校验模块，所述校验模块的输入端与所述采样同步模块的另一个输出端相连，输出端输出检验信号和输出数据，用于对所述采样同步模块输出数据的校验，确定***是否自适应收敛，并根据所述检验信号验证误码率指标。
可选地，在本发明的一个实施例中，所述采样同步模块进一步用于采用1/2速率的过采样方案，使用两个边沿采样时钟和两个数据采样时钟，分别采集同步边沿位信息和数据位信息。
可选地，在本发明的一个实施例中，所述鉴相器根据所述并行数据来判决采样时钟和数据位之间的相位关系的判决公式为：
其中，E0为第一个边沿采样时钟采集的信息，E1为第二个边沿采样时钟采集的信息，D0为第一个数据采样时钟采集的信息，表示异或运算，所述鉴相器对相邻的一组数据位信息和边沿位信息进行逻辑运算，输出采样时钟相位的“超前”和“滞后”信息。
可选地，在本发明的一个实施例中，所述多数表决器的判决计算公式为：
其中，upi表示第i位数据鉴相为超前信号，dni表示第i位数据鉴相为滞后信号，upsig表示k组数据中超前信号数量多于滞后信号数量，dnsig表示k组数据中滞后信号数量多于超前信号数量，up_dn为多数表决器输出值，多数表决器第一阶段将分别统计k个超前和滞后信号的数量，第二阶段对两个信号的数量作比较，若k组数据中超前信号数量多于滞后信号数量时，所述多数表决器输出一个超前信号，反之，则输出一个滞后信号，在超前信号数量多于滞后信号数量相等时，多数表决器输出无动作信号，代表不做任何相位调整。
可选地，在本发明的一个实施例中，所述数字滤波器进一步用于，所述多数表决器的输出数据分别经过比例路径和积分路径进行运算，比例路径将数据进行带符号位左移，实现2的幂次放大；积分路径将数据在每个时钟周期进行求和，并对求和数据进行带符号位右移，实现2的幂次缩小，比例路径数据和积分路径数据进行带符号数的相加运算，得到所述数字滤波器的输出数据。
可选地，在本发明的一个实施例中，所述相位插值模块提供四相采样时钟，采样时钟周期为串行数据周期的二分之一，且四相采样时钟之间各相差固定的Π/2相位。
可选地，在本发明的一个实施例中，所述校验模块进一步用于，任取输入端的连续32位串行数据，经过32个时钟后依次填充至0-31位寄存器中，当前检验电路1+X28+X31产生后续正确的数据，再将生成的数据与采样数据作异或处理，观察异或结果，确定当前采样数据是否正确，X为表示移位寄存器的第n位。
本发明实施例的面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路***，具有以下有益效果：
1.鉴相器具有更低的功耗和面积。
2.引入数据整形器，以改变数字滤波器输出数据结构，压缩幅值，提高了数字滤波器输出数据的精度。
3.在电路实现阶段，针对***环路延迟大的问题优化了设计方法，以提高CDR的频差容限。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为根据本发明实施例提供的一种面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路***结构示意图；
图2为根据本发明实施例提供的一种面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路***的硬件结构框图；
图3为根据本发明实施例提供的一种面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路***的执行过程示意图；
图4为根据本发明实施例采样同步模块的四相采样时钟示意图；
图5为根据本发明实施例数据整形器的等效电路图；
图6为根据本发明实施例相位累积器的工作流程图；
图7为根据本发明实施例相位插值器生成四相采样时钟的示意图；
图8为根据本发明实施例本发明的噪声容限性能测试图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
图1为根据本发明实施例提供的一种面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路***结构示意图。
如图1所示，面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路***包括：过采样同步模块100、鉴相器200、多数表决器300、数字滤波器400、数据整形器500、相位累积器600、相位插值模块700和校验模块800。
采样同步模块100的输入端与输入串行信号相连，用于将8.1Gbps的输入信号同步为并行数据；
鉴相器200的输入端与采样同步模块100的输出端相连，用于根据并行数据来判决采样时钟和数据位之间的相位关系，并根据相位关系输出调整采样时钟相位的多个超前和滞后信号；
多数表决器300的输入端与鉴相器200的输出端相连，用于对鉴相器产生的多个超前和滞后信号样本进行判决，输出相位误差信号；
数字滤波器400的输入端与多数表决器300的输出端相连，用于对多数表决器输出的相位误差信号进行比例和积分运算，通过比例路径数据和积分路径数据最终相加得到数字滤波器的输出数据；
数据整形器500的输入端与数字滤波器400的输出端相连，用于压缩数字滤波器的输出数据，减小输出数据数值的跳变幅度，将幅值信息转换为占空比信息，通过高通滤波器整形量化噪声，滤除低频部分；
相位累积器600的输入端与数据整形器500的输出端相连，输出端与相位插值模块700的输入端相连，用于根据数据整形器的输出数据，记录相位调整后的信息，并根据相位插值模块的精度，输出相应数据位宽的相位调整信号；
相位插值模块700的输出端与采样同步模块100的另一输入端相连，用于根据相位调整信号，调整采样同步模块采样时钟的相位；
校验模块800的输入端与采样同步模块100的另一个输出端相连，输出端输出检验信号和输出数据，用于对采样同步模块100输出数据的校验，确定***是否自适应收敛，并根据检验信号验证误码率指标。
基于上述模块，通过采样同步模块将速率为8.1Gbps的输入信号同步为并行数据；鉴相器根据并行数据来判决采样时钟和数据位之间的相位关系，并根据相位关系输出调整采样时钟相位的“超前”和“滞后”信号；多数表决器结合鉴相器产生的多个“超前”和“滞后”信号样本，输出置信度较大的结果；数字滤波器对多数表决器的输出进行比例和积分运算，比例路径数据和积分路径数据最终相加得到数字滤波器的输出数据；数据整形器压缩数字滤波器输出的数据，减小其数值的跳变幅度，将幅值信息转换为占空比信息，同时通过高通滤波器整形量化噪声，滤除低频部分；相位累积器不断累积数据整形器的输出数据，记录相位调整之后的信息，并根据相位插值模块的精度，输出相应数据位宽的相位调整信号；相位差值模块根据相位调整信号，调整采样时钟的相位，跟踪接收端数据的变化，最终实现对接收端数据的正确采集。校验模块完成采样同步模块所输出数据的校验，以表明当前***是否自适应收敛，处于稳定工作的状态。同时根据校验模块的输出信号，可验证误码率指标。
在本发明的实施例中，采样同步模块100采用1/2速率的过采样方案，使用两个边沿采样时钟和两个数据采样时钟，来分别采集同步边沿位信息和数据位信息。
在本发明的实施例中，鉴相器根据并行数据来判决采样时钟和数据位之间的相位关系的判决公式为：
其中，E0为第一个边沿采样时钟采集的信息，E1为第二个边沿采样时钟采集的信息，D0为第一个数据采样时钟采集的信息，表示异或运算，鉴相器对相邻的一组数据位信息和边沿位信息进行逻辑运算，输出采样时钟相位的“超前”和“滞后”信息。
在本发明的实施例中，多数表决器的判决计算公式为：
其中，upi表示第i位数据鉴相为超前信号，dni表示第i位数据鉴相为滞后信号，upsig表示k组数据中超前信号数量多于滞后信号数量，dnsig表示k组数据中滞后信号数量多于超前信号数量，up_dn为多数表决器输出值，多数表决器第一阶段将分别统计k个超前和滞后信号的数量，第二阶段对两个信号的数量作比较，若k组数据中超前信号数量多于滞后信号数量时，多数表决器输出一个超前信号，反之，则输出一个滞后信号，在超前信号数量多于滞后信号数量相等时，多数表决器输出无动作信号，代表不做任何相位调整。
在本发明的实施例中，如图2所示，数字滤波器400进一步用于，多数表决器的输出数据分别经过比例路径和积分路径进行运算，比例路径将数据进行带符号位左移，实现2的幂次放大；积分路径将数据在每个时钟周期进行求和，并对求和数据进行带符号位右移，实现2的幂次缩小，比例路径数据和积分路径数据进行带符号数的相加运算，得到数字滤波器的输出数据。
数字滤波器400的具体计算过程为：输入为m位的X信号和反馈的m位信号相加得到m+1位的量化器输入信号V，取其最高有效位(MSB)即可完成1位量化过程。剩余的m位信号，代表了量化误差信号的负值，存储在位宽为m的寄存器中，在下一个时钟周期与m位的输入信号X相加。数字滤波器改变数字滤波器输出数据结构，压缩幅值。在不丢失数据信息的前提下，减小了相位调整信号的振幅，提高了数字数字滤波器输出数据的精度。
在本发明的实施例中，相位插值模块700提供四相采样时钟，采样时钟周期为串行数据周期的二分之一，且四相采样时钟之间各相差固定的Π/2相位。
在本发明的实施例中，校验模块800进一步用于，任取输入端的连续32位串行数据，经过32个时钟后依次填充至0-31位寄存器中，当前检验电路1+X28+X31产生后续正确的数据，再将生成的数据与采样数据作异或处理，观察异或结果，确定当前采样数据是否正确，X表示移位寄存器的第n位。
具体而言，由1+X28+X31码型的PRBS信号生成原理可知，输出的数据取决于第28位与第31位的异或结果，同时由于PRBS生成电路为一循环结构，第28位与第31位的异或结果还作为第0位寄存器的输入，所以后续数据流的产生取决于0-31位寄存器内部所存的数据。因此校验电路的原理显而易见，即只要在生成的循环数据中，任取逻辑上正确产生的连续32位数据，经过32个时钟后依次填充至0-31位寄存器中，当前电路即可产生后续正确的数据。此时再将生成的数据与采样数据作异或处理，观察异或结果，即可得知当前采样数据是否正确。
本发明在电路实现阶段，对关键路径进行分析，由于数字滤波器、数据整形器和相位累积器三部分，每一部分均含有一个求和电路，因此在求和电路中会出现寄存器打拍寄存数据的结构，即从数字滤波器的寄存器出发至相位累计电路寄存器的路径，称为关键路径。对关键路径的建立时间和保持时间进行时序分析，在综合考虑算法性能和时序的合理性之后，将数据整形器的求和逻辑放置为反馈支路上，以获得最大限度地指标提升。
本发明方法的工作原理如下：采样同步模块通过四相采样时钟，采集8.1Gbps的串行数据，分为数据位信息和边沿位信息两类，并分别同步为并行数据。鉴相器通过对数据位信息和边沿位信息进行逻辑运算，生成相位误差信号“超前”和“滞后”。多数表决器对并行的相位误差信号压缩，选择置信度最高结果输出。之后，数字滤波器和数据整形器对多数表决器的输出数据进行低通滤波，并整形滤除高频噪声，同时实现对频差的学习和积累。最终在相位累积器中形成相位调整信号，并传输至相位插值模块，调整采样时钟相位，实现***闭环。该电路***具备自适应调整功能，在***启动初期，即使采样时钟的相位未处于理想时刻，但是在电路***的自适应调整下，***逐渐收敛，趋于稳定，采样时钟的相位逐渐趋向于信号眼图睁开最大的地方，即信号误码率最低的地方。
将上述时钟数据恢复关键电路***应用于8.1Gbps eDP高速显示接口，算法流程如图3所示，包括如下步骤：
(1)采样同步模块使用四相且各相差固定的Π/2相位的采样时钟，来采样输入的8.1Gbps串行数据，如图4所示。一个周期内，可采样两个数据位信息和两个边沿位信息。但是为了降低核心电路的工作频率，再次将数据同步整形，分别同步为9位的边沿位信息和8位的数据位信息。边沿位信息比数据位信息多一位，其意义为可通过异或逻辑得到相邻bit之间是否存在跳变沿出现，只有在存在跳变沿信息的情况下时，才进行相位信息的判断。
(2)鉴相器对9位的边沿位信息和8位的数据位信息进行逻辑运算，每两位数据之间的判决关系如式(1)所示。
分别得到两组8位宽的表示相位“超前”和“滞后”的信息，每一bit位代表当前bit与采样时钟相位之间的关系。
(3)此时，多数表决器也被设计为8位宽，将分别统计两组8位宽的“超前”和“滞后”信息的数量，再经过比较器之后，输出数量最大的信息，该信息代表最终的相位误差关系。
(4)数字滤波器接收到多数表决器输出的信号后，经过比例路径和积分路径处理，其中比例路径通过带符号左移操作扩增数据8倍，积分路径通过带符号右移操作缩减数据32倍。带符号的移位操作分为两种情况：在对正数进行运算时可直接进行移位，而对负数进行运算时，需先进行位扩展，之后取补码再进行移位操作，最后对移位后的数据再次取补码，得到运算之后的负数。积分路径在每个时钟周期累积一次运算之后的数据，并保存在寄存器堆中，可持续提供频差分量，来推动相位调整。比例路径和积分路径的数据相加可得数字滤波器最终的输出结果。
(5)数据整形器的阈值被设计为1/16，在电路设计层面，数据整形器的位宽为4位，因此，只需截取数字滤波器最终的输出结果中高于4位的数据作为输出结果，而余下的低4位则继续参与数据整形器中累加电路的运算，如图5所示。X[n]为数据整形器的输入数据，Y[n]为输出数据，m则在本发明中为4。
(6)相位累积器根据相位插值模块的精度，被设计为1/64，因此相位累积器的输出数据范围为0-63，针对相位调整信息的正负值情况，相位累积器的工作流程如图6所示，当存在频差时，相位调整信息会持续向一个方向调整，若相位调整信息为正值时，相位累积器的输出值从0递增至最大值64时，更新为0。若相位调整信息为负值时，相位累积器的输出值从63递减至最小值0时，更新为63。
(7)当发送端和接收端存在正向频差时，相位累积器的输出规律性地从0递增至最大值63时，clk_out与ref_clk的正相偏移达到最大值1UI(123ps)，此时clk_out时钟切换为ref_clk反相，如图6所示。当发送端和接收端存在负向频差时，相位累积器的输出规律性地从63递减至最小值0时，clk_out与ref_clk的负相偏移达到最大值为1UI(123ps)，clk_out时钟切换为ref_clk反相，四相采样时钟则以clk_out为基准时钟生成。
基于上述算法流程，本发明电路形成负反馈***，***启动之后可实现自适应调整，以跟踪频差和噪声。
为了验证本发明提供方案的实际效果，对本发明***分别进行理论分析和电路仿真实验，得到如图8所示噪声容限(JTOL)数据。图8中最上面的折线为电路仿真数据，中间的曲线为理论分析结果，最下面的虚线为8.1Gbps eDP协议标准，电路仿真数据与理论分析结果相近，代表本设计的合理性，且均高于协议标准，代表本设计的有效性。
同时本发明与近年来的两篇文献对比，在噪声容限和频差指标方面具有一定优势。文献《A2.68mW/Gbps,1.62-8.1Gb/s Receiver for Embedded DisplayPortVersion1.4b to Support14dB Channel Loss》基于10nm工艺的流片后实测，噪声容限为0.45UIpp@10MHz，频差为1500ppm。文献《一种环路带宽自适应调整的时钟数据恢复电路》基于55nm工艺的仿真测试，噪声容限为0.55UIpp@10MHz。本发明基于40nm工艺的仿真测试，0.74UIpp@10MHz，频差为1800ppm。具体如下表所示。
综上，本发明提供的一种面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路的设计方法及其***，相较于现有技术，有较为明显的优势。
本发明实施例的面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路***，通过采样同步模块将8.1Gbps的输入信号同步为并行数据。之后鉴相器和多数表决器对并行数据和采样时钟进行相位比较，产生相位误差信号。相位误差信号再通过数字滤波器和数据整形器滤除高频噪声抖动，最终在相位累积器中形成相位调整信号。相位调整信号传输至相位插值模块，调整采样时钟相位，实现***闭环。本发明的***结构中，鉴相器结构简单，具有较低的功耗和面积，同时数据整形器可提高数据精度，有效抑制***震荡，增加***的鲁棒性。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或N个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“N个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
Claims (7)
1.一种面向8.1Gbps eDP高速显示接口接收端时钟数据恢复关键电路***，其特征在于，包括：
采样同步模块，所述采样同步模块的输入端与输入串行信号相连，用于将8.1Gbps的输入信号同步为并行数据；
鉴相器，所述鉴相器的输入端与所述采样同步模块的输出端相连，用于根据所述并行数据来判决采样时钟和数据位之间的相位关系，并根据相位关系输出调整采样时钟相位的多个超前和滞后信号；
多数表决器，所述多数表决器的输入端与所述鉴相器的输出端相连，用于对所述鉴相器产生的多个超前和滞后信号样本进行判决，输出相位误差信号；
数字滤波器，所述数字滤波器的输入端与所述多数表决器的输出端相连，用于对所述多数表决器输出的相位误差信号进行比例和积分运算，通过比例路径数据和积分路径数据最终相加得到所述数字滤波器的输出数据；
数据整形器，所述数据整形器的输入端与所述数字滤波器的输出端相连，用于压缩所述数字滤波器的输出数据，减小输出数据数值的跳变幅度，将幅值信息转换为占空比信息，通过高通滤波器整形量化噪声，滤除低频部分；
相位累积器，所述相位累积器的输入端与所述数据整形器的输出端相连，输出端与相位插值模块的输入端相连，用于根据数据整形器的输出数据，记录相位调整后的信息，并根据所述相位插值模块的精度，输出相应数据位宽的相位调整信号；
所述相位插值模块，所述相位插值模块的输出端与所述采样同步模块的另一输入端相连，用于根据所述相位调整信号，调整所述采样同步模块采样时钟的相位；
校验模块，所述校验模块的输入端与所述采样同步模块的另一个输出端相连，输出端输出检验信号和输出数据，用于对所述采样同步模块输出数据的校验，确定***是否自适应收敛，并根据所述检验信号验证误码率指标。
2.根据权利要求1所述的***，其特征在于，所述采样同步模块进一步用于采用1/2速率的过采样方案，使用两个边沿采样时钟和两个数据采样时钟，分别采集同步边沿位信息和数据位信息。
3.根据权利要求1所述的***，其特征在于，所述鉴相器根据所述并行数据来判决采样时钟和数据位之间的相位关系的判决公式为：
其中，E0为第一个边沿采样时钟采集的信息，E1为第二个边沿采样时钟采集的信息，D0为第一个数据采样时钟采集的信息，表示异或运算，所述鉴相器对相邻的一组数据位信息和边沿位信息进行逻辑运算，输出采样时钟相位的“超前”和“滞后”信息。
4.根据权利要求1所述的***，其特征在于，所述多数表决器的判决计算公式为：
其中，upi表示第i位数据鉴相为超前信号，dni表示第i位数据鉴相为滞后信号，upsig表示k组数据中超前信号数量多于滞后信号数量，dnsig表示k组数据中滞后信号数量多于超前信号数量，up_dn为多数表决器输出值，多数表决器第一阶段将分别统计k个超前和滞后信号的数量，第二阶段对两个信号的数量作比较，若k组数据中超前信号数量多于滞后信号数量时，所述多数表决器输出一个超前信号，反之，则输出一个滞后信号，在超前信号数量多于滞后信号数量相等时，多数表决器输出无动作信号，代表不做任何相位调整。
5.根据权利要求1所述的***，其特征在于，所述数字滤波器进一步用于，所述多数表决器的输出数据分别经过比例路径和积分路径进行运算，比例路径将数据进行带符号位左移，实现2的幂次放大；积分路径将数据在每个时钟周期进行求和，并对求和数据进行带符号位右移，实现2的幂次缩小，比例路径数据和积分路径数据进行带符号数的相加运算，得到所述数字滤波器的输出数据。
6.根据权利要求1所述的***，其特征在于，所述相位插值模块提供四相采样时钟，采样时钟周期为串行数据周期的二分之一，且四相采样时钟之间各相差固定的Π/2相位。
7.根据权利要求1所述的***，其特征在于，所述校验模块进一步用于，任取输入端的连续32位串行数据，经过32个时钟后依次填充至0-31位寄存器中，当前检验电路1+X28+X31产生后续正确的数据，再将生成的数据与采样数据作异或处理，观察异或结果，确定当前采样数据是否正确，其中，X表示移位寄存器的第n位。
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