TW200929253A - Stable voltage generating circuit for a delay locked loop and semiconductor memory device including the same and method of generating a stable voltage for a delay locked loop - Google Patents

Stable voltage generating circuit for a delay locked loop and semiconductor memory device including the same and method of generating a stable voltage for a delay locked loop Download PDF

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Byung-Deuk Jeon
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Description

200929253 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶元件，特別是關於 一種延遲鎖閂迴路之電壓產生電路，係產生一延遲鎖 . 閂迴路之内部電壓，與一包含該電路之半導體記憶元 件，及產生一延遲鎖閂迴路之電壓之方法。 【先前技術】 ❹
通常，一同步式半導體記憶元件係與一時脈信號 同步以輸出或輸入資料。此一同步式半導體記憶元件 係l 3此產生一與該時脈信號同步之内部時脈信 號之内部時賣產生電路。 所述内部時脈產生電路可以各種方式實行。尤 其，一延遲鎖問迴路（DLL)可被用來作為内部時脈產 生電路，可精確控制内部時脈信號之延遲量。 將穩定之電源供予該延遲鎖閂迴路以進行精準 之延遲和閂鎖操作。因此，係將-單獨之電壓產生電 見半導體記憶μ，該電壓產生電路係產 該電、之内部電廢。兹將參照第1圖說明 電壓電1路圖二：’广:見半導體記憶元件包含-VDLL和一接收内邱生延遲閃鎖迴路之内部電壓 作為—操作電廢之延 该延遲鎖閂迴路12係延遲和閂鎖一 200929253 時脈信號CLK，以輸出該信號作為一内部時脈信號 DLLCLK。 具體而言，電壓產生電路10係產生内部電壓 • VDLL，並且比較參考電壓VREFI和該内部電壓 - VDLL，以不斷維持該内部電壓VDLL之位準。 換言之，由一參考電壓產生器（圖中未顯示）所供 應之參考電壓VREFI被輸入至電壓產生電路10,該 參考電壓包含標的内部電壓VDLL之一半位準。一節 II 點ND1由於N型金氧半（NMOS)電晶體Nl、N2之分 配，維持在内部電壓VDLL之一半位準。 當節點ND1之電位，由於内部電壓VDLL位準降 低而低於内部電壓VDDL之位準，一節點ND2由於一 操作放大器AMP 1之操作而變為低位準。當節點ND2 位於一低位準，該p型金氧半（PMOS)電晶體pi被開啟 以提升内部電壓VDLL之位準。 當内部電壓VDLL之位準提升到一特定值之上， ❹ 節點ND1之電位係高於内部電壓VDLL之位準，以至 節點ND2經由操作放大器AMP 1之操作而變成一高 • 位準。據此，P型金氧半（PMOS)電晶體P1被關掉以降 低内部電壓VDLL之位準。 根據上述方法’電壓產生電路10供應並且維持 該延遲鎖閂迴路12所需之標的内部電壓VDLL。延 遲鎖閂迴路12由於接收内部電壓VDLL而被開啟，以 200929253 延遲和閂鎖時脈信號CLK。 然而’在一包含上述電壓產生電路10之習見 半導體記憶元件，可能發生内部電壓之位準在 特別狀況突然降低之情;兄。 . 舉例而言，如第2圖所示，一時脈致能信號cke 在一功率下降模式PDEN開始時下降為低位準，使功 率消耗變為最小。 ¥時脈致能彳§號CKE在一段預定時間之後上升 ❿ 至一高位準’即從一功率下降模式PDEX跳出。在跳 出功率下降模式PDEX時，發生一延遲閂鎖迴路之内 部電壓VDLL比標的位準降低更多之現象。 換言之，由於進入功率下降模式PDEN之後該延 遲閂鎖迴路並未運作，因此出現一内部電壓VDDL之 位準暫時降低之現象，例如第2圖之虛線圓圈部分 20，不過該延遲閂鎖迴路在跳出功率下降模式pdex 時突然運作。 φ 尤其，由於該延遲鎖閂迴路在跳出功率下降模式 PDEX之後立即被開啟’當跳出功率下降模式pdex " 之後立即進行一讀取操作，内部電壓VDL3L之位準會 突然骤減，因此輸出内部時脈CLLCLK可能比一般延 遲更多。 在此情況下，一與内部時脈DLLCLK同步操作之 資料路徑受到延遲，以至資料比一般更晚輸出，因此 200929253 造成不能滿足資料輸出存取時間r tAC」之問題。 【發明内容】 • 本發明係提供一種用於一延遲鎖閂迴路之電壓 產生電路’能防止由於突然操作延遲鎖閂迴路而造成 之延遲鎖閂迴路之内部電壓位準之不穩定。 • 本發明係提供一種半導體記憶元件，能防止由於 . 突然操作延遲鎖閂迴路而造成之延遲鎖閂迴路之内 ® 部電壓位準之不穩定。 本發明係提供一種用於一延遲鎖閂迴路之電壓 產生方法，能防止由於突然操作延遲鎖閂迴路而造成 之延遲鎖閂迴路之内部電壓位準之不穩定。 根據本發明之一具體實施例，提供一種用於一 延遲㈣迴路之電麗產生電路，包括··-第-债測 器，係比較代表一用於延遲鎖閂迴路之内部電壓之 ❾ 反饋電壓和一春者番·厭 W .. v 夢亏電壓，並且輸出比較結果作為一第 _偵測信號；-第二偵測器，係偵測功率下降模式之 4出寺間並且在功率下降模式之跳出時間之後供應 具有:預定之致能區間寬之第二偵測信號；及一職 駆動益，在第一该測信號和第二偵測信號當中至少一 者被致能時驅動和輸出内部電壓。 在上述配置中，較佳情況下，第二侧器偵測功 200929253 率下降換式之跳出時間作為一時脈致能信號，尤其， 第一债測器係供應第二偵測信號，在功率下降模式之 跳出時間之後使延遲鎖閂迴路之一致能時序致能，以 回應時脈致能信號。 Ο
車又佳情況下’第二偵測器包括一第一延遲單元， 將該時脈致能信號由功率下降模式之跳出時間延遲 至延遲鎖閂迴路被致能之第一時序；一第二延遲單 元，將第一延遲單元之輸出延遲到第二時序；及一邏 輯算數單元，係有邏輯地組合第一延遲單元之輸出和 第二延遲單元之輸出，並且冑出在第一時序被致能之 第二偵測信號，其中第二偵測信Ε之致能區間心第 一時序和第二時序之間之間隔。 較佳情況下，第一和第二延遲單元當中至少一者 經由外部控制來控制延遲量。尤其，較佳情況下，第 和第二延遲單元當中至少一者會依據—熔絲式 或一測試信號狀態來控制延遲量。 、 較佳情況下，該電壓驅動器包括一組合單元^ 對第一偵測信號和第二傾測信號實施一邏^ n 係 或）運算，及一驅動器，係依據該組合單元之輪 態’選擇性地驅動和輸出内部電壓。 出狀 在此配置’較佳情況下，該驅動 τ刀換元 200929253 組:單元之輸出狀態選擇性地供應-電源 =至-輸出内部電壓之輸出端;及一分壓器，係分 割内部電壓以供應被分判 刀口J之内部電壓作為反饋電壓。 較佳情況下，該切換元杜私—1 .件係包括-金氧半(M0S) 哥日日體’具有一供予該纟且人罝 ，，〇早兀之輸出之閘極以傳送 電源電壓至該輸出端。 較佳情況下’該分壓㈣包括數個依序連接在該 輸出端和-接地電壓終端之間之金氧半（m〇s)電晶 體二極體。
根據本發明之另一具體實施例，係提供一種半導 體記憶元件，包括：-電壓產生電路，係產生一用於 -延遲鎖閃迴路之内部電壓，將目前輸出之内部電壓 和—參考電壓予以比較，以維持内部電壓之位準，並 且在功率下降模式之跳出時間之後於一預定間隔依 據比較結果單獨維持内部電壓之位準；及一延遲鎖閃 迴路’係接收間隔電壓以延遲和閂鎖一時脈信號。 在此配置，較佳情況下，該電壓產生電路在功率 下降模式之跳出時間之後於預定間隔驅動内部電 壓’根據被致能之延遲鎖閂迴路對降低之内部電壓位 準予以補償。 較佳情況下，該電壓產生電路係包括一偵測電 200929253 路比較代表内部電壓之一及德 ^ 反饋電壓和參老電壓，偵 伯⑴从田、 出時間，並且連結該比較結果和 4貞測、果以將其輸出作氣 / Μ Α 出作為一驅動信號；及一驅動器， 係因應驅動信號而驅動 、 勒内。P電壓’以維持該内部電壓 之位準。
較佳情況下，該偵測電路包括一第一摘測器，係 比較代表該内部電星之反饋電壓和參考電壓，並且輸 出比較結果作為一第一俄測信號；一第二债測器，係 摘測功率下降模式之跳出時間，在功率下降模式之跳 出時間之後供應一具有一預定寬之致能區間之第二 偵測信號；及一組合單元，係連接第一偵測信號和第 二偵測信號’並且在第一偵測信號和第二偵測信號當 中至少一者被致能時，致能及輸出驅動信號。 在此配置，較佳情況下，第二偵測器係偵測功 率下降模式之跳出時間作為一時脈致能信號狀態，尤 其，較佳情況下，第二偵測器係供應第二偵測信號， 在功率下降模式之跳出時間之後使延遲鎖閂迴路之 一致能時序致能，以回應時脈致能信號。 較佳情況下，第二偵測器包括一第一延遲單元， 係將時脈致能信號由功率下降模式之跳出時間延遲 至一延遲鎖閂迴路被致能之第一時序；一第二延遲單
❹ 200929253 兀’將第-延遲單元之輸出延遲到第 輯算數單it，係邏輯地组合第’私及-邏 二延遲單元之輸出，並且輸出在；==出和第 ^信號’其中第二偵測信號之致能區間 序和第二時序之間之間隔。 時 較佳情況下’第一和第二延遲單元當中至少— 由一外部控制來控制延遲量。尤其，較佳情況 :切::和第二延遲單元當中至少一者，依據一炼絲 式刀換或一測試信號狀態來控制延遲量。 對=佳^下，該組合單元包括-N0R(反或）閉， 」、制^和第二㈣信號實施—邏輯n〇r 异’並且將其輸出作為驅動信號。 較佳情況下，該電壓驅動器包括一切換元件，係 依據驅動信號之狀態選擇性地供應一電源電壓至一 輸出内部電壓之輸出端；及一分壓器，係分割内部電 壓以供應被分割之内部電壓作為反饋電壓。 較佳情況下，該切換元件包括一金氧半（M〇s) 電晶體，係具有一備有驅動信號之閘極，以傳送該電 源電壓至輸出端。 較佳情況下’該分壓器包括數個依序連接在該 輸出端和一接地電壓終端之間之金氧半（MOS)電晶 13 200929253
根據本發明之s a ^ 趙化… 實例’係提供-種半導 锻口已隱元件，白知· _ . 匕括·一電壓產生電路，係產生一用於 一延遲鎖閂迴路之内部 、 I电&比較目刖輸出之内部 °一參考電壓，以維持内部電壓之位準，並且依 =時脈致能信號之狀態，於一預定間隔依據比較結 果单獨維持内部電屋之位準；及一延遲鎖問迴路，係 ❹ 接收間隔電屋以延遲和問鎖-時脈信號。 在上述配置，較佳情況下，該電愿產生電路在該 時脈致能信號之上升緣時序之後於預定間隔驅動該 内部電Μ，根據被致能之延遲㈣迴路對下降之内部 電壓位準加以補償。
較佳情況下，該電壓產生電路包括一第一偵測 器，係比較一代表内部電壓之反饋電壓和該參考電 壓，並且輸出比較結果作為一第一偵測信號；一第二 偵測器，係偵測時脈致能信號，並且在該時脈致能信 號之上升緣時間之後供應一具有一預定之致能區間 寬之第二偵測信號；及一電壓驅動器，在第一偵測信 號和第二偵測信號當中至少一者被致能時，驅動和輸 出内部電壓。 較佳情況下’第二偵測器包括一第一延遲單元， 200929253 係將時脈致能信號延遲到延遲鎖閃迴路被致能之 一第二延遲單元，將第一延遲單元之輸出延 7第m邏輯算數單元，係有邏輯地聯社 第-延遲單元之輸出和第二延遲單元之輸出，並且輪 出在第-時序被致能之第二制信號，其中第二偵測 信號之致能區間寬即第一時序和第二時序兩 隔0 +較佳情況下，該電壓驅動器包括—組合單元，係 =第一偵測信號和第二摘測信號實施一邏輯n〇r運 算，及ϋ動益，係依據該組合單元之輸出狀態選擇 性地驅動和輸出内部電壓。 根據本發明之另一具體實施例，提供一種用於一 延遲鎖閂迴路之電壓產生方法，包括：一第一偵測步 驟，係比較代表用於該延遲鎖閂迴路之内部電壓之 反饋電壓和一參考電壓，並且輸出比較結果作為一第 偵測彳S號，一第二偵測步驟，係偵測功率下降模式 之一跳出時間，並且在該功率下降模式之跳出時間之 後供應一具有一預定之致能區間寬之第二偵測信 號；及一電壓產步驟，係產生内部電壓及供應所產生 之内部電壓至延遲鎖閂迴路，並且在第一偵測信號和 第二偵測信號當中至少一者被致能時驅動内部電壓。 15 ❹ ❿ 200929253 在上述方法，谓測跳屮拉q 访m… 出時間之步驟最好能判斷該 功率下降权式之跳出時間， 離為寺脈致能信號狀 尤其’杈佳情況下，谓測跳出時間之步驟係使用 時脈致能信號，供應具有— 、 ^ 預疋之致能區間寬之第二 4貞測信號，在功率下降禮斗._ 、” 旱下降楔式之跳出時間後從延遲鎖問 週路之-致能時序使該第二谓測信號致能。 下較：情況下，，貞測跳出時間之步驟包括:從功率 遲銷η捆玫& 吁脈致靶k嬈延遲到該延 f鎖閃迴路被致能之第—時序； 致能信號延遲到-第-時岸.芬^ 1 到第-k序之時脈致能信號 = 脈致能信號，以輸出具有一致，=第-時序之時 观成為第-時序和第二時序之間隔。 【實施方式】 兹將參考附加圖示詳细 體實施例。 圃丁七以明本發明之各較佳具 路=明係提供-種延遲鎖閃迴路之電壓產生册 鎖問迴==—延遲_迴路時’㈣驅動該延遲 電路之半…：之内部電塵，提供-包含該 電墨產生方/件’及一種用於延遲鎖閃迴路之 生方法。尤其，本發明可防止在跳出—功率下 200929253 降模式之後立即實施一讀而4β & .^ Α 知作時，該延遲鎖閂迴路 由於内部電壓位準降低 而出現之輸出延遲現象。 具體而言’參照第3圖，根據 施例之半導體記憶元件俜包人八骽貫 〒饰包含—電壓產生電路30和 一延遲鎖閂迴路38。 電廢產生電路30,係產生用於延遲鎖閃迴路之 H5 f t VDIX ’係比較目前輸出之内部電壓VdLl 和一參考電壓 1 U維持内部電壓VDLL之位 =，並且依據控制信號C斑之狀態，於-預定間隔 針對該比較而單獨維持内部電壓vdll之位準。
▲ ^在此，一時脈致能信號CKE可被用來作為控制 L號CTRL ’其係一能描述延遲鎖閂迴路％之操作 狀態之信號。換言之’可經㈣脈致能信號⑽、來 知道延遲鎖f-Ι迴路38之操作㈣，因為延遲鎖閃迴 路38由一開啟狀態轉變為一關掉狀態，該時脈致能 信號CKE由一高位準轉變為一低位準，該延遲鎖閃 迴路38由關掉狀態轉變為開啟狀態，時脈致能信號 CKE由該低位準轉變為高位準。 ； ^控制信號CTRL又可為一具有與進入或跳出特 定之操作模式對應之狀態之信號。在此，特定之操作 模式可以指功率下降模式。換言之，因為該延遲鎖閂 迴路38在進入功率下降模式時被關掉，而在跳出功 率下降模式時被開啟，具有一與進入或跳出功率下降 17 200929253 模式之狀態對應之控制信號CTRL，可被輸入該電壓 產生電路30。 ；尤其，當控制信號CTRL具有一與進入或跳出功 率下降模式相對應之狀態，時脈致能信號CKE可被 用來作為控制信號CTRL。可供參考的是，由一 ，轉變為低位準之時脈致能信號CKE，係與進入一 ❹ 功率下降模式或一自我更新模式相對應，由一低位準 轉變為高位準之時脈致能㈣⑽ 出 下降模式或自我更新模式相對f 出力羊 電壓產生電路30，係經由接收控制信號CTRL ，考電屋VREFI而驅動内部電壓VDLL，該電路 也許包含二個偵測器31、33及一電壓驅動器34。 閃迴3卜係使用控制信號咖该測延遲鎖 測作號操作狀態，藉此提供偵測結果作為一摘 # 1。較佳情況下，偵測器31係偵測特定 掉;大離跳上時間’其中延遲鎖閃迴路38係處在-關 在跳二:由控制信號弧在功率下降模式，因此 應一且、夂^式之後延遲鎖閂迴路38被開啟時，供 "有一預定之致能區間寬之偵測信號DETi。 偵測器31可包含二延wL1、DL2 邏私鼻數單元32。 該信以元沉1’係延遲控制信號咖以輸出 作為一延遲控制信號CTRLD1。較佳情況下，
200929253 將控制信號CTRL由 之跳出時門狃璁$丨·式（例如··功率下降模式） 將該控制忿二，，迴路38之開啟時間，以 L㈣出作為延遲控制信號ctrldi。 量，尤d l 1可藉由外部控制改變延遲 改變延沪县° 、熔絲式切換或一測試信號狀態而 ，變延遲量。舉例而言，延遲單元阳係由數個更 •“、延運早：(圖中未顯示)所組合而成，其中該數個 祕从2延遲f疋係、經由該炼絲或測試信號而被選擇 、、°至控制仏號CTRL之一延遲路徑，因此對控 制延遲量之配置方式可加以控制。 延遲單元DL2，係延遲了延遲控制信號 CTRLD1 ’以輸出該信號來作為決定偵測信號ρΕΤ1 之致能寬之延遲控制信號CTRLD2。 在此’延遲單元DL2可經由使用和延遲單元DL1 一樣之方法藉由外部控制來改變延遲量。 邏輯算數單元32’有邏輯地操作該延遲控制信 號CTRLD1和延遲控制信號CTRLD2，以將其輸出 作為偵測信號DET1。此時，偵測信號DET1係在跳 出特定模式（例如：功率下降模式）之後並且開啟延遲 鎖閃迴路38之時序被致能，可能具有與延遲單元 DL2之延遲量對應之致能區間。 邏輯算數單元32也許包含一反相器INV1，使延 遲控制信號CTRLD2反相以輸出該信號作為一反相 19 200929253 之延遲控制信號CTRLD2B ; — NAND(反及）閘ΝΑ， 係有邏輯地對延遲控制信號CTRLD1和反相之延遲 控制信號CTRLD2B進行反及（NAND)運算；及一反 相器INV2，使該NAND閘ΝΑ之輸出反相以輸出信 號作為偵測信號DET1。 其中，偵測器33係比較代表内部電壓VDLL之 反饋電壓VFB和參考電壓VREFI，以輸出比較結果 作為一偵測信號DET2。較佳情況下，參考電壓 VREFI具有一等於或小於内部電壓VDLL之位準。 舉例而言，參考電壓VREFI之位準可能是内部電壓 VDLL之一半。較佳情況下，參考電壓VREFI係由 一能隙參考電壓產生電路（圖中未顯示）產生之電壓。 偵測器33也許包含一操作放大器AMP2，係比 較參考電壓VREFI之位準和反饋電壓VFB之位準， 以輸出比較結果作為一具有一預定邏輯位準之信 號；及一反相器INV3，使操作放大器AMP2之輸出 反相以輸出作為偵測信號DET2。較佳情況下，該操 作放大器AMP2在參考電壓VREFI高於反饋電壓 VFB時輸出一低位準信號，在參考電壓VREFI低於 反饋電壓VFB時輸出一高位準信號。 電壓驅動器34，在由偵測器31所輸出之偵測信 號DET1或由偵測器33輸出之偵測信號DET2其中 一者被致能時，驅動和輸出内部電壓VDLL，該電壓 20 200929253 驅動器可包含一組合單元35和一驅動器36。 組合單元35，係對偵測信號DET1和偵測信號 DET2實施一 NOR運算，以將其輸出作為驅動信號 DRV。該組合單元35最好包含一 NOR閘NR。 驅動器3 6，係依據驅動信號D RV驅動和輸出内 部電壓VDLL，而且最好包含一切換元件和一分壓 器。 在此，該切換元件係依據驅動信號DRV之狀態 選擇性地供應一電源電壓VDD至一輸出内部電壓 VDLL之輸出端，較佳情況下，該切換元件包含一具 有一供應驅動信號DRV之閘極之金氧半（MOS)電晶 體，用以傳送該電源電壓VDD至該輸出端。較佳情 況下，該金氧半（MOS)電晶體係一 P型金氧半（PMOS) 電晶體P2。 該分壓器係分割内部電壓VDLL，以提供内部電 壓作為反饋電壓VFB，較佳情況下，該分壓器係包含 二個或更多依序連接在該輸出端和一接地電壓終端 VSS之間之金氧半（MOS)電晶體二極體。較佳情況 下，該金氧半（MOS)電晶體二極體為N型金氧半 (NMOS)電晶體二極體N3、N4。當參考電壓VREFI 為標的内部電壓VDLL之一半，該N型金氧半（MOS) 電晶體二極體N3、N4係將目前之内部電壓VDLL 之位準分割為一半，並且將其輸出作為反饋電壓 21 200929253 VFB。 延遲鎖閂迴路38，係接收内部電壓VDLL作為 驅動電壓，並且延遲和閂鎖時脈信號CLK，以將其 輸出作為一用來決定資料輸出時間之内部時脈信號 DLLCLK。 茲將參照第3、4圖詳細說明具有上述配置之半 導體記憶元件之操作方式。 首先，當該半導體記憶元件在一般操作模式，具 有預定位準之延遲鎖閂迴路38之内部電壓VDLL係 由參考電壓VREFI和電源電壓VDD產生。内部電壓 VDLL被分割為二N型金氧半（NMOS)電晶體二極體 N3、N4，以產生反饋電壓VFB。 藉由操作放大器AMP2比較反饋電壓VFB和參 考電壓VREFI，比較結果透過反相器INV3被輸出而 為偵測信號DET2。 當反饋電壓VFB之位準低於參考電壓VREFI之 位準，亦即，内部電壓VDLL之位準低於標的位準， 偵測信號DET2具有高位準。位於高位準之偵測信號 DET2係經由NOR閘NR被輸出作為一低位準之驅 動信號DRV。當驅動信號DRV位於一低位準，該P 型金氧半（PMOS)電晶體P2被驅動（亦即被開啟），以 至於内部電壓VDLL之位準上升。 其後，當内部電壓VDLL之位準上升到一特定值 22 200929253 以上，反饋電壓VFB係高於參考電壓VREFI，因此 偵測信號DET2具有一低位準。當控制信號CTRL 被禁能，偵測信號DET1係維持在一低位準，因此具 有高位準之驅動信號DRV，經由二偵測信號DET1、 DET2之組合而被輸出。因此，P型金氧半（PMOS) 電晶體P2被關掉以至内部電壓VDLL之位準下降。 經由比較代表内部電壓VDLL之反饋電壓VFB 和參考電壓VREFI，可將内部電壓VDLL在一般模 式維持在標的位準。 其次，當該半導體記憶元件在某一特定模式（例 如：功率下降模式）操作時，控制信號CTRL被致能， 延遲單元DL1將控制信號延遲到延遲鎖閂迴路38之 開啟時間（DLL ON)，亦即，依據控制信號CTRL之 預定緣而決定「D1」所需之延遲。 舉例而言，假定控制信號CTRL為時脈致能信號 CKE。與進入功率下降模式PDEN相對應，該時脈 致能信號CKE由一高位準轉變為低位準。與跳出該 功率下降模式PDEX相對應，該時脈致能信號CKE 由一低位準轉變為高位準。 依此情況，該延遲單元DL1係接收時脈致能信 號CKE，依據功率下降模式PDEX之跳出時間（即控 制致能信號CKE之上升緣）將該時脈致能信號延遲到 延遲鎖閂迴路38之開啟時間（DLL〇N)。 23 200929253 延遲控制信號CTRLD 1經由延遲單元DL1而被 延遲了「D1」，然後被輸入至延遲單元DL2，因此被 延遲了「D2」，接著經由反相器INV1又被輸出而為 一反相延遲控制信號CTRLD2B。延遲單元DL2之延 遲量「D2」決定了偵測信號DET1之脈衝寬，茲將 描述於下。 經由延遲單元DL1而產生之延遲控制信號 CTRLD1，和經由延遲單元DL2和反相器INV1產生 之反相延遲控制信號CTRLD2B，係經由該NAND閘 NA和反相器INV2而有邏輯地組合，以輸出偵測信 號DET1。較佳情況下，偵測信號DET1為一具有一 從延遲鎖閂迴路38之開啟時間DLL ON之致能區間 「D 2」之脈衝信號。 當偵測信號DET1根據該延遲鎖閂之開啟時間 (DLL ON)在一高位準被致能，不論偵測信號DET2 之狀態為何，驅動信號DRV位於一低位準，以至P 型金氧半（PMQS)電晶體P2被驅動（即被開啟），以供 應電源電壓VDD至輸出端（一輸出内部電壓VDLL 之節點）。之後，偵測信號DET1在延遲量「D2」之 後下降至一低位準，該電壓產生電路30回復至一般 操作模式。 換言之，當延遲鎖閂迴路38在跳出功率下降模 式PDEX之後立即被開啟，例如，在跳出功率下降 24 200929253 模式PDEX之後立即實施一讀取操作，偵測信號 DET1由於延遲量「D2」而從延遲鎖閃迴路38之開 啟時間（DLL ON)被致能，電源電壓VDD在偵測信號 DET1之致能區間中被供應至輸出端。因此，即使突 - 然操作該延遲鎖閂迴路3 8 ，内部電壓並不會突然下 降至第4圖之虛線圓圈40，而是約略維持在一標的 位準。 ” 決疋偵測#號DET1之致能時間之延遲量「d 1」 ❹ 和’夬疋彳貞測k號DET1之致能寬之延遲量「D2」，係 經由模擬而謹慎地設置。 當延遲量「D1」太小，偵測信號DET1之致能 時序太早發生，因此可能消耗不必要之電流。當延遲 量「D1」太大，偵測信號DET1在延遲鎖閂迴路38 被開啟之後被致能，使得内部電壓VDLL之位準不能 迅速地變得穩定。 又’當延遲量「D2」太小，偵測信號DET1之 G 致能區間太短而無法崇份地供應電源電壓VDD予輸 出端。因此’不能迅速地穩定内部電壓VDLL之位 ' 準。另一方面’當延遲量「D2」太大，偵測信號DET1 之致能區間太長以至内部電壓VDLL之位準可能高 於標的位準。 延遲量「D1」、「D2」係決定偵測信號DET1之 致能時序和致能區間，而且也許由於延遲單元DL1、 25 200929253 ^而有所，變。尤其，當使用—㈣或測試信號 〇己憶體日曰片元成之後可對延遲量「D1」、「D2 加以控制，而不需要分別修改電路。 」 =所^根據本發明之―具體㈣狀半導體 3己憶疋件之配置方式在將内部電壓VDLL驅動了一 預^時間，亦即，當延遲鎖閃迴路沒有在一特定模式
m而是在跳出某特定模式時突然操作延遲鎖問 迴路，電源電塵VDD被供應至輸出 ❹ 之輸出端。 L 、尤其由於延遲鎖閂迴路在跳出功率下降模式之 後被立即開啟，若在跳出功率下降模式之後立即實施 一讀取操作’該内部電壓VdlL2位準可能會突 低。 … 然而，根據本發明之一具體實施例之半導體記憶 元件，係在跳出功率下降模式之後、該延遲鎖閃迴ς 被開啟之時間’供應電源電壓VDD至輸出内部電壓 ⑩ VDLL之輸出端，因此有可能對突然下降之 • VDIX之位準加以補償。 电1 ， …由於内部電壓VDLL在操作之後可被維持在一 穩定位準，此會造成該延遲鎖閂迴路之内部電壓 VD^L之位準變得不穩定，尤其，即使在跳出功率下 降模式之後，該延遲鎖閂迴路係以一般方式操作以防 止資料之延遲現象，因此可以改善「tAC」。 26 200929253 本發明係提供一種用於延遲鎖閂迴路之 生電路’係驅動延遲鎖閃迴路之内部電壓办 作延遲鎖閂迴路時對内部電壓位準之降=二= 償，因此有可能維持一穩定之内部電壓位準' 本發明係提供-種半導體記憶元件，係驅動延遲 =迴路之㈣電壓’在突然操作延遲仙迴路時對 位準之降低予以補償’因此有可能維持一輕 疋之内部電壓位準。 〜 Ο ❹ 本發明係提供-種用於延遲鎖閃迴路之電壓產 作Γΐ，係驅動延遲鎖閃迴路之内部電壓，在突然操 鎖閃迴路時對内部電壓位準之降低予以補 此有可能維持一穩定之内部電壓位準。 雖然本發明較佳具體實施例主要作為說明之 ’那些熟悉本技術的人將察覺到各種修改、增加及 沒Λ偏：揭示於下之申料利範圍中的範圍 和精神，均有其可能性。 27 200929253 【圖式簡單說明】 第1圖係顯示一習見包含一用於一延遲鎖閂迴 路之内部電壓產生電路之半導體記憶元件。 第2圖係—說明在習見半導體m件跳出- 功率下降模式之用於延遲鎖閃迴路之内部電壓之位 準下降現象之波形圖。 第3圖係顯示根據本發明之一具體實施例之一 包含用於一延遲鎖閂迴路之内部電壓產生電路之半 導體記憶元件。 第4圖係一說明根據本發明之一 半導體記憶元件跳出一功率下降模式後之 迴路之内部電壓之位準穩定操作之波形圖。 【主要元件符號說明】 VREFI :參考電壓 ND2 :節點 VDD :電源電壓 晶體 10:電壓產生電路 AMP 1 :操作放大器 ND1 :節點 PI : P型金氡半（PMOS)電 VDLL :内部電壓 N1、N2 : N型金氧半（NMOS)電晶體 CLK :時脈信號 12 :延遲鎖閂迴路 DLLCLK :内部時脈 PDEN :功率下降模式 PDEX :功率下降模式 CKE :時脈致能信號 VDDL·内部電壓 30:電壓產生電路 28 200929253 31 :偵測器 32 :邏輯算數單元 CTRL :控制信號 DL1、DL2 :延遲單元 CTRLD1、CTRLD2 :延遲控制信號 ' CTRLD2B :反相之延遲控制信號 INV1 :反相器 INV2 :反相器 VREFI :參考電壓 INV3 :反相器 DET2 :偵測信號 34 :電壓驅動器 NR : NOR 閘 NA : NAND(反及）閘 DET1 :偵測信號 AMP2 :操作放大器 33 :偵測器 3 5 :組合單元 3 6 :驅動器 DRV :驅動信號 P2:P型金氧半（PMOS)電晶體 N3、N4 : N型金氧半（NMOS)電晶體二極體 VFB :反饋電壓 38:延遲鎖問迴路 DLL ON :延遲鎖閂迴路38之開啟時間 D1 :致能時間之延遲量 D2 :致能寬之延遲量 29

Claims (1)

  1. 200929253 '、申請專利範圍： 【.種延遲制迴路所需H產 -第，器，係比較代表一二包括： 迴路之一内部電壓之反饋 i 2延遲鎖閂 日鉍山 汉饋電壓和一參考電壓，廿 且輪出比較結果作為一第一侦測信號； 並 :第二偵測器，係價測功率下 =有並=該功率下降模式之跳出時間之: 以有-預疋之致能區間寬之第，信號； 二偵測 内部電 ^ :電壓驅動器，在第一偵測信號和第 仏號當中至少一者被致能時驅動和輪出 壓。 山 2·如申請專利範圍第1項之電壓產生電路，其中該 第二偵測器偵測功率下降模式之跳出時間作為」 時脈致能信號。 3.如申請專利範圍第2項之電壓產生電路，其中該 第二偵測器係供應第二偵測信號，在功率下降模 式之跳出時間後使延遲鎖閂迴路之一致能時序致 能’以回應該時脈致能信號。 4.如申請專利範圍第2項之電壓產生電路，其中該 第二偵測器包括： 一第一延遲單元，將時脈致能信號由功率下 降模式之跳出時間延遲到一延遲鎖問迴路被致能 200929253 之第一時序； 一第二延遲單元，係將第一延遲單元之輪 延遲到第二時序；以及 一邏輯算數單元，係有邏輯地組合第一延 單元之輸出和第二延遲單元之輸出，並且輸出 第一時序被致能之第二偵測信號，且 其中第二偵測信號之致能區間寬即第一 和第二時序之間之間隔。 5. 如申請專利H圍第4項之電塵產生電路，其 :和第二延遲單元當中至少—者經由外部控 控制延遲量。 利來 6. 如申請專利範圍第5項之電壓產生電路 第二延遲單元當中至少一者，依據一炫絲工 刀換或一測試信號狀態來控制延遲量。 … 7. 如申請專利範圍第！項之電壓產生電路 電壓驅動器包括： 其中該 φ 測 一組合單元’係對第一侦測信號和 6號實施一邏輯NOR運算，·以及 一 一驅動器，係依據該組合單元之 擇性地驅動和輸出該内部電壓。出狀態選 如申請專利範圍第7項之電塵產 驅動器包括： 王寬路，其中該 之輪出狀態選 切換元件，係依據組合單元 31 8 200929253 擇性地供應-電源電壓至輪出内部電壓之 端；以及 为壓器，係分割内部電壓以供應被分割之 内部電壓作為反館電壓。 9·如申请專利範圍第8項之電壓產生電路，其中該 切換7L件係包括-金氧半（M〇s)電晶體，具有一 供應该組合單元之輸出之閘極以傳送該輸出端之 電源電壓。 10·=申請專利範圍第8項之電壓產生電路，其中該 刀壓器包括數個依序連接在該輸出端和一接地電 聖終端之間之金氧半（M〇S)電晶體二極體。 Π.—種半導體記憶元件，包括： 電壓產生電路，產生一用於一延遲鎖閂迴 路之内部電壓，係比較一目前輸出之内部電壓和 參考電壓，以維持内部電壓之位準，並且在功 率下降模式之跳出時間後於一預定間隔中依據比 較結果單獨維持内部電壓之位準；以及 —延遲鎖閂迴路，係接收間隔電壓以延遲和 閃鎖一時脈信號。 2·如申請專利範圍第丨丨項之半導體記憶元件，其中 j電壓產生電路係在跳出功率下降模式之後於預 疋間隔驅動内部電壓，依據被致能之延遲鎖閂迴 路對降低之内部電壓位準加以補償。 32 200929253 13.:;Π:Γ範圍第11項之半導體記憶元件，其中 该電壓產生電路包括： 電壓和：：路，係比較一代表内部電壓之反饋 門，月二考電壓、偵測功率下降模式之跳出時 1艇私二比較結果和m果以將其輸出作為 一驅動彳自號；以及 Ο
    驅動器，係回應驅動信號而驅動内部電 麼’以維持内部電壓之位準。 η.如申請專利範圍第13項之半導體記憶㈣， 該偵測電路包括： ’、 一第一偵測器 電壓和參考電壓， 偵測信號； ，係比較代表内部電壓之反魏 並且輸出比較結果作為一第一 一第二偵測器，係偵測功率下降模式之跳出 時間，並且在功率了降模式之跳出時間之後μ 具有一預定之致能區間寬之第二偵測信號；以及 、一組合單元，係組合第一偵測信號和第二 測信號，在第一偵測信號和第二偵測信號當中至 少一者被致能時使該驅動信號致能並且輪出胃。 15. 如申請專利範圍第14項之半導體記憶元^牛，其中 苐二偵測器係偵測功率下降模式之跳出時間2 為一時脈致能信號。 16. 如申請專利範圍第15項之半導體記憶元件，其中 33 200929253 言亥繁 ~~ 模式〜偵測器係供應第二偵測信號，在功率下降 桃出時間之後使延遲鎖閂迴路之一致能時 17女此’以回應時脈致能信號。 .=申凊專利範圍第15項之半導體記憶元 该第二读測器包括： ’、中 p * 一第—延遲單元’將時脈致能信號由功率下 牛楔式之跳出時間延遲到一延遲鎖閂迴路被致能 之第一時序； b 一第二延遲單元，將第一延遲單元之輸出 遲到第二時序；以及 。。-一邏輯算數單元，係有邏輯地組合第—延遲 單元之輸出和第二延遲單元之輸出，並且輪出在 第一時序被致能之第二偵測信號，且 其中第二偵測信號之致能區間寬，即第一時 序和第二時序之間之間隔。 ^ ❹ 18. 如申請專利範圍第17項之半導體記憶元件，其中 第一和第二延遲單元當中至少一者經由外部控 而控制延遲量。 Λ 19. 如申請專利範圍第18項之半導體記憶元件，其中 第一和第二延遲單元當中至少一者，依據_ 、 式切換或一測試信號狀態而控制延遲量。 2〇.如申請專利範圍第14項之半導體記憶元件，其 該組合單元包括一 N〇R閘，係對第一偵測信鬍 34 φ ❹ 200929253 第一偵測信號實施一邏輯N0R運算，並且輸出钟 果作為驅動信號。 21.如申請專利範圍帛13項之半導體記憶元件， 該驅動器包括： ' 一切換元件，係依據驅動信號狀態，選擇性 地供應-電源電壓至一輸出内部電壓之輸 . 以及 ’ 一分壓器，係分割内部電壓以供應被分割 内部電Μ作為反饋電歷。 22·如申請專利範圍第21項之半導體記憶元件 該切換元件包括-金氧半(MOS)電晶體，具有一 供應驅動信號之閘極以值、关带带广 、有一 山 现〈閘極以傳送電源電壓至該輪出 。 A如申請專利範圍第21項之半導體記憶元件， 該分屋器包括數個依序連接在該輸出端和-= 電壓終端之間之金氧半(MOS)電晶體二極體。 24.—種半導體記憶元件，包括： 、電壓產生電路，係產生-用於-延遲鎖閂 迴=内部電壓，比較一目前輸出之内 -參考電屋’以維持該内部電壓之位準 : 脈致能：號之狀態’並且於一預定間隔中依：比 較結果早獨維持内部電壓之位準；以及 延遲鎖閃迴路，係接收内部電壓以延遲和 35 200929253 閂鎖一時脈信號β 25. 如申請專利範圍第24項之半導體記憶元件，其中 該電壓產生電路係在時脈致能信號之一上升緣時 序之後於預定間隔驅動内部電壓，依據被致能之 延遲鎖閂迴路對降低之内部電壓位準加以補償。 26. 如申請專利範圍第25項之半導體記憶元件，其中 該電壓產生電路包括： 第偵測器，係比較一代表内部電壓之反 館電愿和該參考電壓，並且輸出比較結果作為一 第一偵測信號； 了第二偵測器’係偵測該時脈致能信號之狀 態，並且在該時脈致能信號之上升緣時間之後供 應具有預疋之致能區間寬之第二偵測信號； 以及 一：電壓驅動器，在第一偵測信號和第二偵測 t號當中至少一者被致能時驅動和輸出内 壓。 27.如申請專利範圍第26項之半導體記憶元件，其中 5亥第二悄測器包括： 、第延遲單元，將時脈致能信號延遲到鎖 閂迴路被致能之第一時序； 一第二延遲單元，將第一延遲單元之輸出 遲到第二時序；以及 、 36 200929253 ^算數單元，係有邏輯地組合第—延遲 兀之輸出和第二延遲單元之輸出，並且 第一時序被致能之第二偵測信號，且 3出在 和第其1ί二偵測信號之致能區間寬即第-時序 乐一 ¥序之間之間隔。 28·如申請專利範㈣26項之半導 該電壓驅動器包括： 隱疋件，其中 ;二合單元’係對第一偵測信號和測 就貫施一邏輯NOR運算；以及 選㈣^動器，係依據該組合單元之輸出狀態， ' 地驅動和輸出内部電壓。 29.種延遲鎖閂迴路所需之電壓產生方法，包括： 壓之延遲鎖問迴路之-内部電 作為-第-侦測信號’·並且輸出比較結果 ❹ 率下ΐ::下降模式之一跳出時間，並且該功 能區間之後供應具有一預定之致 间見之第二偵測信號；以及 遲鎖5部電壓及供應產生之内部電壓至該延 號當中^小二並且在第一谓測信號和第二制信 30.如^主專^ 致能時驅動内部電塵。 測“ 29項之電麼產生方法，其中谓 出時間之步驟係判斷功率下降模式之跳出時 200929253 間作為一時脈致能信號狀態。 31·如申請專利範圍第30項之電壓產生方法’其中偵 測跳出時間之步驟係使用及使時脈致能信號致 能’並且在功率下降模式之跳出時間之後，由延 遲鎖閃迴路之一致能時序，供應具有一預定之致 忐區間寬之第二偵測信號。 32‘如申凊專利範圍第30項之電壓產生方法，其中偵 '則跳出時間之步驟又包括以下步驟： 延遲鎖閂迴路被致能之第一時序； 將時脈致能信號由功率下降模式之跳出時 間’延遲到一征遲趙M 該受到延遲之時脈致能信號延遲到第二時 有邏鞋地細么站K :琉r., Λ*
    間寬之矛一彳貝凋信號。 信號， 輪出具 38
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