KR100769255B1 - 플래시 메모리 장치 및 그것을 위한 고전압 발생회로 - Google Patents

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Abstract

여기에 개시된 플래시 메모리 장치는, 워드라인들과 비트라인들의 교차영역에 배열된 복수 개의 메모리 셀들을 구비한 메모리 셀 어레이, 선택된 워드라인으로 인가될 고전압을 발생하는 고전압 발생회로, 그리고 상기 발생된 고전압이 상기 워드라인으로 인가되지 않는 구간 동안 상기 고전압 발생회로와 접지 사이의 방전 경로를 차단하도록 상기 고전압 발생 회로를 제어하고, 상기 고전압 발생회로를 비활성화하는 컨트롤러를 포함한다.

Description

플래시 메모리 장치 및 그것을 위한 고전압 발생회로{FLASH MEMORY DEVICE AND HIGH VOLTAGE GENERATOR FOR THE SAME}
도 1은 증가형 스텝 펄스 프로그램(ISPP) 스킴에 따라 프로그램되는 낸드형 플래시 메모리 장치의 프로그램 전압의 변화를 보여주는 도면;
도 2는 본 발명의 실시예에 따른 플래시 메모리 장치의 개략적인 구성을 보여주는 블록도;
도 3은 도 2에 도시된 본 발명에 따른 고전압 발생회로의 상세 블록도;
도 4는 도 3에 도시된 고전압 발생회로의 회로도;
도 5는 프로그램 검증 구간(V) 동안 고전압 발생회로의 외부로의 전류의 누출이 차단되지 않거나 또는 챠지펌프의 펌핑 동작이 억제되지 않을 경우의 프로그램 전압(VPGM)의 변화를 보여주는 도면; 그리고
도 6은 본 발명에 따른 고전압 발생회로의 동작 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 챠지펌프 20 : 분압회로
30 : 스위치회로 40 : 저항회로
50 : 비교회로 60 : 제어회로
100 : 고전압 발생회로 180 : 컨트롤러
본 발명은 불 휘발성 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것을 위한 고전압 발생회로에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 메모리 장치로 구분된다. 휘발성 반도체 메모리 장치는 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다. 반면, MROM(MASK ROM), PROM(Programmable ROM), EPROM(Erasable and Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM) 등과 같은 불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불 휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불 휘발성 반도체 메모리 장치 중에서 플래시 메모리는 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 특히, 낸드형(NAND-type) 플래시 메모리는 다른 플래시 메모리에 비해 집적도가 매우 높은 장점을 가진다.
잘 알려진 바와 같이, 낸드형 플래시 메모리의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다. 낸드형 플래시 EEPROM의 소거 및 프로그램 방법들은 미국특허공보 5,473,563호에 "NONVOLATILE SEMICONDUCTOR MEMORY"라는 제목으로, 미국특허공보 5,696,717호에 "NONVOLATILE INTEGRATED CIRCUIT MEMORY DEVICES HAVING ADJUSTABLE ERASE/PROGRAM THRESHOLD VOLTAGE VERIFICATION CAPABILITY"라는 제목으로 각각 게재되어 있다. 한편, 플래시 메모리 장치는 메모리 셀들의 문턱 전압 산포를 정확하게 제어하기 위해, 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 의해 프로그램된다. ISPP 방식에 따라 프로그램 전압을 생성하는 회로의 예는, 미국특허공보 5,623,309호에 "AUTO-PROGRAM CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 게재되어 있다.
도 1은 증가형 스텝 펄스 프로그램(ISPP) 스킴에 따라 프로그램되는 낸드형 플래시 메모리 장치의 프로그램 전압의 변화를 보여주는 도면이다.
도 1을 참조하면, 메모리 셀 어레이에 데이터를 저장하기 위해서는 먼저 데이터 로딩 명령이 플래시 메모리에 주어지고, 어드레스 및 데이터가 플래시 메모리에 연속적으로 입력된다. 프로그램될 데이터는 바이트 또는 워드 단위로 페이지 버퍼 회로에 순차적으로 전달된다. 페이지 버퍼 회로에 한 페이지 분량의 데이터가 로드되면, 페이지 버퍼 회로에 로딩된 데이터는 프로그램 명령에 따라 메모리 셀 어레이의 선택된 페이지의 메모리 셀들로 동시에 프로그램된다.
일반적으로, 데이터가 프로그램되는 사이클은 복수 개의 프로그램 루프들로 이루어지며, 각각의 프로그램 루프는 프로그램 구간(P)과 프로그램 검증 구간(V)으로 구분된다. 프로그램 구간(P)에서는, 잘 알려진 방식에 따라 메모리 셀들이 주어진 바이어스 조건하에서 프로그램된다. ISPP 프로그래밍 방식에서는 프로그램 루프들이 반복됨에 따라 프로그램 전압(VPGM1-VPGM5)이 단계적으로 증가한다. 프로그램 전압(VPGM2-VPGM5)은, 소정의 초기 프로그램 전압(VPGM1)으로부터 매 프로그램 루프마다 정해진 증가분(△VPGM)만큼 증가하게 된다. 선택된 워드라인으로 인가되는 각각의 프로그램 전압(VPGM1-VPGM5)은, 각 프로그램 루프에 대하여 일정 시간 동안(t) 일정한 레벨로 제공된다. 프로그램 검증 구간(V)에서는 메모리 셀들이 원하는 문턱 전압까지 프로그램되었는 지의 여부가 검증된다. 프로그램 검증 동작을 수행하기 위해서는 프로그램 전압(VPGM1-VPGM5) 보다 낮은 레벨의 읽기 전압(VREAD)이 인가된다. 상술한 프로그램 루프들은 정해진 횟수 내에서 메모리 셀들이 모두 프로그램될 때까지 반복적으로 수행된다.
앞에서 설명한 바와 같이, ISPP 방식으로 프로그램되는 NAND 플래시 메모리의 경우에는 프로그램 전압(VPGM1-VPGM5)을 비롯하여 다양한 레벨의 고전압들을 필요로 한다. 특히, 셀 당 복수 개의 비트를 저장할 수 있는 MLC(Multi Level Cell) NAND 플래시 메모리의 경우에는 더욱 작은 구간으로 세분화된 고전압들을 필요로 한다. 정확하고 안정된 플래시 메모리의 동작을 보장하기 위해서는, 안정된 고전압의 발생이 필수적으로 요구된다.
따라서, 본 발명의 목적은 고전압을 안정적으로 발생할 수 있는 플래시 메모리 장치 및 그것을 위한 고전압 발생회로를 제공하는 데 있다.
본 발명의 다른 목적은 오버슈트를 방지할 수 있는 플래시 메모리 장치 및 그것을 위한 고전압 발생회로를 제공하는 데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치는, 워드라인들과 비트라인들의 교차영역에 배열된 복수 개의 메모리 셀들을 구비한 메모리 셀 어레이; 선택된 워드라인으로 인가될 고전압을 발생하는 고전압 발생회로; 그리고 상기 발생된 고전압이 상기 워드라인으로 인가되지 않는 구간 동안 상기 고전압 발생회로와 접지 사이의 방전 경로를 차단하도록 상기 고전압 발생 회로를 제어하고, 상기 고전압 발생회로를 비활성화하는 컨트롤러를 포함하는 것을 특징으로 한다.
상기의 과제를 이루기 위하여 본 발명에 의한 고전압 발생회로는, 펌핑클럭신호에 응답해서 고전압을 발생하는 챠지펌프; 상기 고전압을 소정의 저항비로 분압하는 분압회로; 내부 플로팅 신호에 응답해서 상기 분압회로와 접지 사이의 전류 통로를 활성화하는 방전회로; 상기 분압회로로부터 발생된 분압 결과와 소정의 기준전압을 비교하는 비교회로; 그리고 상기 비교 결과에 응답해서 상기 펌핑클럭신호를 발생하되, 상기 고전압이 워드라인으로 인가되지 않는 구간 동안 상기 펌핑클럭신호를 비활성화하고 상기 내부 플로팅 신호를 비활성화하는 제어회로를 포함하며, 상기 방전회로는 상기 비활성화된 내부 플로팅 신호에 응답해서 상기 분압회로와 접지 사이의 전류 통로를 차단하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 고전압은 프로그램 전압, 패스 전압, 디커플링 전압, 읽기 전압 중 어느 하나인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제어회로는 상기 고전압이 워드라인으로 인가되지 않는 구간 동안 상기 내부 플로팅 신호를 비활성화시키는 제 1 논리회로; 상기 비활성화된 내부 플로팅 신호에 응답해서 비활성화된 내부클럭신호를 발생하는 제 2 논리회로; 그리고 상기 비활성화된 내부클럭신호에 응답해서 상기 펌핑클럭신호를 비활성화시키는 제 3 논리회로를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 고전압은 프로그램 구간 동안 선택된 워드라인으로 인가되고, 프로그램 검증 구간 동안 상기 선택된 워드라인으로 인가되지 않는 것을 특징으로 한다.
이 실시예에 있어서, 상기 프로그램 검증 구간에서는 바로 이전의 프로그램 구간에서 발생된 고전압의 레벨이 유지되는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 플래시 메모리 장치는, 프로그램 전압이 워드라인으로 인가되지 않는 프로그램 검증 구간 동안 고전압 발생회로의 방전경로(즉, 고전압 발생회로와 외부와의 전류 흐름)를 차단하고, 펌핑클럭신호를 강제적으로 비활성화시킨다. 그 결과, 프로그램 검증 구간 동안 누설 전류가 발생하지 않으면서도 챠지 펌핑 동작이 수행되지 않게 된다. 따라서, 프로그램 전압이 비활성화되는 구간이라 하더라도 오버슈트가 발생하지 않게 된다. 아래에서는 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 플래시 메모리와 같은 불휘발성 메모리 장치에서 필요로 하는 고전압 발생회로가 사용된다. 하지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다. 본 발명에 따른 고전압 발생회로 및 이를 구비한 플래시 메모리 장치의 구성은 다음과 같다.
도 2는 본 발명의 실시예에 따른 플래시 메모리 장치의 개략적인 구성을 보여주는 블록도이다. 도 2에는 낸드형 플래시 메모리 장치의 구성이 예시적으로 도시되어 있다.
도 2를 참조하면, 본 발명에 따른 플래시 메모리 장치는 고전압 발생회로(100), 메모리 셀 어레이(150), 행 디코더 회로(160, 도면에는 'X-DEC'으로 표기됨), 페이지 버퍼(170), 및 컨트롤러(180)를 포함한다.
고전압 발생회로(100)는 컨트롤러(180)로부터 발생된 복수 개의 인에이블 신호들(ENABLE1-ENABLE3)와 플로팅 제어신호(FLOAT)에 응답해서 전원 전압보다 높은 고전압(예를 들면, 프로그램 전압(VPGM ; program voltage), 패스 전압(pass voltage), 디커플링 전압(decoupling voltage), 읽기 전압(read voltage) 등)을 발생한다. 아래에서는 본 발명이 적용되는 예로서 프로그램 전압(VPGM)을 발생하는 고전압 발생회로(100)의 구성에 대해서 설명하기로 한다. 그러나, 아래에서 설명될 고전압 발생회로(100)의 고전압 발생의 특성은 프로그램 전압(VPGM)에만 국한되는 것은 아니며, 패스 전압, 디커플링 전압, 읽기 전압 등 다양한 레벨의 고전압들에도 적용될 수 있다.
데이터가 프로그램되는 사이클은 복수 개의 프로그램 루프들로 이루어지며, 각각의 프로그램 루프는 프로그램 구간(P)과 프로그램 검증 구간(V)으로 구분된다. 고전압 발생회로(100)로부터 발생된 프로그램 전압(VPGM)은 프로그램 구간(P) 동안 선택된 워드라인으로 인가된다. 그리고, 프로그램 검증 구간(V)에는 프로그램 전압(VPGM) 대신 읽기 전압(VREAD)이 선택된 워드라인으로 인가된다. 여기서, 읽기 전압(VREAD)을 발생하는 회로 구성은 비록 도면에는 도시되어 있지는 않으나, 프로그램 전압(VPGM)을 발생하는 챠지펌프와는 별로도 구성된 챠지펌프로부터 발생된다.
본 발명에서는 고전압 발생회로(100)로부터 발생된 프로그램 전압(VPGM)이 워드라인으로 인가되지 않는 프로그램 검증 구간(V) 동안, 플로팅 제어신호(FLOAT)에 응답해서 고전압 발생회로(100)의 방전경로(즉, 활성화되어 있는 전류 경로(Active Current Path))를 차단한다. 그 결과, 프로그램 검증 구간(V) 동안 고전압 발생회로(100)와 외부와의 전류의 흐름이 차단된다. 이때, 본 발명에 따른 고전압 발생회로(100)는 컨트롤러(180)로부터 발생된 플로팅 제어신호(FLOAT)에 응답해서 프로그램 검증 구간(V) 동안 펌핑클럭신호를 비활성화한다. 그 결과, 프로그램 검증 구간(V) 동안에는 외부로의 전류의 유출이 발생되지 않은 상태에서 챠지 펌핑 동작이 원천적으로 금지된다. 이와 같은 구성에 따르면, 바로 이전의 프로그램 구간(P)에서 발생되었던 프로그램 전압(VPGM)의 레벨이 프로그램 검증 구간(V) 동안 그대로 유지되며, 프로그램 전압(VPGM)에 오버슈트가 발생되지 않게 된다.
컨트롤러(180)는 플래시 메모리 장치의 전반적인 프로그램 동작을 제어한다. 컨트롤러(180)는 입출력 핀들을 통해 입력되는 프로그램 명령(CMD)에 응답해서 프로그램 전압(VPGM)을 발생하는데 필요한 복수 개의 인에이블 신호들(ENABLE1-ENABLE3)과, 플로팅 제어신호(FLOAT)를 발생한다. 제 1 인에이블 신호(ENABLE1)는 고전압 발생회로(100)를 활성화시키는 신호이다. 제 2 및 제 3 인에이블 신호(ENABLE2 및 ENABLE3)는 프로그램 루프의 진행 상태에 따라서 프로그램 전 압(VPGM)의 레벨을 조절하는 신호이다. 제 2 및 제 3 인에이블 신호(ENABLE2 및 ENABLE3)의 활성화 상태에 따라서 고전압 발생회로(100) 내부에 구비되어 있는 프로그램 전압(VPGM)의 분압 경로가 제어된다. 분압 경로가 제어됨에 따라 고전압 발생회로(100)로부터 발생되는 프로그램 전압(VPGM)의 레벨이 조절된다.
메모리 셀 어레이(150)는 복수 개의 메모리 셀 블럭들로 구성된다. 각 메모리 셀 블럭은 복수 개의 메모리 셀 스트링들("낸드 스트링들")을 포함한다. 각각의 셀 스트링은 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터와, 메모리 셀들로서의 기능을 수행하는 복수 개의 플로팅 게이트 트랜지스터들을 포함한다. 플로팅 게이트 트랜지스터들의 채널들은, 스트링 선택 트랜지스터의 채널과 그라운드 선택 트랜지스터의 채널 사이에 직렬로 연결된다. 각각의 워드라인은, 동일 워드라인에 연결된 플로팅 게이트 트랜지스터들의 제어 게이트들과 공통으로 연결된다. 그리고, 각각의 비트라인은 대응하는 셀 스트링과 연결된다.
메모리 셀 어레이(150)의 행(row)들은 행 디코더 회로(160)에 의해서 구동되고, 열(column)들은 페이지 버퍼 회로(170)에 의해서 각각 구동된다.
행 디코더 회로(160)는 행 어드레스 정보에 따라서 복수 개의 워드라인들 중 하나의 워드라인을 선택하고, 선택된 워드라인과 비선택된 워드라인들로 각 동작 모드에 따른 워드라인 전압들을 공급한다. 예를 들면, 행 디코더 회로(160)는 프로그램 동작 모드시 선택된 워드라인으로 프로그램 전압(program voltage ; VPGM)을 공급하고, 비선택된 워드라인들로 패스 전압(pass voltage)과 디커플링 전압(decoupling voltage) 중 어느 하나를 공급한다. 그리고, 행 디코더 회로(160)는 읽기 동작 모드시 선택된 워드라인으로 접지 전압(GND)을 공급하고, 비선택된 워드라인들로 읽기 전압(read voltage)을 공급한다.
메모리 셀 어레이(150) 상에 배열된 비트라인들은 페이지 버퍼 회로(170)에 전기적으로 연결된다. 페이지 버퍼 회로(170)에는 각각의 비트라인에 대응하는 페이지 버퍼들이 제공될 수 있으며, 각각의 페이지 버퍼는 한 쌍의 비트라인들을 공유하도록 구현될 수도 있다. 페이지 버퍼 회로(170)는 컨트롤러(180)에 의해 제어된다. 각각의 페이지 버퍼는 동작 모드에 따라 감지 증폭기로서의 기능과, 기입 드라이버로서의 기능을 수행한다. 예를 들면, 페이지 버퍼 회로(170)는 프로그램 동작 모드시 프로그램될 데이터에 따라 비트라인들로 전원 전압(또는, 프로그램 금지 전압: program-inhibited voltage) 또는 접지 전압(또는, 프로그램 전압: program voltage)을 각각 공급한다. 그리고, 페이지 버퍼 회로(170)는 읽기/검증 동작 모드시 비트라인들을 통해 선택된 워드라인의 메모리 셀들로부터 데이터를 감지한다. 페이지 버퍼 회로(170)의 감지 동작을 통해 메모리 셀이 프로그램된 셀인지 소거된 셀인지 여부가 확인된다.
플래시 메모리 장치를 프로그램함에 있어서 프로그램 전압(VPGM)의 레벨을 안정되게 발생하는 것은, 프로그램의 정확도를 높이는 데 있어 매우 중요하다. 본 발명에서는 프로그램 전압(VPGM)을 보다 안정적으로 발생하기 위해, 프로그램 전압(VPGM)이 비활성화는 구간(즉, 프로그램 검증 구간(V)) 동안 고전압 발생회로(100)의 방전 경로를 차단하고 펌핑클럭신호의 발생을 차단한다. 그 결과, 프로그램 전압(VPGM)이 비활성화는 구간에서조차도 오버슈트가 발생되지 않게 되고, 프 로그램 전압(VPGM)의 레벨이 안정화된다.
도 3은 도 2에 도시된 본 발명에 따른 고전압 발생회로(100)의 상세 블록도이다. 도 3을 참조하면, 본 발명에 따른 고전압 발생회로(100)는 챠지펌프(10), 분압회로(20), 방전회로(30), 비교회로(50), 및 제어회로(60)를 포함한다.
챠지펌프(10)는 제어회로(60)로부터 발생된 펌핑클럭신호(PUMP_CLK)에 응답해서 프로그램 전압(VPGM)을 발생한다. 본 발명에서는 프로그램 검증 구간(V) 동안 오버슈트가 발생되는 것을 방지하기 위해 프로그램 검증 구간(V) 동안에는 펌핑클럭신호(PUMP_CLK)를 비활성화시킨다. 그 결과, 프로그램 검증 구간(V) 동안에는 챠지펌프(10)가 펌핑 동작을 수행하지 않게 된다.
챠지펌프(10)로부터 발생된 프로그램 전압(VPGM)은 분압회로(20)로 제공되어 소정의 저항비로 분압된다. 분압회로(20)의 분압 경로는 스위칭 전압(VSWITCH)과 제 2 및 제 3 인에이블 신호(ENABLE2, ENABLE3)에 의해서 결정된다. 분압회로(20)와 접지 사이에는 방전회로(30)가 연결된다. 방전회로(30)는 제어회로(60)로부터 발생된 내부 플로팅 신호(FLOAT_IN)에 응답해서, 분압회로(20)와 접지 사이의 방전 경로를 선택적으로 활성화한다.
분압회로(20)는 방전회로(30)에 의해 방전경로가 활성화되어 있는 구간 동안 활성화되어, 분압 동작을 수행한다. 그리고, 분압회로(20)는 상기 방전 경로가 비활성화되어 있는 구간 동안 플로팅 상태에 있게 된다. 플로팅 상태 동안 고전압 발생회로(100)와 외부와의 전류 통로는 차단된다. 따라서, 누설전류가 발생하지 않게 되며, 이때의 분압회로(20)의 분압 결과는 프로그램 전압(VPGM)의 발생에 아무런 영향도 주지 않게 된다. 분압회로(20)의 분압 결과(VDIV)는 비교회로(50)로 입력된다. 비교회로(50)는 분압회로(20)로부터 발생된 분압 결과(VDIV)와 소정의 기준 전압(VREF)을 비교하여 비교신호(COMP)를 발생한다.
제어회로(60)는 비교회로(50)로부터 발생된 비교신호(COMP)와, 클럭 신호(CLK), 그리고 컨트롤러(180)로부터 발생된 플로팅 제어신호(FLOAT)에 응답해서 펌핑클럭신호(PUMP_CLK)를 발생한다. 플로팅 제어신호(FLOAT)는 프로그램 전압(VPGM)이 활성화되는 프로그램 구간(P) 동안에는 논리 로우 레벨로 비활성화된다. 그리고, 플로팅 제어신호(FLOAT)는 프로그램 전압(VPGM)이 비활성화되는 프로그램 검증 구간(V) 동안에는 논리 하이 레벨로 활성화된다. 제어회로(60)는 플로팅 제어신호(FLOAT)가 논리 하이 레벨로 활성화된 구간(즉, 프로그램 검증 구간(V)) 동안에는 펌핑클럭신호(PUMP_CLK)가 항상 비활성화된 값을 갖도록 제어한다. 그 결과, 프로그램 검증 구간(V) 동안에는 비교회로(50)로부터 발생된 비교신호(COMP)가 어떠한 값을 가지더라도 펌핑클럭신호(PUMP_CLK)는 항상 비활성화된 값을 갖게 된다. 또한, 제어신호(60)는 컨트롤러(180)로부터 발생된 제 1 인에이블 신호(ENABLE1)와 플로팅 제어신호(FLOAT)의 논리 조합에 의해 내부 플로팅 신호(FLOAT_IN)를 발생한다. 제어회로(60)는 플로팅 제어신호(FLOAT)가 논리 하이 레벨로 활성화된 구간(즉, 프로그램 검증 구간(V)) 동안에는 내부 플로팅 신호(FLOAT_IN)가 항상 비활성화된 값을 갖도록 제어한다. 그 결과, 프로그램 검증 구간(V) 동안 고전압 발생회로(100)의 방전 경로가 차단되고, 분압회로(20)가 플로팅 상태에 있게 된다. 제어회로(60)의 상세 구성 및 동작은 도 4를 참조하여 상세 히 설명될 것이다.
한편, 도 3에는 프로그램 전압(VPGM)을 발생하는 챠지펌프(10)의 구성이 도시되어 있다. 비록 도면에는 도시되어 있지는 않지만, 고전압 발생회로(100) 내부에는 프로그램 전압(VPGM) 외에도 패스 전압, 디커플링 전압, 읽기 전압, 스위칭 전압(VSWITCH) 등을 발생하는 복수 개의 펌핑 회로들이 구비될 수 있다. 안정된 고전압을 발생을 위해서 프로그램 검증 구간 동안 고전압 발생회로(100)의 방전 경로를 차단하고 펌핑클럭신호를 강제적으로 비활성화시키는 본 발명의 특징은, 프로그램 전압뿐만 아니라 패스 전압, 디커플링 전압, 읽기 전압 등에도 모두 적용될 수 있다.
도 4는 도 3에 도시된 고전압 발생회로(100)의 회로도로서, 챠지펌프(10)에 대한 상세 구성은 생략되어 있다.
도 4를 참조하면, 방전회로(30)는 제어회로(60)로부터 발생된 내부 플로팅 신호(FLOAT_IN)에 응답해서 턴 온/오프되는 MOS 트랜지스터로 구성된다. 내부 플로팅 신호(FLOAT_IN)는 제 1 인에이블 신호(ENABLE1)가 논리 하이 레벨로 활성화되어 있고 플로팅 제어신호(FLOAT)가 논리 로우 레벨로 비활성화되어 있을 때 활성화된다. 그리고, 내부 플로팅 신호(FLOAT_IN)는, 제 1 인에이블 신호(ENABLE1)가 논리 하이 레벨로 활성화되어 있고 플로팅 제어신호(FLOAT)가 논리 하이 레벨로 활성화되어 있을 때 비활성화된다. 제 1 인에이블 신호(ENABLE1)는 비교회로(50)와 제어회로(60)로 인가되어, 고전압 발생 동작을 활성화하는데 사용된다. 플로팅 제어신호(FLOAT)는 고전압 발생회로(100)에서 발생된 고전압이 실제 사용되지 않는 구간 (예를 들면, 프로그램 검증 구간) 동안에만 활성화되어, 방전회로(30)와 접지 사이의 전류 통로를 차단한다.
방전회로(30)는 제어회로(60)로부터 발생된 내부 플로팅 신호(FLOAT_IN)에 응답해서, 프로그램 루프의 프로그램 구간(P) 동안에는 턴 온 되고, 프로그램 루프의 프로그램 검증 구간(V) 동안에는 턴 오프 된다. 방전회로(30)가 턴 온 된 구간 동안 분압회로(20)는 스위칭 전압(VSWITCH)과 제 2 및 제 3 인에이블 신호(ENABLE2, ENABLE3)에 응답해서 정상적인 분압 동작을 수행한다. 방전회로(30)가 턴 오프 된 구간 동안 방전회로(30)와 접지 사이의 전류 통로가 차단되어, 분압회로(20)는 플로팅 상태를 유지하게 된다. 분압회로(20)의 구체적인 회로 구성은 다음과 같다.
분압회로(20)는 복수 개의 고전압 스위치들(21, 22)과, 복수 개의 저항들(R1-R4), 그리고 복수 개의 스위칭 트랜지스터들(23, 24)을 포함한다. 고전압 스위치들(21, 22)에는 스위칭 전압(VSWITCH)이 공통으로 인가된다. 각각의 고전압 스위치(21, 22)는 대응되는 인에이블 신호(ENABLE2, ENABLE3)에 응답해서 스위칭 전압(VSWITCH)을 선택적으로 출력한다. 이때 고전압 스위치들(21, 22)로부터 선택적으로 출력되는 스위칭 전압을 게이트 제어 전압(VG2, VG3)이라 한다.
복수 개의 저항들(R1-R4)은 직렬로 연결되어, 챠지펌프(10)로부터 발생된 프로그램 전압(VPGM)을 분압한다. 직렬로 연결된 저항들(R1-R4) 중 최상위의 저항(R1)은 챠지펌프(10)로부터 프로그램 전압(VPGM)을 받아들인다. 그리고, 직렬로 연결된 저항들(R1-R4) 중 최하위의 저항(R4)은 방전회로(30)를 통해 접지와 연결된 다. 방전회로(30)는 활성화된 내부 플로팅 신호(FLOAT_IN)에 의해 턴 온 되어, 분압회로(20)의 방전 경로, 즉 저항들(R1-R4)과 접지 사이의 방전 경로를 활성화한다. 분압회로(20)의 방전 경로가 활성화됨에 따라 분압회로(20)의 분압 동작이 활성화된다.
각각의 저항(R2-R3)에는 복수 개의 스위칭 트랜지스터들(23, 24)이 병렬로 연결된다. 스위칭 트랜지스터들(23, 24)의 게이트 단자로는 고전압 스위치들(21, 22)로부터 발생된 게이트 제어 전압(VG2, VG3)이 인가된다. 스위칭 트랜지스터들(23, 24)은 게이트 단자로 인가된 게이트 제어 전압(VG2, VG3)에 응답해서 턴 온/오프 된다. 스위칭 트랜지스터들(23, 24)의 턴 온/오프 결과에 따라서, 대응되는 저항(R2, R3)에 전류가 차단/제공된다. 즉, 스위칭 트랜지스터들(23, 24)의 턴 온/오프 결과에 따라서 분압회로(20)의 분압 경로가 달라지게 되고, 프로그램 전압(VPGM)을 분압하는데 사용되는 전체 저항의 값이 달라지게 된다. 이때, 분압회로(20)에서 분압되는 프로그램 전압(VPGM)의 레벨은 전원 전압보다 높기 때문에, 스위칭 트랜지스터들(23, 24)은 고전압 트랜지스터로 구성된다.
스위칭 트랜지스터들(23, 24)의 턴 온/오프 결과에 따른 분압회로(20)의 분압 경로의 변화는 다음과 같다.
예를 들면, 인에이블 신호(ENABLE2)가 논리 하이 레벨로 활성화 되고 인에이블 신호(ENABLE3)가 논리 로우 레벨로 비활성화된 경우, 논리 하이 레벨의 게이트 제어 전압(VG2)과 논리 로우 레벨의 게이트 제어 전압(VG3)이 각각 발생된다. 이 경우, 스위칭 트랜지스터(23)는 턴 온 되고 스위칭 트랜지스터(24)는 턴 오프된다. 그 결과, 저항(R2)의 분압 경로는 비활성화되고 저항(R3)의 분압 경로는 활성화된다. 그러므로, 프로그램 전압(VPGM)은 저항(R1, R3, R4)에 의해 분압되고, 이때의 분압 결과(VDIV)는
Figure 112006036479278-pat00001
의 값을 가지게 된다. 그리고, 예를 들어 인에이블 신호들(ENABLE2, ENABLE3)이 모두 논리 하이 레벨이고 게이트 제어 전압들(VG2, VG3)이 모두 논리 하이 레벨인 경우, 스위칭 트랜지스터들(23, 24)은 모두 턴 온 된다. 그 결과, 저항(R2) 및 저항(R3)의 분압 경로는 모두 비활성화된다. 이때 프로그램 전압(VPGM)은 저항(R1, R4)에 의해 분압되고, 분압 결과(VDIV)는
Figure 112006036479278-pat00002
의 값을 가지게 된다.
스위칭 트랜지스터들(23, 24)은 게이트 제어 전압들(VG2, VG3)에 의해 턴 온/오프되어, 드레인 단자로 입력되는 20V 이상의 프로그램 전압(VPGM)을 소오스 단자로 전달한다. 따라서, 게이트 제어 전압들(VG2, VG3)은 최소한 프로그램 전압(VPGM) 수준을 유지하여야만 한다. 만일 게이트 제어 전압들(VG2, VG3)이 프로그램 전압(VPGM) 수준의 전압 레벨을 유지하지 못하면, 대응되는 스위칭 트랜지스터들(23, 24)이 불완전하게 턴 온/오프되고, 스위칭 트랜지스터들(23, 24)로 흘러야 하는 전류가 대응되는 저항(R2, R3)으로 흐르게 된다. 만일 스위칭 트랜지스터들(23, 24)로 흘러야 하는 전류가 대응되는 저항(R2, R3)으로 흐르는 경우, 분압에 사용되는 전체 저항의 값이 달라지게 되고, 분압 결과(VDIV)가 부정확해 진다. 분압 결과(VDIV)가 부정확해지는 경우의 동작에 대해서는 도 5를 참조하여 상세히 설 명될 것이다.
도 3 및 도 4의 구성에서, 게이트 제어 전압들(VG2, VG3)이 프로그램 전압(VPGM) 보다 낮은 레벨을 갖는 경우는, 발생된 프로그램 전압(VPGM)이 워드라인으로 인가되지 않는 프로그램 검증 구간(V)에 해당된다. 왜냐하면, 프로그램 검증 구간(V) 동안에는 프로그램 전압(VPGM) 보다 낮은 전압, 예를 들면 스위칭 전압(VSWITCH)이 읽기 전압(VREAD), 전원전압(VDD), 접지 전압(GND) 등이 스위칭 전압(VSWITCHING)으로서 설정되기 때문이다.
본 발명에서는 이와 같은 문제를 해결하기 위해, 프로그램 전압(VPGM)이 워드라인으로 인가되지 않는 프로그램 검증 구간(V) 동안 고전압 발생회로(100)의 방전경로를 차단하고, 펌핑클럭신호(PUMP_CLK)를 강제적으로 비활성화시킨다. 그 결과, 프로그램 검증 구간 누설 전류가 차단되고, 챠지펌프의 펌핑 동작이 차단된다. 따라서, 프로그램 검증 구간(V) 동안 오버슈트가 발생하지 않게 된다.
비교회로(50)는 분압회로(20)로부터 발생된 분압 결과(VDIV)와 소정의 기준전압(VREF)을 비교하는 차동증폭회로(55)를 포함한다. 비교회로(50)는 고전압에 의해 차동증폭회로(55)를 구성하는 회로 소자들이 손상되는 것을 방지하기 위해서, 제 1 및 제 2 인버터(51, 52)와 전원전압 제어부(53)를 추가적으로 구비한다.
제 1 인버터(51)는 제 1 인에이블 신호(ENABLE1)를 반전한다. 제 2 인버터(52)는 제 1 인버터(51)의 출력을 반전한다. 전원전압 제어부(53)에는 전원전압(VDD)과 프로그램 전압(VPGM) 사이에 직렬로 연결된 제 1 및 제 2 전원전압 제어 트랜지스터들(531, 532)이 포함된다. 제 1 및 제 2 전원전압 제어 트랜지스터 들(531, 532)의 게이트 단자로는 제 1 및 제 2 인버터(51, 52)의 출력이 인가된다. 제 1 및 제 2 전원전압 제어 트랜지스터들(531, 532)은 제 1 인에이블 신호(ENABLE1)가 활성화될 때 턴 오프되어, 프로그램 전압(VPGM)이 비교회로(50) 및 제어회로(60)로 직접 인가되는 것을 방지한다. 그 결과, 비교회로(50) 및 제어회로(60)에 포함되어 있는 저전압 회로들이 손상되는 것이 방지된다.
비교회로(50)에 구비된 차동증폭회로(55)의 상세 구성은 다음과 같다.
차동증폭회로(55)는 게이트 단자로 기준전압(VREF)을 받아들이는 제 1 트랜지스터(551)와, 게이트 단자로 분압 결과(VDIV)를 받아들이는 제 2 트랜지스터(552)와, 제 1 및 제 2 트랜지스터(551, 552)의 소오스 단자에 공통으로 연결된 방전 트랜지스터(555)를 포함한다. 비록 도면에 도시되지는 않았지만, 이 분야의 통상의 지식을 가진 이들에게 잘 알려져 있는 바와 같이 기준 전압(VREF)은 전원전압(VDD)과 같은 일정 레벨의 전압을 분압하여 발생된다. 제 1 및 제 2 트랜지스터(551, 552)와 방전 트랜지스터(555)는 NMOS 트랜지스터로 구성된다. 방전 트랜지스터(555)의 게이트에는 제 1 인에이블 신호(ENABLE1)가 인가된다. 방전 트랜지스터(555)의 드레인 단자는 제 1 및 제 2 트랜지스터(551, 552)의 소오스 단자에 공통으로 연결되고, 방전 트랜지스터(555)의 소오스 단자는 접지에 연결된다. 방전 트랜지스터(555)는 게이트로 인가되는 제 1 인에이블 신호(ENABLE1)에 응답해서 제 1 및 제 2 트랜지스터(551, 552)로부터 제공되는 전류를 방전한다. 제 1 및 제 2 트랜지스터(551, 552)의 드레인 단자에는 제 3 및 제 4 트랜지스터(553, 554)가 각각 연결된다. 제 3 및 제 4 트랜지스터(553, 554)는 PMOS 트랜지스터로 구성되며, 제 3 및 제 4 트랜지스터(553, 554)의 소오스 단자에는 제 6 트랜지스터(556)의 드레인 단자가 연결된다. 제 6 트랜지스터(556)의 소오스 단자에는 전원전압(VDD)이 연결된다.
제 1 및 제 2 트랜지스터(551, 552)는 게이트 단자를 통해 기준전압(VREF)과, 분압회로(20)로부터 발생된 분압 결과(VDIV)를 각각 받아들인다. 제 1 및 제 2 트랜지스터(551, 552)의 전류 구동 능력은 게이트로 인가되는 기준전압(VREF)과 분압 결과(VDIV)의 크기에 따라 달라지게 된다. 제 1 및 제 2 트랜지스터(551, 552)에 흐르는 전류는 방전 트랜지스터(555)를 통해 방전된다.
예를 들어, 분압 결과(VDIV)가 기준전압(VREF) 보다 낮은 경우, 제 2 트랜지스터(552)의 전류 구동 능력은 제 1 트랜지스터(551)의 전류 구동 능력보다 작아지게 된다. 따라서, 제 2 트랜지스터(552)는 제 1 트랜지스터(551) 보다 적은 양의 전류를 방전 트랜지스터(555)를 통해 방전하게 된다. 그 결과, 제 1 트랜지스터(551)의 드레인 전압은 제 2 트랜지스터(552)의 드레인 전압 보다 낮아지게 된다. 낮아진 제 1 트랜지스터(551)의 드레인 전압은 공통으로 연결된 제 3 및 제 4 트랜지스터(553, 554)의 게이트 단자로 인가되어, 제 3 및 제 4 트랜지스터(553, 554)의 전류 구동 능력을 증가시킨다. 그 결과, 제 2 트랜지스터(552)의 드레인 전압이 증가하게 되고, 논리 하이 레벨의 비교신호(COMP)가 발생된다.
그리고, 예를 들어 분압 결과(VDIV)가 기준전압(VREF) 보다 높은 경우, 제 2 트랜지스터(552)의 전류 구동 능력은 제 1 트랜지스터(551)의 전류 구동 능력보다 커지게 된다. 따라서, 제 2 트랜지스터(552)는 제 1 트랜지스터(551) 보다 많은 양 의 전류를 방전 트랜지스터(555)를 통해 방전하게 된다. 그 결과, 제 1 트랜지스터(551)의 드레인 전압은 제 2 트랜지스터(552)의 드레인 전압 보다 높아지게 된다. 높아진 제 1 트랜지스터(551)의 드레인 전압은 공통으로 연결된 제 3 및 제 4 트랜지스터(553, 554)의 게이트 단자로 인가되어, 제 3 및 제 4 트랜지스터(553, 554)의 전류 구동 능력을 감소시킨다. 그 결과, 제 2 트랜지스터(552)의 드레인 전압이 감소하게 되고, 논리 로우 레벨의 비교신호(COMP)가 발생된다.
비교회로(50)로부터 발생된 비교신호(COMP)는 제어회로(60)로 입력된다. 제어회로(60)는 입력된 비교신호(COMP)와 내부 클럭신호(CLK_IN)에 응답해서 펌핑클럭신호(PUMP_CLK)를 발생한다. 제어회로(60)는 플로팅 제어신호(FLOAT)가 논리 하이 레벨로 활성화된 구간(즉, 프로그램 검증 구간(V)) 동안에는 내부 클럭신호(CLK_IN)와 펌핑클럭신호(PUMP_CLK)를 모두 비활성화시킨다. 따라서, 프로그램 검증 구간(V) 동안 비교회로(50)로부터 발생된 비교신호(COMP)는 펌핑클럭신호(PUMP_CLK)의 발생에 아무런 영향도 미치지 않게 된다.
제어회로(60)는, 제 1 내지 제 3 논리회로(61-63)로 구성된다. 제 1 논리회로(61)는 제 1 인에이블 신호(ENABLE1)와 플로팅 제어신호(FLOAT)를 받아들여 내부 플로팅 신호(FLOAT_IN)를 발생한다. 내부 플로팅 신호(FLOAT_IN)는 제 1 인에이블 신호(ENABLE1)가 논리 하이 레벨로 활성화되어 있고, 플로팅 제어신호(FLOAT)가 논리 로우 레벨로 비활성화 되어있는 경우, 논리 하이 레벨로 활성화된다. 플로팅 제어신호(FLOAT)는 프로그램 구간(P) 동안 비활성화된 값을 갖고, 프로그램 검증 구간(V) 동안 활성화된 값을 갖는다.
활성화된 내부 플로팅 신호(FLOAT_IN)에 의해서 방전회로(30)와 접지 사이의 방전 경로가 활성화된다. 내부 플로팅 신호(FLOAT_IN)가 활성화되는 경우는, 프로그램 전압(VPGM)이 활성화 상태에 있는 프로그램 구간(P)에 해당된다. 이때 분압회로(20)는 정상적인 분압 동작을 수행한다. 그리고, 내부 플로팅 신호(FLOAT_IN)가 비활성화되는 경우는, 프로그램 전압(VPGM)이 비활성화 상태에 있는 프로그램 검증 구간(V)에 해당된다. 비활성화된 내부 플로팅 신호(FLOAT_IN)에 의해서 방전회로(30)와 접지 사이의 방전 경로는 차단된다. 그 결과, 분압회로(20)는 플로팅 상태에 있게 되고, 외부로의 전류의 유출이 차단된다. 따라서, 이전에 발생된 프로그램 전압(VPGM)이 그대로 유지된다.
제 2 논리회로(62)는 플로팅 제어신호(FLOAT)와 클럭신호(CLK)를 받아들여 내부 클럭 신호(CLK_IN)를 발생한다. 제 2 논리회로(62)는 플로팅 제어신호(FLOAT)가 논리 로우 레벨로 비활성화되어 있는 동안(즉, 프로그램 구간(P) 동안) 클럭신호(CLK)에 응답해서, 활성화된 내부 클럭 신호(CLK_IN)를 발생한다. 클럭신호(CLK)는 플래시 메모리 장치를 동작시키는데 사용되는 클럭 신호로서, 내부 클럭 신호(CLK_IN)는 클럭신호(CLK)와 동일한 주기를 갖도록 구성될 수도 있고, 경우에 따라서는 다르게 구성될 수도 있다. 제 2 논리회로(62)는 플로팅 제어신호(FLOAT)가 논리 하이 레벨로 활성화되어 있는 동안(즉, 프로그램 검증 구간(V) 동안) 비활성화된 내부 클럭 신호(CLK_IN)를 발생한다. 내부 클럭 신호(CLK_IN)는 제 3 논리회로(63)로 입력된다.
제 3 논리회로(63)는 제 2 논리회로(62)로부터 발생된 내부 클럭 신 호(CLK_IN)와, 비교회로(50)로부터 발생된 비교신호(COMP)에 응답해서 펌핑클럭신호(PUMP_CLK)를 발생한다. 비교신호(COMP)는 프로그램 전압의 분압 결과(VDIV)가 기준전압(VREF) 보다 낮아져서 펌핑이 필요한 경우, 논리 하이 레벨로 활성화된다. 펌핑클럭신호(PUMP_CLK)는 내부 클럭 신호(CLK_IN)와 비교신호(COMP)가 모두 활성화되어 있을 때에만 활성화된다. 그러므로, 프로그램 검증 구간(V)과 같이 내부 클럭 신호(CLK_IN)가 비활성화되는 구간 동안에는 비교신호(COMP)가 어떠한 값을 가지든 상관없이 펌핑클럭신호(PUMP_CLK)는 항상 비활성화된다.
이상과 같은 구성에 따르면, 프로그램 전압이 워드라인으로 인가되지 않는 프로그램 검증 구간(V) 동안 고전압 발생회로(100)의 외부로의 전류의 누출이 차단되고, 펌핑클럭신호(PUMP_CLK)가 비활성화 된다. 따라서, 프로그램 검증 구간(V) 동안 챠지펌프의 펌핑 동작이 억제되어, 프로그램 전압(VPGM)에 오버슈트가 발생하지 않게 된다. 만일, 본 발명에서와 같이 프로그램 전압(VPGM)이 비활성화되어 있는 프로그램 검증 구간(V) 동안 고전압 발생회로(100)의 외부로의 전류의 누출이 차단되지 않거나 또는 챠지펌프의 펌핑 동작이 억제되지 않을 경우에 발생될 수 있는 프로그램 전압(VPGM)의 변화는 다음과 같다.
도 5는 프로그램 검증 구간(V) 동안 고전압 발생회로(100)의 외부로의 전류의 누출이 차단되지 않거나 또는 챠지펌프의 펌핑 동작이 억제되지 않을 경우의 프로그램 전압(VPGM)의 변화를 보여주는 도면이다. 그리고, 도 6은 본 발명에 따른 고전압 발생회로(100)의 동작 타이밍도로서, 도 5에 도시된 오버슈트 문제를 효과적으로 방지할 수 있는 동작 타이밍이 도시되어 있다.
먼저 도 5를 참조하면, 스위칭 전압(VSWITCH)은 프로그램 루프가 진행됨에 따라 전압 레벨이 달라짐을 알 수 있다. 예를 들면, 스위칭 전압(VSWITCH)은 프로그램 전압(VPGM)이 메모리 셀 어레이(150)로 인가되는 프로그램 구간(P2, P3) 동안에는 프로그램 전압(VPGM)과 같거나 높은 레벨(LEVEL1, LEVEL3)을 갖게 된다. 따라서, 프로그램 구간(P2, P3) 동안 게이트 제어 전압(VG2, VG3) 역시 프로그램 전압(VPGM)과 같거나 높은 레벨(LEVEL1, LEVEL3)을 갖게 된다. 그러나, 프로그램 전압(VPGM)이 메모리 셀 어레이(150)로 인가되지 않는 프로그램 검증 구간(V2) 동안에는 스위칭 전압(VSWITCH)이 읽기 전압(VREAD)에 해당되는 레벨(LEVEL2)로 떨어지게 된다. 왜냐하면, 프로그램 검증 구간(V2) 동안에는 프로그램 전압(VPGM)이 비활성화되고, 읽기 전압(VREAD)이 활성화 되어 선택된 워드라인으로 인가되기 때문이다.
워드라인으로 인가되는 전압의 활성화 상태에 따라 스위칭 전압(VSWITCH)의 레벨이 읽기 전압(VREAD) 수준으로 떨어지게 되면, 게이트 제어 전압(VG2, VG3)의 레벨이 낮아지게 된다. 따라서, 스위칭 트랜지스터(23, 24)가 충분히 턴 온 되지 못하게 되는 문제가 발생하게 된다. 그리고, 스위칭 트랜지스터(23, 24)에 대응되는 저항(R2, R3)으로 누설 전류가 흐르게 된다. 누설전류로 인해, 분압에 사용되는 전체 저항의 크기가 커지게 되고, 분압 결과(VDIV)는 낮아지게 된다. 낮아진 분압 결과(VDIV)는 펌핑클럭신호(PUMP_CLK)를 활성화시킨다. 챠지펌프(10) 프로그램 검증 구간(V2) 동안 발생된 펌핑클럭신호(PUMP_CLK)에 응답해서 펌핑 동작을 수행한다. 그 결과, 프로그램 검증 구간(V2) 동안 프로그램 전압(VPGM)이 급격히 증가하 게 되어, 오버슈트 현상이 발생하게 된다. 그러므로, 다음 프로그램 구간(P3)이 시작되기에 앞서 프로그램 전압(VPGM)을 안정화시킬 수 있는 시간이 추가적으로 요구된다.
앞에서 설명한 바와 같이, 비록 프로그램 전압(VPGM)이 비활성화 되어 있는 프로그램 검증 구간이라 하더라도 일단 오버슈트가 발생하게 되면, 오버슈트된 프로그램 전압(VPGM)을 다시 안정화하는데 시간이 소요된다. 뿐만 아니라, 불필요한 챠지펌프(10)의 펌핑 동작으로 인해 전류의 소모가 증가하게 된다. 이러한 현상은 플래시 메모리 장치의 집적도가 높아질수록, 그리고 플래시 메모리 장치에서 빠른 동작 속도를 요구할수록 플래시 메모리의 성능에 심각한 영향을 미치게 된다.
본 발명에서는 이와 같은 문제를 방지하기 위해, 도 6에 도시된 바와 같이 프로그램 검증 구간(V2) 동안 플로팅 제어신호(FLOAT)를 논리 하이 레벨로 활성화 시킨다. 그 결과, 비활성화된 내부 플로팅 신호(FLOAT_IN)가 발생되어, 고전압 발생회로(100)로부터 전류가 누출되지 않게 된다. 이때, 내부 클럭 신호(CLK_IN) 및 펌핑클럭신호(PUMP_CLK)가 비활성화된다. 그 결과, 프로그램 검증 구간(V2) 동안 챠지펌프(10)의 펌핑 동작이 원천적으로 금지되고, 챠지펌프(10)의 챠지 펌핑 동작으로 인해 발생되었던 오버슈트 현상이 발생하지 않게 된다.
본 발명에서는 고전압 발생회로(100)와 외부와의 전류의 흐름이 차단되는 구간을 플로팅 구간이라 한다. 플로팅 구간 동안 분압회로(20)는 외부로의 전류 유출이 없는 플로팅 상태를 유지한다, 따라서, 바로 이전의 프로그램 구간(P2)에 발생되었던 프로그램 전압(VPGM)의 레벨이 그대로 유지될 수 있게 된다. 한편, 본 발명 에서는 프로그램 검증 구간(V) 동안 고전압 발생회로(100)와 외부와의 전류 통로를 차단하는 예로서, 분압회로(20)가 플로팅 상태에 있도록 하는 구성을 설명하고 있다. 그러나, 이는 본 발명을 구현하는 일 예에 불과하다. 예를 들면, 본 발명에서는 프로그램 검증 구간(V) 동안 분압회로(20) 뿐만 아니라 챠지펌프(10), 비교회로(50), 및 제어회로(60)에서 발생될 수 있는 누설전류까지도 차단할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 고전압 발생회로로부터 발생되는 고전압에 대한 오버슈트가 효과적으로 방지될 수 있고, 플래시 메모리 장치에서 필요로 하는 고전압을 안정적으로 발생할 수 있게 된다.

Claims (11)

  1. 워드라인들과 비트라인들의 교차영역에 배열된 복수 개의 메모리 셀들을 구비한 메모리 셀 어레이;
    선택된 워드라인으로 인가될 고전압을 발생하는 고전압 발생회로; 그리고
    상기 발생된 고전압이 상기 워드라인으로 인가되지 않는 구간 동안 상기 고전압 발생회로와 접지 사이의 방전 경로를 차단하도록 상기 고전압 발생 회로를 제어하고, 상기 고전압 발생회로를 비활성화하는 컨트롤러를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 고전압 발생회로는,
    펌핑클럭신호에 응답해서 상기 고전압을 발생하는 챠지펌프;
    상기 고전압을 소정의 저항비로 분압하는 분압회로;
    내부 플로팅 신호에 응답해서 상기 분압회로와 접지 사이의 전류 통로를 활성화하는 방전회로;
    상기 분압회로로부터 발생된 분압 결과와 소정의 기준전압을 비교하는 비교회로; 그리고
    상기 비교 결과에 응답해서 상기 펌핑클럭신호를 발생하되, 상기 컨트롤러의 제어에 응답해서 상기 고전압이 워드라인으로 인가되지 않는 구간 동안 상기 펌핑클럭신호를 비활성화하고, 상기 내부 플로팅 신호를 비활성화하는 제어회로를 포함 하며,
    상기 방전회로는 상기 비활성화된 내부 플로팅 신호에 응답해서 상기 분압회로와 접지 사이의 전류 통로를 차단하는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 고전압은 프로그램 전압, 패스 전압, 디커플링 전압, 읽기 전압 중 어느 하나인 것을 특징으로 하는 플래시 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제어회로는,
    상기 고전압이 워드라인으로 인가되지 않는 구간 동안 상기 내부 플로팅 신호를 비활성화시키는 제 1 논리회로;
    상기 비활성화된 내부 플로팅 신호에 응답해서 비활성화된 내부클럭신호를 발생하는 제 2 논리회로; 그리고
    상기 비활성화된 내부클럭신호에 응답해서 상기 펌핑클럭신호를 비활성화시키는 제 3 논리회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 고전압은 프로그램 구간 동안 상기 선택된 워드라인으로 인가되고, 프로그램 검증 구간 동안 상기 선택된 워드라인으로 인가되지 않는 것을 특징으로 하 는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 프로그램 검증 구간에서는 바로 이전의 프로그램 구간에서 발생된 고전압의 레벨이 유지되는 것을 특징으로 하는 플래시 메모리 장치.
  7. 펌핑클럭신호에 응답해서 고전압을 발생하는 챠지펌프;
    상기 고전압을 소정의 저항비로 분압하는 분압회로;
    내부 플로팅 신호에 응답해서 상기 분압회로와 접지 사이의 전류 통로를 활성화하는 방전회로;
    상기 분압회로로부터 발생된 분압 결과와 소정의 기준전압을 비교하는 비교회로; 그리고
    상기 비교 결과에 응답해서 상기 펌핑클럭신호를 발생하되, 상기 고전압이 워드라인으로 인가되지 않는 구간 동안 상기 펌핑클럭신호를 비활성화하고 상기 내부 플로팅 신호를 비활성화하는 제어회로를 포함하며,
    상기 방전회로는 상기 비활성화된 내부 플로팅 신호에 응답해서 상기 분압회로와 접지 사이의 전류 통로를 차단하는 것을 특징으로 하는 고전압 발생회로.
  8. 제 7 항에 있어서,
    상기 고전압은 프로그램 전압, 패스 전압, 디커플링 전압, 읽기 전압 중 어 느 하나인 것을 특징으로 하는 고전압 발생회로.
  9. 제 7 항에 있어서,
    상기 제어회로는,
    상기 고전압이 워드라인으로 인가되지 않는 구간 동안 상기 내부 플로팅 신호를 비활성화시키는 제 1 논리회로;
    상기 비활성화된 내부 플로팅 신호에 응답해서 비활성화된 내부클럭신호를 발생하는 제 2 논리회로; 그리고
    상기 비활성화된 내부클럭신호에 응답해서 상기 펌핑클럭신호를 비활성화시키는 제 3 논리회로를 포함하는 것을 특징으로 하는 고전압 발생회로.
  10. 제 7 항에 있어서,
    상기 고전압은 프로그램 구간 동안 선택된 워드라인으로 인가되고, 프로그램 검증 구간 동안 상기 선택된 워드라인으로 인가되지 않는 것을 특징으로 하는 고전압 발생회로.
  11. 제 10 항에 있어서,
    상기 프로그램 검증 구간에서는 바로 이전의 프로그램 구간에서 발생된 고전압의 레벨이 유지되는 것을 특징으로 하는 고전압 발생회로.
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