TW200537805A - Integrated circuit with multidimensional switch topology - Google Patents

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integrated circuit
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Yohei Matsumoto
Akira Masaki
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Nat Universuity Corp Okayama University
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Description

200537805 «4 九、發明說明： 【發明所屬之技術領域】 本發明係關於可再設定邏輯功能之場程控閘陣列 (Field Programmable Gate Array、以下簡稱為「FPGA」） 之配線構造，是有關具有多次元開關佈局之配線構造及具 有上述配線構造之積體電路。另外，本發明係關於具備複 數基塊、及設於各基塊之開關元件，且介由各開關元件連 φ接基塊彼此的程控裝置。 【先前技術】 作為可再設定邏輯功能之FPGA，存在有許多製品。專 利文獻1〜11記載有如此之FPGA構造的一例。 [專利文獻1] 日本國公表專利公報特表平8-509344號公報（公開日： 1996年10月1日） •[專利文獻2] 日本國公表專利公報特表2001-519133號公報（公開日 ·· 2001 年 10 月 16 日） [專利文獻3] 美國專利第RE .34363號（公開日：1993年8月31日） [專利文獻4] 美國專利第5455525號（公開日：1995年10月3日） [專利文獻5] 美國專利第5682107號（公開日：1997年10月28日） 5 200537805 [專利文獻6 ] 美國專利第5689195號 [專利文獻7] 美國專利第5883526號 [專利文獻8] 美國專利第5914616號 [專利文獻9 ] 美國專利第5942913號 [專利文獻10] 美國專利第6084429號 [專利文獻11 ] 美國專利第6300794號 (公開日：1997年11月18日 (公開日：1999年3月16日： (公開日：1999年1月22日〕 (公開日：1999年8月24日） (公開日：2000年7月4日） (公開日：2001年1〇月9曰） 〇、9可知，一般，FPGA係如第 4圖所示以2次元配置狀排列如第la圖的基塊㈣ 在此，設錢向為X方向，縱向為7方向，進行說^ 般，基塊具有接續塊間的配線通道1〇6、，指示路斤
的開關㈣ΗΠ及可變邏輯元件與記憶元件構成的日邏輯I .開關矩陣1G1及邏輯塊⑽之間係由配線⑽所連接。 連接各基塊間之配線還具有進行鄰接基塊間連接的配線 1 〇3及連接至2個以上處之基塊的配線1 。 第2圖係邏輯塊102之具體例，在該例中，顯示且 =為可變邏輯^件的檢查表2G2與作為記憶^件的反 的例子彳《查表202係由SRAM等的記憶體所構成。 200537805 檢查表202與D正反器go]的於山#%#。拉 203的輪幻§#ϋ係反饋至檢查表2〇2 的輸入叫’通過配、線105輸出於開關輯1〇1 來自基塊外部的信號也從開關輯⑻通過配線咖 檢查表202。在檢查表2〇2之輸入部具備選擇檢2⑽ 及D正反器的輸出反饋，與經配線1〇5之基塊料的 “號中的一個用的程控開關20卜另外，在近年之印以
於第2圖所示邏輯塊還具有附加進位指令計算裝置的區， 塊，及僅由記憶器或乘算器構成的區塊。 第lb圖顯示開關矩陣1〇1之佈局。第比圖中，以技 頭=有無從X方向左側的配線通道1〇6a連接於各配^ 逼 、105a、105b的開關。在2次元開關矩陣1〇1中， 需要連接於3方向之配線通道的開關。在此，僅顯示從X 方向左側的配線通道106a連接於其他的各配線通道1〇肋 、l〇5a、105b，但也同樣存在從任一方向之配線通道連接 於各方向的配線通道的開關。 卜於開關矩陣1〇1存在如第3圖的開關，用以使連接於 第la圖所示配線103、配線1〇4等上下左右的基塊的配線 破此紐路。該開關具備多路轉換器301。在多路轉換器3〇1 中，選擇輸入從連接開關矩陣1〇1所連接之上下左右基塊 間的配線引出的配線303，及屬來自邏輯塊1〇2的輸出^配 線105中的幾根，連接於驅動連接配線1〇3、配線1〇4等的 ^塊間的配線中一根的三態緩衝器3〇2。藉由使用三態緩衝 器302，以便將輸出處的配線（例如，配線1〇3)用作為雙方 向的配線。又，也可取代三態緩衝器3〇2而為通常之緩衝 7 200537805 器、或未設有緩衝器之開關構成。開關係由SRAM等的記憶 體所控制。 〜 使用者係在使用前，利用於控制開關的記憶體、構成 檢查表的記憶體設定適宜的值，可於FPGA進行所需動作。
I1返者半體製程技術之微細化進程，定製設計正朝長 期化及高成本化發展。相對於此，FPGA因可再構成之性質， 邏輯功能之設計所需要的時間、成本極少。另外，從FPga 具有規則的構造且可較為容易應用最新半導體製程技術的 觀點看，可期待今後仍能進一步提高整合度。實際上，FPGA 中，可應用較 ASIC(Application Specific Integrated
Circuit、以下簡稱為「ASIC」）更新的半導體製程技術。 因此，在初期時，FPGA的主要用途適用於試驗等，但近年 來隨著其性能的提高，作為DSP或小、中規模的ASIC的替 代受到注目，其用途也擴大中。隨著微細化的進程，fPga 的優點增加，因此可期待擴及移動電子機器、數位家電等 的廣泛用途。 但是，因為FPGA之配線通過大量的開關，因此與 相比極為低速。另外，於FPGA具有非常多的開關，因此與 AS IC相比，其邏輯密度極小。此等問題，因積成度提高的 同時，其平均配線長、配線區域也變得更為巨大化，因此 使得問題進一步增大。因此在實現大規模之FPGA時，需要 根本上解決此等問題。 為改善該狀況，設置如第la圖之配線1〇4的飛越幾個 開關矩陣進行連接的配線。該情況，需要慎重地將該配線 200537805 感 飛越之開關矩陣的數量、該配線的根數等最合理化。 另外，為減少邏輯塊102間的配線，考慮增加邏輯塊 102的粒度。第2圖之邏輯塊102係形成為具備2個屬檢查 表202及正反器203的組的邏輯單元的形狀，但更多是如 準備具備4個邏輯單元的邏輯塊。這是與在專利文獻6所 見之具有階層構造的FPGA相同的構造。在此，可考慮FPGA 全體為超區，而基塊為次區。超區係通常之2次元配置構 I造，在次區内部，如第2圖所示，各邏輯單元之間等效連 接，而從次區朝超區之配線的連接，在各邏輯單元與開關 矩陣之間也等效連接。此種構造當在增大次區時，將產生 開關數、内部配線的延遲急遽增加的問題。 關於此點，如專利文獻7，記載有將次區内部配線分段 化；及如專利文獻11，於次區内部進一步加以階層化等的 改良方案。 在專利文獻4等所見之窗框構造也可認為是階層構造 癱的一種，但在此，次區内之連接成為2次元配置構造，從 次區之邊緣部連接於超區的配線通道。在該構造中，當增 大次區時’超區之配線被無意義地增大’因此如專利文獻 10，提出將超區之配線分段的改良方案。在此等具有階層 構造之配線構造中，也需要慎重地將次區之大小、次區内 部之連接等最合理化。 一般的FPGA雖進行有此等的最合理化處理，但對FPGA 之將來的配線區域、延遲的增加是否有效並不明朗。在此， 以根本上解決FPGA之配線問題為目的，提出非專利文獻1 200537805 及非專利文獻2等的3次元FPGA。 [非專利文獻1 ] A. Rahman et al·， “Wiring Requirement and Three-Dimensional Integration of Field-Programmable Gate Array，” Proc· SLIP,2001· [非專利文獻2] M. Leeser et al. , “Rothko ·· A Three-Dimensional FPGA， IEEE Design and Test of Computers,
Vol· 15(no· 1)，pp· 16—23, 1998· 第5圖#員示3次元FPGA的基塊的例子。在此，將晶片 之橫方向設為X，垂直方向設為z。配線通道5〇3、504分 別為X、y方向的配線通道，配線通道5〇6為z方向的配線 通運。配線通這506係與上層或下層磁磚之開關矩陣5〇1 連接。又，第5圖之基塊之開關矩陣5〇1及邏輯塊5〇2，係 分別對應於第1圖之基塊之開關矩陣1〇1及邏輯塊1〇2者。 第6a圖為顯示連接於開關矩陣5〇1之配線的立體圖。第牝 圖顯示開關矩陣501之佈局。在此，為避免圖變得複雜， 僅顯示從X方向左側之配線通道5咖朝各方向之配線通道 5〇3b、5G4a、5_的連接，但從任一方向也同樣存在連接 於各方向的開關。因此，3次元FPGA中，在開關矩陣中需 要有連接於5方向的開關。在開關矩陣5〇1内部，形成為 可從某一方向之配線通道連接於所有方向之配線通道。第 7圖顯示開關矩陣501之3次元FPGA的連接。 藉此，為增加鄰接於-個基塊之基塊數，可利用經由 200537805 更少數量之開關矩陣來實現基塊間之連接，因此可削減配 線延遲。另外，在FPGA中，開關數與配線通道之印製線數 (配線通道係集束配線者，構成配線通道之各配線稱為印製 線，該數量即為配線通道之印製線數）成比例。在2次元開 關矩陣中，與3方向之配線通道連接，但在3次元開關矩 陣中，增為與5方向之配線通道連接，因此印製線部分的 開關數雖增加，但在大規模之3次元FPGA中，與2次元FPGA φ比較，配線通道需要之印製線數變得非常少，因此可提高3 次元FPGA的邏輯密度。 非專利文獻1中，在將20k閘規模之FPGA構成為4層 之3次元FPGA的情況，配線延遲改善有45〜60%，而邏輯 整合度改善有20〜40%。另外，顯示邏輯整合度提高越多則 該改善度增加越高，可知大規模之FPGA的3次元整合的效 果南。 但是，因為不容易製作微細垂直方向的配線，因此要 #製造3次元FPGA極為困難，另外，3次元積體電路因加熱 困難，故可積層之層數有限，將來不可能實現充分整合度 的3次元FPGA。 【發明内容】 FPGA之電路延遲的大部分係配線延遲。配線延遲增大 是因為在基塊間之配線中經由大量開關矩陣的緣故。另外 ，整合度增加越大，則經由之開關矩陣的數量增加越多， 因此電路延遲中所佔配線延遲的比例也增加。 11 200537805 FPGA之晶片面積的 / 體所佔。在ASIC中，、八大刀，係由構成開關矩陣之電晶 電晶體區域較金屬配心：線之區域不足’但娜A中， 則開關矩陣需要的 5足。另外，隨整合度增加， 。 ^歎也隨之增加，使得邏輯密度下降 作為解決以上2個 體技術的3次元即以缚之手&，進行了使用3次元積 連接之平均延♦的、的研究。在3次元FPGA中，基塊間 可大幅改盖、’、即開關之通過段數急遽減少，因此 八卩田叹吾估據FPGa 外，在3次元F 兔路延遲的大部分的配線延遲。另 減少，因FPGA中’因為配線通道需要的印製線數急遽 整合产。作θ成開關矩陣之電晶體數也減少’可提高邏輯 難=題次元積體技術仍然具有很多需要解決但因 間的貫中之一即為層間的貫穿電極的問題。連接層 且古Π电極較水平方向的配線粗，無法製作太多。因此 I較Π整合度提高太多㈣題。又’元件製造在技術 -欠1L 產生良率的下降，無法達成充分整合度的3 數切。此外，在3次元積體電路上放熱困難且可積層 。=限，成此點看很難提供具有充分整合度的3次元fpga 口此-可以認為今後也無法實現水平方向、垂直方向均 具有相同特性的完全理想的3次元FPGA。因此，在現狀之 3次元積體電路技術中，無法提供能充分對應現今之電子裝 置的資訊量的擴大化、多功能化及高逮化之積體電路电及具衣 有上述積體電路的系統。 本發明者經活用3次元FPGA之配線延遲的改善效果及 12 200537805 邏輯整合度的提升的長處，且刻意取入改良製造技術上的 缺點的配線構造的開發研究，藉由將多次元開關佈局埋入 更為低次元之晶片内，完成了能解決現狀之3次元FPGA具 有的上述課題的本發明。又，本發明中，多次元係指3次 元以上的南次元。 根據本發明 ，，（1) 一種FPGA之設計方法’六你π用將η 次兀FPGA之開關佈局埋入^次元積體電路來實現，在此， m、η均為自然數，且具有m<n的關係。（2)如上述（1)記載 之FPGA之設計方法，其中m=2，n=3或4 ; (3)一種半導體 積體電路’其係由將η次元FPGA之開關佈局埋入m次元積 體電^之FPGA所構成；（4)如上述（3)記載之半導體積體電 路/、中n-3、m=2 ; (5)如上述（3)記載之半導體積體電路， 其中 11=4、111=2 · i \ / ’ C6)如上述（3)記載之FPGA構成之半導 積體電路，其中夂 τ谷輛方向之配線通道係由包含多種長度配 線的FPGA所構点· μ、
再战，（7)如上述（3)記載之FPGA構成之丰導 體積體電路，其中 V FPGA所構成.⑻轴方向之配線通道係由包含長配線的 體電路，如上述（3)記載之吓以構成之半導體積 所成FPGA所構成連接鄰近之各軸方向配線通道之端點彼此 體積體電路，Λ，Γ)如上述⑶記載之fpga構成之半導 (1〇)如上述（4、) ^各基塊具有階層構造的FPGA所構成； 由將存在於相同Sx A構成之半導體積體電路，其中 元狀’加以z方^位置的基塊作為—個次區形成為2二欠 ,^ ^ 句的連接，以2次元配置狀排列此箄+ ，於存在於橫向妞^ ^寺-人區 J徘列之次區的相同2位置的基塊間加 13
、X 200537805
方向的連接，於存在於縱向排列之次區的相同2位置的美 塊間加以y方向的連接所實現的卯以所構成，· 〇丨）如土 述（5)記載之即(^構成之半導體積體電路，其中由將存= 於相同U-V位置的基塊作為一個次區形成為2次元配^狀 於松向排列之基塊間力σ以χ方向的連接，於縱向排列之 基塊間加以y方向的連接，且以2次元配置狀排列此等次 區，於存在於橫向排列之次區的相同x y位置的基塊間加 以u方向的連接，於存在於縱向排列之次區的相^ 置的基塊間加以v方向的連接所實現的卯以所構成；（1 如t述（10)記载之FPGA構成之半導體積體電路，其中由在 各次區中連接z方向配線通道之下端與上端所成㈣所構 成，（13)如上述（10)記載之FPGA構成之半導體積體電路 ’其中由以鄰接z方向上鄰接之基塊彼此的方式排列次區 而形成為2次元狀所實現的即以所構成；（14)如上述（^) 記載之FPGA構成之半導體積體電路，其中由連接第】次區 之y方向的配線通道下端、及鄰接於第丨次區之下方向的 第2次區之y方向的配線通道上端所實現的即以所構成； (15)、如^逑（丨1)記載之FPGA構成之半導體積體電路，其 =連接第1次區之χ方向的配線通道右端、及鄰接於第） 品右方向的第2次區之X方向的配線通道左端所實現 的FPGA所構成’（16)如上述（13)記载之f似構成之半導 體積體電路，其中藉由縱向直線排列基塊而形成次區所實 現的FPGA所構成；⑽如上述（13)記载之構成之半 導體積體電路，其中藉由至少一次折彎Z軸排列基塊而形 14 200537805 F成的,以所構成;(18)如上述(16)記載之 向的配線通道下端、及鄰接於下區之2方 的配_道上端所實現的FPGA所構成。 2方向 接等本=== = ::，與開關矩陣間的連 卜器等: = =;塊係 排列於各軸方lA(n為4以上的情況係假定的存在），陣列狀 = 基塊係由格子狀配線所連接。 之其换人70 FPGA之開關佈局的FPGA，於構成該FPGA 向陣，對準各轴之正方向、負方向連接2n方 α、 ^通遏，存在有從第1方向之配線通道之至少一條 =印製線傳輸信號給第丨方向以外之所有h—ι方向之配 、、泉通運之各至少—條配線印製線㈣開關。 本發明中，表現方向所使用之「縱」與「橫」係可交 換。另外，表現軸所使狀x、y、u、v、z等也可交換。 本毛明之特徵為，將具有高次元之開關佈局之FPGA埋 入^低次70之晶片。藉此，可抑制FpGA隨規模增大，其連 接邈輯塊間的開關段數、設於FpGA的開關數增加的問題， 可^為改善性能。尤歧，在埋人2次元晶片構造的情況， 可提，衣化、交知極為容易，良率也改善，且製造成本也低 廉的回正合度的FpGA。另外，為實現本發明之配線構造的 配線製程，也與在通常的2次元晶片使用的製程相同。而 且，因為是2次元構造，因此放熱性與2次元的吓以相同， 200537805 無須擔心3次元構造中之蓄熱引起的弊害。更且，本發明 中，還可將具有4次元以上之開關佈局之FPGA埋入2次元 之晶片、或埋入使用3次元積體技術之實際3次元之晶片 内。即使在3次元積體技術發展而實現具有充分整合度的 3次元FPGA的情況，在實現超高整合的FPGA的情況將4 次元以上之開關佈局埋入3次元之晶片之情況仍有效。 對FPGA之邏輯整合度、動作速度影響最大者非為金屬 配線，而為開關，因此將3次元FPGA之開關佈局埋入2次 元晶片之事項，可實現邏輯塊間的通過開關段數的減少、 FPGA需要之開關數的減少等3次元FPGA的優點。 另外，在實現大規模之FPGA的情況，可以認為具有4 次元以上之開關佈局的FPGA較為有利。本發明包含具有4 次元以上之開關佈局的FPGA。 根據本發明，可解決實現大規模FPGA時之配線區域增 大的問題，可實現1億閘規模以上之FPGA，可利用於路由 器、SAN或伺服器等的網路、通信領域、醫療用、產業用晝 像機器等的影像領域、DVD-RW器、液晶電視等的數位家電、 攜帶型數位機器等的更為廣泛用途，可擴大FPGA的市場。 以下，本發明之作用具有更為詳細的記載。在3次元 FPGA中，構成開關矩陣的電晶體的數量減少，因此邏輯密 度大幅提高。這是因為並非3次元積體電路技術，而是3 次元FPGA之開關佈局優良的緣故。因此，利用將3次元FPGA 之開關佈局埋入2次元晶片，與3次元FPGA相同可減少構 成開關矩陣之電晶體的數量。另外，利用將3次元FPGA之 16 200537805 Μ 開關佈局埋入2次元，垂直方向之配線全部展開於水平方 向，以增加金屬配線之密度。通常，在FPGA中，金屬配線 之密度較電晶體的密度具有太大的充裕，另外，金屬配線 係由多層配線所實現，今後隨層數增加，金屬配線之密度 更為減少。因此在一般的2次元FPGA中，無法有效利用多 層配線。本發明可有效利用多層配線。 本發明與需要3次元積體電路技術的3次元FPGA不 $同，因使用習知積體電路技術可實現，因此無製造上的問 題。 作為本發明之有效實施形態之一，在作為2次元晶片 予以實現的情況容易放熱。 3次元FPGA隨整合度提高，則相較於2次元FPGA的性 能也顯著提高。在此，在高整合度之FPGA中，利用將4次 元以上之FPGA之開關佈局埋入2次元，則相當有效。 (19)本發明之程控裝置具備複數基塊、及設於各基塊 鲁之開關元件，基塊彼此介由各開關元件所連接，其包含上 述複數基塊中至少一部係配置為行列狀，同時，複數構成 沿行方向及列方向順序連接而成之基塊行列，在上述複數 基塊行列之間相互連接位於相對應之行列位置的基塊彼此 ，同時上述複數基塊行列係平面配置。 上述開關矩陣係如FPGA可任意設定邏輯功能的電路， 除FPGA以外，還包含取代FPGA中之邏輯塊而由包含加算 器、乘算器、記憶體等所構成的電路。另外，上述基塊係 構成程控裝置的基本單位，具備開關矩陣、功能電路、連 17 200537805 接上述開關矩陣與功能電路的配線束、及連接上述開關矩 陣與其他基塊之開關矩陣的配線束。 上述開關矩陣係由具有連接或切斷連接於該開關矩陣 的配線間的信號路徑的功能的複數開關所構成，各開關係 基於記憶元件或各開關本身具有的記憶功能來設定連接或 切斷狀態。 上述功能電路係發揮指定演鼻功能的電路。在上述功 能電路包含有邏輯塊、加算器、乘算器、記憶體等。另外 ，上述功能電路可基於記憶元件或該功能電路本身具有的 記憶功能來設定該功能電路的功能。在上述功能電路所屬 之基塊内還可具備構成為階層狀的下位階層的基塊。 又，上述配線束係傳輸信號用的複數配線的集合。 上述構成中，構成程控裝置之複數基塊中至少一部分 係配置為行列狀，同時，複數構成沿行方向及列方向順序 連接而成之基塊行列。因此，各基塊行列可發揮相當於習 知2次元FPGA所具備的排列為2次元配置狀基塊的功能 〇 另外，上述構成中，在上述複數基塊行列之間相互連 接位於相對應之行列位置的基塊彼此。藉此，上述構成中 ，與習知3次元FPGA相同，與習知2次元FPGA比較，可 利用經由更少數量之開關矩陣來實現基塊間之連接，同時 ，可實現邏輯密度的提高。 上述構成中，上述複數基塊行列係平面配置。藉此， 上述構成中，因為無須形成較難形成之微細垂直方向的配 18 200537805 線，因此製造上較習知3次元即以更為容易，同時，還可 抑制習知3次元FPGA之放熱性的問題。 如上述，上述構成中，可解消習知2次元及3次元FPGA 所存在的各個問題。 (20) 本發明之程控裝置’係於上述⑽之程控裝置中 ，構成上述各基塊行列之基塊，可集中配置於指定區域。 (21) 或是’本發明之程控裝置’係於上述（19)之程控 #裝置巾’在上述複數基麟列之—於相對狀行列位置 的基塊，可集中配置於指定區域。 (22) 另外’本發明之程控裳置，係於上述〇9)之程控 衆置中’上述複數基塊行列之間位於相對應之行列位置的 基塊彼此的連接，可為一次元的連接。 上述構成中，藉由對各基塊行列内之2次元的連接， 加上複數基塊行列之間位於相對應之行列位置的基塊彼此 的-次元連接，即可3次元連接基塊彼此。 ♦壯⑽另外’本發明之程控裝置，係於上述（⑼之程控 ^中’上述複數基塊行列之間位於相對應之行列位置的 基塊彼此的連接，還可為2次元的連接。 上述構成中，藉由對各基塊行列内之2次元的連接， 力口 j數基塊行狀間位於㈣叙行心置的基塊彼此 的2二人元連接，即可4次元連接基塊彼此。 【實施方式】 以下，參照圖面詳細說明本發明之實施形態。但是 19 200537805 本發明不限於此等具體例子。 又，以下的說明中，在上述背景技術攔，針對與基於 第5、6a、6b、7圖說明之3次元FPGA的構成元件具有相 同功能的構成元件，則使用相同的元件符號，並省略說明 。另外，以下說明中，即使在新說明的構成元件中，針對 具有相同功能之構成元件，仍使用相同的元件符號，並省 略重複說明。 [將3次元FPGA埋入2次元晶片的構成（1)] 第8圖顯示將3行3列4層構成的3次元FPGA埋入2 次元晶片所成的FPGA8。在該FPGA8中，分別具有相互具有 合同關係之矩形區域的第1層801〜第4層804，係以2次 元順時針配置。又，第8圖之FPGA8中，第1層801〜第4 層804係以2次元配置，因此實際上並非配置為層狀，但 為便於說明，稱此等為「層」。連接層間之配線通道506， 係在第1層801與第2層802之間，連接第2層802與第3 層803之間及連接第3層803與第4層804之間的所謂鄰 接之層間，連接處在各層内相同位置（亦即，同一行且同一 列）的基塊彼此。在構成更多層的情況，也可以2次元平面 狀排列各層而同樣進行連接。此時，最好以晶片之縱橫比 減小的方式摺疊排列各層。另外，在第8圖之埋入方法中， 第1層801與第4層804係3次元FPGA之垂直方向的配線 通道的端點，但在FPGA8中，第1層801與第4層804相 鄰接，因此可容易連接此等之間。 在此，構成FPGA8之基塊510與第5圖所示基塊相同， 20 200537805 具備開關矩陣501、可變邏輯元件與記憶元件構成的邏輯塊 502、連接開關矩陣501及邏輯塊502之配線505、及配線 通道503、504、506。但是，FPGA8巾，配線通道506係連 接2次元配置之第1層801〜第4層8〇4間者，因此相對晶 片沿水平方向延伸。 第9圖顯示在將3行3列4層構成的3次元FpGA埋入 2次元晶片所成的FPGA8中’措由配線通道go 1連接第1 鲁層801〜第4層804間，且將垂直方向之配線形成為線圈狀 所成FPGA9。利用此種構成’可較第8圖之構造更為有效地 使用晶片上的配線區域。 如上述，在FPGA8、9中，構成行列狀配置基塊之同時， 沿行方向及列方向順序連接所成之第1層8〇1〜第4層804 (分別稱此為「基塊行列」）。因此各基塊行列可發揮相當 於習知2次元FPGA所具備的排列為2次元配置狀基塊的功 能。 • 另外，在上述複數基塊行列之間相互連接位於相對應 之行列位置（相同行且相同列）的基塊彼此。藉此，fpga8、 9中，與習知3次元FPGA相同，與習知2次元FpGA比較， 可利用經由更少數量之開關矩陣來實現基塊間之連接，同 時，可實現邏輯密度的提高。 又，上述複數基塊行列係平面配置。藉此，在FPGA8、 9中，因為無須形成較難形成之微細垂直方向的配線，因此 製造上較習知3次元FPGA更為容易，同時，還可抑制習知 3次元FPGA之放熱性的問題。 200537805 士上述在FPGA8、9中，可解消習知2次元及3次元 FPGA所存在的各個問題。 又’在FPGA8、9中，構成上述各基塊行列之基塊，可 集中配置於指定區域（第1層801〜第4層804)。 在FPGA8 9中，上述複數基塊行列之間位於相對應之 行列位置的基塊彼此的連接，係為—次元的連接。該構成 中，藉由對各基塊行列内之2次元的連接，加上-次元連 接，即可3次元連接基塊彼此。 [將3次兀FPGA埋入2次元晶片的構成⑵] _ 第10圖與如第8圖之FPGA8或第9圖之FpGA9以層單 位埋入的例子不同，顯示將在各層處於相同位置（亦即，相 同行且相同歹j)之基塊集中於—個區域，而以2次元配置狀 排列的埋入方法所構成的FPGA10。在該FpGA1〇中，例如， 區域1010係在各層排列存在於右上角的基塊者。亦即，基 塊1001〜1004，係讓第8圖之FPGA8之第1層801〜第4 層804各個的右上角的基塊，在區域1〇1〇内以2次元順時 鲁 針配置，具有連接鄰接之層間的配線通道。在構成更多 層之情況，區域1010内部之基塊，係以減小晶片之縱橫比 的方式摺疊排列。 第11圖與第9圖之埋入方法相同，顯示藉由配線通道 1101連接基塊1001與基塊1004之間，且將垂直方向之配 線形成為線圈狀所成FPGA11。利用此種構成，可較第1 〇 圖之構造更為有效地使用晶片上的配線區域。 第10圖與第11圖之埋入方法，較第8圖與第9圖之 22 200537805 埋入方法，具有不易增加配線密度的優點。藉由該優點， 可避免晶片面積較配線增大的問題。 如上述，在FPGA10、11中，在區域101 〇中，例如當 注意右上方的基塊’針對其他的區域也同樣注意右上方的 基塊時，此等受注意之基塊配置為行列狀，同時，沿行方 向及列方向順序連接所成。該情況在注意各區域之右下、 左上及左下方各個的基塊的情況也相同。如此，當分別稱 φ配置為行列狀，同時，沿行方向及列方向順序連接之基塊 的集合為「基塊行列」時，各基塊行列可發揮相當於習知 2次元FPGA所具備的排列為2次元配置狀基塊的功能。 另外，在上述複數基塊行列之間相互連接位於相對應 之行列位置（相同行且相同列）的基塊彼此。藉此，PPG A1 〇、 11中’與習知3次元FPGA相同’與習知2次元fpga比較， 可利用經由更少數量之開關矩陣來實現基塊間之連接，同 時’可實現邏輯密度的提高。 _ 又’上述複數基塊行列係平面配置。藉此，在FPGA10、 11中，因為無須形成較難形成之微細垂直方向的配線，因 此製造上較習知3次元FPGA更為容易，同時，還可抑制習 知3次元FPGA之放熱性的問題。 如上述，在FPGA10、11中，可解消習知2次元及3次 元FPGA所存在的各個問題。 又，在FPGA10、11中，上述複數基塊行列之間位於相 對應之行列位置的基塊，可集中配置於指定區域（例如，區 域 1010) 〇 23 200537805 在FPGA10、11中，上述複數基塊行列之間位於相對應 之行列位置的基塊彼此的連接，係為一次元的連接。該構 成中，藉由對各基塊行列内之2次元的連接，加上一次元 連接，即可3次元連接基塊彼此。 [將3次元FPGA埋入2次元晶片的構成（3 )] 第15圖顯示將3行5列4層構成的3次元FPGA埋入2 次元晶片所成的FPGA15。雖與第10圖之FPGA10相同，將 在各層處於相同位置之基塊集中於一個區域，但與FPGA10 不同，FPGA15中，在區域（z平面）1510内縱向直線狀排列 各層處於相同位置之基塊1001〜1004。當如此構成時，雖 然縱橫比增大且實際安裝效率變差，但利用減少行數、層 數可減小縱橫比。 第16圖相對第15圖之FPGA15,顯示藉由配線通道1601 連接區域1510與區域1520間所成的FPGA16。利用此種構 成，可較第15圖之構造更為有效地利用晶片上的配線區域。 如上述，在FPGA15、16中，在區域1510中，例如當 注意最上方的基塊，針對其他的區域也同樣注意最上方的 基塊時，此等受注意之基塊配置為行列狀，同時，沿行方 向及列方向順序連接所成。該情況在注意各區域之從上至 下的第2、從上至下的第3及最下方的各個基塊的情況也相 同。如此，當分別稱配置為行列狀，同時，沿行方向及列 方向順序連接之基塊的集合為「基塊行列」時，各基塊行 列可發揮相當於習知2次元FPGA所具備的排列為2次元配 置狀基塊的功能。 24 ^200537805 另外，在上述複數基塊行列之間相互連接位於相對應 之行列位置（相同行且相同列）的基塊彼此。藉此，5、 16中，與習知3次元FPGA相同，與習知2次元卯以比較， 可利用經由更少數量之開關矩陣來實現基塊間之連接，同 時，可實現邏輯密度的提高。 又’上述複數基塊行列係平面配置。藉此，在FPGA15、 16中’因為無須形成較難形成之微細垂直方向的配線，因 鲁此製造上較習知3次元FpGA更為容易，同時，還可抑制習 知3次το FPGA之放熱性的問題。 一如上述’在FPGA15、16中，可解消習知2次元及3次 元FPGA所存在的各個問題。 又’在FPGA15、16中，上述複數基塊行列之間位於相 對應之行列位置的基塊，可集中配置於指定區域（例如，區 域 1510)。 連接，即可3次元連接基塊彼此。 [將4次元FPGA埋入2次元晶片 的槿成Ί
/在FPGA15、16中，上述複數基塊行列之間位於相對應 之仃列位置的基塊彼此的連接，係為一次元的連接。該構 成中藉由對各基塊行列内之2次元的連接，加上一次元 〜；4次兀的4根軸。第12圖之FpGAl2係由 4X4個及U—v方向上3x3個之合計144個的基塊 25 200537805 所構成。在此，配線通道12〇1係y方向 通道1 7 ®己、、泉通逼，配線 逋遏1202係X方向的配線通道，配線通道 的配線通道，配線通道1204传u方h Μ & 、V向 ^ ^ 係方向的配線通道。第1? =，僅顯示-個開__邊的配線通道，㈣他 =車也相同。x、y方向的配線通道咖、⑽ 幵 千:（區域）1206内的開關矩陣。將各〇平面排列成2次 、曾=u-v軸方向的配線通道聰、12G4。亦即，配線通 、〇3、1204係在2個x-y平面間之開關矩陣中，連接严 於相同x-y位置（亦即，相同行且相同列）者彼此。 处 =圖顯示4次元開關矩陣13的佈局。第13圖顯示 泉通這12G4a、亦即u軸方向的配線通道左側連接至夂 轴方向的配線通道制a、！難、㈣a、m2b、12咖、 1203b、、12_者。箭棚示連接具有之方向，存在朝各轴 方向的連接。在此，僅顯示朝一方向的連接，但從其他軸 的任側所見的情況也相同。如此，在4次元開關矩陣中， f在有連接7方向的配線通道的開關，因此與2次元或3 -人疋開關矩陣比較，可增加每―印製線的開關數。但是， 在超大規模之FPGA中，使得配線通道之印製線數的增加減 少，其結果可減少電晶體數。 山在第9或11圖中，以線圈形式連接2方向的配線通道 端彼此。除此之外，在第12圖中，以u-v平面上鄰接之x_y 平面的境界可連接x、y方向的配線通道端彼此。第14圖 顯示χ-y平面12〇6的境界及x、y方向的配線通道，藉由 26 *200537805 配線通道1401連接χ、y方向的配線通道端彼此。在任— 埋入方法中，近接各軸方向的配線通道端的情況，利用連 接此，不需增加開關，即可提高配線的柔軟性。 如上述’在FPGA12中，例如在區域1206，基塊配置為行 列狀之同時，沿行方向及列方向順序連接。又，在fpgaU 中，與上述區域1206相同構成的區域配置為3χ3的行列 狀。當分別稱此等區域為「基塊行列」時，各基塊行列可 鲁發揮相當於習知2次元FPGA所具備的排列為2次元配置狀 基塊的功能。 另外，在上述複數基塊行列之間相互連接位於相對應 之行列位置（相同行且相同列）的基塊彼此。藉此，FpGAi^ 中’與習知3次元FPGA相同，與習知2次元FPGA比較， 可利用經由更少數量之開關矩陣來實現基塊間之連接，同 時，可實現邏輯密度的提高。 又，上述複數基塊行列係平面配置。藉此，在fPGA12 籲中，因為無須形成較難形成之微細垂直方向的配線，因此 製造上較習知3次元FPGA更為容易，同時，還可抑制習知 3次元FPGA之放熱性的問題。 如上述，在FPGA12中，可解消習知2次元及3次元fpga 所存在的各個問題。 又，在FPGA12中，構成上述各基塊行列之基塊，可集 中配置於指定區域（例如，區域1206)。 在FPGA12中，上述複數基塊行列之間位於相對應之行 列位置的基塊彼此的連接，係為u、v方向的2次元連接。 27 200537805 該構成中，藉由對各基塊行列内之x、y方向的2次元的連 接’加上u、V方向的2次元連接，即可4次元連接基塊彼 itb ° [與比較構成的對比] 與一般之F P G A相同，於各軸向配線通道混入多種長度 的配線’或是在各基塊内部構成專利文獻6、7、U及專利 文獻4、10所見的階層構造，也相當有效。 此等此等2次元埋入3次元或4次元的開關佈局的構 造’當分為次區與超區時，則與專利文獻6、7、11及專利 文獻4、10相同，可視作為階層構造。亦即，第8、9及12 ，係將排列於x-y平面方向的基塊（第8、9圖中，配置於 第1層801〜第4層804各個内部的基塊，第12圖中，配 置於各區域12G6内部的基塊）設為次區的階層構造，第 、11及15、16圖係將排列於z轴方向的基塊（第ι〇、η 圖中’配置於各區域1G1Q内部的基塊，第15、16圖中， 配置於各區域1510内部的基塊）設為次區的階層構造。以 肇 下從階層構造的觀點陳述本發明的獨自性。
專利文獻6、7、11中，次區内部之邏輯元件彼此的連 接及從各邏輯元件對超區之配線通道的連接，也等效連接 所有的邏輯元件’無須考慮將影像工具配置於邏輯元件的 次區内’因此有可簡化影像工具的優點。但是，具有當增 加次區尺寸時，開關數也隨之增加的問題。 田S 專利文獻4、10中，次區内部形成為2次元配置狀， 粗看時’與第12圖的情況類似。但是超區之配線通道呈格 28 *200537805 w 子狀存在於次區與次區間，從此區對超區之配線通道的連 接限於次區的邊緣部。在該構造中，需要於次區與超區的 連接上設置多個開關，仍舊有不適合構成大規模的次區的 情況。另外，現在已使用多層配線，如此般將次區之配線 限定於次區邊緣部，並無好處。 本發明之構造中，在次區内部之各邏輯元件（基塊）之 各個存在有開關矩陣，此還可兼作為超區之開關矩陣。在 0次區内部，僅於各軸方向上鄰接之邏輯元件的開關矩陣間 具有連接，超區之配線通道也連接各次區内存在於相同位 置的邏輯元件的開關矩陣，使得次區間更為緊密結合，因 此即使次區尺寸增大，仍不易增加開關數。 還可考慮無法有意識性地分為次區與超區的埋入方法 [佈局方塊單元的構成] 若應用3次元、4次元的埋入，可容易實現將具有5 #次元以上之佈局的FPGA埋入2次元的情況。 奇數次元佈局之對2次元晶片的埋入，在佈局上將有 困難。例如，在將3次元佈局埋入2次元晶片的例中，在 第15及16圖的埋入方法中，藉由重複排列相同之方塊單 元即可容易實現，但在第8、9圖及第10及11圖之埋入方 法中，卻存在有若干問題。 又，磁磚及佈局方塊單元係構成陣列的單位矩形區域 ，是將構成基塊的電路佈局於2次元矩形區域者。 第17a圖顯示實現第11圖之FPGA11之埋入方法用的 29 200537805 基，的佈局方塊單元1701。第17b圖顯示藉由排列佈局方 塊早兀1701及與此相類似的佈局方塊單元17〇2〜17⑽所 形成的第10圖之區域1010。第u圖之埋入方法可利用2 次元配置狀排列第17b圖所示區域！㈣來實現。第爪圖 之佈局方塊單元1701〜1704分別與若干配線通道5〇3儒 的配線排列方法（佈局）不同，需要微妙改變各自的設計。 當增大_尺寸時，區域1G1G内部摺疊配置具有—次元連 接的更多基塊，使得佈局方塊單元之設計變得更為麻煩。 相對於此，第18a圖顯示實現第16圖之FpGAi6之埋 入方法用的基塊的佈局方塊單元刪。第⑽圖顯示藉由 排列4個佈局方塊單元刪所形成的第16圖之區域⑸〇 :第16圖之埋人方法可利用2次元配置狀排列第⑽圖所 不區域1510來實現。在此，所有方塊單元可利用排列相同 的佈局方塊單元1801而容易實現。 f 15及16 ®的埋人係利用排列相同的佈局方塊單元 而可只現’但為減小縱橫比，第15及16圖之例中，需要 增多X方向的基塊數，而減少y、z方向的基塊數。作而是， 從配線可能性的觀點看，各軸方向排列之基塊數最好相同 ’亦即接近於正方體。關於該點可考慮第15及16圖之埋 入方法與第1G及n圖之埋人方法中間的埋人方法。亦即， 為利用以較少次數摺疊區域151G内部，同時若干減少乂、7 方向的基塊數’以製成減小晶片全體的縱橫比，且接近於 正方體的陣列的方法。該情況’因為摺疊次數減少，因此 佈局方塊單元之設計變得較為容易。但是，有慎重檢討各 30 *200537805 軸方向的基塊數、配線通道印製線數、區域151〇内之摺^ 次數、曰曰片之縱橫比等的必要。 广 另一方面，偶數次元佈局之對2次元晶片的埋入，藉 由重複排列相同之方塊單元即可實現。 曰 第19a圖顯示實現第圖之4次元佈局之對2次元晶 片之埋入方法用的基塊的佈局方塊單元19〇1。第⑽圖^ 示藉由排列4x4個佈局方塊單元19〇1所形成的第12圖之 鲁區域1206。第12圖之埋入方法可利用排歹，J3x3個區域聰 第19a圖之佈局方塊單元〗9〇1與專利文獻卜2、5、8、 9所見混人中縣線之可重複的方塊單元構造類似，但上述 各專利文獻未涉及開關矩陣内部之佈局（參照第13圖）。另 外’上述各專利文獻之實施例中，任一情況均無連接中間 長配線與返回方向之單—長配線間的連接（第13圖之13〇1) 而與4次元佈局不同。 一述各專利文獻中，對經中間長線返回之方向的方塊 早兀，可利用未經中間長線而經由單—長線，以物理上最 紐距離連接’因此無須返回方向之開關。因此，在進 =長：間長線的情況，最好在中間長線中間連接於開關二 陣’猎此，開關數將增加。 另一方面，在第12圖中 ▼,"心句疋相亩於上述各專利文 =中間長線的配線通道12G3、12G4，僅由其端點連接於 =矩陣。另夕卜’在開關矩陣中，利用由4次元佈局連接 口轴方向的配線，可顯著提高配線的可能性，大幅削減通 31 200537805 道印製線數。因此可大幅削減開關數。 上述實施例，對將專利文獻i、2、5、8、9所見混入 中間長線（未由開關分割，於軸方向具有隔開一個以上之基 塊的長度的配線）、長線（未由開關分割，於軸方向具有貫 及FPGA全體的長度的配線）等之各種長度的配線混入各軸 方向’或如專敎獻6、7、11及專利文獻4、H)般將邏輯 塊設為階層構造也有效。 [核擬結果] 在具有2〜4次元佈局之FPGA，使用標準檢查程式電路 與CAD工具進行模擬’調查整合度與每—基塊所需要的 關數。 在模擬中，假定在基塊上4輸入之LUT為一個構造， 同時假定第21a〜21C圖之_佈局。在此，第仏圖續干 2次元（對應第la&lb圖）之開關佈局，第2沁圖顯亍3 $兀（對應第5、6a及讣圖）之開關佈局，第21c圖顯示4 -人凡（對應第12及13圖）之開關佈局，由白圓顯示各軸方 向=配線的端點，連接白圓間的邊顯示開關的存在。 第22圖顯示相對LUT整合度的每一基塊所需開關數。第 22圖中，2〜4次元佈局之曲線顯示模擬結果，5次元佈 之曲、、泉—不由2〜4次兀之結果所預測者。從第22圖可知。， 在LUT數為卜別中為2次元，2〇〜4〇〇中為3次元 6_〇中為4次元，60000〜中為5次元，開關數成為3 J田饭疋開關為合格電晶體時，在每一印製線、具有2 人兀佈局的FPGA中需要6個、3次元中需要15個、4次元 32 200537805 中需要27個的合格電晶體，且隨越成為高次元，需要的開 關數增加越多。但是，隨著整合度的增加，在具有多^元# 佈局之FPGA中需要之配線通道印製線數，較在具有2欠一 佈局之FPGA中需要之配線通道印製線數極為減 因此在 整合度的FPGA中，多次元佈局成為極為有利。 [將5、6次元FPGA埋入2次元晶片的方法] 5次元以上的佈局的埋入方法，可藉由應用3 . 一 八凡、4次 _元的埋入方法來實現。 第20圖顯示將5次元或6次元之開關佈局埵a 〇 ^ $八」次元 晶片所成的FPGA20。該FPGA20中，藉由將2次元配置狀排 列基塊2002的區域（次區）2001進一步排列為2攻- 人7L配置狀 所構成，而由配線通道2003、2004的2個方向的配、線、甬、， 連接存在於鄰接之區域2001内之相同位置的基塊間。 在此，若區域2001内部係如第8〜11圖、第a戈μ 圖而由3次元佈局所連接，則FPGA20成為具有追力口對應配 鲁線通道2003、2004的2個軸方向（次元）的5次元佈局的 FPGA。另外，若區域2001内部係如第12圖而由4次元佈 局所連接，則FPGA20成為具有追加對應配線通道2Q03、 2004的2個軸方向（次元）的6次元佈局的FPGA。 [埋入3次元晶片的方法] 藉由應用3次元積體電路技術，可將4次元以上的多 次元佈局埋入3次元晶片。 第23圖顯示由3次元晶片構成之FPGA234PGA23中， 藉由多層堆積將2次元配置狀排列基塊2302的區域（次 33 200537805 區）2301 ’而由-個方向的配線通道謂連接存在於鄰接 之次區⑷間之相同位置的基塊間。若區域23G1内部係如 弟8〜11圖、弟15或Μ圖而由3次元佈局所連接，則FPGA23 成為具有追加對應配線通道23()3的—個軸方向（次元）的4 人兀佈局的FPGA。另外，若區域23{)1内部係如第12圖而 由4人το佈局所連接’則成為具有追加對應配線通 道2203的個轴方向（次元）的5次元佈局的FpGA。 [變化例] 又本只施形態中，說明了將本發明應用於FPGA的情 :括：H實"施形態之FPGA係具有多次元佈局之FPGA， 匕括由具有夕次凡伟局之開關矩陣（SM)及邏輯塊（LB)所構 成的基塊’將此等基塊配置為2次元或3次元狀，且由多 次元埠局所連接者。 但是，本發明還可應用於FPGA以外的情況。亦即，還 可應用於取代FPGA中之邏輯塊而由包含加算器、乘算器、 記憶體^功能電路所構成的粗粒度程控裝置。 X h况由加异器、乘算器、記憶體等取代邏輯塊， 以多次元佈局連接此等之間，且根據第8〜12、15、16、20、 23所示方法而通過埋人2次元平面或3次元平面來實現。 另外，對局部具有FPGA或粗粒度程控裝置的半導體積 體電路，也可應用本發明。 如此，本發明可應用於具備複數基塊及如設於各基塊 之開關矩陣的開關元件，且介由各個開關元件連接基塊彼 此的程控裝置。 34 *200537805 紅：：，基塊間基本上假定由金屬配線連接，但也可考 慮局"卩或全部由光配線連接。 特徵在以上說明之本實施形態之觸中’可表現出以下的 W、在基塊之開關矩陣連接n根（11為自_)配線束 塊之二而ί配線束的另一端分別連接於不同之其他的基 塊之開關矩陣’且在各開關矩陣中，具有存在相對除片 ^之” Μ〜η的所有]、k的組合，從構成第】根配線束 的配線的至少一根’傳輸信號給構成第k根配線束的配線 的至少一根用的開關的構造。 第2、針對第1〇及n圖所示FpGA1〇、u，在上述第！ 特徵中n=6,第1及第2之配線束分別連接於上下方向隔開 (1 -1)個（1>1)的基塊所存在的基塊的開關矩陣，第3及第 4之配線束分別連接於左右方向隔開（m—丨）個（m>1)的基塊 所存在的基塊的開關矩陣，當將丨、]•設為丨以上的自然數 時，位於（mxi)行（lx(j —1) +2k-1)列（其中，igk<(1 + 1)/2) 的基塊的第5及第6之配線束，分別連接於鄰接左及上方 向的基塊的開關矩陣，位於（mx(i-l) + l)行（ix(j_i) +2k) 列（其中，1 $ k < 1 / 2 )的基塊的第5及第6之配線束，分別 連接於鄰接右及上方向的基塊的開關矩陣，位於（mx i)行 (lx(j-1) +2k)列（其中，l$k<l/2)的基塊的第5及第6 之配線束，分別連接於鄰接左及下方向的基塊的開關矩 陣，位於（mx(i-l) + l)行（lx(j-l) +2k+l)列（其中，i$k< (1 -1)/2)的基塊的第5及第6之配線束，分別連接於鄰接 35 200537805 右及下方向的基塊的開關矩陣，此等以外位置的基塊的 ^ 6之配線束，分別連接於鄰接左右方向的基塊的開關 第3、針對第12圖所示FPGA12，在上述第丨特徵中 第m線束連接於鄰接上方向的基塊的開關矩陣，第 2配線束連接於鄰接右方向的基塊關關輯，帛3配線 ，接於鄰接下方向的基塊的開關矩陣，第4配線束連接於 鄰接左方向的基塊的開關矩陣，第5及7配線束分別連接 於上下方向隔開（H)個（1>1)的基塊所存在的基塊的帛 · 關矩陣’第6及第8之配線束分別連接於左右方向隔開㈤） 個（m> 1)的基塊所存在的基塊的開關矩陣。 第4、針對第15及16圖所示FPGA15及16，在上述第 1 4寸彳政中，第1配線束連接於鄰接上方向的基塊的開關矩 陣，第2配線束連接於鄰接右方向的基塊的開關矩陣，第3 配線束連接於鄰接下方向的基塊的開關矩陣，第4配線束 連接於鄰接左方向的基塊的開關矩陣，第5及6配線束分 _ 別連接於上下方向隔開（卜1)個（丨〉丨）的基塊所存在的基 塊的開關矩陣。 (產業上之可利用性） 本發明可應用於FPGA所代表的程控裝置。 【圖式簡單說明】 第la圖為顯示fpga之基塊的俯視圖。 第1 b圖為顯示FPGA之開關矩陣的佈局的概要圖。 36 200537805 第2圖為顯示邏輯塊的一例圖。 第3圖為顯示開關矩陣内部的開關的一例圖。 第4圖為顯示排列基塊所實現的FPGA的示意圖。 第5圖為3次元FPGA之基塊的俯視圖。 第6a圖為3次元FPGA之開關矩陣部的立體圖。 第6b圖為顯示3次元FPGA之開關矩陣的佈局的概要圖。 第7圖為顯示將第6a圖之開關矩陣配置於3次元方向的 g 3次元FPGA的一部分的示意圖。 第8圖為顯示將3次元FPGA於每一層埋入2次元晶片的 FPGA的示意圖。 第9圖為顯示將3次元FPGA於每一層埋入2次元晶片， 且連接z方向的配線端的FPGA的示意圖。 第10圖為顯示將3次元FPGA，於每一鄰接於z軸方向的 基塊埋入2次元晶片的FPGA的示意圖。 第11圖為顯示將3次元FPGA，於每一鄰接於z軸方向的 籲基塊埋入2次元晶片，且連接z方向的配線端的FPGA的示 意圖。 第12圖為將4次元FPGA於每一平面埋入2次元晶片的 FPGA的一例的顯示基塊間的連接的示意圖。 第13圖為4次元開關矩陣的佈局的概要圖。 第14圖顯示連接第12圖之FPGA的鄰接x-y平面間的X、 y軸端的FPGA的一部分的示意圖。 第15圖為顯示以縱向排列配置鄰接於z軸方向的基塊的 方式，將3次元FPGA埋入2次元晶片的FPGA的示意圖。 37 200537805 第16圖為顯示以縱向排列配置鄰接於Z軸方向的基塊的 方式’將3 -人TL FPGA埋入2次元晶片的FPGA的示意圖。 第17a圖為貫現第11圖之埋入方法用的佈局方塊單元的 示意圖。 第17b圖為構成帛11圖之麗之一個區域的示意圖。 第18a圖為貫現第16圖之埋入方法用的佈局方塊單元的 示意圖。 第18b圖為構成第16圖之即以之一個區域的示意圖。 第19a圖為實現第12圖之埋入方法用的佈局方塊單元的 示意圖。 第i9b圖為構成第丨2圖之FPGA之一個區域的示意圖。 第20圖為顯示將5次元或6次元之開關佈局埋入2次元 晶片所成的FPGA的示意圖。 第21a圖為2次元之開關佈局的示意圖。 第21b圖為3次元之開關佈局的示意圖。 第21c圖為4次元之開關佈局的示意圖。 第22圖為顯示相對LUT整合度的每一基塊所需開關數的 曲線圖。 第23圖為由3次元晶片構成之FPGA的示意圖。 【主要元件符號說明】 101開關矩陣 102邏輯塊 103配線 200537805 104配線 10 5配線 105a配線通道 105b配線通道 106配線通道 106a配線通道 106b配線通道 p 107配線通道 201程控開關 202檢查表 203正反器 301多路轉換器 302三態緩衝器 303配線 501開關矩陣 _ 502邏輯塊
503配線通道 503b配線通道 504配線通道 504a配線通道 506配線通道 8 FPGA 第第 11 0/^ ο ο 層層 9 3 200537805 803第3層 804第4層 901配線通道
9 FPGA 10 FPGA 1010區域 1001基塊 1002基塊 1003基塊 1004基塊
11 FPGA 1101配線通道
12 FPGA 1201配線通道 1201a配線通道 1201b配線通道 1202配線通道 1202a配線通道 1202b配線通道 1203配線通道 12 0 3 a配線通道 1203b配線通道 1204配線通道 1204b配線通道 ^ 200537805 1205基塊 1206 x-y平面（區域） 13開關矩陣 1301配線通道 1401配線通道 15 FPGA 1510區域 I 1520區域
16 FPGA
1601配線通道 1701佈局方塊單元 1702佈局方塊單元 1703佈局方塊單元 1704佈局方塊單元 1801佈局方塊單元 泰 19〇1佈局方塊單元 20 FPGA 2001區域 2002基塊 2003配線通道 2004配線通道 2203配線通道 23 FPGA 2301區域（次區） 41 200537805 2302基塊 2303配線通道
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Claims (1)

  1. 200537805 十、申請專利範園： 1· 一種FPGA之設計方法，其利用將η次元FPGA之開關佈 局埋入m次元積體電路來實現，在此’ m、η均為自然數 且具有m < η的關係。 2·如申請專利範圍第1項之FPGA之設計方法，其中m=2， η二3 或 4 〇 3.—種半導體積體電路，其由將η次元FPGA之開關佈局土里 入m次元積體電路所成之FPGA所構成。 4·如申請專利範園第3項之半導體積體電路，其中、 n=3 〇 5·如申請專利範圍第3項之半導體積體電路，其中、 n=4 〇 6·如申請專利 向之 靖寻利筘阳不^ π、干等體槓體冤路，其中各輛方 配線通道係由包含多種長度配線的FPGA所構成 7.如申請專利範圍第3項之半導體積體電路，其中 ，向=線通道係由包含長配線的卿 季由方 9.如申請專利範圍點彼此所成舰所構成。 塊具有階層構造的Fp ¥體積體電路’其中由各基 仞.如申請專利範圍第4頂☆耩成。 在於相同x 、之半導體積體電路，其中由將# 牡孓相问位置的基 田將存 狀，加以Z方向的連接，以2:一個次區形成為2次元 於存在於橫向排列之次區的:元配置狀排列此等次區， 的相同Z位置的基塊間加 43 ^ X 200537805 方向的連接，於存在於縱向排列之次區的相同Z位置的 基塊間加以y方向的連接所成的FPGA所構成。 11. 如申請專利範圍第5項之半導體積體電路，其中由將存 在於相同u-v位置的基塊作為一個次區形成為2次元配 置狀，於橫向排列之基塊間加以X方向的連接，於縱向 排列之基塊間加以y方向的連接，且以2次元配置狀排 列此等次區，於存在於橫向排列之次區的相同x-y位置 的基塊間加以u方向的連接，於存在於縱向排列之次區 | 的相同x-y位置的基塊間加以v方向的連接所實現的 FPGA所構成。 12. 如申請專利範圍第10項之半導體積體電路，其中由在 各次區中連接z方向配線通道之下端與上端所成FPGA 所構成。 13. 如申請專利範圍第10項之半導體積體電路，其中由以 鄰接z方向上鄰接之基塊彼此的方式排列次區而形成為 2次元狀所實現的FPGA所構成。 ❿ 14. 如申請專利範圍第11項之半導體積體電路，其中由連 接第1次區之y方向的配線通道下端、及鄰接於第1次 區之下方向的第2次區之y方向的配線通道上端所實現 的FPGA所構成。 15. 如申請專利範圍第11項之半導體積體電路，其中由連 接第1次區之X方向的配線通道右端、及鄰接於第1次 區之右方向的第2次區之X方向的配線通道左端所實現 的FPGA所構成。 44 200537805 16. 如申請專利範圍第13項之半導體積體電路，其中藉由 縱向直線排列基塊而形成次區所貫現的FPGA所構成。 17. 如申請專利範圍第13項之半導體積體電路，其中由藉 由至少一次折彎z軸以排列基塊而形成次區所實現的 FPGA所構成。 18. 如申請專利範圍第16項之半導體積體電路，其中由連 接第1次區之z方向的配線通道下端、及鄰接於下方向 的第2次區之z方向的配線通道上端所實現的FPGA所 構成。 19. 一種程控裝置，具備複數基塊、及設於各基塊之開關元 件，基塊彼此介由各開關元件所連接，其包含： 上述複數基塊中至少一部分係配置為行列狀，同時，複 數構成沿行方向及列方向順序連接而成之基塊行列， 在上述複數基塊行列之間相互連接位於相對應之行列 位置的基塊彼此，同時，上述複數基塊行列係平面配置 〇 20. 如申請專利範圍第19項之程控裝置，其中構成上述各 基塊行列之基塊，係集中配置於指定區域。 21. 如申請專利範圍第19項之程控裝置，其中在上述複數 基塊行列之間位於相對應之行列位置的基塊，係集中配 置於指定區域。 22. 如申請專利範圍第19項之程控裝置，其中上述複數基 塊行列之間位於相對應之行列位置的基塊彼此的連接 ，係為一次元的連接。 45 200537805 23.如申請專利範圍第19項之程控裝置，其中上述複數基 塊行列之間位於相對應之行列位置的基塊彼此的連接 ，係為2次元的連接。
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