JP5032996B2 - 半導体装置 - Google Patents
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Description
しかし、FPGAは、論理回路、配線、スイッチなど多種の部品から構成されるため、半導体プロセス上の配線層数の多層配線構造や高度な製造技術を必要とするという問題があった。
たとえば、特許文献1では、複数のメモリを配線接続し、所定のアドレス入力に対して所定のデータを出力するように、メモリに所定の真理値を書き込むことで論理回路として動作する半導体装置に関する技術が開示されている。
また、特許文献2の半導体装置では、所定量のデータを記憶するメモリセルを複数集めたメモリセルブロックがアレイ状に並べられ、1つのメモリセルブロックからのデータは、隣接する4つのメモリセルブロックのうち2つ(たとえば上下左右のうち右と下)にしか出力されないため、データを帰還させる(元のメモリセルブロックに戻す)論理回路として動作させることが困難であった。また、メモリセルブロックの規模(入力数や出力数)の適正化も考慮されていなかった。
110 半導体装置
200 メモリセル
201,202 読出ワード線
211 書込ワード線
221,222 読出データ線
231,232 書込データ線
300 メモリセルブロック
301 セレクト線
311,312 読出アドレスデコーダ
401 書込/読出回路
600,700,800 真理値表
1400 大規模メモリ
1900 テスタ
2101,2111 磁界検知部
2102,2112 磁界発生部
FL フレキシブル基板
図1は、半導体装置と情報処理装置の構成図である。情報処理装置100は、コンピュータ装置であり、キーボードなどの入力部101、ハードディスクなどの記憶部102、RAM(Random Access Memory)などのメモリ103、CRT(Cathode Ray Tube)などの出力部104、通信装置である通信部105、および、CPU(Central Processing Unit)などの処理部106を備えている。
なお、情報処理装置100で作成するビットデータ(図12のステップS1204で後記)を、図示しないROM(Read Only Memory)で保持するようにしてもよい。
フリップフロップ271は、上記の意味でのメモリセル200に記憶される「0」か「1」のデータを保持する記憶回路である。
メモリセルブロック300は、アレイ状に並べて接続された複数のメモリセル200と、読出アドレスデコーダ311,312を含んで構成される。また、前記したように、2重の読出ワード線201,202の読出アドレスデコーダ311,312を左右に備えることで、以下に述べる配線機能を持たせることができる。
なお、特許請求の範囲における、入力数および出力数の「3つ」あるいは「4つ」というのは、差動信号の場合の「3対」あるいは「4対」という意味に相当する。
なお、読出アドレスデコーダ312の論理回路などについても、読出アドレスデコーダ311の場合と同様なので、説明を省略する(たとえば、論理回路380が読出ワード線381に接続されている)。
メモリセルブロック300d〜300lのA0〜A3およびD0〜D3は、図4に示すように接続される。
なお、このような配線の折れ曲がりの回数や具合は、特にこの図4に限定されることなく、適宜変更が可能である。
書込アドレスデコーダ411には、複数のメモリセルブロック300のうちのいずれのメモリセルブロック300かを特定するためのxアドレスが上位アドレス(この場合はA4w以降のA5w,A6w,・・・)に入力され、その特定されたメモリセルブロック300の内部(メモリセル200)を特定するためのxアドレスが下位アドレス(この場合はA0w〜A3w)から入力される。
具体的には、書込/読出回路401には、複数のメモリセルブロック300のうちのいずれかのメモリセルブロック300かを特定するためのyアドレス(図5の半導体装置110の横方向のアドレス)が(この場合はAyw2に)入力され、その特定されたメモリセルブロック300の内部(メモリセル200)を特定するためのyアドレスが(この場合はAyw0,Ayw1に)入力される。また、書込/読出回路401には、入力402から複数のビット数(この場合は4ビット)のデータが入力される。
すなわち、半導体装置110は、複数のメモリセルブロック300のうち、一部のメモリセルブロック300のメモリセル200が記憶する真理値表データを書き換えられた場合、その書き換えられた真理値表データにしたがって動作を変更できる。
図6は、3ビット加算器の構成例である。この図6におけるメモリセルブロック同士の接続は、図4の場合と同じである。
メモリセルブロック300eでは、A0からE1が、A1からF1が入力され、また、A3からC0が入力され、加算を行い、D3からY1を出力し、D2からC1を出力する。
メモリセルブロック300fでは、A0からE2が、A1からF2が入力され、また、A3からC1が入力され、加算を行い、D3からY2を出力し、D2からC2を出力する。
メモリセルブロック300eのD3から出力されたY1は、図のような経路を経て、メモリセルブロック300kのD3から出力される。
メモリセルブロック300fのD3から出力されたY2は、図のような経路を経て、メモリセルブロック300lのD3から出力される。
このようにして、加算結果であるY0、Y1およびY2を得ることができる。
図7(a)に示すように、メモリセルブロック300において、A0〜A3に入力があると、その入力に応じてD0〜D3から真理値表に定義されたデータが出力される。
また、上から1段目〜4段目と5段目〜8段目、および、9段目〜12段目と13段目〜16段目は、A2以外の真理値が同じになっているが、これは、A2に「0」と「1」のいずれのデータが入力されても正確な出力結果が得られるようにするためである。
図8(a)に示すように、メモリセルブロック300において、A0〜A3に入力があると、その入力に応じてD0〜D3から真理値表に定義されたデータが出力される。
なお、D0〜D2は、ここでは使用しないため、すべての場合で「0」を出力するようにしている。
図9(a)に示すように、メモリセルブロック300において、A0〜A3に入力があると、その入力に応じてD0〜D3から真理値表に定義されたデータが出力される。
なお、D0とD2は、ここでは使用しないため、すべての場合で「0」を出力するようにしている。
また、図8(b)の場合と同様、A2とA3に「0」と「1」のいずれのデータが入力されても正確な出力結果が得られるようになっている。
なお、このような配線の折れ曲がりの回数や具合は、特にこの図10に限定されることなく、適宜変更が可能である。
また、半導体装置110aの内部構成図(図5に対応)は、図11に示す通りである。
一方、本実施形態の半導体装置は、メモリであり記憶装置であるので、C言語プログラムをコンパイルしてそのデータを真理値として搭載できるため、作業工程が単純で容易となる。また、本実施形態の半導体装置は、記憶装置であるため、異なった論理回路を実現する場合でも、配線はそのままで、メモリセル200に書き込む真理値表データを書き換えるだけで済む。
また、記憶部102には、あらかじめ、各種機能(加算、減算など)のプログラムが記憶されているものとする。
処理部106は、Include文が追加されたC言語プログラムに基づいて真理値表(図7の真理値表600など)を作成し(ステップS1203)、その真理値表に基づいてビットデータを作成し(ステップS1204)、さらに、通信部105を介して半導体装置110にそのビットデータを搭載する(ステップS1205)。
このように、本実施形態の半導体装置110によれば、半導体装置110を論理回路として動作させるための作業が簡単に済む。
さらに、読出データ線を差動にしているが、半導体レイアウトや読出アドレスデコーダの論理回路を考慮し、片側の読出データ線だけで配線するようにしてもよい。
図13に示した半導体装置110bは、図4〜図6の半導体装置110と同様、メモリセルブロック300をアレイ状に配置した構成をしており、図4等よりも簡略化して記載したものである。図4等の半導体装置110との違いは、最右列のメモリセルブロック300からの出力G1〜G8を一時的に保持するためのラッチ回路Lと、それらのラッチ回路Lで保持した出力を最左列のメモリセルブロック300に帰還させるための配線1301〜1308を備えている点である。
大規模メモリ1400は、C言語プログラムなどを記録した記録装置であり、たとえば、ROMによって実現することができる。
半導体装置110bは、大規模メモリ1400からのC言語プログラムの真理値表データ(図7の真理値表600等参照)の書き込みと、その真理値表データによる演算とその出力(演算結果)の帰還とを、繰り返し行うが、その詳細については図15を参照しながら以下で説明する(適宜図13,14参照)。
まず、大規模メモリ1400の真理値表データが半導体装置110bに書き込まれる(ステップS1501)。ここで、大規模メモリ1400の真理値表データは、図3で説明したように、半導体装置110bのそれぞれのメモリセルブロック300における上半分または下半分に書き込まれる。
また、ステップS1505の処理と並行して、ステップS1507〜S1511の処理が行われる。
図16の半導体装置110cは、図13の半導体装置110bとほぼ同様の構成であるが、図13の半導体装置110bが最右列のメモリセルブロック300からの出力を最左列のメモリセルブロック300に入力して帰還をかけていたのに比べ、最右列のメモリセルブロック300からの出力を最上行のメモリセルブロック300に入力して帰還をかけ、最下行のメモリセルブロック300からの出力を最左列のメモリセルブロック300に入力して帰還をかけている点で異なっている。これにより、図13の場合と比較して、論理回路段数の自由度を上げることができる。
また、特に図示していないが、図13の半導体装置110bや図16と半導体装置110cと同様に、半導体装置110において、最下行のメモリセルブロック300からの出力を最上行のメモリセルブロック300に入力して帰還をかけるようにしてもよい。
半導体装置110dの基板を構成するフレキシブル基板FLは、ペンタセン(ベンゼン5個がオルト縮合した有機分子)などを材料とする可撓性のある有機半導体を材料とするものである。
半導体装置110dは、図13の半導体装置110bにおける最右列の各メモリセルブロック300と最左列の各メモリセルブロック300との距離を短縮するべく円柱形にしたものであり、接続部1700をまたいで、半導体装置110bの場合と同様に、出力の帰還を行うことができる。
図18に示すように、基板Bの両側に、半導体装置110e,110f、大規模メモリ1400e,1400fが取り付けられている。また、信号伝送用のワイヤW1〜W4が、図のように接続されている。
テスタ1900は、大規模メモリ1400(記憶装置)、半導体装置110、ドライバ1901、コンパレータ1902および処理部1903を備えて構成される。
コンパレータ1902は、半導体装置110からの予定入力値と、テスト対象LSI1910からの出力値とを比較するものである。
処理部1903は、コンパレータ1902からの出力を受け、処理を行う装置であり、たとえば、CPU(Central Processing Unit)によって実現される。
このようにして、テスタ1900に半導体装置110を適用することができる。
一方、図20(b)の分離CMOS2010は、通常のCMOS2000と比べ、P−MOS2011とN−MOS2012の右側(出力部分)が分離されている点で相違している。
図21に示すように、ケース2100の内部に、半導体装置110h,110i,・・・がそれぞれ基板Bを挟んで配置されている。
たとえば、本発明の半導体装置は、SRAMに代えて、DRAM(Dynamic Random Access Memory)やフラッシュメモリを用いて実現してもよい。
また、メモリでの性能向上のためのプリチャージ機能等の機能搭載を制限するものではない。
その他、本発明の趣旨を逸脱しない範囲で適宜変更が可能である。
Claims (11)
- 所定量のデータを記憶するメモリセルを複数備えたメモリセルブロックを複数有する半導体装置であって、
それぞれの前記メモリセルブロックは、入力数および出力数が3つ以上であり、内部に前記メモリセルに対する2つの読出アドレスデコーダを備え、所定のアドレス入力に対して所望の論理値を出力するための真理値表データを前記メモリセルに記憶し、論理回路として動作するように構成され、
前記メモリセルは、前記2つの読出アドレスデコーダに対応して2本の読出ワード線を有しており、その2本の読出ワード線の両方の電圧が印加された場合に、そのとき保持しているデータが読出データ線から読み出され、
前記メモリセルブロック同士は、1つのメモリセルブロックからの3つ以上の出力が3つ以上の他のメモリセルブロックへ入力されるように接続されており、
前記メモリセルブロックは、
アレイ状に配置され、そのうち、最右列、最左列、最上行および最下行のいずれかのそれぞれの前記メモリセルブロックからの出力を、他のいずれかのそれぞれの前記メモリセルブロックへ入力するための配線を設け、データの帰還を行い、さらに、
動作する前記メモリセルのエリアが2分されており、
前記読出アドレスデコーダにおける特定のアドレス選択線が切り替えられたときに、前記動作するメモリセルのエリアが切り替えられ、2種類の論理回路としての動作、あるいは、論理回路としての動作と通常の記憶装置としての動作、のいずれかが瞬時に切り替わり、
2分された前記メモリセルのエリアのうち、
一方のエリアが論理回路として動作しているときに、他方のエリアがその次の演算のための真理値表データを書き込まれ、
前記特定のアドレス選択線を切り替えることで、その他方のエリアによる演算を行い、この真理値表データの書き込みと前記特定のアドレス選択線を切り替えによって、連続して演算を行い、
前記メモリセルブロックのメモリセルが前記真理値表データを記憶していないときは、通常の記憶装置として動作する
ことを特徴とする半導体装置。 - 前記メモリセルブロックは、入力数および出力数が4つであり、
前記メモリセルブロック同士は、1つのメモリセルブロックからの4つの出力が4つの他のメモリセルブロックへ入力されるように接続されている
ことを特徴とする請求項1に記載の半導体装置。 - 複数の前記メモリセルブロックは、それぞれ同様の大きさの長方形状をしており、アレイ状の配置から少なくとも一部をずらして配置することで、前記メモリセルブロック同士の接続を行っていることを特徴とする請求項1に記載の半導体装置。
- 請求項1に記載の半導体装置であって、さらに、
複数の前記メモリセルブロックと接続され、複数のメモリセルブロックおよびその内部の前記メモリセルに関するxアドレスを指定する書込アドレスデコーダと、
複数の前記メモリセルブロックと接続され、複数のメモリセルブロックおよびその内部の前記メモリセルに関するyアドレスを指定し、前記メモリセルに対してデータの書き込みを行う書込/読出回路と、を備え、
前記メモリセルは、前記書込アドレスデコーダと前記書込/読出回路によって指定された場合、前記書込/読出回路によってデータが書き込まれる
ことを特徴とする半導体装置。 - 複数の前記メモリセルブロックのうち、一部の前記メモリセルブロックのメモリセルが記憶する真理値表データが書き換えられた場合、
その書き換えられた真理値表データにしたがって動作を変更することを特徴とする請求項1に記載の半導体装置。 - システムLSIを構成する請求項1の半導体装置であって、
自己テストし、かつ、前記システムLSIにおける他の論理回路をテストすることを特徴とする半導体装置。 - 基板として可撓性のあるフレキシブル基板を使用し、そのフレキシブル基板を湾曲することにより、データの帰還のための配線の距離を短くしたことを特徴とする請求項1に記載の半導体装置。
- 基板の両面に前記半導体装置を1つずつ設け、ワイヤボンディングによってデータの帰還を行うことを特徴とする請求項1に記載の半導体装置。
- 他の半導体装置の動作確認を行うテスタに用いられ、前記テスタに備えられた記憶装置が記憶している前記動作確認のためのテストプログラムに基づいてそのテストプログラムを実行することを特徴とする請求項1に記載の半導体装置。
- 前記読出アドレスデコーダは、複数の論理回路を有し、
その複数の論理回路に使用されているトランジスタはN−MOSであることを特徴とする請求項1に記載の半導体装置。 - 請求項1に記載の半導体装置を複数備え、
それぞれの前記半導体装置は、磁界を発生させる磁界発生部と、磁界を検知する磁界検知部と、を有し、
いずれかの前記半導体装置の前記メモリセルブロックからの出力に基づいて磁界発生部により磁界を発生させ、他のいずれかの前記半導体装置の前記磁界検知部によってその磁界を検知することによりデータの帰還を行うことを特徴とする半導体装置。
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